JP2008061323A - 電圧変換回路およびその電圧変換回路を備えた表示装置 - Google Patents
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Abstract
CMOSプロセスで形成した昇圧回路は、P、N両極性のトランジスタが必要であり、製造工程が複雑であるため、コストが高く、また、電荷転送スイッチのゲート電圧を昇圧する際、ゲート電圧が閾値Vthだけ低くなるため、製造バラツキによりVthが大きい場合に、電荷転送スイッチのゲートに十分大きな電圧を印加することができず、スイッチオン抵抗に起因して、回路特性が劣化する。
【解決手段】
本発明では、NMOS単チャネルプロセスにて回路を形成し、電荷転送のためのトランジスタ307のゲート電圧を昇圧するために、昇圧回路を2系統設け、予め一方の昇圧回路を用いてトランジスタ307のゲート電圧を昇圧しておき、これをもう一方の昇圧回路を用いてさらに昇圧する2段昇圧の構成とする。
【選択図】図3
Description
ここで、トランジスタTR1、容量素子C1からなる回路は入力側電荷転送スイッチTR3のゲート電圧を昇圧するための回路である。また、トランジスタTR4、容量素子C2からなる回路は出力側電荷転送スイッチTR6のゲート電圧を昇圧するための回路である。トランジスタTR7、容量素子C3からなる回路は、TR4のゲート電圧を昇圧し、結果、C2の初期電圧を昇圧するための回路である。トランジスタTR2、TR5、TR8は、それぞれのゲート電圧が高くなったときにトランジスタTR3、TR6、TR4をダイオード接続し、これらを介して電荷が逆流するのを防いでいる。
以下、図14に基づいてVGL用回路の動作を詳細に説明する。ここで、具体例として、入力電圧VA=5V、制御クロックCKA1、CKB1、CKC1、CKP1、CKB2、CKC2、CKP2の振幅を5Vppとした場合について説明する。まず、ポンピングクロックCKP2がハイの状態で入力電圧VB=3Vが与えられると、時刻t7でCKB2がハイになったとき、TR11がオンとなり、ノードNP2が入力電圧VB=3Vまでディスチャージされる(Cp2の電圧は3V−5V=−2V)。次に、t8でCKB2とCKC2がロウとなると、TR11がオフとなる。このときCKP2もロウとなり、NP2は−2Vとなる。したがって点線の外の新しく追加した回路は、入力電圧VB=3Vを−2Vに変換し、点線で囲んだ回路(300)に供給する動作をする。点線内の回路(300)に関しては、実施例1で詳述したように、入力された電圧を5Vだけ低下させ、出力側に供給する動作を行うので、この場合、第二のチャージポンプ回路の出力する−2Vの電圧を−7Vに変換し、出力する。点線内の回路(300)の内部動作に関しては、実施例1で詳述したので、ここでは説明を省略する。したがって、一連の動作を繰り返すことで、点線で囲んだ回路(300)との組み合わせにより、回路全体として、VB=3Vの入力電圧を−7Vに変換し、出力することができる。
Claims (15)
- 入力された電圧を変換して出力する電圧変換回路において、
第1から第8のトランジスタと、第1から第5の容量素子とを備え、
前記第1のトランジスタのドレインとゲートを電圧入力端子に接続し、前記第1のトランジスタのソースを第1のノードに接続し、
前記第2のトランジスタのドレインを前記電圧入力端子に接続し、前記第2のトランジスタのゲートを第2のノードに接続し、前記第2のトランジスタのソースを前記第1のノードに接続し、
前記第3のトランジスタのドレインを前記電圧入力端子に接続し、前記第3のトランジスタのゲートを前記第1のノードに接続し、前記第3のトランジスタのソースを前記第2のノードに接続し、
前記第4のトランジスタのドレインを前記第2のノードに接続し、前記第4のトランジスタのゲートを第3のノードに接続し、前記第4のトランジスタのソースを第4のノードに接続し、
前記第5のトランジスタのドレインを前記第2のノードに接続し、前記第5のトランジスタのゲートを電圧出力端子に接続し、前記第5のトランジスタのソースを前記第4のノードに接続し、
前記第6のトランジスタのドレインを前記第2のノードに接続し、前記第6のトランジスタのゲートを前記第4のノードに接続し、前記第6のトランジスタのソースを前記電圧出力端子に接続し、
前記第7のトランジスタのドレインとゲートを前記第2のノードに接続し、前記第7のトランジスタのソースを前記第3のノードに接続し、
前記第8のトランジスタのドレインを前記第2のノードに接続し、前記第8のトランジスタのゲートを前記第4のノードに接続し、前記第8のトランジスタのソースを前記第3のノードに接続し、
前記第1の容量素子を第1の制御信号入力端子と前記第1のノードとの間に接続し、
前記第2の容量素子を第2の制御信号入力端子と前記第4のノードとの間に接続し、
前記第3の容量素子を第3の制御信号入力端子と前記第3のノードとの間に接続し、
前記第4の容量素子を第4の制御信号入力端子と前記第2のノードとの間に接続し、
前記第5の容量を前記電圧出力端子と接地との間、または前記電圧入力端子と接地との間の少なくとも一方に接続し、
前記第1から第4の制御信号入力端子には、それぞれタイミングの異なる第1から第4の制御信号が入力されることを特徴とする電圧変換回路。 - 請求項1に記載の電圧変換回路において、
前記第1から第4の制御信号はパルス波形であり、それぞれの立上りと立下りのタイミングをtA1、tA2、tB1、tB2、tC1、tC2、tP1、tP2としたとき、これらのタイミングが早い順にtP1、tC1、tB1、tP2=tC2=tB2、tA1、tA2であることを特徴とする電圧変換回路。 - 請求項1又は2に記載の電圧変換回路を2以上並列に接続し、両電圧変換回路の前記第1から第4の制御信号の位相を互いに逆位相とすることで、2以上の電圧変換回路のそれぞれから共通の出力端子に電流を供給することを特徴とする電圧変換回路。
- 請求項1から3の何れかに記載の電圧変換回路において、
前記第1から第8のトランジスタはNMOS単チャネルにて形成されたことを特徴とする電圧変換回路。 - 請求項1に記載の電圧変換回路において、
前記第1のトランジスタ及び前記第4のトランジスタを介して前記第1の容量素子及び前記第2の容量素子に初期電圧を与え、前記第1の制御信号及び前記第2の制御信号に従って前記第3のトランジスタ及び前記第6のトランジスタのゲートにかかる電圧を昇圧して前記第3のトランジスタ及び前記第6のトランジスタを切り替え、
前記第7のトランジスタを介して前記第3の容量素子に初期電圧を与え、前記第3の制御信号に従って前記第4のトランジスタのゲートにかかる電圧を昇圧して前記第4のノードにかかる電圧を昇圧することを特徴とする電圧変換回路。 - 請求項1から5の何れかに記載の電圧変換回路を備えた表示装置において、
マトリクス状に配置した複数の画素電極を備えた表示パネルと、
前記画素電極に映像信号を供給するスイッチング素子と、
前記スイッチング素子に映像信号を供給する映像信号線と、
前記スイッチング素子を制御する走査信号を供給する走査信号線とを有し、
前記表示パネルに前記スイッチング素子と同様の工程で形成された前記映像信号を出力する第1の駆動回路と、
前記走査信号を出力する第2の駆動回路を備え、
請求項1から5の何れかに記載の電圧変換回路を前記表示パネル内に前記スイッチング素子と同等のプロセスで形成したことを特徴とする表示装置。 - 請求項1から5の何れかに記載の電圧変換回路を備えた表示装置において、
請求項1から5の何れかに記載の電圧変換回路によって生成された電圧を当該表示装置の駆動電圧として用いることを特徴とする表示装置。 - 入力された電圧を変換して出力する電圧変換回路において、
第1から第8のトランジスタと、第1から第5の容量素子とを備え、
前記第1のトランジスタのドレインとゲートを電圧入力端子に接続し、前記第1のトランジスタのソースを第1のノードに接続し、
前記第2のトランジスタのドレインを前記電圧入力端子に接続し、前記第2のトランジスタのゲートを第2のノードに接続し、前記第2のトランジスタのソースを前記電圧入力端子に接続し、
前記第3のトランジスタのドレインを前記入力端子に接続し、前記第3のトランジスタのゲートを前記第1のノードに接続し、前記第3のトランジスタのソースを前記第1のノードに接続し、
前記第1の容量素子を第1の制御信号入力端子と前記第1のノードとの間に接続し、
前記第3のトランジスタのソースと電圧出願端子との間に、
前記第4のトランジスタのドレインを前記第2のノードに接続し、前記第4のトランジスタのゲートを第3のノードに接続し、前記第4のトランジスタのソースを第4のノードに接続し、前記第5のトランジスタのドレインを前記第2のノードに接続し、前記第5のトランジスタのゲートを前記電圧出力端子に接続し、前記第5のトランジスタのソースを前記第4のノードに接続し、前記第6のトランジスタのドレインを前記第2のノードに接続し、前記第6のトランジスタのゲートを前記第4のノードに接続し、前記第6のトランジスタのソースを前記電圧出力端子に接続し、前記第7のトランジスタのドレインとゲートを前記第2のノードに接続し、前記第7のトランジスタのソースを前記第3のノードに接続し、前記第8のトランジスタのドレインを前記第2のノードに接続し、前記第8のトランジスタのゲートを前記第4のノードに接続し、前記第8のトランジスタのソースを前記第3のノードに接続し、前記第2の容量素子を第2の制御信号入力端子と前記第4のノードとの間に接続し、前記第3の容量素子を第3の制御信号入力端子と前記第3のノードとの間に接続し、前記第4の容量素子を第4の制御信号入力端子と前記第2のノードとの間に接続し、前記第7のトランジスタのゲートを入力とし、前記第4のトランジスタのゲートを出力とする回路ブロックを一個又は複数個直列接続し、
前記第5の容量素子を前記電圧出力端子と接地との間、または前記電圧入力端子と接地との間の少なくとも一方に接続し、
前記第1から第4の制御信号入力端子には、それぞれタイミングの異なる第1から第4の制御信号が入力されることを特徴とする電圧変換回路。 - 請求項8に記載の電圧変換回路において、
前記各回路ブロックの前記第1から第4の制御信号をCKB1、CKC1、CKP1、CKB2、CKC2、CKP2、・・・、CKBn、CKCn、CKPn、・・・とし、これらの立上り、立下りのタイミングをtBn1、tBn2、tCn1、tCn2、tPn1、tPn2としたとき、早い順に、tPn1、tCn1、tBn1、tPn2=tCn2=tBn2であることを特徴とする電圧変換回路。 - 請求項8又は9に記載の電圧変換回路において、
前記各回路ブロックの前記第1から第4の制御信号が、回路ブロックごとに半周期ずつ位相がずれていることを特徴とする電圧変換回路。 - 請求項8から9の何れかに記載の電圧変換回路において、
前記第1から第8のトランジスタはNMOS単チャネルにて形成されたことを特徴とする電圧変換回路。 - 請求項8から11の何れかに記載の電圧変換回路を備えた表示装置において、
マトリクス状に配置した複数の画素電極を備えた表示パネルと、
前記画素電極に映像信号を供給するスイッチング素子と、
前記スイッチング素子に映像信号を供給する映像信号線と、
前記スイッチング素子を制御する走査信号を供給する走査信号線とを有し、
前記表示パネルに前記スイッチング素子と同様の工程で形成された前記映像信号を出力する第1の駆動回路と、
前記走査信号を出力する第2の駆動回路を備え、
請求項8から11の何れかに記載の電圧変換回路を前記表示パネル内に前記スイッチング素子と同等のプロセスで形成したことを特徴とする表示装置。 - 請求項8から11の何れかに記載の電圧変換回路を備えた表示装置において、
請求項8から11の何れかに記載の電圧変換回路によって生成された電圧を当該表示装置の駆動電圧として用いることを特徴とする表示装置。 - マトリクス状に配置した複数の画素を備えた表示パネルと、映像信号を前記複数の画素へ供給する第1の駆動回路と、前記映像信号を供給すべき画素を選択するための走査信号を前記画素へ供給する第2の駆動回路と、電源電圧を昇圧して前記第1の駆動回路と前記第2の駆動回路へ印加する電源回路とを備えた表示装置において、
前記電源回路は、電圧を昇圧する第1、第2の電荷転送回路と、前記第1の電荷転送回路と前記第2の電荷転送回路との間に接続されたポンピング容量回路とを備え、
前記電源回路は、前記第1の電荷転送回路を介して前記電源電圧を前記ポンピング容量回路にチャージした後に、クロック信号を用いて前記第1の電荷転送回路及び前記第2の電荷転送回路と前記ポンピング容量回路との接続部分の電位を昇圧し、前記第2の電荷転送回路を介して出力することを特徴とする表示装置。 - 請求項14に記載の表示装置において、
前記電源回路は、
前記第1の電荷転送回路のゲート電圧を昇圧する第1の昇圧回路と、
前記第2の電荷転送回路のゲート電圧を昇圧する第2の昇圧回路と、
前記第1の電荷転送回路と前記第2の電荷転送回路との間に接続され、前記第2の昇圧回路のゲート電圧を昇圧して前記第2の昇圧回路の初期電圧を昇圧する第3の昇圧回路とを備えることを特徴とする表示装置。
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