JP2002222589A5 - - Google Patents

Claims (24)

1. 複数のワード線と複数の第1データ線の交点に設けられ、第1情報又は第2情報の何れかを記憶するための複数の第1メモリセルと、
   前記複数のワード線と第1ダミーデータ線の交点に設けられ、前記第1情報を記憶するための複数の第1ダミーセルと、
   前記複数のワード線と第2ダミーデータ線の交点に設けられ、前記第2情報を記憶するための複数の第2ダミーセルとを具備することを特徴とする半導体装置。
2. 請求項１において、
   前記複数の第1データ線の一端に接続される第1マルチプレクサと、
   前記第1及び第2ダミーデータ線の一端に接続される第2マルチプレクサと、
   前記複数の第１データ線の他の一端に接続される第3マルチプレクサと、
   前記第１及び第2ダミーデータ線の他の一端に接続される第4マルチプレクサと、
   前記第1及び第2マルチプレクサに接続される読み出し回路とを更に具備し、
   前記複数の第1メモリセルのいずれかに記憶情報を書き込む場合において、前記第1マルチプレクサは、前記第3マルチプレクサが前記複数の第1データ線の一つに第1電位を供給する際に、前記複数のデータ線の一つに前記第1電位より小さい第2電位を供給し、前記第3マルチプレクサが前記複数の第１データ線の一つに前記第2電位を供給する際に、前記複数の第1データ線の一つに前記第1電位を供給することを特徴とする半導体装置。
3. 請求項１において、
   前記複数の第1データ線に接続される第1マルチプレクサと、
   前記第1及び第2ダミーデータ線に接続される第2マルチプレクサと、
   前記第1及び第2マルチプレクサに接続される読み出し回路と、
   前記読み出し回路と前記第1マルチプレクサとを結合するための第1共通データ線と、
   前記読み出し回路と前記第2マルチプレクサとを結合するための第2共通データ線とを更に具備し、
   前記読み出し回路は、前記第1共通データ線に接続される第1カレントミラー回路と、前記第2共通データ線に接続される第2カレントミラー回路と、前記第1カレントミラー回路に接続される第１センスデータ線と、前記第2カレントミラー回路に接続される第2センスデータ線と、前記第1及び前記第2センスデータ線に接続されるセンスアンプとを含むことを特徴とする半導体装置。
4. 請求項３において、
   前記第1カレントミラー回路は、前記第1共通データ線を流れる電流と前記第1センスデータ線に流れる電流を略同じ電流となるように設定され、
   前記第2カレントミラー回路は、前記第1センスデータ線に流れる電流を前記第2共通データ線に流れる電流の略１／２の電流となるように設定されることを特徴とする半導体装置。
5. 請求項４において、
   前記複数の第１メモリセル、前記複数の第１及び第２ダミーセルのそれぞれは、共通の回路定数を持って形成され、磁気抵抗効果を用いて前記第1情報又は前記第2情報を記憶することを特徴とする半導体装置。
6. 請求項１において、
   前記複数のワード線と複数の第2データ線の交点に設けられ、前記第1情報又は第2情報を記憶するための複数の第2メモリセルと、
   前記複数の第1データ線に接続される第1マルチプレクサと、
   前記第1及び第2ダミーデータ線に接続される第2マルチプレクサと、
   前記複数の第2データ線に接続される第5マルチプレクサと、
   前記第1、第2及び第5マルチプレクサに接続される読み出し回路とを更に具備し、
   前記第1及び第2ダミーデータ線は、前記複数の第1データ線と前記複数の第2データ線との間に配置されることを特徴とする半導体装置。
7. 請求項６において、
   前記読み出し回路と前記第1マルチプレクサとを結合するための第1共通データ線と、
   前記読み出し回路と前記第2マルチプレクサとを結合するための第2共通データ線と、
   前記読み出し回路と前記第5マルチプレクサとを結合するための第3共通データ線とを更に具備し、
   前記第1読み出し回路は、前記第1共通データ線に接続される第1カレントミラー回路と、前記第2共通データ線に接続される第2カレントミラー回路と、前記第3共通データ線に接続される第3カレントミラー回路と、前記第1カレントミラー回路に接続される第１センスデータ線と、前記第2カレントミラー回路に接続される第2及び第3センスデータ線と、前記第3カレントミラー回路に接続される第４センスデータ線と、前記第1及び前記第2センスデータ線とに接続される第1センスアンプと、前記第3及び第4センスデータ線に接続される第2センスアンプとを含むことを特徴とする半導体装置。
8. 請求項７において、
   前記第1カレントミラー回路は、前記第1共通データ線に流れる電流と前記第1センスデータ線に流れる電流を略同じとなるように設定され、
   前記第2カレントミラー回路は、前記第2及び第3センスデータ線に流れる電流を前記第2共通データ線に流れる電流の略１／２の電流となるように設定され、
   前記第3カレントミラー回路は、前記第3共通データ線に流れる電流と前記第4センスデータ線に流れる電流とを略同じとなるように設定されることを特徴とする半導体装置。
9. 請求項８において、
   前記複数の第１、第２メモリセル、前記複数の第１及び第２ダミーセルのそれぞれは、共通の回路定数を持って形成され、磁気抵抗効果を用いて前記第1情報又は前記第2情報を記憶することを特徴とする半導体装置。
10. 請求項１において、
    前記複数のワード線と複数の第2データ線の交点に設けられ、前記第1又は第2情報を記憶するための複数の第2メモリセルと、
    前記複数のワード線と第3ダミーデータ線の交点に設けられ、前記第1情報を記憶するための複数の第３ダミーセルと、
    前記複数のワード線と第4ダミーデータ線の交点に設けられ、前記第2情報を記憶するための複数の第4ダミーセルと、
    前記複数の第1データ線に接続される第1マルチプレクサと、
    前記第1及び第2ダミーデータ線に接続される第2マルチプレクサと、
    前記複数の第2データ線に接続される第5マルチプレクサと、
    前記第3及び第4ダミーデータ線に接続される第6マルチプレクサと、
    前記第1、第2、第5及び第6マルチプレクサに接続される読み出し回路とを更に具備し、
    前記第1及び第２マルチプレクサは、第1共通データ線を介して前記読み出し回路に接続され、
    前記第5及び第6マルチプレクサは、第2共通データ線を介して前記読み出し回路に接続されることを特徴とする半導体装置。
11. 請求項１０において、
    前記読み出し回路は、前記第1共通データ線に接続される第1カレントミラー回路と、前記第2共通データ線に接続される第2カレントミラー回路と、前記第1カレントミラー回路に接続される第1センスデータ線と、前記第2カレントミラー回路に接続される第2センスデータ線と、前記第1及び第2センスデータ線に接続されるセンスアンプとを具備することを特徴とする半導体装置。
12. 請求項１１において、
    前記第1カレントミラー回路は、前記第1共通データ線の流れる電流と前記第1センスデータ線に流れる電流とを略同じとする第1状態と、前記第2センスデータ線に流れる電流を前記第1共通データ線に流れる電流の略１／２の電流とする第2状態とを有し、
    前記第2カレントミラー回路は、前記第２共通データ線に流れる電流と前記第２センスデータ線に流れる電流とを略同じにする第３状態と、前記第2センスデータ線に流れる電流を前記第２共通データ線に流れる電流の略１／２の電流とする第４状態とを有し、
    前記複数の第1メモリセルから記憶情報が読み出される場合において、前記第1カレントミラー回路は前記第1状態で動作し、前記第2カレントミラー回路は前記第4状態で動作し、
    前記複数の第2メモリセルから記憶情報が読み出される場合において、前記第1カレントミラー回路は前記第2状態で動作し、前記第2カレントミラー回路は前記第3状態で動作することを特徴とする半導体装置。
13. 請求項１２において、
    前記複数の第１、第２メモリセル、前記複数の第１、第２、第３及び第４ダミーセルのそれぞれは、共通の回路定数を持って形成され、磁気抵抗効果を用いて前記第1情報又は前記第2情報を記憶することを特徴とする半導体装置。
14. 請求項１０において、
    前記複数のワード線と第1冗長データ線の交点に設けられた複数の第1冗長メモリセルと、
    前記複数のワード線と第2冗長データ線の交点に設けられた複数の第2冗長メモリセルと、
    前記第1冗長データ線に接続される第1冗長マルチプレクサと、
    前記第2冗長データ線に接続される第2冗長マルチプレクサとを具備し、
    前記第1冗長マルチプレクサは、前記第1共通データ線に接続され、
    前記第２冗長マルチプレクサは、前記第２共通データ線に接続され、
    前記複数の第1メモリセル、前記複数の第1ダミーセル、又は前記複数の第2ダミーセル線に関する欠陥が有る場合に、欠陥を有している前記複数の第1データ線、前記第1ダミーデータ線、又は前記第2ダミーデータ線は、前記第1冗長データ線に置換され、
    前記複数の第２メモリセル、前記複数の第３ダミーセル、又は前記複数の第４ダミーセル線に関する欠陥が有る場合に、欠陥を有している前記複数の第２データ線、前記第３ダミーデータ線、又は前記第４ダミーデータ線は、前記第２冗長データ線に置換されることを特徴とする半導体装置。
15. 請求項１４において、
    前記第1、第2、第5及び第6マルチプレクサの動作状態を制御するための正規カラムアドレスデコーダと、
    前記第1及び第2冗長マルチプレクサの動作状態を制御するための冗長カラムアドレスデコーダとを更に具備し、
    前記正規カラムアドレスデコーダは、前記第１及び第５マルチプレクサの動作状態を制御するためのカラムアドレス信号を出力する正規カラムアドレス信号ドライバと、前記第２及び第6マルチプレクサの動作状態を制御するためのカラム
    アドレスアドレス信号を出力するダミーカラムアドレス信号ドライバとを含み、
    前記冗長カラムアドレスデコーダは、前記第１及び第２冗長マルチプレクサの動作状態を制御するための冗長カラムアドレス信号を出力する冗長カラムアドレスドライバと、前記正規カラムアドレス信号ドライバ又は前記ダミーカラムアドレス信号ドライバと前記冗長カラムアドレス信号ドライバの何れかを選択して活性化するための冗長カラムアドレス検出回路とを含むことを特徴とする半導体装置。
16. 請求項１５において、
    前記冗長カラムアドレス検出回路は、前記欠陥の情報を記憶するための冗長カラムアドレス記憶回路を含むことを特徴とする半導体装置。
17. 請求項１６において、
    前記複数の第１、第２メモリセル、前記複数の第１、第２、第３、第４ダミーセル、前記第１及び第２冗長メモリセルのそれぞれは、共通の回路定数を持って形成され、磁気抵抗効果を用いて前記第1情報又は前記第2情報を記憶することを特徴とする半導体装置。
18. 複数のワード線と複数の第1データ線の交点に設けられた複数の第1メモリセルと、
    前記複数のワード線と複数の第２データ線の交点に設けられた複数の第２メモリセルと、
    前記複数のワード線と第1ダミーデータ線の交点に設けられた複数の第1ダミーセルと、
    前記複数のワード線と第2ダミーデータ線の交点に設けられた複数の第2ダミーセルと、
    前記複数のワード線と複数の第３データ線の交点に設けられた複数の第３メモリセルと、
    前記複数のワード線と複数の第４データ線の交点に設けられた複数の第４メモリセルと、
    前記複数のワード線と第３ダミーデータ線の交点に設けられた複数の第３ダミーセルと、
    前記複数のワード線と第４ダミーデータ線の交点に設けられた複数の第４ダミーセルと、
    前記複数の第1及び第２データ線に接続される第1マルチプレクサと、
    前記第1及び第2ダミーデータ線に接続される第2マルチプレクサと、
    前記複数の第３及び第４データ線に接続される第３マルチプレクサと、
    前記第３及び第４ダミーデータ線に接続される第４マルチプレクサと、
    前記複数の第1データ線が前記第1マルチプレクサを介して接続される第1共通データ線と、
    前記複数の第２データ線が前記第１マルチプレクサを介して接続される第２共通データ線と、
    前記複数の第３データ線が前記第３マルチプレクサを介して接続される第３共通データ線と、
    前記複数の第４データ線が前記第４マルチプレクサを介して接続される第４共通データ線と、
    前記第1及び第3共通データ線との間に接続される第1スイッチと、
    前記第2及び第4共通データ線との間に接続される第2スイッチと、
    前記第1及び第2共通データ線に接続される第1読み出し回路と、
    前記第3及び第4共通データ線に接続される第2読み出し回路とを具備し、
    前記複数の第1ダミーセルと前記複数の第2ダミーセルは、互いに相補の記憶情報が書き込まれ、
    前記複数の第3ダミーセルと前記複数の第4ダミーセルは、互いに相補の記憶情報が書き込まれ、
    前記第1ダミーデータ線は、前記第2マルチプレクサを介して前記第1共通データ線に接続され、
    前記第２ダミーデータ線は、前記第2マルチプレクサを介して前記第３共通データ線に接続され、
    前記第３ダミーデータ線は、前記第４マルチプレクサを介して前記第２共通データ線に接続され、
    前記第４ダミーデータ線は、前記第４マルチプレクサを介して前記第４共通データ線に接続されることを特徴とする半導体装置。
19. 請求項１８において、
    前記第1スイッチは、前記複数の第２又は第４メモリセルの何れかから記憶情報が読み出される場合にオン状態とされ、
    前記第2スイッチは、前記複数の第1又は第3メモリセルの何れかから記憶情報が読み出される場合にオン状態とされることを特徴とする半導体装置。
20. 請求項１９において、
    前記第1読み出し回路は、前記第１共通データ線に接続される第1カレントミラー回路と、前記第2共通データ線に接続される第2カレントミラー回路と、前記第1カレントミラー回路に接続される第1センスデータ線と、前記第2カレントミラー回路に接続される第2センスデータ線と、前記第1及び第2センスデータ線に接続される第1センスアンプとを含み、
    前記第２読み出し回路は、前記第３共通データ線に接続される第３カレントミラー回路と、前記第４共通データ線に接続される第４カレントミラー回路と、前記第３カレントミラー回路に接続される第３センスデータ線と、前記第４カレントミラー回路に接続される第４センスデータ線と、前記第３及び第４センスデータ線に接続される第２センスアンプとを含むことを特徴とする半導体装置。
21. 請求項２０において、
    前記第1から第4カレントミラー回路は、対応する第1から第4共通データ線に流れる電流と対応する前記第1から第４センスデータ線に流れる電流とを略同じとなるように設定されることを特徴とする半導体装置。
22. 請求項２１において、
    前記複数の第１、第２、第３、第４メモリセル、前記複数の第１、第２、第３及び第４ダミーセルのそれぞれは、共通の回路定数を持って形成され、磁気抵抗効果を用いて前記第1情報又は前記第2情報を記憶することを特徴とする半導体装置。
23. 請求項１において、
    前記複数の第１メモリセル、前記複数の第１及び第２ダミーセルのそれぞれは、トランジスタと前記トランジスタに直列接続されたMTJ（マグネティック・トンネル・ジャンクション）素子を有する事を特徴とする半導体装置。
24. 複数のメモリセルの一つから読み出した信号と、第１の情報を記憶した第 1 ダミーセルから読み出した信号と、第２の情報を記憶した第 2 ダミーセルから読み出した信号を用いて読み出し動作を行う半導体装置。