JP4282658B2 - 半導体装置 - Google Patents
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Description
また、本発明のさらに他のアスペクトに係る半導体装置は、外部入力端子と、外部入力端子に一端が接続される抵抗値r1の保護抵抗素子と、保護抵抗素子の他端にそれぞれの一端が接続される抵抗値r2の複数の抵抗素子と、複数の抵抗素子のそれぞれの他端にそれぞれ接続される複数の入力回路とを備える。入力回路は、供給されるクロック信号のレベル遷移に応じて外部入力端子に入力される信号を取り込む回路であって、それぞれの入力回路には、それぞれ位相の異なるクロック信号が供給され、抵抗素子の抵抗値r2をr2=0とした場合のキックバックにより生じる波形のピーク値に対して抵抗素子を挿入した際のピーク値をk倍以下とする場合に、r2≧(2/k−1)*r1を満たすようにr2が設定される。
キックバック量=2*ΔVa*r1/(r1+r2) −−−(1)
2*ΔVa*r1/(r1+r2)≦k*ΔVa −−−(2)
r2≧(2/k−1)*r1 −−−(3)
20 出力回路
PAD パッド
R1、R2、R3、R4、R10、R11、R12、R13、R14、R21、R22、R31、R32、R33、R34 抵抗素子
TR トランジスタ
Claims (9)
- 外部入力端子と、
前記外部入力端子に一端が接続される保護抵抗素子と、
前記保護抵抗素子の他端にそれぞれの一端が接続される複数の抵抗素子と、
前記複数の抵抗素子のそれぞれの他端にそれぞれ接続される複数の入力回路とを備え、
前記入力回路は、供給されるクロック信号のレベル遷移に応じて前記外部入力端子に入力される信号を取り込む回路であることを特徴とする半導体装置。 - それぞれの前記入力回路には、それぞれ位相の異なる前記クロック信号が供給されることを特徴とする請求項1記載の半導体装置。
- 外部入力端子と、
前記外部入力端子に一端が接続される第1〜第N(Nは、2以上の自然数)の抵抗素子と、
第1〜第N×M(Mは、2以上の自然数)の入力回路とを備え、
前記第K(Kは、1〜Nの自然数)、第K+N、・・第K+N(M−1)の入力回路は、入力端を共通とし、前記第Kの抵抗素子の他端に接続され、供給されるクロック信号のレベル遷移に応じて前記外部入力端子に入力される信号を取り込む回路であって、クロック信号の周期をTとする場合、前記第L(Lは、1〜N×M−1の整数)の入力回路には、前記第N×Mの入力回路に供給されるクロック信号に対し、L×T/(N×M)の時間の位相ずれを持ったクロック信号が供給されることを特徴とする半導体装置。 - 前記抵抗素子は、静電気放電に対する保護抵抗素子であることを特徴とする請求項3記載の半導体装置。
- 前記抵抗素子は、前記外部入力端子に直接接続される代わりに、静電気放電に対する保護抵抗素子を介して前記外部入力端子に接続されることを特徴とする請求項3記載の半導体装置。
- 前記保護抵抗素子の抵抗値をr1、前記抵抗素子の抵抗値をr2、r2=0とした場合のキックバックにより生じる波形のピーク値に対して前記抵抗素子を挿入した際のピーク値をk倍以下とする場合に、r2≧(2/k−1)*r1を満たすようにr2が設定されることを特徴とする請求項1または5に記載の半導体装置。
- 前記外部入力端子と接地間に静電気放電保護用のトランジスタのドレインとソースが接続されることを特徴とする請求項1〜6のいずれか一に記載の半導体装置。
- 前記外部入力端子は、入出力端子であって、前記トランジスタは、出力回路の出力トランジスタであって、前記出力回路は、前記入出力端子に信号を出力するように構成されることを特徴とする請求項7記載の半導体装置。
- 外部入力端子と、
前記外部入力端子に一端が接続される抵抗値r1の保護抵抗素子と、
前記保護抵抗素子の他端にそれぞれの一端が接続される抵抗値r2の複数の抵抗素子と、
前記複数の抵抗素子のそれぞれの他端にそれぞれ接続される複数の入力回路とを備え、
前記入力回路は、供給されるクロック信号のレベル遷移に応じて前記外部入力端子に入力される信号を取り込む回路であって、それぞれの前記入力回路には、それぞれ位相の異なる前記クロック信号が供給され、
前記抵抗素子の抵抗値r2をr2=0とした場合のキックバックにより生じる波形のピーク値に対して前記抵抗素子を挿入した際のピーク値をk倍以下とする場合に、r2≧(2/k−1)*r1を満たすようにr2が設定されることを特徴とする半導体装置。
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