JP4269454B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関するものである。
【0002】
【従来の技術】
近年、高周波信号をオン・オフするスイッチ要素として半導体スイッチのニーズが高まっている。このような半導体スイッチとしては、アナログスイッチや半導体リレーなどが知られている。半導体リレーは、発光ダイオードのような発光素子と、フォトダイオードのような受光素子と、受光素子の出力によりオンオフされる半導体スイッチ素子(出力接点用の半導体スイッチ素子)とをパッケージに内蔵したものである。高周波の信号のオン・オフに用いる半導体スイッチでは、オン抵抗が低く且つ電流−電圧特性が線形(つまりオフセットがない)であり、オフ時における出力容量が小さく高周波遮断特性が良いことが要求される。
【0003】
ところで、半導体リレーの出力接点用に用いられる半導体スイッチ素子として、SOI構造を利用した横型二重拡散型MOSFET(Lateral Double Diffused MOSFET:以下、SOI−LDMOSFETと称す)が知られている。
【0004】
SOI−LDMOSFETは、図5に示すように、n形シリコン基板若しくはp形シリコン基板よりなる半導体支持基板10の一表面上にシリコン酸化膜よりなる絶縁層11を介してn形シリコン層よりなるn形半導体層1が形成されたSOI構造を有している。
【0005】
なお、SOI構造を有する基板(いわゆるSOIウェハ)の形成方法としては、単結晶シリコン中に酸素イオンを注入して内部に絶縁層を形成するSIMOX(Separation Implanted Oxygen)法、2枚の単結晶シリコン基板の一方若しくは両方に熱酸化膜を形成しそれらを貼り合わせる貼り合わせSOI法、半導体基板上に形成した絶縁層上に単結晶シリコンを成長させるSOI成長法、陽極酸化によってシリコンを部分的に多孔質化し酸化することによって形成する方法などが知られている。SOI成長法での単結晶シリコンは、気相、液相、固相のいずれかで成長させる。
【0006】
このSOI−LDMOSFETでは、n形シリコン層よりなるn形半導体層1内に、p形ウェル領域4と、n+形ドレイン領域2とが離間して形成され、n+形ソース領域3がp形ウェル領域4内に形成されている。ここに、p形ウェル領域4は、n形半導体層1の表面から絶縁層11に達する深さまで形成され、且つ、所定の耐圧を保持できるようにn+形ドレイン領域2から所定距離(ドリフト距離)だけ離間して形成されている。なお、p形ウェル領域4の平面形状はn+形ドレイン領域2を全周に亙って囲むドーナツ状に形成されている。
【0007】
p形ウェル領域4の主表面側においてn形半導体層1とn+形ソース領域3とで挟まれた領域上にはゲート絶縁膜5を介して導電性を有するポリシリコンからなるゲート電極6が形成されている。ここにおいて、ゲート電極6は、ゲート絶縁膜5を介してp形ウェル領域4とn+形ドレイン領域2との間に介在するn形半導体層1側まで延設されている。なお、n形半導体層1の主表面側のうちp形ウェル領域4とn+形ドレイン領域2との間に介在する領域をドリフト領域(動作領域)20と称し、ドリフト領域20のうちゲート電極6が重複する部分をゲートオーバーハング領域21と称す。
【0008】
また、p形ウェル領域4とn+形ソース領域3とに跨る形でソース電極8が形成されている。さらに、n+形ドレイン領域2上にはドレイン電極7が形成されている。
【0009】
このSOI−LDMOSFETでは、ゲート電極6への印加電圧を制御すればドレイン電極7・ソース電極8間に流れる電流のオン・オフを制御することができる。すなわち、ゲート電極6とソース電極8との間にゲート電極6が高電位になるように電圧を印加することによって、p形ウェル領域4におけるゲート絶縁膜5直下にチャネルが形成され、チャネルおよびドリフト領域20を通してn+形ドレイン領域2とn+形ソース領域3との間に電流が流れオン状態となる。このときは、電流通路にpn接合が介在しないので、電流−電圧特性は微小電流領域で線形になる(つまりオフセットがない)。
【0010】
上述のSOI−LDMOSFETにおいてオン抵抗を小さくするには、ドリフト領域20におけるゲートオーバーハング領域21のn+形ドレイン領域2側端とn+形ドレイン領域2との間の距離を小さくすることが望ましく、当該距離は例えば2μm以下に設定される。ところで、SOI−LDMOSFETでは、ドリフト領域20の表面における電界集中を緩和するためにゲート絶縁膜5のうちゲートオーバーハング領域21上の部位の厚さをp形ウェル領域4上の部位よりも厚くしたものがある。しかしながら、ゲートオーバーハング領域21のn+形ドレイン領域2側端とn+形ドレイン領域2との間を2μm以下に設定した場合には、当該距離に関して良好な寸法精度を得るために、ゲート絶縁膜5の厚さを図5に示したようにp形ウェル領域4上の部位とゲートオーバーハング領域21上の部位とで同一厚さに設定してゲート絶縁膜5の平坦性を良くしている。すなわち、ゲート絶縁膜5の平坦性を向上させることで、ゲート電極6を加工する際のマスクの位置精度を向上させている。
【0011】
【発明が解決しようとする課題】
しかしながら、上述のようにゲート絶縁膜5の厚さをp形ウェル領域4上の部位とゲートオーバーハング領域21上の部位とで同一厚さに設定してあると、ゲートオーバーハング領域21のn+形ドレイン領域2側端付近での電界強度が強くなってしまう(つまり、ドリフト領域20中に高電界が発生する)という不具合があった。このため、ドレイン電極7・ソース電極8間に例えば負荷と電源との直列回路を接続し、ゲート電極6に印加する電圧を制御することでオンオフを繰り返した場合、高電界中を電流が流れることにより、ゲートオーバーハング領域21のn+形ドレイン領域2側端付近での結晶欠陥30が増え、オン抵抗が上昇してしまうという不具合があった。
【0012】
本発明は上記事由に鑑みて為されたものであり、その目的は、オン抵抗の上昇を抑制可能な半導体装置およびその製造方法を提供することにある。
【0013】
【課題を解決するための手段】
請求項1の発明は、上記目的を達成するために、半導体支持基板上に絶縁層を介して形成された第1導電形の半導体層と、前記半導体層の主表面側に形成された第1導電形のドレイン領域と、ドレイン領域と離間して形成された第2導電形のウェル領域と、ウェル領域内の主表面側に形成された第1導電形のソース領域と、ウェル領域の主表面側において前記半導体層とソース領域とで挟まれた領域上にゲート絶縁膜を介して形成されたゲート電極と、ドレイン領域上に形成されたドレイン電極と、ゲート電極におけるドレイン電極側とは反対側でウェル領域とソース領域とに跨る形で形成されたソース電極とを備え、ゲート電極が、ゲート絶縁膜を介してウェル領域とドレイン領域との間に介在する前記半導体層側まで延設され、ゲート絶縁膜の厚さが、ウェル領域上の部位とゲートオーバーハング領域上の部位とで同一厚さに設定してあり、ウェル領域とドレイン領域との間における前記半導体層の主表面側の動作領域以外の部位に、前記動作領域に発生した結晶欠陥を吸収するゲッタリングサイトが設けられてなることを特徴とするものであり、前記半導体層の動作領域で発生した結晶欠陥がゲッタリングサイトに吸収されるので、オン抵抗の上昇が抑制される。
【0014】
請求項2の発明は、請求項1の発明において、前記絶縁層は、SiO2よりも誘電率が低く且つ熱伝導率が高い材料よりなるので、前記絶縁層としてSiO2を用いる場合に比べて、ドレイン・半導体支持基板間の容量を低減することができて低消費電力化および高速化を図ることができ、しかもオン抵抗とドレイン電流とによって半導体層内で発生する熱を半導体支持基板側へ効率良く逃がすことができ、熱破壊を防止することができる。
【0015】
請求項3の発明は、請求項1または請求項2の発明において、前記半導体層が、Siよりも広いバンドギャップを有する半導体材料により形成されているので、前記半導体層がSiにより形成されている場合に比べて、オン抵抗を低く且つドレイン・ソース間耐圧を高くでき、しかも半導体層内で発生する熱を半導体支持基板側へ効率良く逃がすことができ、熱破壊を防止することができる。
【0016】
請求項4の発明は、請求項1記載の半導体装置の製造方法であって、前記半導体層となる第1のウェハにおける前記半導体支持基板となる第2のウェハとの貼り合わせ面側に前記絶縁層を形成した後、プロトンまたはヘリウムを第1のウェハにおける前記絶縁層と第1のウェハとの界面近傍に到達する程度のエネルギで照射することにより第1のウェハ中に前記ゲッタリングサイトを形成し、その後、第1のウェハと第2のウェハとを前記絶縁層を介在させた形で貼り合わせることを特徴とし、SOIウェハの形成方法である貼り合わせSOI法に、前記ゲッタリングサイトを形成する一工程を追加するだけでオン抵抗の上昇を抑制することが可能な半導体装置を提供することが可能となる。
【0017】
請求項5の発明は、請求項1記載の半導体装置の製造方法であって、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成した後に、前記半導体層の主表面側にドレイン電極およびソース電極およびゲート電極を形成し、その後、前記半導体層の主表面側からプロトンまたはヘリウムを照射することにより前記ゲッタリングサイトを形成することを特徴とし、前記半導体層の主表面側にドレイン電極およびソース電極およびゲート電極を形成した後にゲッタリングサイトを形成する一工程を追加するだけでオン抵抗の上昇を抑制することが可能な半導体装置を提供することができる。
【0018】
請求項6の発明は、請求項1記載の半導体装置の製造方法であって、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成した後に、前記半導体層の主表面側にゲート電極を形成し、その後、ソース領域上およびドレイン領域上それぞれにマスクを設け、前記半導体層の主表面側から第1導電形の不純物をイオン注入することにより前記ゲッタリングサイトを形成することを特徴とし、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成してさらにゲート電極を形成した後に、イオン注入用のマスクを形成する工程と、イオン注入の工程とを追加することでオン抵抗の上昇を抑制することが可能な半導体装置を提供することができる。
【0019】
【発明の実施の形態】
本実施形態では、図1に示す構成のSOI−LDMOSFETを例示する。図5に示した従来例と同様に、本実施形態においても、n形シリコン基板若しくはp形シリコン基板よりなる半導体支持基板10上に絶縁層11を介してn形シリコン層よりなるn形半導体層1が形成されている。n形半導体層1内には、p形ウェル領域4と、n+形ドレイン領域2とが離間して形成され、n+形ソース領域3がp形ウェル領域4内に形成されている。ここに、p形ウェル領域4は、n形半導体層1の表面から絶縁層11に達する深さまで形成され、且つ、所定の耐圧を保持できるようにn+形ドレイン領域2から所定距離(ドリフト距離)だけ離間して形成されている。なお、p形ウェル領域4、n+形ソース領域3それぞれの平面形状はn+形ドレイン領域2を全周に亙って囲むドーナツ状に形成されている。
【0020】
p形ウェル領域4の主表面側においてn形半導体層1とn+形ソース領域3とで挟まれた領域上にはゲート絶縁膜5を介して導電性を有するポリシリコンからなるゲート電極6が形成されている。ここにおいて、ゲート電極6は、ゲート絶縁膜5を介してp形ウェル領域4とn+形ドレイン領域2との間に介在するn形半導体層1側まで延設され、ゲート絶縁膜5の厚さはp形ウェル領域4上の部位とゲートオーバーハング領域21上の部位とで同一厚さに設定してある。
【0021】
また、p形ウェル領域4とn+形ソース領域3とに跨る形でソース電極8が形成されている。さらに、n+形ドレイン領域2上にはドレイン電極7が形成されている。
【0022】
また、n+形ソース領域3とp形ウェル領域4とに跨る形でソース電極8が形成されている。さらに、n+形ドレイン領域2上にはドレイン電極7が形成されている。
【0023】
したがって、本実施形態のSOI−LDMOSFETでは、図5の従来例と同様に、ゲート電極6への印加電圧を制御すればドレイン電極7・ソース電極8間に流れる電流のオン・オフを制御することができる。すなわち、ゲート電極6とソース電極8との間にゲート電極6が高電位になるように電圧を印加することによって、p形ウェル領域4におけるゲート絶縁膜5直下にチャネルが形成され、チャネルを通してn+形ドレイン領域2とn+形ソース領域3との間に電流が流れオン状態となる。このときは、電流通路にpn接合が介在しないので、電流−電圧特性は微小電流領域で線形になる(つまりオフセットがない)。
【0024】
ところで、本実施形態のSOI−LDMOSFETは、p形ウェル領域4とn+形ドレイン領域2との間におけるn形半導体層1の主表面側のドリフト領域(動作領域)20以外の部位に、ドリフト領域20に発生した結晶欠陥30を吸収するゲッタリングサイト31が設けられている点に特徴がある。ここにおいて、図1に示した例では、n形半導体層1におけるn形半導体層1と絶縁層11との界面近傍にゲッタリングサイト31を設けてある。なお、本実施形態のSOI−LDMOSFETにおいては出力容量を小さくするためにn形半導体層1の厚さを薄くしてあるので、ゲッタリングサイト31はドリフト領域20以外の部位で結晶欠陥30の近傍に形成されることになる。
【0025】
しかして、本実施形態のSOI−LDMOSFETでは、ゲート絶縁膜5の厚さはp形ウェル領域4上の部位とゲートオーバーハング領域21上の部位とで同一厚さに設定してあることにより、ゲートオーバーハング領域21のn+形ドレイン領域2側端とn+形ドレイン領域2との間の距離を2μm以下に設定しても当該距離の寸法精度を高めることができてオン抵抗を低くできるとともに素子間のオン抵抗のばらつきを低減することができ、n形半導体層1におけるn形半導体層1と絶縁層11との界面近傍にゲッタリングサイト31を設けてあることにより、ドレイン電極7・ソース電極8間に例えば負荷と電源との直列回路を接続し、ゲート電極6に印加する電圧を制御することでオンオフを繰り返した場合にゲートオーバーハング領域21のn+形ドレイン領域2側端付近で発生した結晶欠陥30がゲッタリングサイト31に吸収されるので、結晶欠陥30の増大によるオン抵抗の上昇が抑制される。なお、SOI−LDMOSFETがオンの時におけるn形半導体層1の電流通路は主表面側のドリフト領域20だけなので、ドリフト領域20以外の部位に設けられたゲッタリングサイト31がデバイス特性に悪影響を及ぼすことはない。
【0026】
次に、上記SOI−LDMOSFETは、例えばSOIウェハを貼り合わせSOI法により製造する段階で、SOIウェハにゲッタリングサイト31を形成しておくことにより、他の工程を変更することなく製造することができる。
【0027】
すなわち、まず、図2(a)のようにn形半導体層1となる第1のウェハたるn形シリコンウェハ1’を熱酸化することによりn形シリコンウェハ1’の全面にシリコン酸化膜よりなる絶縁層11’を形成し、その後、n形シリコンウェハ1’の一表面側(半導体支持基板10となる第2のウェハたるシリコンウェハ10’(図2(b)参照)との貼り合わせ面側)からプロトン粒子線をn形シリコンウェハ1’におけるn形シリコンウェハ1’と絶縁層11’との界面近傍に到達する程度のエネルギで照射する(図2(a)における矢印の向きにプロトン粒子線を照射する)ことによりゲッタリングサイト31を形成する。
【0028】
その後、図2(b)のように、n形シリコンウェハ1’とシリコンウェハ10’とをn形シリコンウェハ1’の上記一表面側に形成された絶縁層11’を介在させた形で貼り合わせる。続いて、n形シリコンウェハ1’を上記一表面の反対面側(図2(b)における上面側)から研削、研磨して図2(c)のようにn形シリコンウェハ1’を薄膜化する(例えば厚さが2μmになるまで薄膜化する)ことにより、ゲッタリングサイト31が設けられたSOIウェハAが形成される。なお、このSOIウェハAの絶縁層11’がSOI−LDMOSFETの絶縁層11となる。また、n+形ドレイン領域2、n+形ソース領域3、p形ウェル領域4、ゲート絶縁膜5、ゲート電極6、ドレイン電極7、ソース電極8の形成方法は周知なので説明を省略する。ここに、n+形ドレイン領域2およびn+形ソース領域3およびp形ウェル領域4を形成した後に、ドレイン電極7およびソース電極8およびゲート電極6が形成されることは勿論である。
【0029】
しかして、SOIウェハの形成方法である貼り合わせSOI法に、前記ゲッタリングサイト31を形成する一工程を追加するだけでオン抵抗の上昇を抑制することが可能なSOI−LDMOSFETを製造することができる。SOIウェハA’の形成条件の数値例を挙げると、n形シリコンウェハ1’に熱酸化により絶縁層11’を形成する条件としては酸化温度を1100℃、酸化時間を8時間として膜厚が略2μmの絶縁層11’を形成する。次に、n形シリコンウェハ1’の上記一表面側からプロトン粒子線を100keVの照射エネルギで照射することにより、n形シリコンウェハ1’におけるn形シリコンウェハ1’と絶縁層11’との界面から略1μmの位置にゲッタリングサイト31を形成する。その後、n形シリコンウェハ1’を厚さが2μmになるまで薄膜化することにより、n形シリコンウェハ1’におけるn形シリコンウェハ1’と絶縁層11’との界面から1μmの位置にゲッタリングサイト31が設けられたSOIウェハAを形成する。
【0030】
なお、上述の例では、プロトン粒子線を照射することによりゲッタリングサイト31を形成しているが、プロトン粒子線の代わりにヘリウム原子線を同等の照射エネルギで照射することによりゲッタリングサイト31を形成してもよい。
【0031】
ところで、ゲッタリングサイト31は、図3に示すようにn+形ドレイン領域2、n+形ソース領域3、p形ウェル領域4、ゲート絶縁膜5、ゲート電極6、ドレイン電極7、ソース電極8が形成された後で、n形半導体層1の主表面側からプロトン粒子線を照射する(図3中の矢印の向きにプロトン粒子線を照射する)ことによりゲッタリングサイト31を形成するようにしてもよい。この場合には、SOIウェハの形成方法は貼り合わせSOI法に限らず、SIMOX法、SOI成長法などの他の方法を採用できるので既存のSOIウェハを利用することもでき、また、n形半導体層1の主表面側にドレイン電極7およびソース電極8およびゲート電極6を形成した後にゲッタリングサイト31を形成する一工程を追加するだけでオン抵抗の上昇を抑制することが可能なSOI−LDMOSFETを製造することができる。数値例を挙げると、n形半導体層1の厚さを2μm、絶縁層11の厚さを2μmとした場合には、半導体層1の主表面側からプロトン粒子線を100keVの照射エネルギで照射することにより、n形半導体層1におけるn形半導体層1と絶縁層11との界面から略1μmの位置にゲッタリングサイト31が形成され、各電極6〜8の下方には各電極6〜8がマスクとして機能することによりゲッタリングサイト31は形成されない。なお、この製造方法では、プロトン粒子線を照射することによりゲッタリングサイト31を形成しているが、プロトン粒子線の代わりにヘリウム原子線を同等の照射エネルギで照射することによりゲッタリングサイト31を形成してもよい。
【0032】
また、ゲッタリングサイト31は、図4に示すように、n+形ドレイン領域2、n+形ソース領域3、p形ウェル領域4、ゲート絶縁膜5、ゲート電極6が形成された後で、n+形ドレイン領域2およびn+形ソース領域3上にレジスト層よりなるマスク21を設け、n形半導体層1の主表面側からn形不純物であるリンイオンを照射する(図4中の矢印の向きにリンイオンをイオン注入する)ことによりゲッタリングサイト31を形成するようにしてもよい。この場合には、SOIウェハの形成方法は貼り合わせSOI法に限らず、SIMOX法、SOI成長法などの他の方法を採用できるので既存のSOIウェハを利用することもでき、また、n形半導体層1の主表面側にゲート電極6を形成した後にマスク21を形成する工程、ゲッタリングサイト31を形成する工程を追加することでオン抵抗の上昇を抑制することが可能なSOI−LDMOSFETを製造することができる。数値例を挙げると、n形半導体層1の厚さを2μm、絶縁層11の厚さを2μmとした場合には、半導体層1の主表面側からリンイオンを約900keVの照射エネルギで照射することにより、n形半導体層1におけるn形半導体層1と絶縁層11との界面から略1μmの位置にゲッタリングサイト31が形成され、マスク21の下方にはゲッタリングサイト31は形成されない。また、ゲート電極6の厚さを1μm以上の厚さに設定しておくことにより、ゲート電極6の下方にリンイオンが注入されるのを防ぐことができる。なお、900keVのような高エネルギで注入された不純物イオンがゲッタリングサイトとして機能することは周知である。また、ゲート電極6の導電形はn形なので、リンイオンが注入されても電気的には問題ない。
【0033】
以上説明した例では、絶縁層11がSiO2により形成されているが、絶縁層11として、SiO2よりも誘電率が低く且つ熱伝導率が高い材料(例えば、窒化アルミニウムなど)を用いることにより、絶縁層11としてSiO2を用いる場合に比べて、ドレイン・半導体支持基板10間の容量を低減することができて低消費電力化および高速化を図ることができ、しかもオン抵抗とドレイン電流とによってn形半導体層1内で発生する熱を半導体支持基板10側へ効率良く逃がすことができ、熱破壊を防止することができる。
【0034】
また、n形半導体層1を、Siよりも広いバンドギャップを有する半導体材料により形成すれば、n形半導体層1がSiにより形成されている場合に比べて、オン抵抗を低く且つドレイン電極7・ソース電極8間耐圧を高くでき、しかもn形半導体層1内で発生する熱を半導体支持基板10側へ効率良く逃がすことができ、熱破壊を防止することができる。
【0035】
【発明の効果】
請求項1の発明は、半導体支持基板上に絶縁層を介して形成された第1導電形の半導体層と、前記半導体層の主表面側に形成された第1導電形のドレイン領域と、ドレイン領域と離間して形成された第2導電形のウェル領域と、ウェル領域内の主表面側に形成された第1導電形のソース領域と、ウェル領域の主表面側において前記半導体層とソース領域とで挟まれた領域上にゲート絶縁膜を介して形成されたゲート電極と、ドレイン領域上に形成されたドレイン電極と、ゲート電極におけるドレイン電極側とは反対側でウェル領域とソース領域とに跨る形で形成されたソース電極とを備え、ゲート電極が、ゲート絶縁膜を介してウェル領域とドレイン領域との間に介在する前記半導体層側まで延設され、ゲート絶縁膜の厚さが、ウェル領域上の部位とゲートオーバーハング領域上の部位とで同一厚さに設定してあり、ウェル領域とドレイン領域との間における前記半導体層の主表面側の動作領域以外の部位に、前記動作領域に発生した結晶欠陥を吸収するゲッタリングサイトが設けられてなるものであり、前記半導体層の動作領域で発生した結晶欠陥がゲッタリングサイトに吸収されるので、オン抵抗の上昇が抑制されるという効果がある。
【0036】
請求項2の発明は、請求項1の発明において、前記絶縁層は、SiO2よりも誘電率が低く且つ熱伝導率が高い材料よりなるので、前記絶縁層としてSiO2を用いる場合に比べて、ドレイン・半導体支持基板間の容量を低減することができて低消費電力化および高速化を図ることができ、しかもオン抵抗とドレイン電流とによって半導体層内で発生する熱を半導体支持基板側へ効率良く逃がすことができ、熱破壊を防止することができるという効果がある。
【0037】
請求項3の発明は、請求項1または請求項2の発明において、前記半導体層が、Siよりも広いバンドギャップを有する半導体材料により形成されているので、前記半導体層がSiにより形成されている場合に比べて、オン抵抗を低く且つドレイン・ソース間耐圧を高くでき、しかも半導体層内で発生する熱を半導体支持基板側へ効率良く逃がすことができ、熱破壊を防止することができるという効果がある。
【0038】
請求項4の発明は、請求項1記載の半導体装置の製造方法であって、前記半導体層となる第1のウェハにおける前記半導体支持基板となる第2のウェハとの貼り合わせ面側に前記絶縁層を形成した後、プロトンまたはヘリウムを第1のウェハにおける前記絶縁層と第1のウェハとの界面近傍に到達する程度のエネルギで照射することにより第1のウェハ中に前記ゲッタリングサイトを形成し、その後、第1のウェハと第2のウェハとを前記絶縁層を介在させた形で貼り合わせるので、SOIウェハの形成方法である貼り合わせSOI法に、前記ゲッタリングサイトを形成する一工程を追加するだけでオン抵抗の上昇を抑制することが可能な半導体装置を提供することが可能となるという効果がある。
【0039】
請求項5の発明は、請求項1記載の半導体装置の製造方法であって、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成した後に、前記半導体層の主表面側にドレイン電極およびソース電極およびゲート電極を形成し、その後、前記半導体層の主表面側からプロトンまたはヘリウムを照射することにより前記ゲッタリングサイトを形成するので、前記半導体層の主表面側にドレイン電極およびソース電極およびゲート電極を形成した後にゲッタリングサイトを形成する一工程を追加するだけでオン抵抗の上昇を抑制することが可能な半導体装置を提供することができるという効果がある。
【0040】
請求項6の発明は、請求項1記載の半導体装置の製造方法であって、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成した後に、前記半導体層の主表面側にゲート電極を形成し、その後、ソース領域上およびドレイン領域上それぞれにマスクを設け、前記半導体層の主表面側から第1導電形の不純物をイオン注入することにより前記ゲッタリングサイトを形成するので、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成してさらにゲート電極を形成した後に、イオン注入用のマスクを形成する工程と、イオン注入の工程とを追加することでオン抵抗の上昇を抑制することが可能な半導体装置を提供することができるという効果がある。
【図面の簡単な説明】
【図1】実施形態を示す概略断面図である。
【図2】同上の製造方法を説明するための主要工程断面図である。
【図3】同上の他の製造方法を説明するための主要工程断面図である。
【図4】同上の別の製造方法を説明するための主要工程断面図である。
【図5】従来例を示す概略断面図である。
【符号の説明】
1 n形半導体層
2 n+形ドレイン領域
3 n+形ソース領域
4 p形ウェル領域
5 ゲート絶縁膜
6 ゲート電極
7 ドレイン電極
8 ソース電極
10 半導体支持基板
11 絶縁層
20 ドリフト領域
21 ゲートオーバーハング領域
30 結晶欠陥
31 ゲッタリングサイト
Claims (6)
- 半導体支持基板上に絶縁層を介して形成された第1導電形の半導体層と、前記半導体層の主表面側に形成された第1導電形のドレイン領域と、ドレイン領域と離間して形成された第2導電形のウェル領域と、ウェル領域内の主表面側に形成された第1導電形のソース領域と、ウェル領域の主表面側において前記半導体層とソース領域とで挟まれた領域上にゲート絶縁膜を介して形成されたゲート電極と、ドレイン領域上に形成されたドレイン電極と、ゲート電極におけるドレイン電極側とは反対側でウェル領域とソース領域とに跨る形で形成されたソース電極とを備え、ゲート電極が、ゲート絶縁膜を介してウェル領域とドレイン領域との間に介在する前記半導体層側まで延設され、ゲート絶縁膜の厚さが、ウェル領域上の部位とゲートオーバーハング領域上の部位とで同一厚さに設定してあり、ウェル領域とドレイン領域との間における前記半導体層の主表面側の動作領域以外の部位に、前記動作領域に発生した結晶欠陥を吸収するゲッタリングサイトが設けられてなることを特徴とする半導体装置。
- 前記絶縁層は、SiO2よりも誘電率が低く且つ熱伝導率が高い材料よりなることを特徴とする請求項1記載の半導体装置。
- 前記半導体層は、Siよりも広いバンドギャップを有する半導体材料により形成されてなることを特徴とする請求項1または請求項2記載の半導体装置。
- 請求項1記載の半導体装置の製造方法であって、前記半導体層となる第1のウェハにおける前記半導体支持基板となる第2のウェハとの貼り合わせ面側に前記絶縁層を形成した後、プロトンまたはヘリウムを第1のウェハにおける前記絶縁層と第1のウェハとの界面近傍に到達する程度のエネルギで照射することにより第1のウェハ中に前記ゲッタリングサイトを形成し、その後、第1のウェハと第2のウェハとを前記絶縁層を介在させた形で貼り合わせることを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法であって、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成した後に、前記半導体層の主表面側にドレイン電極およびソース電極およびゲート電極を形成し、その後、前記半導体層の主表面側からプロトンまたはヘリウムを照射することにより前記ゲッタリングサイトを形成することを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法であって、前記半導体層にドレイン領域およびソース領域およびウェル領域を形成した後に、前記半導体層の主表面側にゲート電極を形成し、その後、ソース領域上およびドレイン領域上それぞれにマスクを設け、前記半導体層の主表面側から第1導電形の不純物をイオン注入することにより前記ゲッタリングサイトを形成することを特徴とする半導体装置の製造方法。
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