JP4434832B2 - 半導体装置、及びその製造方法 - Google Patents
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Description
まず、シリコン支持基板、埋め込み酸化膜(BOX: Buried Oxide)、及びシリコン半導体層(SOI層)からなるSOI基板を用い、LOCOS(Local Oxidation of Silicon)法などによりフィールド酸化膜を形成して素子分離を行う。次に、シリコン半導体層上にゲート絶縁膜を形成し、さらにゲート絶縁膜上にポリシリコン膜を形成する。リソグラフィーおよびエッチングによりゲート電極を形成した後、低濃度不純物イオンの注入を行いエクステンション領域を形成する。
次に、ドレイン領域及びソース領域のシリコン半導体層上に選択エピタキシャル成長(SEG: Selective Epitaxial Growth)を行い、シリコンエピ膜を形成する。ただし、選択エピタキシャル成長ではポリシリコン膜上においても結晶が成長するため、ポリシリコン表面が露出しているゲート電極上部にもシリコン結晶が成長することになる。
SOI基板からなる半導体装置ではないが、半導体プロセスを用いて製造されたMOSトランジスタ含む半導体装置が、例えば特許文献1に記載されている。
特許文献1に記載の半導体装置は、酸化膜からなる断面がL字状の第1サイドウォールと、窒化膜からなり、第1サイドウォールの側面及び底面にまたがる第2サイドウォールと、で構成される二重サイドウォールを有している。また、LDD(Lightly Doped Drain)による電界緩和構造をとっているが、エクステンション領域への低濃度不純物イオンの注入はゲート電極形成後、すなわち第1及び第2サイドウォール形成前に行っている。この半導体装置は、SOI基板を使用するものではなく通常のバルク基板を使用するものであるから、ドレイン領域及びソース領域のシリコン半導体層が十分に厚くその寄生抵抗が小さいため、選択エピタキシャル成長などによるシリコン半導体層の膜厚調整を必要とするものではない。
特許文献1に記載の半導体装置においては、上述したように、L字状の第1サイドウォールと、その側面及び底面にまたがる第2サイドウォールとで二重サイドウォールが構成されている。半導体装置のスケールダウンに伴い、サイドウォール直下の半導体層の抵抗値低減は重要な課題となっている。SOI−MOSトランジスタにおいては特にその重要性が指摘されている。この半導体装置にあるような二重サイドウォール構造をSOI−MOSトランジスタに適用する場合、第1サイドウォールはL字形状をしているため、側面の膜厚自体は薄くても、第1サイドウォール下部ではL字の底面に相当する幅がある分、膜厚的には厚いシングルサイドウォールを形成した場合と同じになってしまう。SOI基板においては、半導体層(SOI層)の膜厚は数十nmと薄いため、サイドウォール幅が厚いとその直下の半導体層の寄生抵抗が大きくなる。特許文献1に記載の半導体装置は、バルク基板を使用するものであるため、サイドウォール直下には十分な膜厚を有する半導体層がある。従って、ドレイン及びソース領域の半導体層の膜厚調整による寄生抵抗の低減などについては考慮されていない。
第1実施形態では、サイドウォールを第1及び第2サイドウォールからなる二重構造とし、第1サイドウォール形成後に選択エピタキシャル成長を行い、第2サイドウォール直下に相当するシリコン半導体層(SOI層)の膜厚を調整している。
図1(a)乃至(d)及び図2(e)乃至(g)は、本発明の第1実施形態に係るSOI半導体装置の製造方法を説明するための断面図である。このSOI半導体装置は、完全空乏(Fully-Depleted, FD)で動作するSOI半導体装置である。また、SOI半導体装置は、部分空乏(Partially-Depleted, PD)のSOI半導体装置であってもよい。本発明は、シリコン半導体層が、例えば50nm以下のように薄く形成されるSOI半導体装置に特に有効であるが、シリコン半導体層の膜厚に依存するものではなく、SOI基板を用いる半導体装置全般に適用可能である。
次に、図1(a)に示すように、SOI基板上にシリコン酸化膜、シリコン窒化膜を順次形成し、通常のLOCOS(Local Oxidation of Silicon)法などによりフィールド酸化膜4を形成して素子分離を行う。次に、シリコン半導体層3上にシリコン酸窒化膜からなるゲート絶縁膜5を形成する。シリコン酸窒化膜は熱酸化処理における酸化抑制マスクとしての効果も備えている。シリコン酸窒化膜の形成には、例えば、シリコン酸化膜形成後に表面に窒素を導入する方法や、N2Oガスなどでファーネス熱処理する方法など考えられるが、その方法は問わない。次に、ゲート絶縁膜5上にポリシリコン膜を形成し、リソグラフィーおよびエッチングによりゲート電極6を形成する。
次に、図2(f)に示すように、CVD法によりシリコン酸化膜10を堆積する。
次に、異方性エッチング、例えば反応性イオンエッチング(RIE: Reactive Ion Etching)などによりシリコン酸化膜10をエッチバックし、図2(g)に示すように、第2サイドウォール10aを形成する。なお、このエッチバック工程において、ゲート電極6上部のシリコン酸化膜(第1サイドウォール)7も同時に除去され、ゲート電極6の側壁のみにシリコン酸化膜からなる第1サイドウォール7aが形成される。
〔作用効果〕
第1実施形態に係るSOI半導体装置の製造方法によれば、サイドウォールを二重構造とし、第2サイドウォール形成10a前にシリコン半導体層3、8の膜厚を調整すること、及びエクステンションイオンを注入すること、これらの相乗効果により、第2サイドウォール10a直下のシリコン半導体層の抵抗値を低減することができる。また、第1サイドウォール7aの膜厚は薄く、サイドウォール全体としてみた場合、その大部分を第2サイドウォール10aが占めている。従って、第2サイドウォール10a直下の半導体層3、8の抵抗値を低減することは、結果としてサイドウォール全体直下の抵抗値を低減することに等しく、延いてはMOSトランジスタの性能を向上につながる。
さらに、直下に不純物層を有しない薄い第1サイドウォール7aの膜厚を最適化することで、ゲートとドレイン及びソース領域との幾何学的な重なりによって生じるオーバーラップ容量や、ドレイン近傍の電界が大きくなることで生じる短チャネル効果の抑制も期待できる。
・ 第2実施形態
第2実施形態では、さらに、第2サイドウォール形成後に再度選択エピタキシャル成長を行い、ドレイン領域及びソース領域の半導体層の膜厚を調整している。
第1実施形態と同様に、図1(a)乃至(d)及び図2(e)乃至(g)の工程によって、第1サイドウォール7a、第2サイドウォール10aを形成する。上述した、第1及び第2サイドウォールを形成するためのエッチバック工程において、第2サイドウォール10aとフィールド酸化膜4に囲まれるドレイン領域及びソース領域のシリコンエピ膜8も一部エッチングされることになる。ドレイン領域及びソース領域において、シリコンエピ膜8を介してシリコン半導体層3上にシリサイド電極を形成する際、例えば、Coシリサイドを形成する場合には、シリコン半導体層3及びシリコンエピ膜8を含めたシリコン層の膜厚が30nm以下になると低抵抗化が難しくなる。本追加工程は、第1及び第2サイドウォール形成時のエッチバック工程後において、ドレイン領域及びソース領域のシリコンエピ膜8の膜厚を再度調整するものである。
〔作用効果〕
第2実施形態に係るSOI半導体装置の製造方法によれば、第1及び第2サイドウォール形成時のエッチバック工程後に再度選択エピタキシャル成長を行うことで、低抵抗シリサイド電極の形成に必要とされるシリコン膜厚を確実に得ることができる。
Claims (8)
- 支持基板と前記支持基板上に第1絶縁膜を介して形成された半導体層からなるSOI基板を用いて、半導体装置を製造する方法であって、
前記半導体層に素子領域と素子分離領域とを形成するステップと、
その後、前記素子領域の前記半導体層上にゲート絶縁膜を形成するステップと、
その後、前記ゲート絶縁膜上にゲート電極を形成するステップと、
その後、前記ゲート電極の上面および側面を覆う第2絶縁膜を形成するステップと、
その後、前記第2絶縁膜に覆われたゲート電極をマスクとしてゲート絶縁膜を除去するステップと、
その後、前記ゲート絶縁膜を除去した後の前記半導体層の膜厚が所定の膜厚になるように選択エピタキシャル成長法にて第1の膜厚調整を実行するステップと、
その後、前記膜厚調整された半導体層に低濃度不純物イオン注入するステップと、
その後、第3絶縁膜を全面に形成するステップと、
その後、前記第3絶縁膜および前記ゲート電極上面の第2絶縁膜をエッチバックして、前記ゲート電極側面に第1サイドウォールおよび第2サイドウォールを形成するステップと、
その後、前記ソース領域およびドレイン領域にシリサイド電極を形成するステップと、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1の膜厚調整ステップは、前記ゲート電極の上面および側面が前記第2絶縁膜に覆われた状態で実行されることを特徴とする、請求項1に記載の半導体装置の製造方法。
- 前記第2絶縁膜は、熱酸化膜であることを特徴とする、請求項2に記載の半導体装置の製造方法。
- 前記ゲート絶縁膜は酸窒化膜であり、前記熱酸化膜を形成するステップでは、ゲート絶縁膜下の半導体層の熱酸化を抑制しつつ、前記ゲート電極の上面および側面の熱酸化を実施して前記熱酸化膜を形成することを特徴とする、請求項3に記載の半導体装置の製造方法
- 前記ゲート絶縁膜を除去するステップでは、前記ゲート絶縁膜をウエットエッチングにて行うことで、前記ゲート絶縁膜直下の前記半導体層のオーバーエッチングを抑制することを特徴とする、請求項1に記載の半導体装置の製造方法。
- 前記第2サイドウォールは、CVD法による酸化膜であることを特徴とする、請求項1に記載の半導体装置の製造方法。
- 前記第1サイドウォールは、前記第2サイドウォールよりも薄いことを特徴とする、請求項1に記載の半導体装置の製造方法。
- 前記第2サイドウォール形成後において、シリサイド電極を形成する前に、前記第2サイドウォールと前記素子分離領域に囲まれるドレイン部、及びソース部に相当する前記半導体層の膜厚が所定の膜厚になるように、選択エピタキシャル成長法にて第2の膜厚調整を実行するステップ、
をさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。
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