JP4240694B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板の表面に電流制御用のゲート電極を備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
高耐圧、大電流用の半導体装置（パワーＩＣ）である例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）において、チップサイズを大形化すると、チップの外周部に設ける耐圧構造（例えばガードリング構造）が占める面積の割合を小さくすることができる。また、１チップ当たりの電流容量の増大や、オン電圧の低減を実現することができる。更に、部品点数を削減できるから、組立構造を簡略化できると共に、コストを低減できるという効果を得ることができる。
【０００３】
一方、ＩＧＢＴを製造する半導体ウエハプロセスにおいては、例えばパーティクル等に起因して欠陥が発生することにより、ゲート・エミッタ間が短絡するという不良が発生することがある。そして、このような不良は、チップサイズが大きくなるほど、発生し易くなり、良品率（歩留まり）が低下するという問題点があった。
【０００４】
このような問題点を解消する技術として、特開平８−１９１１４５号公報に記載されたＩＧＢＴの製造方法がある。この方法では、ＩＧＢＴを複数のセルブロック（ゲートブロック）に分け、各ゲートブロックから各ブロック共通のゲートボンディングパッドへの配線取出しを二層配線構造とすることを提案している。上記方法の場合、半導体ウエハプロセスの途中、すなわち、各ブロック個別に設定された一層目ゲート配線の形成後、複数個のセルブロックについて、それぞれゲート・エミッタ間が短絡しているか否か、即ち、良否の判定を行い、その後、層間絶縁膜を形成し、良否の判定結果に従い、層間絶縁膜に設けた各ブロック毎のヴィアホールをディスペンサ等によりポリイミド液を滴下し、良品のセルブロックの一層目ゲート配線だけを二層目ゲート配線に接続し、不良品のセルブロックの一層目ゲート配線を二層目ゲート配線から切り離してソース電極に短絡するような２層配線を形成するように構成している。
【０００５】
この方法によれば、複数のセルブロックの中に不良ブロックがある場合でも、良品のセルブロックだけでＩＧＢＴを構成することができ、ＩＧＢＴが正常に動作するようになることから、良品率が低下することを防止できる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記公報の方法では、半導体ウエハプロセスの途中で、複数個のセルブロックについて良否の判定を行い、その後、良品のセルブロックだけを選択してゲートボンディングパッドに接続する多層配線構造を形成する半導体ウエハプロセスを実行しなければならないので、工程が非常に複雑になるという欠点があった。また、半導体ウエハプロセスの途中で、電気特性を計測してセルブロックの良否の判定を行うことは、実際にはかなり困難である（上記公報にも、その具体的方法は全く開示されていない）と共に、製造設備が汚染するため、上記公報の方法を実際に使用することは、ほとんど不可能であると考えられる。
【０００７】
これに対して、本出願人は、上記公報の方法の欠点を解消する構成を発明し、先に出願（特願平１１−２８８２５０号）している。この出願の構成では、複数のセルブロック毎に互いに独立するゲート電極をそれぞれ設け、これらゲート電極にそれぞれ接続される複数のゲートパッドを設ける構成とした。この構成によれば、複数のゲートパッドを利用することにより、周知の検査装置を使用して、複数のセルブロックの良否の判定を容易に行うことができる。そして、この構成の場合、良品のセルブロックのゲートパッドだけを、外部のゲート端子に例えばワイヤボンディングにより接続している。このため、複数のセルブロックの中に不良品がある場合でも、良品のセルブロックだけで半導体装置（絶縁ゲート型パワーＩＣ）を構成することができ、半導体装置が正常に動作するようになることから、良品率（歩留まり）が低下することを防止できる。
【０００８】
そして、上記構成の場合、半導体ウエハプロセスのプロセス数は従来構成と同じで済む。従って、半導体装置のチップサイズを大形化した場合でも、良品率が低下することを防止でき、しかも、半導体ウエハプロセスが複雑になることを防止できる。
【０００９】
さて、上記出願の構成では、複数のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッドを外部のゲート端子にワイヤボンディングにより接続すると共に、不良品のセルブロックのゲート電極に接続されたゲートパッドを外部のグランド端子にワイヤボンディングにより接続している。この構成の場合、複数のゲートパッドのうちの、どのゲートパッドを外部のゲート端子またはグランド端子に接続するかを判別して決定する作業が面倒であり、接続誤りが起こるおそれがある。従って、上記出願の構成の場合、このような点が改善すべき課題であった。
【００１０】
そこで、本発明の目的は、チップサイズを大形化した場合でも、良品率が低下することを防止できると共に、半導体ウエハプロセスが複雑になることを防止でき、しかも、ゲートパッドをゲート端子またはグランド端子に接続する作業を容易に行うことができ、接続誤りを防止できる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１の発明によれば、半導体基板の表面に複数のセルブロックを設け、これらセルブロックに互いに独立するゲート電極をそれぞれ設け、そして、半導体基板に各ゲート電極にそれぞれ接続された複数のゲートパッドを設けるように構成したので、チップサイズを大形化した場合でも、良品率が低下することを防止できると共に、半導体ウエハプロセスが複雑になることを防止できる。そして、請求項１の発明の場合、各セルブロックが良品であるか不良品であるかを識別する目印を、半導体基板における各セルブロックに対応付けられた領域に設ける構成としたので、上記目印によって各セルブロックが良品であるか不良品であるかを容易に識別することができる。これにより、例えばワイヤボンディング装置のボンディングプログラムの作製が容易になり、ゲートパッドをゲート端子またはグランド端子に接続する作業を容易に行うことができる。
【００１２】
請求項２の発明によれば、目印の配置位置によってセルブロックが良品であるか不良品であるかを識別できる。また、請求項３の発明によれば、目印の色によってセルブロックが良品であるか不良品であるかを識別できる。また、請求項４の発明によれば、目印の大きさによってセルブロックが良品であるか不良品であるかを識別できる。また、請求項５の発明によれば、目印の形状によってセルブロックが良品であるか不良品であるかを識別できる。また、請求項６の発明によれば、目印の個数によってセルブロックが良品であるか不良品であるかを識別できる。
【００１４】
請求項７の発明によれば、目印を設ける領域を、ゲートパッドの上面またはゲートパッドの近傍領域としたので、目印を画像認識装置によって自動認識するように構成する場合、画像認識の範囲を狭くすることができ、認識精度や認識速度が高くなる。
【００１５】
請求項８の発明によれば、目印を、ワイヤボンディング装置に設けられた画像認識装置によって認識可能なように構成したので、ワイヤボンディング装置において各セルブロックが良品であるか不良品であるかを識別でき、ゲートパッドをゲート端子またはグランド端子にワイヤボンディングする際のボンディング誤りを確実に防止することができる。
【００１６】
請求項９の発明によれば、半導体基板にゲートパッドを形成した後、目印を形成するように構成したので、セルブロックが良品であるか不良品であるかの電気的検査を確実且つ容易に行うことができると共に、目印を正確に形成することができる。
【００１７】
【発明の実施の形態】
以下、本発明をＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に適用した第１の実施例について、図１ないし図６を参照しながら説明する。まず、図２は本実施例のＩＧＢＴのチップ（半導体装置）１の縦断面構造を概略的に示す縦断面模式図である。この図２に示すように、本実施例のＩＧＢＴはトレンチゲート型ＩＧＢＴである。このＩＧＢＴは、半導体基板である例えばｐ＋基板（ｐ＋シリコン基板）２を備えており、このｐ＋基板２の上に、ｎ＋バッファ層３とｎ−ドリフト層４が順にエピタキシャル成長法を用いて形成されている。
【００１８】
そして、ｎ−ドリフト層４の上面には、ｐベース層５が形成されている。このｐベース層５には、多数のトレンチ６が上記ｐベース層５を貫通してｎ−ドリフト層４に達するように形成されている。トレンチ６の内部には、ゲート絶縁膜７を介してゲート電極８が形成されている。ゲート絶縁膜７は例えば酸化シリコン膜或いはＯＮＯ膜で形成されており、ゲート電極８は例えば多結晶シリコンで形成されている。
【００１９】
更に、ｐベース層５の表面におけるトレンチ６の上部に接する部分には、高濃度のｎ＋エミッタ層９が選択的に形成されている。そして、ｐベース層５の上面には、エミッタ電極１０がｐベース層５とｎ＋エミッタ層９に接するように形成されている。また、ｐ＋基板２の裏面（下面）には、コレクタ電極１１が形成されている。
【００２０】
ここで、上記した構成のＩＧＢＴのチップ１、即ち、半導体基板２の表面は、複数個（即ち、２個以上）のＩＧＢＴ領域であるセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に分割されるように構成されている（図１、図４、図５も参照）。即ち、ＩＧＢＴのチップ１の表面には、複数個のセルブロック１２ （１２ａ、１２ｂ、１２ｃ、………）が設けられている。尚、セルブロック１２の個数については、ＩＧＢＴのチップ１のサイズによって好ましい数値が変化するが、例えば１０〜２０個程度設けることが好ましい。
【００２１】
そして、各セルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に設けられているゲート電極８は、セルブロック毎に互いに独立する（即ち、電気的に分離される）ように構成されている。ここで、隣接する２つのセルブロック１２、１２の境界部分の縦断面模式図を、図３に示す。この図３に示すように、２つのセルブロック１２、１２の境界部分には、分離用の酸化膜（Ｓｉ０２膜）３１が形成されており、この酸化膜３１の上に、電気的に分離されたゲート電極８ａ、８ｂが形成されている。ゲート電極８ａ、８ｂ、８の上には、層間絶縁膜（Ｓｉ０２膜）３２が形成されている。そして、左側のゲート電極８ａは左側のセルブロック１２内の全てのゲート電極８に接続され、右側のゲート電極８ｂは右側のセルブロック１２内の全てのゲート電極８に接続されている。
【００２２】
尚、１個のセルブロック１２に設けられているＭＯＳＦＥＴセルの個数（即ち、ゲート電極８またはトレンチ６）の個数は、セルピッチ及びセルエリアのサイズ（セルブロックのサイズ）により変化するが、数百〜数千個程度である。これは、通常、セルピッチが数μｍ程度であり、セルエリアのサイズが数ｍｍ角程度であるためである。そして、１個のセルブロック１２内のゲート電極８は、図２に示すように、配線層１３により全て互いに接続されている。また、１個のセルブロック１２内のエミッタ電極１０も、図２に示すように、配線層１４により全て互いに接続されている。
【００２３】
さて、図１は、上記ＩＧＢＴのチップ１の平面構造を概略的に示す平面模式図である。この図１に示すように、ＩＧＢＴのチップ１はほぼ矩形平板状に構成されており、その表面における複数個のセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に対応する部位には、セルブロック１２とほぼ同じ形状の複数個のエミッタパッド１５（１５ａ、１５ｂ、１５ｃ、………）が設けられている。また、ＩＧＢＴ１のチップの表面における一辺部（図１中、上辺部）には、ほぼ正方形状の複数個のゲートパッド１６（１６ａ、１６ｂ、１６ｃ、………）が一列に並ぶように設けられている。
【００２４】
上記各エミッタパッド１５（１５ａ、１５ｂ、１５ｃ、………）は、図２において２点鎖線で示すように、各セルブロック１２内の多数のエミッタ電極１０に接続するように形成されており、前記配線層１４としての機能も有するものである。そして、各エミッタパッド１５は、チップ１の外部と電気的な導通をとるためのものであり、本実施例の場合、チップ１の外部に設けられたエミッタ端子３３（図１３（第７の実施例）参照）にワイヤボンディングにより接続されている。尚、ＩＧＢＴのチップ１を例えば配線基板に取り付ける場合は、上記エミッタ端子３３は基板に設けられたエミッタ端子用の電極で構成され、ＩＧＢＴのチップ１を例えばリードフレームに取り付ける場合は、上記エミッタ端子３３はリードフレームに設けられたエミッタ端子用のリード部で構成される。
【００２５】
また、上記各ゲートパッド１６（１６ａ、１６ｂ、１６ｃ、………）は、前記配線層１３を介して各セルブロック１２内の多数のゲート電極８に接続されている。この場合、上記配線層１３は、横向きに引き出され、エミッタパッド１５の図１において上下方向の辺部（即ち、２個のエミッタパッド１５の間の部位）に沿うように配置され、各ゲートパッド１６に接続されている。
【００２６】
各ゲートパッド１６は、ＩＢＧＴのチップ１の外部と電気的な導通をとるためのものであり、本実施例の場合、チップ１の外部に設けられたゲート端子１７ （図４参照）に例えばワイヤボンディングにより接続されている。ここで、ゲート端子１７に接続するゲートパッド１６は、良品のセルブロック１２のゲート電極８に接続されているゲートパッドである。
【００２７】
そして、本実施例の場合、図１、図４及び図５に示すように、チップ１（即ち、半導体基板２）上における良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６の周囲部分のうちの上辺部の中央には、目印として例えば小丸５１ａが設けられている。この小丸５１ａは、チップ組み付け時の熱処理に耐えられるインクにより描画されている。これに対して、チップ１上における不良品のセルブロック１２（１２ｂ）のゲート電極８に接続されているゲートパッド１６（１６ｂ）の周囲部分のうちの右辺部の中央には、目印として例えば小丸５１ｂが設けられている。この小丸５１ｂも、上記小丸５１ａと同じインクにより描画されている。
【００２８】
この構成の場合、小丸５１ａ、５１ｂの配置位置により、各セルブロック１２が良品であるか不良品であるかを識別できるようになっている。そして、目印としての小丸５１ａ、５１ｂが設けられている領域は、半導体基板２における各ゲートパッド１６の周囲部分（即ち、近傍領域）であり、この領域は、半導体基板２における各セルブロック１２に対応付けられた領域に相当している。
【００２９】
また、換言すると、図５に示すように、半導体基板２において目印（例えば小丸５１ｂ）を設ける領域は、良否の識別対象のセルブロック１２ｂに隣接するセルブロック１２ａ、１２ｃのゲート電極８に接続されたゲートパッド１６の中心位置を通る直線Ａであると共に、セルブロック１２の境界線に平行な直線Ａよりも良否識別対象のセルブロック１２に近い側の領域（即ち、２つの直線Ａで囲まれた領域）であると表現することが可能である。
【００３０】
さて、図４に示すように、上記ワイヤボンディングにより、即ち、ボンディングワイヤ１８により、良品のセルブロック１２のゲート電極８（ゲートパッド１６）とゲート端子１７との間が接続される構成となる。これにより、外部からゲート制御用の信号がゲート端子１７に与えられると、その信号は良品のセルブロック１２のゲート電極８に与えられ、良品のセルブロック１２内の素子が動作するようになる。
【００３１】
一方、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６（１６ｂ）は、図４に示すように、チップ１の外部のグランド端子１９に例えばワイヤボンディングにより接続されている。これにより、ゲートパッド１６とグランド端子１９との間は、ボンディングワイヤ１８によって接続される構成となる。この結果、不良品のセルブロック１２のゲート電極８（ゲートパッド１６ｂ）は、グランド電位（ＧＮＤ電位）に固定される構成となる。これにより、不良品のセルブロック１２のゲート電極８には、ゲート制御用の信号が与えられないから、不良品のセルブロック１２内の素子が動作することはない。
【００３２】
尚、ＩＧＢＴのチップ１を配線基板に取り付ける場合は、上記ゲート端子１７及び上記グランド端子１９は、配線基板に設けられた電極で構成される。また、ＩＧＢＴのチップ１をリードフレームに取り付ける場合は、上記ゲート端子１７及び上記グランド端子１９は、リードフレームに設けられたリード部で構成される。
【００３３】
次に、上記した構成のＩＧＢＴのチップ１を製造する工程、及び、上記ＩＧＢＴのチップ１を配線基板に組み付ける工程について、図６も参照しながら説明する。
【００３４】
まず、図６に示すように、ウエハ３５に対して周知の半導体ウエハプロセスを実行することにより、デバイスを形成する工程を行う。この工程の実行により、ウエハ３５の上に図１〜図３に示すような構成のＩＧＢＴチップ１が多数形成される。
【００３５】
そして、上記半導体ウエハプロセス（デバイス形成工程）が完了した後は、ウエハ３５上の各チップ１を検査する電気検査工程を実行する。この場合、周知のテストエレメントグループウエハアクセプタンステスト（ＴＥＧＷＡＴ）やウエハアクセプタンステスト（ＷＡＴ）を実行する。更に、上記電気検査工程においては、各チップ１について、複数個のセルブロック１２の各良否の判定を行うように構成されている。上記各セルブロック１２の良否の判定は、ゲート・エミッタ間の耐圧を測定する周知の検査装置を使用して行うようになっている。
【００３６】
具体的には、ＩＧＢＴチップ１にエミッタパッド１５及びゲートパッド１６が形成されているので、上記検査装置の検査用針を１番目のセルブロック１２ａのエミッタパッド１５及びゲートパッド１６に立てて（接続して）、ゲート電極８とエミッタ電極１０との間の耐圧を測定する。このとき、例えば２０Ｖ以上の耐圧があれば、そのセルブロック１２ａは良品であると判定し、そうでなければ （２０Ｖ未満の耐圧であれば）、そのセルブロック１２ａは不良品であると判定するように構成されている。続いて、２番目以降のセルブロック１２ｂについても、同様にして、ゲート電極８とエミッタ電極１０との間の耐圧を順に測定していく。
【００３７】
そして、全てのセルブロック１２について、ゲート電極８とエミッタ電極１０間の耐圧を測定して、良否の判定を完了したら、その良否の判定データを記憶し、次のチップ１についても、同様にして、各セルブロック１２の良否の判定を行い、その良否の判定データを記憶する。以下、ウエハ３５上の全てのチップ１について。同様にして、各セルブロック１２の良否の判定を行い、その良否の判定データを記憶する。
【００３８】
この後、上記各セルブロック１２の良否の判定を完了したら、上記記憶した判定データに基づいて、セルブロック１２の良否を識別する目印としての小丸５１ａ、５１ｂを、チップ１の上におけるゲートパッド１６の周辺部分にインクで描く（印刷或いは塗布する）ように構成されている。この小丸５１ａ、５１ｂをインクで描く工程がインキング工程であり、上記電気検査工程に含まれている。
【００３９】
そして、上記電気検査工程（及びインキング工程）を実行した後は、ウエハ３５を切断するダイシング工程を実行する。続いて、上記切断されたチップ１の外観を検査する工程を実行する。この外観検査工程の後は、チップ１を配線基板５２等に組み付ける工程を実行する。
【００４０】
この後、チップ１のパッド１５、１６を配線基板５２上に設けられた端子１７、１９にワイヤボンディングする工程を実行する。このワイヤボンディング工程では、画像認識装置を備えたワイヤボンディング装置を使用することが好ましい。そして、ワイヤボンディング装置の画像認識装置によりチップ１上の各ゲートパッド１６（即ち、セルブロック１２）について小丸５１ａ、５１ｂの配置位置を認識することにより、全てのセルブロック１２についてそれぞれ良品であるか不良品であるかを正確に認識する。
【００４１】
続いて、上記ワイヤボンディング装置は、図４に示すように、良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６をチップ１の外部のゲート端子１７にワイヤボンディングすると共に、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６（１６ｂ）をチップ１の外部のグランド端子１９にワイヤボンディングし、更に、全てのエミッタパッド１５をチップ１の外部のエミッタ端子にワイヤボンディングする。これにより、ＩＧＢＴチップ１の組み付け及びワイヤボンディングが完了する。
【００４２】
このような構成の本実施例によれば、チップ１の半導体基板２の表面に複数のセルブロック１２を設け、これらセルブロック１２に互いに独立するゲート電極８をそれぞれ設け、そして、半導体基板２に各ゲート電極８にそれぞれ接続された複数のゲートパッド１６を設けるように構成したので、チップサイズを大形化した場合でも、良品率が低下することを防止できると共に、半導体ウエハプロセスが複雑になることを防止できる。
【００４３】
そして、上記実施例の場合、各セルブロック１２が良品であるか不良品であるかを識別する目印として小丸５１ａ、５１ｂを、ゲートパッド１６の周辺部分 （即ち、半導体基板２における各セルブロック１２に対応付けられた領域）に設ける構成としたので、上記小丸５１ａ、５１ｂ（目印）の例えば配置位置によって各セルブロック１２が良品であるか不良品であるかを容易に識別することができる。このため、例えばワイヤボンディング装置に画像認識装置を設け、この画像認識装置により上記小丸５１ａ、５１ｂを認識することに基づいて各セルブロック１２の良否を自動的に識別するように構成することが可能になる。これにより、ワイヤボンディング装置によって、ゲートパッド１６をゲート端子１７またはグランド端子１９にワイヤボンディングする工程を容易に実行することができる。
【００４４】
尚、上記実施例では、半導体ウエハプロセスの完了後に、セルブロック１２の良否を検査すると共に、目印を形成するように構成したが、これに限られるものではなく、半導体基板２にゲートパッド１６を形成した後、即ち、半導体基板２の少なくとも表面側のウエハプロセスが完了した時点で、セルブロック１２の良否を検査すると共に、目印を形成するように構成しても良い。
【００４５】
図７は本発明の第２の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例と同一部分には同一符号を付している。第２の実施例では、図７に示すように、目印として、良品のセルブロック１２を示す小丸５１ａと、不良品のセルブロック１２を示す中丸５１ｃを設けた。この場合、中丸５１ｃの配置位置は、小丸５１ａの配置位置とほぼ同じであり、ゲートパッド１６の周囲部分のうちの上辺部の中央である。
【００４６】
即ち、第２の実施例では、目印（小丸５１ａ、中丸５１ｃ）の大きさによって、セルブロック１２が良品であるか不良品であるかを識別するように構成されている。そして、上述した以外の第２の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第２の実施例においても、第１の実施例と同じ作用効果を得ることができる。
【００４７】
図８は本発明の第３の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例と同一部分には同一符号を付している。第３の実施例では、図８に示すように、目印として、良品のセルブロック１２を示す小丸５１ａと、不良品のセルブロック１２を示す横棒５１ｄを設けた。この場合、横棒５１ｄの配置位置は、ゲートパッド１６の上面のうちの下部部分である。
【００４８】
即ち、第３の実施例では、目印（小丸５１ａ、横棒５１ｄ）の形状によって、セルブロック１２が良品であるか不良品であるかを識別するように構成されている。尚、第３の実施例では、目印（小丸５１ａ、横棒５１ｄ）の配置位置によっても、セルブロック１２が良品であるか不良品であるかを識別することが可能である。また、上述した以外の第３の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第３の実施例においても、第１の実施例と同じ作用効果を得ることができる。
【００４９】
図９は本発明の第４の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例と同一部分には同一符号を付している。第４の実施例では、図９に示すように、目印として、不良品のセルブロック１２を示す小丸５１ｅだけを設け、良品のセルブロック１２を示す目印は設けないように構成した。この場合、小丸５１ｅの配置位置は、ゲートパッド１６の周囲部分のうちの上辺部のほぼ中央部である。
【００５０】
即ち、第４の実施例では、目印（小丸５１ｅ）の個数（即ち、「０個」か「１個」か）によって、セルブロック１２が良品であるか不良品であるかを識別するように構成されている。尚、上述した以外の第４の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第４の実施例においても、第１の実施例と同じ作用効果を得ることができる。
【００５１】
図１０は本発明の第５の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例と同一部分には同一符号を付している。第５の実施例では、図１０に示すように、目印として、良品のセルブロック１２を示す１個の小丸５１ａと、不良品のセルブロック１２を示す２個の小丸５１ｆ、５１ｆを設けた。この場合、２個の小丸５１ｆ、５１ｆの配置位置は、ゲートパッド１６の周囲部分のうちの上辺部のほぼ中央部分である。
【００５２】
即ち、第５の実施例では、目印の個数（１個の小丸５１ａ、２個の小丸５１ｆ、５１ｆ）によって、セルブロック１２が良品であるか不良品であるかを識別するように構成されている。また、上述した以外の第５の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第５の実施例においても、第１の実施例と同じ作用効果を得ることができる。
【００５３】
また、上記各実施例において、目印の色を、セルブロック１２が良品であるか不良品であるかに応じて変えるように構成しても良い。更に、目印の配置位置、大きさ、形状及び個数を同じにして、色だけを、セルブロック１２が良品であるか不良品であるかに応じて変えるように構成しても良い。
【００５４】
一方、上記各実施例では、本発明をトレンチゲート型ＩＧＢＴに適用したが、プレーナ型ＩＧＢＴに適用しても良い。プレーナ型ＩＧＢＴに適用した第６の実施例を、図１１に示す。この図１１は、第６の実施例のプレーナ型ＩＧＢＴのチップ５３の隣接する２つのセルブロック１２、１２の境界部分の縦断面模式図である。尚、第１の実施例と同一部分には同一符号を付している。
【００５５】
図１２及び図１３は本発明の第７の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例と同一部分には同一符号を付している。第７の実施例では、図１２に示すように、チップ１の複数のセルブロック１２のうちの不良品のセルブロック１２の配置位置が同じものが集まるように、チップ１を仕分けするように構成した。
【００５６】
具体的には、チップ１に６個のセルブロック１２が設けられているとすると、図１２に示すように、左から１番目のセルブロック１２が不良であるチップ１のグループと、左から２番目のセルブロック１２が不良であるチップ１のグループと、………、左から６番目（右から１番目）のセルブロック１２が不良であるチップ１のグループと、全てのセルブロック１２が良品であるチップ１のグループとに仕分けされる。尚、不良のセルブロック１２が１個存在する場合について説明したが、不良のセルブロック１２が２個以上存在する場合についても、同様にして各グループに仕分けするように構成することも好ましい。
【００５７】
そして、上記チップ１の仕分けを実行するに当たっては、チップ１を複数のトレイに選別して収納することが可能なチップ移載機（図示しない）を使用することが好ましい。例えば、チップ移載機に画像認識装置を設け、この画像認識装置によりチップ１上の各ゲートパッド１６（即ち、セルブロック１２）について目印（小丸５１ａ、５１ｂ）の配置位置を認識することにより、全てのセルブロック１２についてそれぞれ良品であるか不良品であるかを正確に認識するように構成すれば良い。そして、その認識結果に基づいて、チップ１をピックアップして、不良品のセルブロック１２の配置位置が同じものが集まるように仕分けしてトレイに収納するように構成することが好ましい。
【００５８】
更に、上記第７の実施例では、図１３に示すように、仕分けしたチップ１を使用してＩＧＢＴモジュール３４を作製する。この場合、ＩＧＢＴモジュール３４として、例えば６個のチップ１を使用した６ｉｎ１タイプＩＧＢＴモジュール３４を製造する。図１３に示すＩＧＢＴモジュール３４の場合には、左から２番目のセルブロック１２ｂが不良品であるチップ１を６個使用している。尚、図１３に示すチップ１には、目印（小丸５１ａ、５１ｂ）ず図示することを省略している。
【００５９】
そして、上記６個のチップ１を配線基板上に組み付けるに際しては、まず、６個のチップ１を配線基板上に載置して接着固定する。次に、これら６個のチップ１について、良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６を、チップ１の外部、即ち、配線基板に設けられたゲート端子１７にワイヤボンディングにより接続すると共に、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６を、チップ１の外部、即ち、配線基板に設けられたグランド端子１９にワイヤボンディングにより接続する。更に、エミッタパッド１５を、チップ１の外部、即ち、配線基板に設けられたエミッタ端子３３にワイヤボンディングにより接続する。
【００６０】
これにより、ＩＧＢＴモジュール３４の組み付けが完了する。この後、上記ＩＧＢＴモジュール３４、即ち、配線基板をパッケージに組み込む工程を実行すると、ＩＧＢＴモジュール３４の製造が完了する。また、上述した以外の第７の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第７の実施例においても、第１の実施例と同じ作用効果を得ることができる。
【００６１】
尚、上記第７の実施例では、左から２番目のセルブロック１２ｂが不良品であるチップ１を６個使用する代わりに、他のセルブロック１２が不良品であるチップ１を６個使用してＩＧＢＴモジュール３４を製造するように構成しても良い。また、上記第７の実施例においては、ＩＧＢＴモジュール３４として、例えば６個のチップ１を使用した６ｉｎ１タイプＩＧＢＴモジュール３４を製造する構成に適用したが、これに限られるものではなく、２ｉｎ１タイプＩＧＢＴモジュール、７ｉｎ１タイプＩＧＢＴモジュール、ＩＧＢＴディスクリートパッケージ等を製造する構成に適用しても良い。
【００６２】
一方、上記各実施例においては、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６をチップ１の外部のグランド端子１９に接続するように構成したが、これに代えて、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６をチップ１の内部のエミッタパッド１５に例えばワイヤボンディングにより接続するように構成しても良い。この構成の場合、不良品のセルブロック１２ｂのゲート電極８（ゲートパッド１６）は、エミッタパッド１５の電位、即ち、チップ外部のエミッタ端子３３の電位に固定されるようになる。
【００６３】
そして、エミッタ端子３３（エミッタパッド１５）は、通常、グランドに接続されるため、上記エミッタパッド１５の電位はグランド電位となる。これにより、不良品のセルブロック１２のゲート電極８には、ゲート制御用の信号が与えられることがないから、不良品のセルブロック１２内の素子が動作することがなくなる。
【００６４】
また、不良品のセルブロック１２のゲート電極８を、チップ１の内部のエミッタパッド１５にワイヤーボンディングする代わりに、チップ１の外部のエミッタ端子３３にワイヤーボンディングするように構成しても良い。更に、グランド端子１９とエミッタ端子３３を共通端子とするように構成しても良い。更にまた、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６を、チップ１の内部に設けられたグランドパッド（グランド端子）に例えばワイヤボンディングにより接続するように構成しても良い。
【００６５】
尚、上記各実施例においては、ＩＧＢＴのチップ１に、複数のセルブロック１２の各エミッタ電極１０にそれぞれ接続された複数のエミッタパッド１５を設けるように構成しているが、ゲート電極８のみブロック別に独立とし、全セルブロック共通、あるいは、複数のセルブロック毎に共通のエミッタパッド１５を設けるようにしても良い。また、Ｐベース層５は、各セルブロック共通のシングルベースとしても良いし、各セルブロック毎あるいは複数のセルブロック毎に設定された島状ベースとしても良い。尚、島状ベースとした場合、ゲートオフ時に隣合う島状ベースからｎ−ドリフト層４側へ延びる空乏層が互いに連結するようにベース間距離を設定すれば、耐圧に優れた構成となる。
【００６６】
また、上記各実施例では、ゲートパッド１６と外部のゲート端子との接続、並びに、ゲートパッド１６と外部のグランド端子との接続を、ワイヤボンディングにより行う構成としたが、これに限られるものではなく、例えば半田接合や直接接合（圧着）等により行うように構成しても良い。
【００６７】
更に、上記各実施例では、複数個のゲートパッド１６をＩＧＢＴ１のチップの一辺部に並べて配置するように構成したが、これに限られるものではなく、複数個のゲートパッド１６の配置位置は、ゲートパッド１６を外部のゲート端子に接続する接続形態に対応するように設計すれば良い。また、上記各実施例では、ｎチャネルタイプのＩＧＢＴに適用した例を示したが、勿論、ｐチャネルタイプのものに適用しても良く、不良品のセルブロックのゲート電極８の電位もグランド電位に限らず、各セルのチャネルが反転しない電位に固定できれば良い。
【００６８】
更に、上記各実施例においては、本発明をＩＧＢＴに適用したが、これに限られるものではなく、半導体基板の表面に電流制御用のゲート電極を備えた絶縁ゲート型パワーＩＣ、例えばＭＯＳＦＥＴやＭＯＳ型の電界効果素子に適用しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すＩＧＢＴの部分平面模式図
【図２】ＩＧＢＴの縦断面模式図
【図３】ＩＧＢＴのセルブロックの境界部分の縦断面模式図
【図４】ＩＧＢＴの部分平面模式図
【図５】目印の配置位置を説明するＩＧＢＴの平面模式図
【図６】ＩＧＢＴの製造工程を説明する図
【図７】本発明の第２の実施例を示すを示す図５相当図
【図８】本発明の第３の実施例を示すを示す図５相当図
【図９】本発明の第４の実施例を示す図５相当図
【図１０】本発明の第５の実施例を示す図５相当図
【図１１】本発明の第６の実施例を示す図３相当図
【図１２】本発明の第７の実施例を示すものであり、不良品のセルブロックの配置位置を示すＩＧＢＴチップの平面図
【図１３】ＩＧＢＴモジュールを示す電気回路図とＩＧＢＴチップの平面模式図
【符号の説明】
１はＩＧＢＴのチップ（半導体装置）、２はｐ＋基板（半導体基板）、７はゲート絶縁膜、８はゲート電極、１０はエミッタ電極、１１はコレクタ電極、１２はセルブロック、１３は配線層、１４は配線層、１５はエミッタパッド、１６はゲートパッド、１７はゲート端子、１８はボンディングワイヤ、１９はグランド端子、３３はエミッタ端子、３４はＩＧＢＴモジュール（絶縁ゲート型パワーＩＣモジュール）、３５はウエハ、５１ａ、５１ｂは小丸（目印）、５２は配線基板を示す。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device provided with a gate electrode for current control on the surface of a semiconductor substrate and a method for manufacturing the same.
[0002]
[Prior art]
For example, in an IGBT (insulated gate bipolar transistor) which is a semiconductor device (power IC) for high withstand voltage and large current, when the chip size is increased, the withstand voltage structure (eg, guard ring structure) provided on the outer periphery of the chip occupies. The area ratio can be reduced. Further, an increase in current capacity per chip and a reduction in on-voltage can be realized. Furthermore, since the number of parts can be reduced, the assembly structure can be simplified and the cost can be reduced.
[0003]
On the other hand, in a semiconductor wafer process for manufacturing an IGBT, a defect such as a short circuit between a gate and an emitter may occur due to a defect caused by particles or the like. Such defects are more likely to occur as the chip size increases and the yield rate (yield) decreases.
[0004]
As a technique for solving such a problem, there is a method for manufacturing an IGBT described in JP-A-8-191145. In this method, it is proposed that the IGBT is divided into a plurality of cell blocks (gate blocks) and a wiring is taken out from each gate block to a gate bonding pad common to each block to have a two-layer wiring structure. In the case of the above method, during the semiconductor wafer process, that is, after the formation of the first-layer gate wiring set for each block, for each of the plurality of cell blocks, whether or not the gate and the emitter are short-circuited, that is, After the pass / fail judgment, an interlayer insulating film is formed, and in accordance with the pass / fail judgment result, a polyimide liquid is dropped by a dispenser etc. on the via holes of each block provided in the interlayer insulating film, and the first layer of the non-defective cell block. Only the gate wiring is connected to the second-layer gate wiring, and the first-layer gate wiring of the defective cell block is separated from the second-layer gate wiring to form a two-layer wiring that is short-circuited to the source electrode. Yes.
[0005]
According to this method, even when there are defective blocks in a plurality of cell blocks, an IGBT can be configured with only good cell blocks, and the IGBT will operate normally, so the yield rate is reduced. Can be prevented.
[0006]
[Problems to be solved by the invention]
However, in the method disclosed in the above publication, a pass / fail judgment is made for a plurality of cell blocks in the course of the semiconductor wafer process, and then only a non-defective cell block is selected and a multilayer wiring structure is formed to connect to the gate bonding pad. Since the semiconductor wafer process has to be executed, there is a drawback that the process becomes very complicated. In addition, it is actually very difficult to determine the quality of a cell block by measuring electrical characteristics during the semiconductor wafer process (the specific method is not disclosed at all in the above publication). At the same time, since the manufacturing equipment is contaminated, it is considered almost impossible to actually use the method disclosed in the above publication.
[0007]
On the other hand, the present inventor has invented a configuration that eliminates the drawbacks of the method described in the above publication, and has filed an application (Japanese Patent Application No. 11-288250) first. In the configuration of this application, a gate electrode independent from each other is provided for each of a plurality of cell blocks, and a plurality of gate pads respectively connected to these gate electrodes are provided. According to this configuration, by using a plurality of gate pads, it is possible to easily determine the quality of a plurality of cell blocks using a known inspection apparatus. In the case of this configuration, only the gate pad of the non-defective cell block is connected to the external gate terminal by, for example, wire bonding. For this reason, even when there is a defective product in a plurality of cell blocks, a semiconductor device (insulated gate type power IC) can be configured with only good cell blocks, and the semiconductor device will operate normally. Therefore, it is possible to prevent the yield rate (yield) from decreasing.
[0008]
In the case of the above configuration, the number of semiconductor wafer processes is the same as that of the conventional configuration. Therefore, even when the chip size of the semiconductor device is increased, it is possible to prevent the yield rate from decreasing and to prevent the semiconductor wafer process from becoming complicated.
[0009]
In the configuration of the above application, the gate pad connected to the gate electrode of the non-defective cell block among the plurality of cell blocks is connected to the external gate terminal by wire bonding, and the gate electrode of the defective cell block is connected to the gate electrode. The connected gate pad is connected to an external ground terminal by wire bonding. In the case of this configuration, it is troublesome to determine and determine which gate pad of a plurality of gate pads is connected to an external gate terminal or a ground terminal, which may cause a connection error. Therefore, in the case of the configuration of the above application, such a point is a problem to be improved.
[0010]
Accordingly, an object of the present invention is to prevent a reduction in the yield rate even when the chip size is increased, to prevent the semiconductor wafer process from becoming complicated, and to connect the gate pad to the gate terminal or the ground. An object of the present invention is to provide a semiconductor device and a method of manufacturing the same that can easily connect to terminals and prevent connection errors.
[0011]
[Means for Solving the Problems]
According to the first aspect of the present invention, a plurality of cell blocks are provided on the surface of the semiconductor substrate, gate electrodes independent of each other are provided on the cell blocks, and a plurality of gates connected to the gate electrodes on the semiconductor substrate, respectively. Since the pads are provided, even when the chip size is increased, it is possible to prevent the yield rate from being lowered and to prevent the semiconductor wafer process from becoming complicated. In the case of the invention of claim 1, since the mark for identifying whether each cell block is a non-defective product or a defective product is provided in an area associated with each cell block in the semiconductor substrate, the mark Thus, it is possible to easily identify whether each cell block is a good product or a defective product. Thereby, for example, it becomes easy to create a bonding program of a wire bonding apparatus, and the work of connecting the gate pad to the gate terminal or the ground terminal can be easily performed.
[0012]
According to the invention of claim 2, it is possible to identify whether the cell block is a non-defective product or a defective product by the arrangement position of the mark. According to the invention of claim 3, it is possible to identify whether the cell block is a good product or a defective product by the color of the mark. According to the invention of claim 4, it is possible to identify whether the cell block is a good product or a defective product according to the size of the mark. According to the invention of claim 5, it is possible to identify whether the cell block is a good product or a defective product by the shape of the mark. According to the invention of claim 6, it is possible to identify whether the cell block is a good product or a defective product by the number of marks.
[0014]
  Claim7According to the invention, the region where the mark is provided is the upper surface of the gate pad or the vicinity of the gate pad.When the mark is configured to be automatically recognized by the image recognition apparatus, the image recognition range can be narrowed, and the recognition accuracy and the recognition speed are increased.
[0015]
  Claim8According to the invention, since the mark is configured to be recognized by the image recognition device provided in the wire bonding apparatus, it is possible to identify whether each cell block is a good product or a defective product in the wire bonding device, Bonding errors when wire bonding the gate pad to the gate terminal or the ground terminal can be reliably prevented.
[0016]
  Claim9According to the invention, since the mark is formed after the gate pad is formed on the semiconductor substrate, it is possible to reliably and easily perform the electrical inspection of whether the cell block is a good product or a defective product. In addition, the mark can be accurately formed.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a first embodiment in which the present invention is applied to an IGBT (insulated gate bipolar transistor) will be described with reference to FIGS. FIG. 2 is a schematic vertical cross-sectional view schematically showing a vertical cross-sectional structure of an IGBT chip (semiconductor device) 1 of this embodiment. As shown in FIG. 2, the IGBT of this embodiment is a trench gate type IGBT. The IGBT includes a semiconductor substrate, for example, a p + substrate (p + silicon substrate) 2, and an n + buffer layer 3 and an n− drift layer 4 are sequentially formed on the p + substrate 2 using an epitaxial growth method. Yes.
[0018]
A p base layer 5 is formed on the upper surface of the n − drift layer 4. In the p base layer 5, a large number of trenches 6 are formed so as to penetrate the p base layer 5 and reach the n − drift layer 4. A gate electrode 8 is formed inside the trench 6 via a gate insulating film 7. The gate insulating film 7 is made of, for example, a silicon oxide film or an ONO film, and the gate electrode 8 is made of, for example, polycrystalline silicon.
[0019]
Further, a high-concentration n + emitter layer 9 is selectively formed on the surface of the p base layer 5 in contact with the upper portion of the trench 6. An emitter electrode 10 is formed on the upper surface of the p base layer 5 so as to be in contact with the p base layer 5 and the n + emitter layer 9. A collector electrode 11 is formed on the back surface (lower surface) of the p + substrate 2.
[0020]
Here, the surface of the IGBT chip 1 having the above-described configuration, that is, the semiconductor substrate 2, is formed into a plurality of (that is, two or more) cell blocks 12 (12a, 12b, 12c,...) That are IGBT regions. It is comprised so that it may be divided | segmented (refer also FIG.1, FIG.4, FIG.5). That is, a plurality of cell blocks 12 (12a, 12b, 12c,...) Are provided on the surface of the IGBT chip 1. As for the number of the cell blocks 12, a preferable numerical value varies depending on the size of the IGBT chip 1. For example, about 10 to 20 cells are preferably provided.
[0021]
And the gate electrode 8 provided in each cell block 12 (12a, 12b, 12c, ...) is comprised so that it may become mutually independent (namely, it isolate | separates electrically) for every cell block. . Here, FIG. 3 shows a schematic longitudinal sectional view of a boundary portion between two adjacent cell blocks 12 and 12. As shown in FIG. 3, a separation oxide film (Si0) is formed at the boundary between the two cell blocks 12, 12.2Film) 31 is formed, and electrically isolated gate electrodes 8 a and 8 b are formed on the oxide film 31. On the gate electrodes 8a, 8b, 8, an interlayer insulating film (Si02Film) 32 is formed. The left gate electrode 8 a is connected to all the gate electrodes 8 in the left cell block 12, and the right gate electrode 8 b is connected to all the gate electrodes 8 in the right cell block 12.
[0022]
The number of MOSFET cells (that is, the gate electrodes 8 or the trenches 6) provided in one cell block 12 varies depending on the cell pitch and the size of the cell area (cell block size). ~ Several thousands. This is because the cell pitch is usually about several μm and the size of the cell area is about several mm square. The gate electrodes 8 in one cell block 12 are all connected to each other by a wiring layer 13 as shown in FIG. The emitter electrodes 10 in one cell block 12 are all connected to each other by a wiring layer 14 as shown in FIG.
[0023]
FIG. 1 is a schematic plan view schematically showing a planar structure of the IGBT chip 1. As shown in FIG. 1, the IGBT chip 1 is formed in a substantially rectangular flat plate shape, and the portion corresponding to the plurality of cell blocks 12 (12a, 12b, 12c,. A plurality of emitter pads 15 (15a, 15b, 15c,...) Having substantially the same shape as the cell block 12 are provided. A plurality of substantially square gate pads 16 (16a, 16b, 16c,...) Are arranged in a line on one side (upper side in FIG. 1) on the surface of the IGBT1 chip. ing.
[0024]
Each of the emitter pads 15 (15a, 15b, 15c,...) Is formed so as to be connected to a large number of emitter electrodes 10 in each cell block 12, as indicated by a two-dot chain line in FIG. It also has a function as the wiring layer 14. Each emitter pad 15 is for electrical conduction with the outside of the chip 1, and in the case of the present embodiment, an emitter terminal 33 (see FIG. 13 (seventh embodiment) provided outside the chip 1). (See Example)). When the IGBT chip 1 is attached to, for example, a wiring board, the emitter terminal 33 is constituted by an emitter terminal electrode provided on the board. When the IGBT chip 1 is attached to, for example, a lead frame, the emitter terminal 33 is formed. Reference numeral 33 denotes an emitter terminal lead portion provided on the lead frame.
[0025]
The gate pads 16 (16a, 16b, 16c,...) Are connected to a large number of gate electrodes 8 in each cell block 12 through the wiring layer 13. In this case, the wiring layer 13 is drawn sideways and arranged along the vertical side of the emitter pad 15 in FIG. 1 (that is, the portion between the two emitter pads 15). 16 is connected.
[0026]
Each gate pad 16 is for electrical conduction with the outside of the IBGT chip 1. In this embodiment, for example, a wire is connected to a gate terminal 17 (see FIG. 4) provided outside the chip 1. Connected by bonding. Here, the gate pad 16 connected to the gate terminal 17 is a gate pad connected to the gate electrode 8 of the non-defective cell block 12.
[0027]
In the case of this embodiment, as shown in FIGS. 1, 4 and 5, the gate pad 16 connected to the gate electrode 8 of the non-defective cell block 12 on the chip 1 (ie, the semiconductor substrate 2). For example, a small circle 51a is provided as a mark in the center of the upper side portion of the surrounding portion. The small circle 51a is drawn with ink that can withstand heat treatment during chip assembly. On the other hand, in the center of the right side portion of the peripheral portion of the gate pad 16 (16b) connected to the gate electrode 8 of the defective cell block 12 (12b) on the chip 1, for example, a small circle 51b is provided. The small circle 51b is also drawn with the same ink as the small circle 51a.
[0028]
In the case of this configuration, it is possible to identify whether each cell block 12 is a non-defective product or a defective product by the arrangement positions of the small circles 51a and 51b. The regions where the small circles 51 a and 51 b as marks are provided are the peripheral portions (that is, neighboring regions) of each gate pad 16 in the semiconductor substrate 2, and this region is formed in each cell block 12 in the semiconductor substrate 2. This corresponds to the associated area.
[0029]
In other words, as shown in FIG. 5, the region where the mark (for example, the small circle 51b) is provided in the semiconductor substrate 2 is connected to the gate electrodes 8 of the cell blocks 12a and 12c adjacent to the cell block 12b to be identified. A straight line A passing through the center position of the gate pad 16 and a region closer to the pass / fail discrimination cell block 12 than the straight line A parallel to the boundary line of the cell block 12 (ie, surrounded by two straight lines A). It is possible to express that
[0030]
As shown in FIG. 4, the gate electrode 8 (gate pad 16) and the gate terminal 17 of the non-defective cell block 12 are connected by the wire bonding, that is, by the bonding wire 18. As a result, when a gate control signal is externally applied to the gate terminal 17, the signal is applied to the gate electrode 8 of the non-defective cell block 12, and the elements in the non-defective cell block 12 are operated.
[0031]
On the other hand, as shown in FIG. 4, the gate pad 16 (16b) connected to the gate electrode 8 of the defective cell block 12 is connected to the ground terminal 19 outside the chip 1 by, for example, wire bonding. As a result, the gate pad 16 and the ground terminal 19 are connected by the bonding wire 18. As a result, the gate electrode 8 (gate pad 16b) of the defective cell block 12 is fixed to the ground potential (GND potential). As a result, a gate control signal is not applied to the gate electrode 8 of the defective cell block 12, so that the elements in the defective cell block 12 do not operate.
[0032]
When the IGBT chip 1 is attached to the wiring board, the gate terminal 17 and the ground terminal 19 are configured by electrodes provided on the wiring board. When the IGBT chip 1 is attached to a lead frame, the gate terminal 17 and the ground terminal 19 are constituted by lead portions provided in the lead frame.
[0033]
Next, a process of manufacturing the IGBT chip 1 having the above configuration and a process of assembling the IGBT chip 1 to the wiring board will be described with reference to FIG.
[0034]
First, as shown in FIG. 6, a known semiconductor wafer process is performed on the wafer 35 to perform a device forming process. By executing this step, a number of IGBT chips 1 having the structure shown in FIGS. 1 to 3 are formed on the wafer 35.
[0035]
After the semiconductor wafer process (device forming process) is completed, an electrical inspection process for inspecting each chip 1 on the wafer 35 is performed. In this case, a well-known test element group wafer acceptance test (TEGWAT) or wafer acceptance test (WAT) is executed. Furthermore, in the electrical inspection step, each chip 1 is configured to determine whether each of the plurality of cell blocks 12 is good or bad. The quality of each cell block 12 is determined using a well-known inspection device that measures the breakdown voltage between the gate and the emitter.
[0036]
Specifically, since the emitter pad 15 and the gate pad 16 are formed on the IGBT chip 1, the inspection needle of the inspection apparatus is raised (connected) to the emitter pad 15 and the gate pad 16 of the first cell block 12 a. Then, the breakdown voltage between the gate electrode 8 and the emitter electrode 10 is measured. At this time, for example, if there is a breakdown voltage of 20V or more, it is determined that the cell block 12a is a non-defective product, and if not (if the breakdown voltage is less than 20V), it is determined that the cell block 12a is defective. It is configured as follows. Subsequently, with respect to the second and subsequent cell blocks 12b as well, the breakdown voltage between the gate electrode 8 and the emitter electrode 10 is sequentially measured.
[0037]
Then, with respect to all the cell blocks 12, the breakdown voltage between the gate electrode 8 and the emitter electrode 10 is measured, and when the pass / fail judgment is completed, the pass / fail judgment data is stored. Then, pass / fail judgment of each cell block 12 is performed, and pass / fail judgment data is stored. Hereinafter, all the chips 1 on the wafer 35 are described. Similarly, the quality of each cell block 12 is determined, and the quality determination data is stored.
[0038]
Thereafter, when the determination of the quality of each cell block 12 is completed, the small circles 51a and 51b as marks for identifying the quality of the cell block 12 are replaced with the gate pad 16 on the chip 1 based on the stored determination data. It is constructed so that it is drawn (printed or applied) with ink in the peripheral portion of the. The process of drawing the small circles 51a and 51b with ink is an inking process, and is included in the electrical inspection process.
[0039]
And after performing the said electrical test process (and inking process), the dicing process which cut | disconnects the wafer 35 is performed. Subsequently, a step of inspecting the appearance of the cut chip 1 is performed. After the appearance inspection process, a process of assembling the chip 1 to the wiring board 52 or the like is executed.
[0040]
Thereafter, a step of wire bonding the pads 15 and 16 of the chip 1 to the terminals 17 and 19 provided on the wiring substrate 52 is performed. In this wire bonding step, it is preferable to use a wire bonding apparatus equipped with an image recognition apparatus. Then, by recognizing the arrangement positions of the small circles 51a and 51b for each gate pad 16 (that is, the cell block 12) on the chip 1 by the image recognition device of the wire bonding apparatus, are all the cell blocks 12 good? Accurately recognize whether it is a defective product.
[0041]
Subsequently, as shown in FIG. 4, the wire bonding apparatus wire-bonds the gate pad 16 connected to the gate electrode 8 of the non-defective cell block 12 to the gate terminal 17 outside the chip 1 and also performs a defective product. The gate pad 16 (16b) connected to the gate electrode 8 of the cell block 12 is wire-bonded to the ground terminal 19 outside the chip 1, and all the emitter pads 15 are wired to the emitter terminals outside the chip 1. Bond. Thereby, the assembly and wire bonding of the IGBT chip 1 are completed.
[0042]
According to this embodiment having such a configuration, a plurality of cell blocks 12 are provided on the surface of the semiconductor substrate 2 of the chip 1, and the gate electrodes 8 independent of each other are provided on the cell blocks 12. Since a plurality of gate pads 16 connected to each gate electrode 8 are provided, even when the chip size is increased, the yield rate can be prevented from decreasing and the semiconductor wafer process becomes complicated. Can be prevented.
[0043]
In the case of the above embodiment, the small circles 51a and 51b are used as marks for identifying whether each cell block 12 is a good product or a defective product, and the peripheral portions of the gate pad 16 (that is, each cell block 12 in the semiconductor substrate 2). Therefore, it is possible to easily identify whether each cell block 12 is a non-defective product or a defective product according to the arrangement position of the small circles 51a and 51b (marks). For this reason, for example, an image recognition device can be provided in the wire bonding device, and the quality of each cell block 12 can be automatically identified based on the recognition of the small circles 51a and 51b by the image recognition device. become. Thereby, the process of wire bonding the gate pad 16 to the gate terminal 17 or the ground terminal 19 can be easily performed by the wire bonding apparatus.
[0044]
In the above embodiment, after the completion of the semiconductor wafer process, the cell block 12 is inspected for quality and the mark is formed. However, the present invention is not limited to this, and the gate pad 16 is provided on the semiconductor substrate 2. After the formation, that is, when the wafer process on at least the surface side of the semiconductor substrate 2 is completed, the cell block 12 may be inspected for quality and a mark may be formed.
[0045]
FIG. 7 shows a second embodiment of the present invention, and the differences from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the second embodiment, as shown in FIG. 7, a small circle 51a indicating a non-defective cell block 12 and a middle circle 51c indicating a defective cell block 12 are provided as marks. In this case, the arrangement position of the middle circle 51 c is substantially the same as the arrangement position of the small circle 51 a and is the center of the upper side portion of the peripheral portion of the gate pad 16.
[0046]
That is, in the second embodiment, it is configured to identify whether the cell block 12 is a good product or a defective product according to the size of the marks (small circle 51a, middle circle 51c). The configurations of the second embodiment other than those described above are the same as the configurations of the first embodiment. Therefore, also in the second embodiment, the same operational effects as in the first embodiment can be obtained.
[0047]
FIG. 8 shows a third embodiment of the present invention, and different points from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the third embodiment, as shown in FIG. 8, a small circle 51a indicating a non-defective cell block 12 and a horizontal bar 51d indicating a defective cell block 12 are provided as marks. In this case, the arrangement position of the horizontal bar 51d is the lower part of the upper surface of the gate pad 16.
[0048]
That is, in the third embodiment, it is configured to identify whether the cell block 12 is a good product or a defective product according to the shape of the mark (small circle 51a, horizontal bar 51d). In the third embodiment, it is possible to identify whether the cell block 12 is a non-defective product or a defective product by the arrangement position of the mark (small circle 51a, horizontal bar 51d). The configuration of the third embodiment other than that described above is the same as that of the first embodiment. Therefore, also in the third embodiment, the same operational effects as in the first embodiment can be obtained.
[0049]
FIG. 9 shows a fourth embodiment of the present invention, and the differences from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the fourth embodiment, as shown in FIG. 9, only small circles 51e indicating defective cell blocks 12 are provided as marks, and marks indicating good cell blocks 12 are not provided. In this case, the arrangement position of the small circle 51 e is substantially the center of the upper side portion of the peripheral portion of the gate pad 16.
[0050]
That is, in the fourth embodiment, whether the cell block 12 is a good product or a defective product is identified by the number of marks (small circles 51e) (that is, “0” or “1”). It is configured. The configuration of the fourth embodiment other than that described above is the same as that of the first embodiment. Therefore, also in the fourth embodiment, the same operational effects as in the first embodiment can be obtained.
[0051]
FIG. 10 shows a fifth embodiment of the present invention, and the differences from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the fifth embodiment, as shown in FIG. 10, one small circle 51a indicating a non-defective cell block 12 and two small circles 51f and 51f indicating defective cell blocks 12 are provided as marks. In this case, the arrangement position of the two small circles 51f and 51f is substantially the central portion of the upper side portion of the peripheral portion of the gate pad 16.
[0052]
In other words, the fifth embodiment is configured to identify whether the cell block 12 is a good product or a defective product by the number of marks (one small circle 51a, two small circles 51f, 51f). Yes. The configuration of the fifth embodiment other than that described above is the same as that of the first embodiment. Therefore, also in the fifth embodiment, the same operational effects as in the first embodiment can be obtained.
[0053]
Further, in each of the above embodiments, the color of the mark may be changed according to whether the cell block 12 is a good product or a defective product. Furthermore, the arrangement position, size, shape, and number of the marks may be the same, and only the color may be changed depending on whether the cell block 12 is a good product or a defective product.
[0054]
On the other hand, in the above embodiments, the present invention is applied to the trench gate type IGBT, but may be applied to a planar type IGBT. A sixth embodiment applied to a planar IGBT is shown in FIG. FIG. 11 is a schematic vertical cross-sectional view of a boundary portion between two adjacent cell blocks 12 and 12 of a planar IGBT chip 53 of the sixth embodiment. The same parts as those in the first embodiment are denoted by the same reference numerals.
[0055]
FIGS. 12 and 13 show a seventh embodiment of the present invention, and differences from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the seventh embodiment, as shown in FIG. 12, the chips 1 are sorted so that the defective cells in the plurality of cell blocks 12 are arranged in the same arrangement position. did.
[0056]
Specifically, if six cell blocks 12 are provided in the chip 1, as shown in FIG. 12, the group of chips 1 in which the first cell block 12 from the left is defective, and two from the left. A group of chips 1 in which the first cell block 12 is defective, and a group of chips 1 in which the sixth cell block 12 from the left (first from the right) is defective and all the cell blocks 12 are non-defective Are sorted into groups of chips 1. In addition, although the case where one defective cell block 12 exists was demonstrated, it is also preferable to comprise so that it may sort similarly to each group also when there exist two or more defective cell blocks 12. FIG.
[0057]
In order to sort the chips 1, it is preferable to use a chip transfer machine (not shown) capable of sorting and storing the chips 1 in a plurality of trays. For example, an image recognition device is provided in the chip transfer machine, and by recognizing the arrangement positions of the marks (small circles 51a and 51b) for each gate pad 16 (that is, the cell block 12) on the chip 1 by this image recognition device, All the cell blocks 12 may be configured to accurately recognize whether each cell block 12 is a good product or a defective product. Based on the recognition result, it is preferable that the chips 1 are picked up and sorted so that the defective cell blocks 12 having the same arrangement position are collected and stored in the tray.
[0058]
Furthermore, in the seventh embodiment, as shown in FIG. 13, the IGBT module 34 is manufactured using the sorted chips 1. In this case, as the IGBT module 34, for example, a 6-in-1 type IGBT module 34 using six chips 1 is manufactured. In the case of the IGBT module 34 shown in FIG. 13, six chips 1 in which the second cell block 12b from the left is a defective product are used. It should be noted that the chip 1 shown in FIG. 13 is omitted from the illustration (small circles 51a and 51b).
[0059]
When assembling the six chips 1 on the wiring board, first, the six chips 1 are placed on the wiring board and bonded and fixed. Next, for these six chips 1, a gate pad 16 connected to the gate electrode 8 of the non-defective cell block 12 is connected to the gate terminal 17 provided outside the chip 1, that is, on the wiring board by wire bonding. In addition to the connection, the gate pad 16 connected to the gate electrode 8 of the defective cell block 12 is connected to the outside of the chip 1, that is, the ground terminal 19 provided on the wiring board by wire bonding. Further, the emitter pad 15 is connected to the outside of the chip 1, that is, to the emitter terminal 33 provided on the wiring board by wire bonding.
[0060]
Thereby, the assembly of the IGBT module 34 is completed. Thereafter, when the step of incorporating the IGBT module 34, that is, the wiring board into the package is executed, the manufacture of the IGBT module 34 is completed. The configuration of the seventh embodiment other than that described above is the same as that of the first embodiment. Therefore, also in the seventh embodiment, the same operational effects as in the first embodiment can be obtained.
[0061]
In the seventh embodiment, instead of using six chips 1 whose second cell block 12b from the left is defective, six chips 1 whose other cell blocks 12 are defective are used. The IGBT module 34 may be manufactured. Moreover, in the said 7th Example, although applied to the structure which manufactures the 6in1 type IGBT module 34 which uses the six chip | tips 1 as the IGBT module 34, for example, it is not restricted to this, 2in1 type IGBT You may apply to the structure which manufactures a module, 7in1 type IGBT module, IGBT discrete package, etc.
[0062]
On the other hand, in each of the above embodiments, the gate pad 16 connected to the gate electrode 8 of the defective cell block 12 is connected to the ground terminal 19 outside the chip 1. The gate pad 16 connected to the gate electrode 8 of the defective cell block 12 may be connected to the emitter pad 15 inside the chip 1 by, for example, wire bonding. In this configuration, the gate electrode 8 (gate pad 16) of the defective cell block 12b is fixed to the potential of the emitter pad 15, that is, the potential of the emitter terminal 33 outside the chip.
[0063]
Since the emitter terminal 33 (emitter pad 15) is normally connected to the ground, the potential of the emitter pad 15 becomes the ground potential. As a result, no gate control signal is applied to the gate electrode 8 of the defective cell block 12, so that the elements in the defective cell block 12 do not operate.
[0064]
Alternatively, the gate electrode 8 of the defective cell block 12 may be wire bonded to the emitter terminal 33 outside the chip 1 instead of wire bonding to the emitter pad 15 inside the chip 1. Further, the ground terminal 19 and the emitter terminal 33 may be configured as a common terminal. Furthermore, the gate pad 16 connected to the gate electrode 8 of the defective cell block 12 may be connected to a ground pad (ground terminal) provided inside the chip 1 by, for example, wire bonding. good.
[0065]
In each of the above embodiments, the IGBT chip 1 is provided with a plurality of emitter pads 15 respectively connected to the emitter electrodes 10 of the plurality of cell blocks 12. However, only the gate electrode 8 is blocked. Separately, the emitter pads 15 may be provided in common for all cell blocks or common to a plurality of cell blocks. The P base layer 5 may be a single base common to each cell block, or may be an island base set for each cell block or for a plurality of cell blocks. In the case of an island-shaped base, if the inter-base distance is set so that depletion layers extending from the adjacent island-shaped base to the n-drift layer 4 side when the gate is turned off are connected to each other, the structure is excellent in breakdown voltage.
[0066]
In each of the above embodiments, the connection between the gate pad 16 and the external gate terminal and the connection between the gate pad 16 and the external ground terminal are performed by wire bonding. However, the present invention is not limited to this. Alternatively, for example, solder bonding or direct bonding (crimping) may be used.
[0067]
Further, in each of the above embodiments, the plurality of gate pads 16 are arranged side by side on one side of the IGBT 1 chip. However, the present invention is not limited to this, and the arrangement positions of the plurality of gate pads 16 are as follows. What is necessary is just to design so that the gate pad 16 may correspond to the connection form which connects to an external gate terminal. In each of the above-described embodiments, an example is shown in which the present invention is applied to an n-channel type IGBT. However, the present invention may of course be applied to a p-channel type, and the potential of the gate electrode 8 of a defective cell block is also a ground potential. However, the present invention is not limited to this, as long as the channel of each cell can be fixed at a potential that does not invert.
[0068]
Further, in each of the above embodiments, the present invention is applied to the IGBT, but the present invention is not limited to this. Insulated gate type power IC having a gate electrode for current control on the surface of the semiconductor substrate, for example, MOSFET or MOS You may apply to a type field effect element.
[Brief description of the drawings]
FIG. 1 is a partial schematic plan view of an IGBT showing a first embodiment of the present invention.
FIG. 2 is a schematic vertical sectional view of an IGBT.
FIG. 3 is a schematic vertical cross-sectional view of a boundary portion of an IGBT cell block.
FIG. 4 is a schematic partial plan view of an IGBT.
FIG. 5 is a schematic plan view of an IGBT for explaining an arrangement position of a mark.
FIG. 6 is a diagram for explaining an IGBT manufacturing process;
FIG. 7 is a view corresponding to FIG. 5, showing a second embodiment of the present invention.
FIG. 8 is a view corresponding to FIG. 5 showing a third embodiment of the present invention.
FIG. 9 is a view corresponding to FIG. 5 showing a fourth embodiment of the present invention.
FIG. 10 is a view corresponding to FIG. 5 showing a fifth embodiment of the present invention.
FIG. 11 is a view corresponding to FIG. 3, showing a sixth embodiment of the present invention.
FIG. 12, showing a seventh embodiment of the present invention, is a plan view of an IGBT chip showing an arrangement position of a defective cell block;
FIG. 13 is an electric circuit diagram showing an IGBT module and a schematic plan view of an IGBT chip.
[Explanation of symbols]
1 is an IGBT chip (semiconductor device), 2 is a p + substrate (semiconductor substrate), 7 is a gate insulating film, 8 is a gate electrode, 10 is an emitter electrode, 11 is a collector electrode, 12 is a cell block, 13 is a wiring layer, 14 is a wiring layer, 15 is an emitter pad, 16 is a gate pad, 17 is a gate terminal, 18 is a bonding wire, 19 is a ground terminal, 33 is an emitter terminal, 34 is an IGBT module (insulated gate type power IC module), and 35 is Wafers 51a and 51b are small circles (marks), and 52 is a wiring board.

Claims (9)

半導体基板の表面に設けられた複数のセルブロックと、
これら複数のセルブロックにそれぞれ設けられ互いに独立する複数のゲート電極と、
前記半導体基板に設けられ前記各ゲート電極にそれぞれ接続された複数のゲートパッドとを備え、
前記各セルブロックが良品であるか不良品であるかを識別する目印を、前記半導体基板における前記各セルブロックに対応付けられた領域に設けたことを特徴とする半導体装置。A plurality of cell blocks provided on the surface of the semiconductor substrate;
A plurality of gate electrodes provided in each of the plurality of cell blocks and independent of each other;
A plurality of gate pads provided on the semiconductor substrate and connected to the gate electrodes, respectively.
2. A semiconductor device according to claim 1, wherein a mark for identifying whether each cell block is a good product or a defective product is provided in a region associated with each cell block in the semiconductor substrate. 前記目印は、その配置位置によって前記セルブロックが良品であるか不良品であるかを識別可能になっていることを特徴とする請求項１記載の半導体装置。  2. The semiconductor device according to claim 1, wherein the mark can identify whether the cell block is a non-defective product or a defective product according to an arrangement position thereof. 前記目印は、その色によって前記セルブロックが良品であるか不良品であるかを識別可能になっていることを特徴とする請求項１記載の半導体装置。  2. The semiconductor device according to claim 1, wherein the mark can identify whether the cell block is a good product or a defective product by its color. 前記目印は、その大きさによって前記セルブロックが良品であるか不良品であるかを識別可能になっていることを特徴とする請求項１記載の半導体装置。  2. The semiconductor device according to claim 1, wherein the mark is capable of identifying whether the cell block is a good product or a defective product depending on a size of the mark. 前記目印は、その形状によって前記セルブロックが良品であるか不良品であるかを識別可能になっていることを特徴とする請求項１記載の半導体装置。  2. The semiconductor device according to claim 1, wherein the mark is capable of identifying whether the cell block is a good product or a defective product depending on a shape thereof. 前記目印は、その個数によって前記セルブロックが良品であるか不良品であるかを識別可能になっていることを特徴とする請求項１記載の半導体装置。  2. The semiconductor device according to claim 1, wherein the mark can identify whether the cell block is a good product or a defective product according to the number of the marks. 前記半導体基板において前記目印を設ける領域は、前記ゲートパッドの上面または前記ゲートパッドの近傍領域であることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the region where the mark is provided in the semiconductor substrate is an upper surface of the gate pad or a region near the gate pad . 前記目印は、ワイヤボンディング装置に設けられた画像認識装置によって認識可能なように構成されていることを特徴とする請求項１記載の半導体装置。 2. The semiconductor device according to claim 1 , wherein the mark is configured to be recognized by an image recognition device provided in a wire bonding apparatus. 半導体基板の表面に設けられた複数のセルブロックと、これら複数のセルブロックにそれぞれ設けられ互いに独立する複数のゲート電極と、前記半導体基板に設けられ前記各ゲート電極にそれぞれ接続された複数のゲートパッドと、前記半導体基板における前記各セルブロックに対応付けられた領域に設けられ前記各セルブロックが良品であるか不良品であるかを識別する目印とを備えて成る半導体装置を製造する方法において、A plurality of cell blocks provided on the surface of the semiconductor substrate, a plurality of gate electrodes provided in the plurality of cell blocks, respectively, and a plurality of gates provided in the semiconductor substrate and connected to the gate electrodes, respectively. In a method of manufacturing a semiconductor device comprising a pad and a mark provided in an area associated with each cell block on the semiconductor substrate and identifying whether each cell block is a good product or a defective product ,
前記半導体基板に前記ゲートパッドを形成した後、前記目印を形成することを特徴とする半導体装置の製造方法。  A method of manufacturing a semiconductor device, comprising: forming the mark after forming the gate pad on the semiconductor substrate.
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