JP2002100776A - Voltage-driven type power element - Google Patents

Abstract

PROBLEM TO BE SOLVED: To prevent the non-defective rate of a power element from decreasing, even when the chip size is increased and to detect the value of the current which flows in the power element. SOLUTION: This voltage-driven type power element is equipped with cell blocks 8, provided on the top surface of a semiconductor substrate 2, gate pads 9 provided by the cell blocks 8, main emitter electrodes 10 provided by cell blocks 8, and two subordinate emitter electrodes 11 and 12, which are provided to one of the cell blocks 8 to constitute current mirrors with the main emitter electrodes 10 and differing in the number of unit cells. In this constitution, a defective cell block 8 can be separated and a current detection part is provided in a chip 1.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体基板の表面
に電流制御用のゲート電極を備えてなる電圧駆動型パワ
ー素子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage-driven power element having a gate electrode for current control on a surface of a semiconductor substrate.

【０００２】[0002]

【従来の技術】電圧駆動型パワー素子は、大電流をスイ
ッチングするパワーデバイスであり、その一例として、
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）があ
る。このＩＧＢＴにおいて、大電流容量化の方法とし
て、チップサイズの大型化と複数チップの並列駆動があ
る。チップサイズを大形化すると、チップの外周部に設
ける耐圧構造（例えばガードリング構造）が占める面積
の割合を小さくすることができる。また、複数チップの
並列駆動のように部品点数を増加させることがないか
ら、組立構造が複雑にならず、コストを低減できるとい
う効果を得ることができる。2. Description of the Related Art A voltage-driven power device is a power device that switches a large current.
There is an IGBT (insulated gate bipolar transistor). In this IGBT, methods for increasing the current capacity include increasing the chip size and driving a plurality of chips in parallel. When the chip size is increased, the ratio of the area occupied by the pressure-resistant structure (eg, guard ring structure) provided on the outer peripheral portion of the chip can be reduced. Further, since the number of parts is not increased unlike the case of parallel driving of a plurality of chips, the effect that the assembly structure is not complicated and the cost can be reduced can be obtained.

【０００３】一方、ＩＧＢＴを製造する半導体ウエハプ
ロセスにおいては、例えばパーティクル等に起因して欠
陥が発生することにより、ゲート・エミッタ間が短絡す
るという不良が発生することがある。そして、このよう
な不良は、チップサイズが大きくなるほど、発生し易く
なり、良品率（歩留まり）が低下するという問題点があ
った。On the other hand, in a semiconductor wafer process for manufacturing an IGBT, a defect such as a short circuit between a gate and an emitter may occur due to a defect caused by, for example, particles. Such defects are more likely to occur as the chip size increases, and there is a problem that the yield rate (yield) decreases.

【０００４】このような問題点を解消する技術として、
特開平８−１９１１４５号公報に記載されたＩＧＢＴの
製造方法がある。この方法では、ＩＧＢＴを複数のセル
ブロック（ゲートユニット）に分け、各ゲートユニット
から各ユニット共通のゲートボンディングパッドへの配
線取出しを二層配線構造とすることを提案している。上
記方法の場合、半導体ウエハプロセスの途中、すなわ
ち、各ブロック個別に設定された一層目ゲート配線の形
成後、複数個のセルブロックについて、それぞれゲート
・エミッタ間が短絡しているか否か、即ち、良否の判定
を行い、その後、層間絶縁膜を形成し、良否の判定結果
に従い、層間絶縁膜に設けた各ブロック毎のヴィアホー
ルをディスペンサ等によりポリイミド液を滴下し、良品
のセルブロックの一層目ゲート配線だけを二層目ゲート
配線に接続し、不良品のセルブロックの一層目ゲート配
線を二層目ゲート配線から切り離してソース電極に短絡
するような２層配線を形成するように構成している。As a technique for solving such a problem,
There is a method of manufacturing an IGBT described in JP-A-8-191145. This method proposes that the IGBT is divided into a plurality of cell blocks (gate units), and that wiring extraction from each gate unit to a gate bonding pad common to each unit has a two-layer wiring structure. In the case of the above method, during the semiconductor wafer process, that is, after forming the first layer gate wiring set individually for each block, for a plurality of cell blocks, whether or not each gate-emitter is short-circuited, A pass / fail decision is made, then an interlayer insulating film is formed, and according to the pass / fail decision result, a vial of each block provided in the interlayer insulating film is dropped with a polyimide solution using a dispenser or the like, and a first pass of a non-defective cell block is performed. Only the gate wiring is connected to the second-layer gate wiring, and the first-layer gate wiring of the defective cell block is separated from the second-layer gate wiring to form a second-layer wiring that is short-circuited to the source electrode. I have.

【０００５】この方法によれば、複数のセルブロックの
中に不良ブロックがある場合でも、良品のセルブロック
だけでＩＧＢＴを構成することができ、ＩＧＢＴが正常
に動作するようになることから、良品率が低下すること
を防止できる。According to this method, even when a defective block exists in a plurality of cell blocks, an IGBT can be constituted only by non-defective cell blocks, and the IGBT can operate normally. The rate can be prevented from lowering.

【０００６】[0006]

【発明が解決しようとする課題】しかし、上記公報の構
成の場合、ＩＧＢＴに流れる電流の大きさを検出する電
流検出部がＩＧＢＴのチップの内部に設けられていない
構成であるため、上記電流を検出することができない。However, in the configuration disclosed in the above publication, the current detection unit for detecting the magnitude of the current flowing through the IGBT is not provided inside the chip of the IGBT. Not detectable.

【０００７】これに対して、比較的小さい電流をスイッ
チングするＩＧＢＴの一例として、特開平７−１６１９
９２号公報に記載されたものがある。このＩＧＢＴの場
合、半導体基板に設けられた多数のセルの一部を電流検
出用のセンスセルとして用いることにより、該センスセ
ルにより主セルに流れる主電流の大きさを検出するよう
に構成されている。しかし、この公報に記載のＩＧＢＴ
の場合、大電流をスイッチングするためにチップサイズ
を大きくすると、歩留まりが低下するという問題点が生
ずる。尚、上記センスセルを設けるという構成は、主エ
ミッタ電極とカレントミラーを構成する従エミッタ電極
を設けるという構成と同じである。On the other hand, as an example of an IGBT that switches a relatively small current, Japanese Patent Application Laid-Open No. 7-1619 discloses an IGBT.
No. 92 is disclosed. In the case of the IGBT, a part of a large number of cells provided on the semiconductor substrate is used as a sense cell for current detection, so that the magnitude of the main current flowing through the main cell is detected by the sense cell. However, the IGBT described in this publication
In the case of (1), when the chip size is increased for switching a large current, there is a problem that the yield is reduced. The configuration in which the sense cells are provided is the same as the configuration in which the main emitter electrode and the sub-emitter electrode forming the current mirror are provided.

【０００８】そこで、本発明の目的は、チップサイズを
大形化した場合でも、良品率が低下することを防止でき
ると共に、パワー素子に流れる電流の大きさを検出する
ことができる電圧駆動型パワー素子を提供することにあ
る。Accordingly, an object of the present invention is to provide a voltage-driven power supply capable of preventing a decrease in non-defective product rate and detecting a magnitude of a current flowing through a power element even when a chip size is increased. It is to provide an element.

【０００９】[0009]

【課題を解決するための手段】請求項１の発明において
は、半導体基板の表面に設けられた複数のセルブロック
を備え、これら複数のセルブロック毎にそれぞれ設けら
れた複数のゲートパッドを備え、前記複数のセルブロッ
ク毎にそれぞれ設けられた複数の主エミッタ電極を備
え、前記複数のセルブロックの中の１つのセルブロック
に設けられ、前記主エミッタ電極とカレントミラーを構
成するものであってユニットセルの個数が異なる複数の
従エミッタ電極を備えるように構成した。この構成によ
れば、複数のセルブロック毎に複数のゲートパッドを設
けたので、不良品のセルブロックを分離することが可能
な構成となり、チップサイズを大形化した場合でも、良
品率が低下することを防止できる。そして、複数の主エ
ミッタ電極とカレントミラーを構成するものであってユ
ニットセルの個数が異なる複数の従エミッタ電極を備え
る構成としたので、電流検出部がチップの内部に設けら
れる構成となり、パワー素子に流れる電流の大きさを正
確に検出することができる。According to the first aspect of the present invention, there are provided a plurality of cell blocks provided on a surface of a semiconductor substrate, and a plurality of gate pads provided for each of the plurality of cell blocks. A unit provided with a plurality of main emitter electrodes provided for each of the plurality of cell blocks, provided in one of the plurality of cell blocks, and constituting a current mirror with the main emitter electrode; It was configured to include a plurality of slave emitter electrodes having different numbers of cells. According to this configuration, since a plurality of gate pads are provided for each of the plurality of cell blocks, a configuration in which defective cell blocks can be separated can be achieved, and even if the chip size is increased, the yield rate is reduced. Can be prevented. Since the current mirror is configured with a plurality of main emitter electrodes and a plurality of slave emitter electrodes having a different number of unit cells, the current detection unit is provided inside the chip, and the power element Can be accurately detected.

【００１０】請求項２の発明では、前記複数の主エミッ
タ電極を並列接続して形成された主エミッタを備えると
共に、前記複数のセルブロックのうちの良品のセルブロ
ックに設けられたゲートパッドを並列接続して形成され
たゲートを備え、そして、前記複数の従エミッタ電極の
中から不良品のセルブロックの個数に対応するように選
択された１つの従エミッタ電極を従エミッタとし、更
に、不良品のセルブロックに設けられたゲートパッドを
前記主エミッタに接続した。この構成によれば、不良品
のセルブロックを分離することができ、また、パワー素
子に流れる電流の大きさを正確に検出することができ
る。According to a second aspect of the present invention, there is provided a main emitter formed by connecting the plurality of main emitter electrodes in parallel, and a gate pad provided in a non-defective cell block of the plurality of cell blocks is connected in parallel. A gate formed so as to be connected, and one sub-emitter electrode selected from the plurality of sub-emitter electrodes so as to correspond to the number of defective cell blocks as a sub-emitter; The gate pad provided in the cell block was connected to the main emitter. According to this configuration, defective cell blocks can be separated, and the magnitude of the current flowing through the power element can be accurately detected.

【００１１】請求項３の発明によれば、前記複数の従エ
ミッタ電極を設けたセルブロックと異なるセルブロック
に、不良品のセルブロックがあったときに使用する従エ
ミッタ電極とユニットセルの個数が同じ従エミッタ電極
を設けたので、前記複数の従エミッタ電極を設けたセル
ブロックが不良品であった場合でも、その不良品のセル
ブロックを分離することが可能である。According to the third aspect of the present invention, when a defective cell block is present in a cell block different from the cell block provided with the plurality of sub-emitter electrodes, the number of sub-emitters and unit cells to be used is reduced. Since the same slave emitter electrode is provided, even if the cell block provided with the plurality of slave emitter electrodes is defective, it is possible to separate the defective cell block.

【００１２】請求項４の発明においては、前記複数のセ
ルブロックのうちの良品のセルブロックに設けられた主
エミッタ電極を並列接続して形成された主エミッタを備
えると共に、前記複数のセルブロックのうちの良品のセ
ルブロックに設けられたゲートパッドを並列接続して形
成されたゲートを備え、そして、不良品のセルブロック
に設けられたゲートパッドを、そのセルブロックに設け
られた主エミッタ電極に接続するように構成した。この
構成によれば、不良品のセルブロックの主エミッタ電極
を、良品の主エミッタ電極から分離することができる。[0012] In the invention according to claim 4, a main emitter formed by connecting in parallel a main emitter electrode provided on a non-defective cell block of the plurality of cell blocks is provided. A gate formed by connecting in parallel a gate pad provided on a non-defective cell block is provided, and a gate pad provided on a defective cell block is connected to a main emitter electrode provided on the cell block. Configured to connect. According to this configuration, the main emitter electrode of the defective cell block can be separated from the non-defective main emitter electrode.

【００１３】[0013]

【発明の実施の形態】以下、本発明をＩＧＢＴ（絶縁ゲ
ート型バイポーラトランジスタ）に適用した第１の実施
例について、図１ないし図５を参照しながら説明する。
まず、図３は本実施例のＩＧＢＴのチップ１の縦断面構
造を概略的に示す縦断面模式図である。この図３に示す
ように、本実施例のＩＧＢＴはプレーナ型ＩＧＢＴであ
る。このＩＧＢＴのチップ１は、第１の導電型の半導体
基板である例えばＰ基板（Ｐシリコン基板）２を備えて
おり、このＰ基板２の上に、第２の導電型のドリフト領
域である例えばＮ−ドリフト領域３がエピタキシャル成
長法を用いて形成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a first embodiment in which the present invention is applied to an IGBT (insulated gate bipolar transistor) will be described with reference to FIGS.
First, FIG. 3 is a schematic vertical cross-sectional view schematically showing a vertical cross-sectional structure of the IGBT chip 1 of the present embodiment. As shown in FIG. 3, the IGBT of the present embodiment is a planar IGBT. The IGBT chip 1 includes a semiconductor substrate of a first conductivity type, for example, a P substrate (P silicon substrate) 2. On the P substrate 2, a drift region of a second conductivity type, for example, N-drift region 3 is formed using an epitaxial growth method.

【００１４】そして、Ｎ−ドリフト領域３の上面には、
第１の導電型のベース領域である例えばＰベース領域４
が形成されている。このＰベース領域４の表面には、第
２の導電型のソース領域である例えばＮ＋ソース領域５
が選択的に形成されている。そして、Ｎ＋ソース領域
５、Ｐベース領域４及びＮ−ドリフト領域３の上には、
絶縁膜６を介してゲート電極７が形成されている。尚、
絶縁膜（ゲート絶縁膜）６は例えば酸化シリコンで形成
され、ゲート電極７は例えば多結晶シリコンで形成され
ている。On the upper surface of the N-drift region 3,
For example, a P base region 4 which is a base region of the first conductivity type
Are formed. On the surface of the P base region 4, for example, an N + source region 5 which is a source region of the second conductivity type
Are selectively formed. Then, on the N + source region 5, the P base region 4, and the N− drift region 3,
A gate electrode 7 is formed with an insulating film 6 interposed. still,
The insulating film (gate insulating film) 6 is formed of, for example, silicon oxide, and the gate electrode 7 is formed of, for example, polycrystalline silicon.

【００１５】この構成の場合、Ｐ基板２とＮ−ドリフト
領域３とＰベース領域４とＮ＋ソース領域５とゲート電
極７とを有して成るＭＯＳ構造が、ユニットセルを構成
している。In the case of this configuration, a MOS structure having P substrate 2, N- drift region 3, P base region 4, N + source region 5, and gate electrode 7 constitutes a unit cell.

【００１６】ここで、上記した構成のＩＧＢＴのチップ
１、即ち、Ｐ基板２の表面は、図１に示すように、複数
個（即ち、２個以上）のＩＧＢＴ領域であるセルブロッ
ク８（８ａ、８ｂ、８ｃ、………）に分割されるように
構成されている。即ち、ＩＧＢＴのチップ１の表面に
は、複数個のセルブロック８（８ａ、８ｂ、８ｃ、……
…）が設けられている。尚、上記セルブロック８の個数
は、通常、５〜２０個程度であり、ＩＧＢＴのチップ１
のサイズによって好ましい数値が変化する。Here, as shown in FIG. 1, the surface of the IGBT chip 1 having the above-described structure, that is, the surface of the P substrate 2 is a plurality of (ie, two or more) cell blocks 8 (8a) as IGBT regions. , 8b, 8c,...). That is, a plurality of cell blocks 8 (8a, 8b, 8c,...) Are provided on the surface of the IGBT chip 1.
…) Are provided. The number of the cell blocks 8 is usually about 5 to 20, and the number of the IGBT chips 1 is one.
The preferred numerical value changes depending on the size of the hologram.

【００１７】また、各セルブロック８（８ａ、８ｂ、８
ｃ、………）内に設けられているゲート電極７は、すべ
て接続されていると共に、セルブロック８毎に互いに独
立する（即ち、電気的に分離される）ように構成されて
いる。そして、Ｐ基板２の表面における各セルブロック
８毎に、図１及び図２に示すように、ゲート電極７に接
続されたゲートパッド９が設けられている。このゲート
パッド９は、例えばＡｌ等の金属で形成されており、電
気特性検査用のプローブを接続（接触）させて検査する
ことが可能なチェックパッドである。Each cell block 8 (8a, 8b, 8
,...) are all connected, and are configured to be independent of each other (that is, electrically isolated) for each cell block 8. A gate pad 9 connected to a gate electrode 7 is provided for each cell block 8 on the surface of the P substrate 2 as shown in FIGS. The gate pad 9 is formed of, for example, a metal such as Al, and is a check pad that can be inspected by connecting (contacting) a probe for electrical characteristic inspection.

【００１８】更に、Ｐ基板２の表面における複数のセル
ブロック８の中の１つのセルブロック８ａには、図２、
図３、図４に示すように、Ｐ基板２の表面に形成された
多数のユニットセルのＮ＋ソース領域５を接続するよう
に主エミッタ電極１０が形成されていると共に、少数の
ユニットセルのＮ＋ソース領域５を接続するように複数
である例えば２個の従エミッタ電極１１、１２が形成さ
れている。この場合、従エミッタ電極１１、１２は、そ
れぞれ主エミッタ電極１０とカレントミラーを構成して
いる。Further, one cell block 8a of the plurality of cell blocks 8 on the surface of the P substrate 2 has the structure shown in FIG.
As shown in FIGS. 3 and 4, the main emitter electrode 10 is formed so as to connect the N + source regions 5 of a large number of unit cells formed on the surface of the P substrate 2, and the N + of a small number of unit cells is formed. A plurality of, for example, two slave emitter electrodes 11 and 12 are formed so as to connect the source regions 5. In this case, the slave emitter electrodes 11 and 12 constitute a current mirror with the master emitter electrode 10, respectively.

【００１９】そして、上記した１つのセルブロック８ａ
以外のセルブロック８においては、Ｐ基板２の表面に形
成された全て（多数）のユニットセルのＮ＋ソース領域
５を接続するように主エミッタ電極１０が形成されてお
り、従エミッタ電極は形成されていない。尚、主エミッ
タ電極１０及び従エミッタ電極１１、１２は、例えばＡ
ｌ等の金属で形成されている。Then, the above-mentioned one cell block 8a
In the other cell blocks 8, the main emitter electrode 10 is formed so as to connect the N + source regions 5 of all (many) unit cells formed on the surface of the P substrate 2, and the slave emitter electrode is formed. Not. Incidentally, the main emitter electrode 10 and the sub emitter electrodes 11, 12 are, for example, A
1 and the like.

【００２０】また、主エミッタ電極１０に接続されたユ
ニットセルの個数が、従エミッタ電極１１、１２に接続
されたユニットセルの個数の千倍から数万倍程度になる
ように構成されている。この場合、共通のゲート電極７
をバイアスしてオンさせると、主エミッタ電極１０と従
エミッタ電極１１（または１２）がカレントミラー構成
なので、主エミッタ電極１０と従エミッタ電極１１（ま
たは１２）に流れる電流の比（即ち、ミラー比）が、ほ
ぼユニットセルの個数の比となる。これにより、従エミ
ッタ電極１１（または１２）は、電流検出センサとして
動作するようになる。Further, the number of unit cells connected to the main emitter electrode 10 is set to be about 1,000 to tens of thousands of the number of unit cells connected to the slave emitter electrodes 11 and 12. In this case, the common gate electrode 7
Is biased and turned on, the main emitter electrode 10 and the slave emitter electrode 11 (or 12) have a current mirror configuration, so that the ratio of the current flowing through the master emitter electrode 10 and the slave emitter electrode 11 (or 12) (ie, the mirror ratio) ) Is approximately the ratio of the number of unit cells. Thereby, the slave emitter electrode 11 (or 12) operates as a current detection sensor.

【００２１】尚、主エミッタ電極１０に接続されたユニ
ットセルの個数と、従エミッタ電極１１に接続されたユ
ニットセルの個数と、従エミッタ電極１２に接続された
ユニットセルの個数との具体的関係（即ち、ミラー比等
の関係）については、後述する。Incidentally, a specific relationship among the number of unit cells connected to the main emitter electrode 10, the number of unit cells connected to the sub-emitter electrode 11, and the number of unit cells connected to the sub-emitter electrode 12 will be described. (That is, the relationship of the mirror ratio and the like) will be described later.

【００２２】さて、図１に示すように、複数のセルブロ
ック８にそれぞれ設けられた主エミッタ電極１０の上に
は、これら主エミッタ電極１０を互いに接続するように
主エミッタ１３が形成されている。As shown in FIG. 1, main emitters 13 are formed on the main emitter electrodes 10 provided on the plurality of cell blocks 8 so as to connect the main emitter electrodes 10 to each other. .

【００２３】また、Ｐ基板２の上面における図１中右上
隅部には、２個の従エミッタパッド（従エミッタ）１４
及び１５が形成されている。これら従エミッタパッド１
４、１５のうちの一方の従エミッタパッド１４は、上記
セルブロック８ａに設けられた一方の従エミッタ電極１
１に接続する配線層１４ａに連続するように接続されて
いる。そして、他方の従エミッタパッド１５は、セルブ
ロック８ａに設けられた他方の従エミッタ電極１２に接
続する配線層１５ａに連続するように接続されている。In the upper right corner in FIG. 1 of the upper surface of the P substrate 2, two slave emitter pads (slave emitters) 14 are provided.
And 15 are formed. These slave emitter pads 1
One of the subsidiary emitter pads 14 and 4 is connected to one of the subsidiary emitter electrodes 1 provided on the cell block 8a.
1 are connected so as to be continuous with the wiring layer 14a connected to the wiring layer 14a. The other slave emitter pad 15 is connected so as to be continuous with the wiring layer 15a connected to the other slave emitter electrode 12 provided in the cell block 8a.

【００２４】一方、Ｐ基板２の裏面（下面）には、図３
に示すように、コレクタ（コレクタ電極）１６が形成さ
れている。尚、主エミッタ１３、従エミッタパッド１
４、１５及びコレクタ１６は、例えばＡｌ等の金属で形
成されている。On the other hand, on the back surface (lower surface) of the P substrate 2, FIG.
As shown in FIG. 1, a collector (collector electrode) 16 is formed. In addition, the main emitter 13 and the slave emitter pad 1
The collectors 4 and 15 and the collector 16 are formed of a metal such as Al, for example.

【００２５】さて、上記した構成のＩＧＢＴのチップ１
は、ウエハ（図示しない）に対して周知の半導体ウエハ
プロセスを実行すること、即ち、デバイスを形成する工
程を実行することにより、ウエハ上に形成される。この
場合、ウエハ上には、多数のチップ１が形成されるよう
になっている。この後、ウエハ上の各チップ１を検査す
る工程を実行する。Now, the IGBT chip 1 having the above-described configuration will be described.
Is formed on the wafer by performing a known semiconductor wafer process on the wafer (not shown), that is, by executing a process of forming a device. In this case, a large number of chips 1 are formed on the wafer. Thereafter, a step of inspecting each chip 1 on the wafer is performed.

【００２６】この検査工程において、各チップ１に対し
て周知の電気特性検査を実行すると共に、各チップ１の
複数のセルブロック８の良否の判定を実行する。この場
合、各セルブロック８の良否の判定は、ゲート・エミッ
タ間の耐圧を測定する周知の検査装置を使用して実行す
ることが可能である。In this inspection step, a well-known electrical characteristic inspection is performed on each chip 1 and a judgment on the quality of a plurality of cell blocks 8 of each chip 1 is performed. In this case, the quality of each cell block 8 can be determined using a well-known inspection device that measures the breakdown voltage between the gate and the emitter.

【００２７】そして、チップ１の全てのセルブロック８
について、ゲート・エミッタ間の耐圧を測定して、良否
の判定を完了したら、その良否の判定データを記憶し、
次のチップ１について、同様にして、各セルブロック８
の良否の判定を行い、その良否の判定データを記憶す
る。以下、ウエハ上の全てのチップ１について、同様に
して、各セルブロック８の良否の判定を行い、その良否
の判定データを記憶するように構成されている。上記検
査工程を実行した後は、ウエハを切断するダイシング工
程を実行する。これにより、ＩＧＢＴのチップ１が製造
される。Then, all the cell blocks 8 of the chip 1
With respect to, the breakdown voltage between the gate and the emitter is measured, and when the pass / fail judgment is completed, the pass / fail judgment data is stored,
Similarly, for the next chip 1, each cell block 8
Is determined, and the quality determination data is stored. Hereinafter, the pass / fail judgment of each cell block 8 is similarly performed for all the chips 1 on the wafer, and the pass / fail judgment data is stored. After performing the inspection process, a dicing process of cutting the wafer is performed. Thereby, the IGBT chip 1 is manufactured.

【００２８】さて、上記ＩＧＢＴのチップ１を配線基板
またはリードフレーム（いずれも図示しない）等に取り
付ける場合、チップ１を配線基板またはリードフレーム
上に載置して半田付けする。これにより、チップ１の下
面のコレクタ１６が、配線基板に設けられたコレクタ端
子用の電極、または、リードフレーム（のコレクタ端子
用部分）に接続される。When mounting the IGBT chip 1 on a wiring board or a lead frame (both not shown), the chip 1 is placed on the wiring board or the lead frame and soldered. As a result, the collector 16 on the lower surface of the chip 1 is connected to the collector terminal electrode provided on the wiring substrate or the (collector terminal portion of) the lead frame.

【００２９】続いて、チップ１の全ての良品のセルブロ
ック８のゲートパッド９（即ち、ゲート電極７）を、チ
ップ１の外部に設けられたゲート端子１７（図５参照）
に例えばワイヤボンディングにより接続する。尚、上記
ゲート端子１７は、配線基板に設けられたゲート端子用
の電極や、リードフレームに設けられたゲート端子用の
リード部で構成されている。Subsequently, the gate pads 9 (that is, the gate electrodes 7) of all the non-defective cell blocks 8 of the chip 1 are connected to the gate terminals 17 provided outside the chip 1 (see FIG. 5).
Are connected by, for example, wire bonding. The gate terminal 17 is composed of a gate terminal electrode provided on the wiring board and a gate terminal lead provided on the lead frame.

【００３０】これにより、全ての良品のセルブロック８
のゲートパッド９とゲート端子１７との間が、ボンディ
ングワイヤによって接続される構成となる。これによ
り、全ての良品のセルブロック８のゲートパッド９が並
列接続される。この構成の場合、良品のセルブロック８
の各ゲートパッド９が、ゲートを構成している。そし
て、上記構成の場合、外部からゲート制御用の信号がゲ
ート端子１７に与えられると、その信号は良品のセルブ
ロック８のゲート電極７に与えられ、良品のセルブロッ
ク８内の素子が動作するように構成されている。Thus, all non-defective cell blocks 8
Between the gate pad 9 and the gate terminal 17 by a bonding wire. Thereby, the gate pads 9 of all the non-defective cell blocks 8 are connected in parallel. In the case of this configuration, a non-defective cell block 8
Each gate pad 9 constitutes a gate. In the above configuration, when a gate control signal is externally applied to the gate terminal 17, the signal is applied to the gate electrode 7 of the non-defective cell block 8, and the elements in the non-defective cell block 8 operate. It is configured as follows.

【００３１】これに対して、チップ１内に不良品のセル
ブロック８が存在する場合には、その不良品のセルブロ
ック８のゲートパッド９を、チップ１の主エミッタ１３
に例えばワイヤボンディングにより接続する。これによ
り、不良品のセルブロック８のゲート電極７（ゲートパ
ッド９）は、グランド電位（ＧＮＤ電位）に固定される
構成となる。この結果、不良品のセルブロック８のゲー
ト電極７には、ゲート制御用の信号が与えられることが
ないから、不良品のセルブロック８内の素子が動作する
ことはない。On the other hand, when a defective cell block 8 exists in the chip 1, the gate pad 9 of the defective cell block 8 is connected to the main emitter 13 of the chip 1.
Are connected by, for example, wire bonding. As a result, the gate electrode 7 (gate pad 9) of the defective cell block 8 is fixed at the ground potential (GND potential). As a result, since no gate control signal is supplied to the gate electrode 7 of the defective cell block 8, the elements in the defective cell block 8 do not operate.

【００３２】また、チップ１の主エミッタ１３は、チッ
プ１の外部に設けられた主エミッタ端子（図示しない）
に例えばワイヤボンディングにより接続されている。更
に、チップ１の従エミッタパッド１４、１５のうちのい
ずれか一方が、選択されてチップ１の外部に設けられた
従エミッタ端子１８（図５参照）に例えばワイヤボンデ
ィングにより接続されている。この場合、従エミッタパ
ッド１４、１５が従エミッタを構成している。The main emitter 13 of the chip 1 is a main emitter terminal (not shown) provided outside the chip 1.
Are connected by, for example, wire bonding. Further, one of the slave emitter pads 14 and 15 of the chip 1 is connected to a selected slave emitter terminal 18 (see FIG. 5) provided outside the chip 1 by, for example, wire bonding. In this case, the slave emitter pads 14 and 15 constitute a slave emitter.

【００３３】尚、上記主エミッタ端子及び上記従エミッ
タ端子１８は、配線基板に設けられた主エミッタ端子用
の電極及び従エミッタ端子用の電極や、リードフレーム
に設けられた主エミッタ端子用のリード部及び従エミッ
タ端子用のリード部で構成されている。Incidentally, the main emitter terminal and the sub emitter terminal 18 are an electrode for the main emitter terminal and an electrode for the sub emitter terminal provided on the wiring board, and a lead for the main emitter terminal provided on the lead frame. And a lead portion for a secondary emitter terminal.

【００３４】ここで、従エミッタパッド１４、１５のう
ちのいずれを、従エミッタ端子１８に接続するかを選択
する方法について説明する。まず、一方の従エミッタパ
ッド１４に接続された従エミッタ電極１１のユニットセ
ルの個数をｍとすると共に、他方の従エミッタパッド１
５に接続された従エミッタ電極１２のユニットセルの個
数をｎとする。Here, a method of selecting which of the slave emitter pads 14 and 15 is connected to the slave emitter terminal 18 will be described. First, the number of unit cells of the slave emitter electrode 11 connected to one slave emitter pad 14 is set to m, and the other slave emitter pad 1
The number of unit cells of the slave emitter electrode 12 connected to 5 is defined as n.

【００３５】また、チップ１内に不良品のセルブロック
８があった場合（例えば不良品のセルブロック８が１個
あった場合）における全ての良品のセルブロック８に設
けられた主エミッタ電極１０に接続されたユニットセル
の総個数をＭとする。更に、チップ１内の全てのセルブ
ロック８が良品であった場合におけるこれら全ての良品
のセルブロック８に設けられた主エミッタ電極１０に接
続されたユニットセルの総個数をＮとする。When there is a defective cell block 8 in the chip 1 (for example, when there is one defective cell block 8), the main emitter electrodes 10 provided in all the non-defective cell blocks 8 are provided. Let M be the total number of unit cells connected to. Further, when all the cell blocks 8 in the chip 1 are non-defective, the total number of unit cells connected to the main emitter electrodes 10 provided in all the non-defective cell blocks 8 is represented by N.

【００３６】そして、本実施例においては、下記の式
（即ち、ミラー比の式） ｍ／Ｍ＝ｎ／Ｎ がほぼ成立するように、従エミッタ電極１１、１２のユ
ニットセルの個数ｍ、ｎを設定している。この場合、従
エミッタ電極１１、１２のユニットセルの個数は、ｍ、
ｎであり、両者は異なる。尚、従エミッタ電極１１、１
２のユニットセルの個数が異なることを、従エミッタ電
極１１、１２のサイズが異なると呼んでも良い。In this embodiment, the numbers m and n of the unit cells of the slave emitter electrodes 11 and 12 are set such that the following equation (ie, the equation for the mirror ratio) m / M = n / N is substantially satisfied. Is set. In this case, the number of unit cells of the slave emitter electrodes 11 and 12 is m,
n, which are different. Note that the slave emitter electrodes 11, 1
The difference in the number of the two unit cells may be referred to as the size of the slave emitter electrodes 11 and 12 being different.

【００３７】さて、本実施例では、不良品のセルブロッ
ク８が存在した場合、従エミッタパッド１４（従エミッ
タ電極１１）を選択して、これを従エミッタ端子１８に
ワイヤボンディングにより接続し、電流センサ（電流検
出部）として上記従エミッタパッド１４を使用するよう
に構成されている。一方、不良品のセルブロック８が存
在しなかった場合、従エミッタパッド１５（従エミッタ
電極１２）を選択して、これを上記従エミッタ端子１８
にワイヤボンディングにより接続し、電流センサ（電流
検出部）として上記従エミッタパッド１５を使用するよ
うに構成されている。In this embodiment, when a defective cell block 8 is present, the slave emitter pad 14 (slave emitter electrode 11) is selected and connected to the slave emitter terminal 18 by wire bonding. The slave emitter pad 14 is used as a sensor (current detector). On the other hand, if there is no defective cell block 8, the slave emitter pad 15 (slave emitter electrode 12) is selected, and the slave emitter pad 15 is selected.
Are connected by wire bonding, and the slave emitter pad 15 is used as a current sensor (current detection unit).

【００３８】このように構成すると、不良品のセルブロ
ック８の有無にかかわらず、主エミッタ１３に流れる電
流と、従エミッタパッド１４（または１５）に流れる電
流の比（即ち、ミラー比であり、本実施例の場合、ｍ／
Ｍ＝ｎ／Ｎ）が、ほぼ等しくなる。With this configuration, the ratio of the current flowing through the main emitter 13 to the current flowing through the slave emitter pad 14 (or 15) (ie, the mirror ratio, regardless of the presence or absence of the defective cell block 8) In the case of this embodiment, m /
M = n / N) are substantially equal.

【００３９】即ち、本実施例においては、不良品のセル
ブロック８の有無によって、主エミッタ１３に接続され
たユニットセルの個数が変動するが、ミラー比がほぼ一
致するような２個（複数）の従エミッタパッド１４、１
５を設け、不良品のセルブロック８の有無に応じて従エ
ミッタパッド１４、１５のいずれかを選択して用いるよ
うに構成した。これにより、チップ１の電流センサとし
ての出力は、従エミッタパッド１４、１５のいずれを選
択しても、同じになり、主エミッタ１３に流れる電流を
精度良くモニタすることができる。従って、上記電流セ
ンサの出力を受ける電流検出回路を、不良品のセルブロ
ック８の有無によって調整する必要が無くなる。That is, in the present embodiment, the number of unit cells connected to the main emitter 13 varies depending on the presence or absence of a defective cell block 8, but two (plural) units having almost the same mirror ratio. Slave emitter pads 14, 1
5, and one of the slave emitter pads 14 and 15 is selected and used depending on the presence or absence of a defective cell block 8. As a result, the output of the chip 1 as a current sensor becomes the same regardless of which of the slave emitter pads 14 and 15 is selected, and the current flowing through the main emitter 13 can be monitored accurately. Therefore, there is no need to adjust the current detection circuit receiving the output of the current sensor depending on the presence or absence of the defective cell block 8.

【００４０】ここで、上述したＩＧＢＴのチップ１の各
セルブロック８等の電気的接続形態を、図５の電気回路
図に示す。この図５において、右端のセルブロック８が
２個の従エミッタ電極１１、１２を設けたセルブロック
である。そして、図５中の左端から右へ２番目のセルブ
ロック８が不良品であるとし、他のセルブロック８は良
品であるとしている。Here, an electric connection form of each cell block 8 and the like of the above-mentioned IGBT chip 1 is shown in an electric circuit diagram of FIG. In FIG. 5, the rightmost cell block 8 is a cell block provided with two slave emitter electrodes 11 and 12. Then, the second cell block 8 from the left end to the right in FIG. 5 is determined to be defective, and the other cell blocks 8 are determined to be non-defective.

【００４１】このような構成の本実施例によれば、１個
のＩＧＢＴのチップ１（半導体基板）の表面に複数のセ
ルブロック８を設け、これらセルブロック８毎にゲート
パッド９を設けた。これによって、上記複数のゲートパ
ッド９を利用することにより、周知の検査装置を使用し
て、複数のセルブロック８の各良否の判定を容易に行う
ことができる。According to this embodiment having such a configuration, a plurality of cell blocks 8 are provided on the surface of one IGBT chip 1 (semiconductor substrate), and a gate pad 9 is provided for each of these cell blocks 8. Thus, by using the plurality of gate pads 9, it is possible to easily determine the quality of each of the plurality of cell blocks 8 using a known inspection device.

【００４２】そして、上記実施例の場合、チップ１の良
品のセルブロック８のゲートパッド９だけを、外部のゲ
ート端子１７に接続することが可能となる。このため、
複数個のセルブロック８の中に不良品がある場合でも、
良品のセルブロック８だけでＩＧＢＴ（電圧駆動型パワ
ー素子）チップ１を構成することができ（即ち、不良品
のセルブロック８を非導通状態に固定することがで
き）、ＩＧＢＴチップ１が正常に動作するようになる。
これにより、ＩＧＢＴのチップサイズを大形化した場合
でも、良品率が低下することを極力防止できる。In the case of the above embodiment, only the gate pad 9 of the non-defective cell block 8 of the chip 1 can be connected to the external gate terminal 17. For this reason,
Even if there is a defective product in a plurality of cell blocks 8,
The IGBT (voltage-driven power element) chip 1 can be composed of only the non-defective cell block 8 (that is, the defective cell block 8 can be fixed in a non-conductive state), and the IGBT chip 1 can be normally operated. It works.
As a result, even when the chip size of the IGBT is increased, it is possible to prevent the non-defective product rate from decreasing as much as possible.

【００４３】しかも、上記実施例の場合、多層配線構成
とする必要がないため、半導体ウエハプロセスの工程数
は、通常のＩＧＢＴの構成と同じで済む。というのは、
ゲートパッド９をセルブロック８毎に設けることは、フ
ォトマスクのパターン設計の変更で実現することができ
るためである。従って、ＩＧＢＴのチップサイズを大形
化した場合でも、良品率が低下することを防止でき（即
ち、歩留りを高くすることができ）、しかも、特開平８
−１９１１４５号公報に提案された構成とは異なり、半
導体ウエハプロセスが複雑になることを防止できる。Further, in the case of the above embodiment, since it is not necessary to adopt a multi-layer wiring structure, the number of steps of the semiconductor wafer process can be the same as that of a normal IGBT. I mean,
The reason that the gate pad 9 is provided for each cell block 8 is that it can be realized by changing the pattern design of the photomask. Therefore, even when the chip size of the IGBT is increased, it is possible to prevent the yield rate from lowering (that is, to increase the yield).
Unlike the configuration proposed in JP-A-191145, the semiconductor wafer process can be prevented from becoming complicated.

【００４４】これに対して、上記公報の構成では、半導
体ウエハプロセスの途中で、複数個のセルブロックにつ
いて良否の判定を行い、その後、良品のセルブロックだ
けを選択してゲートボンディングパッドに接続する多層
配線構造を形成する半導体ウエハプロセスを実行しなけ
ればならないので、工程が非常に複雑になるという欠点
がある。また、半導体ウエハプロセスの途中で、電気特
性を計測してセルブロックの良否の判定を行うことは、
実際にはかなり困難である。On the other hand, in the configuration of the above-mentioned publication, pass / fail judgment is made for a plurality of cell blocks in the course of the semiconductor wafer process, and thereafter, only good cell blocks are selected and connected to the gate bonding pads. Since a semiconductor wafer process for forming a multilayer wiring structure must be performed, there is a disadvantage that the process becomes very complicated. Also, in the course of the semiconductor wafer process, measuring the electrical characteristics and determining the quality of the cell block is
In practice it is quite difficult.

【００４５】また、上記実施例においては、チップ１の
複数のセルブロック８の中の１つのセルブロック８に、
主エミッタ電極１０とカレントミラーを構成するもので
あってユニットセルの個数が異なる２個の従エミッタ電
極１１、１２を設けるように構成したので、この従エミ
ッタ電極１１または１２が電流センサ（電流検出部）と
なる。このため、チップ１の内部に電流センサを設けた
構成となるから、チップ１（パワー素子）に流れる電流
の大きさを検出することができる。In the above embodiment, one cell block 8 of the plurality of cell blocks 8 of the chip 1 includes:
Since the main emitter electrode 10 and the current mirror are configured to be provided with two sub emitter electrodes 11 and 12 having different numbers of unit cells, the sub emitter electrodes 11 and 12 are provided with a current sensor (current detection). Part). For this reason, since the current sensor is provided inside the chip 1, the magnitude of the current flowing through the chip 1 (power element) can be detected.

【００４６】特に、上記実施例の場合、詳しくは前述し
たようにして、ｍ／Ｍ＝ｎ／Ｎがほぼ成立するように、
従エミッタ電極１１、１２のユニットセルの個数ｍ、ｎ
を設定し、不良品のセルブロック８が存在した場合、従
エミッタパッド１４（従エミッタ電極１１）を選択して
これを電流センサとし、一方、不良品のセルブロック８
が存在しなかった場合、従エミッタパッド１５（従エミ
ッタ電極１２）を選択してこれを電流センサとした。こ
の構成によれば、不良セルブロック８の有無にかかわら
ず、主エミッタ１３に流れる電流と、従エミッタパッド
１４（または１５）に流れる電流の比、即ち、ミラー比
（本実施例の場合、ｍ／Ｍ＝ｎ／Ｎ）がほぼ等しくな
る。In particular, in the case of the above embodiment, as described in detail above, m / M = n / N is substantially satisfied.
Number m, n of unit cells of slave emitter electrodes 11, 12
Is set, and if there is a defective cell block 8, the slave emitter pad 14 (slave emitter electrode 11) is selected and used as a current sensor.
Was not present, the slave emitter pad 15 (slave emitter electrode 12) was selected and used as a current sensor. According to this configuration, regardless of the presence or absence of the defective cell block 8, the ratio of the current flowing through the main emitter 13 to the current flowing through the slave emitter pad 14 (or 15), that is, the mirror ratio (in this embodiment, m / M = n / N) are almost equal.

【００４７】よって、上記電流センサの出力を受けるチ
ップ１外部の電流検出回路を、不良セルブロック８の有
無によって調整する必要がなくなり、電流センサ内蔵の
ＩＧＢＴチップ１（電圧駆動型パワー素子）を歩留まり
良く製造でき、且つ、上記電流センサによって、主エミ
ッタ１２に流れる電流を精度良く検出（モニタ）するこ
とができる。Therefore, it is not necessary to adjust the current detection circuit outside the chip 1 receiving the output of the current sensor depending on the presence or absence of the defective cell block 8, and the yield of the IGBT chip 1 (voltage-driven power element) with a built-in current sensor is reduced. It can be manufactured well, and the current flowing through the main emitter 12 can be accurately detected (monitored) by the current sensor.

【００４８】図６及び図７は、本発明の第２の実施例を
示すものである。尚、第１の実施例と同一構成には、同
一符号を付している。上記第２の実施例では、図６に示
すように、ＩＧＢＴチップ１の複数のセルブロック８に
設けられた主エミッタ電極１９を、セルブロック８毎に
分離するように構成した。FIGS. 6 and 7 show a second embodiment of the present invention. The same components as those in the first embodiment are denoted by the same reference numerals. In the second embodiment, as shown in FIG. 6, the main emitter electrodes 19 provided in the plurality of cell blocks 8 of the IGBT chip 1 are configured to be separated for each cell block 8.

【００４９】そして、チップ１の特性検査後において、
全ての良品のセルブロック８の主エミッタ電極１９を、
チップ１の外部に設けられた主エミッタ端子２０（図７
参照）に例えばワイヤボンディングにより接続する。
尚、上記主エミッタ端子２０は、配線基板に設けられた
エミッタ端子用の電極や、リードフレームに設けられた
エミッタ端子用のリード部で構成されている。After the characteristic inspection of the chip 1,
The main emitter electrodes 19 of all non-defective cell blocks 8 are
The main emitter terminal 20 provided outside the chip 1 (see FIG. 7)
) By wire bonding, for example.
The main emitter terminal 20 includes an electrode for an emitter terminal provided on a wiring board and a lead portion for an emitter terminal provided on a lead frame.

【００５０】これにより、良品のセルブロック８の主エ
ミッタ電極１９とエミッタ端子２０との間が、ボンディ
ングワイヤによって接続される構成となり、全ての良品
のセルブロック８の主エミッタ電極１９が並列接続され
る。この構成の場合、良品のセルブロック８の主エミッ
タ電極１９がそれぞれ主エミッタを構成している。As a result, the main emitter electrode 19 and the emitter terminal 20 of the non-defective cell block 8 are connected by the bonding wire, and the main emitter electrodes 19 of all the non-defective cell blocks 8 are connected in parallel. You. In the case of this configuration, the main emitter electrodes 19 of the non-defective cell blocks 8 each constitute a main emitter.

【００５１】また、上記構成の場合、チップ１内の不良
品のセルブロック８の主エミッタ電極１９については、
その不良品のセルブロック８のゲートパッド９（ゲート
電極７）に例えばワイヤボンディングにより接続するよ
うに構成されている。これにより、不良品のセルブロッ
ク８の主エミッタ電極１９も分離できる。そして、この
構成のＩＧＢＴチップ１の各セルブロック８等の電気的
接続形態を、図７の電気回路図に示す。この図７におい
ては、左端から右へ２番目のセルブロック８が不良品で
あるとし、他のセルブロック８は良品であるとしてい
る。In the case of the above configuration, the main emitter electrode 19 of the defective cell block 8 in the chip 1 is
The defective pad is connected to the gate pad 9 (gate electrode 7) of the defective cell block 8 by, for example, wire bonding. Thereby, the main emitter electrode 19 of the defective cell block 8 can also be separated. FIG. 7 is an electric circuit diagram showing an electrical connection form of each cell block 8 and the like of the IGBT chip 1 having this configuration. In FIG. 7, it is assumed that the second cell block 8 from the left end to the right is defective and the other cell blocks 8 are non-defective.

【００５２】尚、上述した以外の第２の実施例の構成
は、第１の実施例の構成と同じ構成となっている。従っ
て、第２の実施例においても、第１の実施例とほぼ同じ
作用効果を得ることができる。The configuration of the second embodiment other than the above is the same as the configuration of the first embodiment. Therefore, in the second embodiment, substantially the same operation and effect as in the first embodiment can be obtained.

【００５３】特に、第２の実施例の場合、主エミッタ電
極１９をセルブロック８毎に分離して形成したので、各
セルブロック８毎にコレクタ−エミッタ間の耐圧検査も
実行することができると共に、コレクタ−エミッタ間の
耐圧不良のセルブロック８を分離することができる。従
って、良品のセルブロック８だけでＩＧＢＴチップ１を
構成することができ、チップ１のコレクタ−エミッタ間
の耐圧特性も良好なものとなり、歩留まりを向上させる
ことができる。In particular, in the case of the second embodiment, the main emitter electrode 19 is formed separately for each cell block 8, so that a withstand voltage test between the collector and the emitter can be performed for each cell block 8 and also. In addition, it is possible to separate the cell block 8 having a withstand voltage failure between the collector and the emitter. Therefore, the IGBT chip 1 can be constituted only by the non-defective cell blocks 8, and the withstand voltage characteristics between the collector and the emitter of the chip 1 are also good, and the yield can be improved.

【００５４】図８及び図９は、本発明の第３の実施例を
示すものである。尚、第１の実施例と同一構成には、同
一符号を付している。上記第３の実施例では、図８に示
すように、２個の従エミッタ電極１１、１２を設けたセ
ルブロック８ａと異なるセルブロック８ｂ（例えば図８
中の上端から下方へ２番目のセルブロック）に、不良品
のセルブロックがあったときに使用する従エミッタ電極
１１とユニットセルの個数が同じ従エミッタ電極２１
（図９参照）を設けた。FIGS. 8 and 9 show a third embodiment of the present invention. The same components as those in the first embodiment are denoted by the same reference numerals. In the third embodiment, as shown in FIG. 8, a cell block 8b different from a cell block 8a provided with two slave emitter electrodes 11 and 12 (for example, FIG.
In the second cell block downward from the upper end in the middle), the slave emitter electrode 21 having the same number of unit cells as the slave emitter electrode 11 used when there is a defective cell block.
(See FIG. 9).

【００５５】そして、Ｐ基板２の上面には、２個の従エ
ミッタパッド１４及び１５の図８中の下方に、従エミッ
タパッド２２が形成されている。この従エミッタパッド
２２は、上記セルブロック８ｂに設けられた従エミッタ
電極２１に接続する配線層２２ａに連続するように接続
されている。また、このような構成のＩＧＢＴチップ１
の各セルブロック８等の電気的接続形態を、図９の電気
回路図に示す。On the upper surface of the P substrate 2, a slave emitter pad 22 is formed below the two slave emitter pads 14 and 15 in FIG. The slave emitter pad 22 is connected to a wiring layer 22a connected to the slave emitter electrode 21 provided in the cell block 8b. Further, the IGBT chip 1 having such a configuration
9 is shown in an electric circuit diagram of FIG.

【００５６】尚、上述した以外の第３の実施例の構成
は、第１の実施例の構成と同じ構成となっている。従っ
て、第３の実施例においても、第１の実施例とほぼ同じ
作用効果を得ることができる。特に、第３の実施例によ
れば、２個の従エミッタ電極１１、１２を設けたセルブ
ロック８ａが不良品であった場合でも、その不良品のセ
ルブロック８ａを分離することが可能となる。The configuration of the third embodiment other than that described above is the same as the configuration of the first embodiment. Therefore, in the third embodiment, substantially the same operation and effect as in the first embodiment can be obtained. In particular, according to the third embodiment, even if the cell block 8a provided with the two slave emitter electrodes 11, 12 is defective, the defective cell block 8a can be separated. .

【００５７】図１０及び図１１は、本発明の第４の実施
例を示すものである。尚、第２の実施例及び第３の実施
例と同一構成には、同一符号を付している。上記第４の
実施例では、図１０に示すように、ＩＧＢＴチップ１の
複数のセルブロック８に設けられた主エミッタ電極１９
を、セルブロック８毎に分離するように構成した。FIGS. 10 and 11 show a fourth embodiment of the present invention. The same components as those in the second and third embodiments are denoted by the same reference numerals. In the fourth embodiment, as shown in FIG. 10, the main emitter electrodes 19 provided on the plurality of cell blocks 8 of the IGBT chip 1 are formed.
Is separated for each cell block 8.

【００５８】そして、チップ１の特性検査後において、
全ての良品のセルブロック８の主エミッタ電極１９を、
チップ１の外部に設けられた主エミッタ端子２０（図１
１参照）に例えばワイヤボンディングにより接続する。
尚、上記主エミッタ端子２０は、配線基板に設けられた
エミッタ端子用の電極や、リードフレームに設けられた
エミッタ端子用のリード部で構成されている。これによ
り、良品のセルブロック８の主エミッタ電極１９とエミ
ッタ端子２０との間が、ボンディングワイヤによって接
続される構成となり、全ての良品のセルブロック８の主
エミッタ電極１９が並列接続される。After the characteristic inspection of the chip 1,
The main emitter electrodes 19 of all non-defective cell blocks 8 are
A main emitter terminal 20 provided outside the chip 1 (see FIG. 1)
1) by wire bonding, for example.
The main emitter terminal 20 includes an electrode for an emitter terminal provided on a wiring board and a lead portion for an emitter terminal provided on a lead frame. Thus, the main emitter electrode 19 and the emitter terminal 20 of the non-defective cell block 8 are connected by the bonding wire, and the main emitter electrodes 19 of all the non-defective cell blocks 8 are connected in parallel.

【００５９】また、上記構成の場合、チップ１内の不良
品のセルブロック８の主エミッタ電極１９については、
その不良品のセルブロック８のゲートパッド９（ゲート
電極７）を、その主エミッタ電極１９に例えばワイヤボ
ンディングにより接続するように構成されている。これ
により、不良品のセルブロック８の主エミッタ電極１９
も分離できる構成となっている。そして、この構成のＩ
ＧＢＴチップ１の各セルブロック８等の電気的接続形態
を、図１１の電気回路図に示す。In the above configuration, the main emitter electrode 19 of the defective cell block 8 in the chip 1 is
The gate pad 9 (gate electrode 7) of the defective cell block 8 is connected to the main emitter electrode 19 by, for example, wire bonding. Thereby, the main emitter electrode 19 of the defective cell block 8 is formed.
Is also separable. And I of this configuration
FIG. 11 is an electric circuit diagram showing an electrical connection form of each cell block 8 and the like of the GBT chip 1.

【００６０】尚、上述した以外の第４の実施例の構成
は、第２の実施例及び第３の実施例の構成と同じ構成と
なっている。従って、第４の実施例においても、第２の
実施例及び第３の実施例とほぼ同じ作用効果を得ること
ができる。The configuration of the fourth embodiment other than that described above is the same as the configurations of the second and third embodiments. Therefore, in the fourth embodiment, substantially the same operation and effect as those of the second and third embodiments can be obtained.

【００６１】また、上記各実施例では、不良品のセルブ
ロック８のゲートパッド９をチップ１の主エミッタ１
３、１９に接続するように構成したが、これに代えて、
不良品のセルブロック８のゲートパッド９をチップ１の
外部のグランド端子（図示しない）に接続するように構
成しても良い。In each of the above embodiments, the gate pad 9 of the defective cell block 8 is connected to the main emitter 1 of the chip 1.
It was configured to connect to 3, 19, but instead of this,
The gate pad 9 of the defective cell block 8 may be connected to a ground terminal (not shown) outside the chip 1.

【００６２】更に、上記各実施例では、良品のセルブロ
ック８の各ゲートパッド９をゲートとしたが、これに代
えて、Ｐ基板２上にゲートを設け、このゲートに良品の
セルブロック８の各ゲートパッド９を例えばワイヤボン
ディングにより接続するように構成しても良い。更にま
た、上記ゲートと、良品のセルブロック８の各ゲートパ
ッド９との間の接続を、特性検査後に実施するプロセス
工程により配線層を形成することにより実現するように
構成しても良い。Further, in each of the above embodiments, each gate pad 9 of the non-defective cell block 8 is used as a gate. Instead, a gate is provided on the P substrate 2 and this gate is replaced with the non-defective cell block 8. Each gate pad 9 may be configured to be connected by, for example, wire bonding. Furthermore, the connection between the gate and each gate pad 9 of the non-defective cell block 8 may be realized by forming a wiring layer by a process performed after the characteristic inspection.

【００６３】また、上記第２の実施例及び第４の実施例
の場合、良品のセルブロック８の各主エミッタ電極１９
を主エミッタとしたが、これに代えて、Ｐ基板２上に主
エミッタを設け、この主エミッタに良品のセルブロック
８の各主エミッタ電極１９を例えばワイヤボンディング
により接続するように構成しても良い。更に、上記主エ
ミッタと、良品のセルブロック８の各主エミッタ電極１
９との間の接続を、特性検査後に実施するプロセス工程
により配線層を形成することにより実現するように構成
しても良い。In the second and fourth embodiments, each main emitter electrode 19 of the non-defective cell block 8 is used.
However, instead of this, a main emitter is provided on the P substrate 2 and each main emitter electrode 19 of the non-defective cell block 8 is connected to the main emitter by, for example, wire bonding. good. Further, the main emitters and the main emitter electrodes 1 of the non-defective cell block 8 are formed.
9 may be configured to be realized by forming a wiring layer by a process step performed after the characteristic inspection.

【００６４】更にまた、上記各実施例においては、１個
のセルブロック８ａに２個の従エミッタ電極１１、１２
を設けるように構成したが、これに限られるものではな
く、３個以上の従エミッタ電極を設けるように構成して
も良い。そして、この構成の場合、３個以上の従エミッ
タ電極を設けたセルブロックと異なる２個以上のセルブ
ロックに、不良品のセルブロックがあったときに使用す
る２個以上の従エミッタ電極とユニットセルの個数がそ
れぞれ同じ個数の従エミッタ電極を設けるように構成し
ても良い。Further, in each of the above embodiments, two sub-emitter electrodes 11, 12 are provided in one cell block 8a.
However, the present invention is not limited to this, and three or more slave emitter electrodes may be provided. In the case of this configuration, two or more sub-emitters and a unit used when there is a defective cell block in two or more cell blocks different from the cell block provided with three or more sub-emitter electrodes. The configuration may be such that the same number of slave emitter electrodes are provided for each cell.

【００６５】尚、上記各実施例においては、本発明をプ
レーナ型のＩＧＢＴに適用したが、これに限られるもの
ではなく、トレンチゲート型のＩＧＢＴやコンケーブ型
のＩＧＢＴ等に適用しても良い。また、上記各実施例に
おいては、本発明をＩＧＢＴに適用したが、他の電圧駆
動型パワー素子（絶縁ゲート型パワー素子）である例え
ばＭＯＳＦＥＴ等に適用しても良い。In each of the above embodiments, the present invention is applied to a planar type IGBT. However, the present invention is not limited to this, and may be applied to a trench gate type IGBT, a concave type IGBT, or the like. In each of the above embodiments, the present invention is applied to an IGBT, but may be applied to another voltage-driven power element (insulated gate power element) such as a MOSFET.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例を示すＩＧＢＴチップの
上面図FIG. 1 is a top view of an IGBT chip showing a first embodiment of the present invention.

【図２】ＩＧＢＴチップの中の１つのセルブロックを示
す上面図FIG. 2 is a top view showing one cell block in the IGBT chip;

【図３】セルブロックの部分縦断模式図FIG. 3 is a schematic partial cross-sectional view of a cell block.

【図４】セルブロックの部分上面図FIG. 4 is a partial top view of a cell block.

【図５】ＩＧＢＴチップの電気回路図FIG. 5 is an electric circuit diagram of an IGBT chip.

【図６】本発明の第２の実施例を示す図１相当図FIG. 6 is a view corresponding to FIG. 1, showing a second embodiment of the present invention;

【図７】図５相当図FIG. 7 is a diagram corresponding to FIG. 5;

【図８】本発明の第３の実施例を示す図１相当図FIG. 8 is a view corresponding to FIG. 1, showing a third embodiment of the present invention.

【図９】図５相当図FIG. 9 is a diagram corresponding to FIG. 5;

【図１０】本発明の第４の実施例を示す図１相当図FIG. 10 is a view corresponding to FIG. 1, showing a fourth embodiment of the present invention;

【図１１】図５相当図FIG. 11 is a diagram corresponding to FIG. 5;

【符号の説明】[Explanation of symbols]

１はチップ、２はＰ基板（半導体基板）、３はＮ−ドリ
フト領域、６は絶縁膜、７はゲート電極、８はセルブロ
ック、９はゲートパッド、１０は主エミッタ電極、１１
は従エミッタ電極、１２は従エミッタ電極、１３は主エ
ミッタ、１４は従エミッタパッド（従エミッタ）、１５
は従エミッタパッド（従エミッタ）、１６はコレクタ、
１７はゲート端子、１８は従エミッタ端子、１９は主エ
ミッタ電極 （主エミッタ）、２０は主エミッタ端子、
２１は従エミッタ電極、２２は従エミッタパッドを示
す。1 is a chip, 2 is a P substrate (semiconductor substrate), 3 is an N- drift region, 6 is an insulating film, 7 is a gate electrode, 8 is a cell block, 9 is a gate pad, 10 is a main emitter electrode, 11
Is a slave emitter electrode, 12 is a slave emitter electrode, 13 is a main emitter, 14 is a slave emitter pad (slave emitter), 15
Is a slave emitter pad (slave emitter), 16 is a collector,
17 is a gate terminal, 18 is a slave emitter terminal, 19 is a main emitter electrode (main emitter), 20 is a main emitter terminal,
21 is a slave emitter electrode and 22 is a slave emitter pad.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板の表面に設けられた複数のセ
ルブロックと、 これら複数のセルブロック毎にそれぞれ設けられた複数
のゲートパッドと、 前記複数のセルブロック毎にそれぞれ設けられた複数の
主エミッタ電極と、 前記複数のセルブロックの中の１つのセルブロックに設
けられ、前記主エミッタ電極とカレントミラーを構成す
るものであってユニットセルの個数が異なる複数の従エ
ミッタ電極とを備えて成る電圧駆動型パワー素子。A plurality of cell blocks provided on a surface of a semiconductor substrate; a plurality of gate pads provided for each of the plurality of cell blocks; and a plurality of main blocks provided for each of the plurality of cell blocks. An emitter electrode; and a plurality of sub-emitter electrodes provided in one of the plurality of cell blocks and constituting a current mirror with the main emitter electrode and having a different number of unit cells. Voltage driven power element. 【請求項２】 前記複数の主エミッタ電極を並列接続し
て形成された主エミッタと、 前記複数のセルブロックのうちの良品のセルブロックに
設けられたゲートパッドを並列接続して形成されたゲー
トとを備え、 前記複数の従エミッタ電極の中から不良品のセルブロッ
クの個数に対応するように選択された１つの従エミッタ
電極を従エミッタとし、 不良品のセルブロックに設けられたゲートパッドを前記
主エミッタに接続したことを特徴とする請求項１記載の
電圧駆動型パワー素子。2. A gate formed by connecting in parallel a main emitter formed by connecting the plurality of main emitter electrodes in parallel and a gate pad provided on a non-defective cell block of the plurality of cell blocks. Wherein one of the plurality of sub-emitter electrodes is selected as a sub-emitter from the plurality of sub-emitter electrodes so as to correspond to the number of defective cell blocks, and a gate pad provided in the defective cell block is provided. 2. The voltage-driven power device according to claim 1, wherein the voltage-driven power device is connected to the main emitter. 【請求項３】 前記複数の従エミッタ電極を設けたセル
ブロックと異なるセルブロックに、不良品のセルブロッ
クがあったときに使用する従エミッタ電極とユニットセ
ルの個数が同じ従エミッタ電極を設けたことを特徴とす
る請求項１または２記載の電圧駆動型パワー素子。3. A cell block different from the cell block provided with the plurality of sub-emitter electrodes is provided with a sub-emitter electrode having the same number of unit cells as the sub-emitter electrode used when there is a defective cell block. The voltage-driven power device according to claim 1 or 2, wherein: 【請求項４】 前記複数のセルブロックのうちの良品の
セルブロックに設けられた主エミッタ電極を並列接続し
て形成された主エミッタと、 前記複数のセルブロックのうちの良品のセルブロックに
設けられたゲートパッドを並列接続して形成されたゲー
トとを備え、 不良品のセルブロックに設けられたゲートパッドを、そ
のセルブロックに設けられた主エミッタ電極に接続した
ことを特徴とする請求項１記載の電圧駆動型パワー素
子。4. A main emitter formed by connecting in parallel a main emitter electrode provided on a non-defective cell block of the plurality of cell blocks, and a main emitter formed on a non-defective cell block of the plurality of cell blocks. And a gate formed by connecting the plurality of gate pads in parallel, wherein the gate pad provided in the defective cell block is connected to the main emitter electrode provided in the cell block. 2. The voltage-driven power element according to 1.