JP4151176B2 - Insulated gate type power IC manufacturing method, insulated gate type power IC manufacturing apparatus, and insulated gate type power IC module - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体基板の表面に電流制御用のゲート電極を備えた絶縁ゲート型パワーICの製造方法、絶縁ゲート型パワーICの製造装置及び絶縁ゲート型パワーICモジュールに関する。
【0002】
【従来の技術】
高耐圧、大電流用のパワーICである例えばIGBT(絶縁ゲート型バイポーラトランジスタ)において、チップサイズを大形化すると、チップの外周部に設ける耐圧構造(例えばガードリング構造)が占める面積の割合を小さくすることができる。また、部品点数を削減できることから、組立構造を簡略化できると共に、コストを低減できるという効果を得ることができる。
【0003】
一方、IGBTを製造する半導体ウエハプロセスにおいては、例えばパーティクル等に起因して欠陥が発生することにより、ゲート・エミッタ間が短絡するという不良が発生することがある。そして、このような不良は、チップサイズが大きくなるほど、発生し易くなり、良品率(歩留まり)が低下するという問題点があった。
【0004】
このような問題点を解消する技術として、特開平8−191145号公報に記載されたIGBTの製造方法がある。この方法では、IGBTを複数のセルブロック(ゲートブロック)に分け、各ゲートブロックから各ブロック共通のゲートボンディングパッドへの配線取出しを二層配線構造とすることを提案している。上記方法の場合、半導体ウエハプロセスの途中、すなわち、各ブロック個別に設定された一層目ゲート配線の形成後、複数個のセルブロックについて、それぞれゲート・エミッタ間が短絡しているか否か、即ち、良否の判定を行い、その後、層間絶縁膜を形成し、良否の判定結果に従い、層間絶縁膜に設けた各ブロック毎のヴィアホールをディスペンサ等によりポリイミド液を滴下し、良品のセルブロックの一層目ゲート配線だけを二層目ゲート配線に接続し、不良品のセルブロックの一層目ゲート配線を二層目ゲート配線から切り離してソース電極に短絡するような2層配線を形成するように構成している。
【0005】
この方法によれば、複数のセルブロックの中に不良ブロックがある場合でも、良品のセルブロックだけでIGBTを構成することができ、IGBTが正常に動作するようになることから、良品率が低下することを防止できる。
【0006】
【発明が解決しようとする課題】
しかしながら、上記公報の方法では、半導体ウエハプロセスの途中で、複数個のセルブロックについて良否の判定を行い、その後、良品のセルブロックだけを選択してゲートボンディングパッドに接続する多層配線構造を形成する半導体ウエハプロセスを実行しなければならないので、工程が非常に複雑になるという欠点があった。また、半導体ウエハプロセスの途中で、電気特性を計測してセルブロックの良否の判定を行うことは、実際にはかなり困難である(上記公報にも、その具体的方法は全く開示されていない)と共に、製造設備が汚染するため、上記公報の方法を実際に使用することは、ほとんど不可能であると考えられる。
【0007】
これに対して、本出願人は、上記公報の方法の欠点を解消する構成を発明し、先に出願(特願平11−288250号)している。この出願の構成では、複数のセルブロック毎に互いに独立するゲート電極をそれぞれ設け、これらゲート電極にそれぞれ接続される複数のゲートパッドを設ける構成とした。この構成によれば、複数のゲートパッドを利用することにより、周知の検査装置を使用して、複数のセルブロックの良否の判定を容易に行うことができる。そして、この構成の場合、良品のセルブロックのゲートパッドだけを、外部のゲート端子に例えばワイヤボンディングにより接続している。このため、複数のセルブロックの中に不良品がある場合でも、良品のセルブロックだけで半導体装置(絶縁ゲート型パワーIC)を構成することができ、半導体装置が正常に動作するようになることから、良品率(歩留まり)が低下することを防止できる。
【0008】
そして、上記構成の場合、半導体ウエハプロセスのプロセス数は従来構成と同じで済む。従って、半導体装置のチップサイズを大形化した場合でも、良品率が低下することを防止でき、しかも、半導体ウエハプロセスが複雑になることを防止できる。
【0009】
さて、上記出願の構成では、複数のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッドを外部のゲート端子にワイヤボンディングにより接続すると共に、不良品のセルブロックのゲート電極に接続されたゲートパッドを外部のグランド端子にワイヤボンディングにより接続している。この構成の場合、複数のゲートパッドのうちの、どのゲートパッドを外部のゲート端子またはグランド端子に接続するかを判別して決定する作業が面倒であり、接続誤りが起こるおそれがある。従って、上記出願の構成の場合、このような点が改善すべき課題であった。
【0010】
そこで、本発明の目的は、チップサイズを大形化した場合でも、良品率が低下することを防止できると共に、半導体ウエハプロセスが複雑になることを防止でき、しかも、ゲートパッドをゲート端子またはグランド端子に接続する作業を容易に行うことができ、接続誤りを防止できる絶縁ゲート型パワーICの製造方法、絶縁ゲート型パワーICの製造装置及び絶縁ゲート型パワーICモジュールを提供することにある。
【0011】
【課題を解決するための手段】
請求項1の発明によれば、半導体基板の表面に複数のセルブロックを設け、これらセルブロックに互いに独立するゲート電極をそれぞれ設け、そして、半導体基板に各ゲート電極にそれぞれ接続された複数のゲートパッドを設けるように構成したので、チップサイズを大形化した場合でも、良品率が低下することを防止できると共に、半導体ウエハプロセスが複雑になることを防止できる。そして、請求項1の発明の場合、複数のセルブロックのうちの不良品のセルブロックの配置位置が同じものが集まるように絶縁ゲート型パワーICのチップを仕分けするように構成したので、例えばワイヤボンディング装置のボンディングプログラムの作製が容易になり、ゲートパッドをゲート端子またはグランド端子に接続する作業を容易に行うことができる。
【0012】
請求項2の発明によれば、仕分け工程において、チップを複数のトレイに選別して収納することが可能なチップ移載機を使用するように構成したので、チップを仕分けするための構成を容易に実現することができる。
【0013】
請求項3の発明においては、ウエハアクセプタンステスト(WAT)を実行するときに、チップを仕分けするためのチップ情報を獲得し、この獲得したチップ情報をチップ移載機へ与えるように構成した。この構成によれば、チップ移載機は上記獲得したチップ情報に基づいてチップを容易且つ確実に仕分けすることが可能となる。
【0014】
請求項4の発明では、チップ移載機は、チップの特性を測定する機能を有することにより、チップを仕分けするためのチップ情報を自身で獲得することが可能なように構成されている。この構成によれば、チップの仕分けをより一層正確に実行することができるから、ゲートパッドをゲート端子またはグランド端子に接続する作業をより一層正確に行うことができる。
【0015】
請求項5の発明においては、仕分け工程において、不良品のセルブロックの配置位置の情報の他に、チップのしきい値電圧Vth、コレクタエミッタ間電圧Vce(sat)またはスイッチング特性のうちの少なくとも1つの情報に基づいてチップを仕分けするように構成した。この構成の場合、複数のチップを使用して絶縁ゲート型パワーICモジュールを作製する場合に、特性ばらつきが少ない高品質な絶縁ゲート型パワーICモジュールを作製することが可能となる。
【0016】
請求項6、7、8の発明によれば、請求項5の発明の作用効果に加えて、請求項2、3、4の発明と同じ作用効果を得ることができる。また、請求項9、10の発明によれば、請求項1、2の発明と同じ作用効果を得ることができる。
【0017】
請求項11の発明によれば、絶縁ゲート型パワーICモジュールを作製するときに、請求項1の発明と同じ作用効果、即ち、例えばワイヤボンディング装置のボンディングプログラムの作製が容易になり、ゲートパッドをゲート端子またはグランド端子に接続する作業を容易に行うことができる。
【0018】
【発明の実施の形態】
以下、本発明をIGBT(絶縁ゲート型バイポーラトランジスタ)に適用した第1の実施例について、図1ないし図8を参照しながら説明する。まず、図5は本実施例のIGBTのチップ1の縦断面構造を概略的に示す縦断面模式図である。この図5に示すように、本実施例のIGBTはトレンチゲート型IGBTである。このIGBTのチップ1は、半導体基板である例えばp+基板(p+シリコン基板)2を備えており、このp+基板2の上に、n+バッファ層3とn−ドリフト層4が順にエピタキシャル成長法を用いて形成されている。
【0019】
そして、n−ドリフト層4の上面には、pベース層5が形成されている。このpベース層5には、多数のトレンチ6が上記pベース層5を貫通してn−ドリフト層4に達するように形成されている。トレンチ6の内部には、ゲート絶縁膜7を介してゲート電極8が形成されている。ゲート絶縁膜7は例えば酸化シリコン膜或いはONO膜で形成されており、ゲート電極8は例えば多結晶シリコンで形成されている。
【0020】
更に、pベース層5の表面におけるトレンチ6の上部に接する部分には、高濃度のn+エミッタ層9が選択的に形成されている。そして、pベース層5の上面には、エミッタ電極10がpベース層5とn+エミッタ層9に接するように形成されている。また、p+基板2の裏面(下面)には、コレクタ電極11が形成されている。
【0021】
ここで、上記した構成のIGBTのチップ1、即ち、半導体基板2の表面は、複数個(即ち、2個以上)のIGBT領域であるセルブロック12(12a、12b、12c、………)に分割されるように構成されている(図4も参照)。即ち、IGBT1のチップの表面には、複数個のセルブロック12(12a、12b、12c、………)が設けられている。尚、セルブロック12の個数については、IGBT1のチップのサイズによって好ましい数値が変化するが、本実施例の場合、図1に示すように、例えば6個設けるように構成したが、これに限られるものではなく、10〜20個程度設けることも好ましい。
【0022】
そして、各セルブロック12(12a、12b、12c、………)に設けられているゲート電極8は、セルブロック毎に互いに独立する(即ち、電気的に分離される)ように構成されている。ここで、隣接する2つのセルブロック12、12の境界部分の縦断面模式図を、図6に示す。この図6に示すように、2つのセルブロック12、12の境界部分には、分離用の酸化膜(Si02膜)31が形成されており、この酸化膜31の上に、電気的に分離されたゲート電極8a、8bが形成されている。ゲート電極8a、8b、8の上には、層間絶縁膜(Si02膜)32が形成されている。そして、左側のゲート電極8aは左側のセルブロック12内の全てのゲート電極8に接続され、右側のゲート電極8bは右側のセルブロック12内の全てのゲート電極8に接続されている。
【0023】
尚、1個のセルブロック12に設けられているMOSFETセルの個数(即ち、ゲート電極8またはトレンチ6)の個数は、セルピッチ及びセルエリアのサイズ(セルブロックのサイズ)により変化するが、数百〜数千個程度である。これは、通常、セルピッチが数μm程度であり、セルエリアのサイズが数mm角程度であるためである。そして、1個のセルブロック12内のゲート電極8は、図5に示すように、配線層13により全て互いに接続されている。また、1個のセルブロック12内のエミッタ電極10も、図5に示すように、配線層14により全て互いに接続されている。
【0024】
さて、図4は、上記IGBTのチップ1の平面構造を概略的に示す平面模式図である。この図4に示すように、IGBTのチップ1はほぼ矩形平板状に構成されており、その表面における複数個のセルブロック12(12a、12b、12c、………)に対応する部位には、セルブロック12とほぼ同じ形状の複数個のエミッタパッド15(15a、15b、15c、………)が設けられている。また、IGBT1のチップの表面における一辺部(図1中、上辺部)には、ほぼ正方形状の複数個のゲートパッド16(16a、16b、16c、………)が一列に並ぶように設けられている。
【0025】
上記各エミッタパッド15(15a、15b、15c、………)は、図5において2点鎖線で示すように、各セルブロック12内の多数のエミッタ電極10に接続するように形成されており、前記配線層14としての機能も有するものである。そして、各エミッタパッド15は、チップ1の外部と電気的な導通をとるためのものであり、本実施例の場合、チップ1の外部に設けられたエミッタ端子33(図8参照)にワイヤボンディングにより接続されている。尚、IGBTのチップ1を例えば配線基板に取り付ける場合は、上記エミッタ端子33は基板に設けられたエミッタ端子用の電極で構成され、IGBTのチップ1を例えばリードフレームに取り付ける場合は、上記エミッタ端子33はリードフレームに設けられたエミッタ端子用のリード部で構成される。
【0026】
また、上記各ゲートパッド16(16a、16b、16c、………)は、前記配線層13を介して各セルブロック12内の多数のゲート電極8に接続されている。この場合、上記配線層13は、横向きに引き出され、エミッタパッド15の図4において上下方向の辺部(即ち、2個のエミッタパッド15の間の部位)に沿うように配置され、各ゲートパッド16に接続されている。
【0027】
各ゲートパッド16は、IBGTのチップ1の外部と電気的な導通をとるためのものであり、本実施例の場合、チップ1の外部に設けられたゲート端子17 (図7及び図8参照)に例えばワイヤボンディングにより接続されている。ここで、ゲート端子17に接続するゲートパッド16は、良品のセルブロック12のゲート電極8に接続されているゲートパッドである。これにより、良品のセルブロック12のゲート電極8(ゲートパッド16)とゲート端子17との間は、ボンディングワイヤ18によって接続される構成となる。これにより、外部からゲート制御用の信号がゲート端子17に与えられると、その信号は良品のセルブロック12のゲート電極8に与えられ、良品のセルブロック12内の素子が動作するようになる。
【0028】
これに対して、不良品のセルブロック12のゲート電極8に接続されているゲートパッド16(16b)は、図7及び図8に示すように、チップの外部のグランド端子19に例えばワイヤボンディングにより接続されている。これにより、不良品のゲートパッド16(16b)とグランド端子19との間は、ボンディングワイヤ18によって接続される構成となる。この結果、不良品のセルブロック12のゲート電極8(ゲートパッド16b)は、グランド電位(GND電位)に固定される構成となる。これにより、不良品のセルブロック12のゲート電極8には、ゲート制御用の信号が与えられることがないから、不良品のセルブロック12内の素子が動作することはない。
【0029】
尚、IGBTのチップ1を配線基板に取り付ける場合は、上記ゲート端子17及び上記グランド端子19は、配線基板に設けられた電極で構成される。また、IGBTのチップ1をリードフレームに取り付ける場合は、上記ゲート端子17及び上記グランド端子19は、リードフレームに設けられたリード部で構成される。
【0030】
次に、上記した構成のIGBTのチップ1を製造する工程、及び、上記IGBTのチップ1を複数個(例えば6個)使用してIGBTモジュール34(図8参照)を製造する工程について、図1、図2、図3を参照して説明する。
【0031】
まず、図2に示すように、ウエハ35に対して周知の半導体ウエハプロセスを実行することにより、デバイスを形成する工程を行う。この工程の実行により、ウエハ35の上に図4〜図6に示すような構成のIGBTチップ1が多数形成される。
【0032】
上記デバイス形成工程を行った後は、ウエハ35上の各チップ1を検査する工程を実行する。この場合、まず、周知のテストエレメントグループウエハアクセプタンステスト(TEGWAT)を実行する。続いて、周知のウエハアクセプタンステスト(WAT)を実行する。そして、このWATの実行時に、各チップ1について、複数個のセルブロック12の各良否の判定を行うように構成されている。上記各セルブロック12の良否の判定は、ゲート・エミッタ間の耐圧を測定する周知の検査装置を使用して行う。
【0033】
具体的には、IGBTチップ1にエミッタパッド15及びゲートパッド16が形成されているので、上記検査装置の検査用針を1番目のセルブロック12aのエミッタパッド15及びゲートパッド16に立てて(接続して)、ゲート電極8とエミッタ電極10との間の耐圧を測定する。このとき、例えば20V以上の耐圧があれば、そのセルブロック12aは良品であると判定し、そうでなければ (20V未満の耐圧であれば)、そのセルブロック12aは不良品であると判定するようになっている。続いて、2番目以降のセルブロック12bについても、同様にして、ゲート電極8とエミッタ電極10との間の耐圧を順に測定していくように構成されている。
【0034】
そして、全てのセルブロック12について、ゲート電極8とエミッタ電極10間の耐圧を測定して、良否の判定を完了したら、その良否の判定データを記憶し、次のチップ1について、同様にして、各セルブロック12の良否の判定を行い、その良否の判定データを記憶する。以下、ウエハ35上の全てのチップ1について、同様にして、各セルブロック12の良否の判定を行い、その良否の判定データを記憶する。この場合、記憶した各チップ1の判定データが、各チップ1を仕分けするためのチップ情報となる。即ち、チップ情報が獲得される。この獲得されたチップ情報は、後述するチップ移載機36(図3参照)へ与えられるように構成されている。
【0035】
上記WATを実行した後は、ウエハ35を切断するダイシング工程を実行する。この後、上記切断されたチップ1を仕分けする工程、即ち、チップ1の複数のセルブロック12のうちの不良品のセルブロック12の配置位置が同じものが集まるようにチップ1を仕分けする仕分け工程を実行する。この場合、チップ1には、6個のセルブロック12があるから、図1に示すように、左から1番目のセルブロック12が不良であるチップ1のグループと、左から2番目のセルブロック12が不良であるチップ1のグループと、………、左から6番目(右から1番目)のセルブロック12が不良であるチップ1のグループと、全てのセルブロック12が良品であるチップ1のグループとに仕分けされる。尚、不良のセルブロック12が1個存在する場合について説明したが、不良のセルブロック12が2個以上存在する場合についても、同様にして各グループに仕分けするように構成することも好ましい。
【0036】
そして、本実施例では、上記仕分け工程において、チップ1を複数のトレイ37(37a、37b、37c、………)に選別して収納することが可能なチップ移載機36を使用している。このチップ移載機36は、図3に示すように、チップ1を仕分けしてトレイ37に収納するハンドラ38と、このハンドラ38を駆動制御するハンドラコントローラ39とから構成されている。上記ハンドラコントローラ39は、前記WAT工程時に獲得されたウエハ情報を受けて、このウエハ情報に基づいて制御信号をハンドラ38に与えてこれを駆動するように構成されている。これにより、ウエハカットされたチップ1が、ピックアップされて、不良品のセルブロック12の配置位置が同じものが集まるように仕分けされてトレイ37に収納されるようになっている(図2及び図3参照)。
【0037】
上記仕分け工程を実行した後は、上記仕分けしたチップを使用してIGBTモジュール34を組み付ける工程を実行する。本実施例の場合、図8に示すように、IGBTモジュール34として、例えば6個のチップ1を使用した6in1タイプIGBTモジュール34を製造する。図8に示すIGBTモジュール34の場合、左から2番目のセルブロック12bが不良品であるチップ1を6個使用している。
【0038】
具体的には、上記6個のチップ1を配線基板上に載置して半田付け固定する。そして、これら6個のチップ1について、良品のセルブロック12のゲート電極8に接続されているゲートパッド16を、チップ1の外部の(即ち、配線基板に設けられた)のゲート端子17にワイヤボンディングにより接続すると共に、不良品のセルブロック12のゲート電極8に接続されているゲートパッド16を、チップ1の外部の(即ち、配線基板に設けられた)グランド端子19にワイヤボンディングにより接続する。
【0039】
そして、エミッタパッド15を、チップ1の外部の(即ち、配線基板に設けられた)エミッタ端子33にワイヤボンディングにより接続する。これにより、IGBTモジュール34の組み付けが完了する。この後、上記IGBTモジュール34、即ち、配線基板をパッケージに組み込む工程を実行すると、IGBTモジュール34の製造が完了する。
【0040】
尚、上記した説明では、左から2番目のセルブロック12bが不良品であるチップ1を6個使用する代わりに、他のセルブロック12が不良品であるチップ1を6個使用してIGBTモジュール34を製造するように構成しても良い。
【0041】
このような構成の本実施例によれば、1個のIGBTのチップ1(半導体基板)の表面に複数のセルブロック12を設け、これらセルブロック12に互いに独立する複数のゲート電極8をそれぞれ設け、そして、IGBTのチップ1に各ゲート電極8にそれぞれ接続されたボンディング用の複数のゲートパッド16を設けた。これによって、複数のゲートパッド16を利用することにより、周知の検査装置を使用して、複数のセルブロック12の各良否の判定を容易に行うことができる。
【0042】
そして、上記構成の場合、良品のセルブロック12のゲートパッド16だけを、外部のゲート端子17に接続することが可能になる。このため、複数個のセルブロック12の中に不良品がある場合でも、良品のセルブロック12だけでIGBT(絶縁ゲート型パワーIC)を構成することができ、IGBTが正常に動作するようになる。これにより、IGBTのチップサイズを大形化した場合でも、良品率が低下することを防止できる。
【0043】
しかも、上記構成の場合、多層配線構成とする必要がないため、半導体ウエハプロセスの工程数は、通常のIGBTの構成と同じで済む。というのは、ゲートパッド16をセルブロック12毎に設けることは、フォトマスクのパターン設計の変更で実現することができるためである。従って、IGBTのチップサイズを大形化した場合でも、良品率が低下することを防止でき(即ち、歩留りを高くすることができ)、しかも、特開平8−191145号公報に提案された構成とは異なり、半導体ウエハプロセスが複雑になることを防止できる。
【0044】
加えて、上記実施例では、チップ1の複数のセルブロック12のうちの不良品のセルブロック12の配置位置が同じものが集まるようにチップ1を仕分けする仕分け工程を実行するように構成したので、例えばワイヤボンディング装置のボンディングプログラムの作製が容易になり、ゲートパッド16をゲート端子17またはグランド端子19に接続する作業を容易に行うことができる。
【0045】
また、上記実施例では、チップ1を仕分けするに当たって、チップ1を複数のトレイ37に選別して収納することが可能なチップ移載機36を使用するように構成したので、チップ1を仕分けするための構成(製造設備)を容易に実現することができる。
【0046】
更に、上記実施例では、ウエハアクセプタンステスト(WAT)を実行するときに、チップ1を仕分けするためのチップ情報を獲得し、この獲得したチップ情報をチップ移載機36へ与えるように構成した。この構成によれば、チップ移載機36は、上記獲得したチップ情報に基づいてチップ1を容易且つ確実に仕分けすることができる。
【0047】
図9は本発明の第2の実施例を示すものであり、第1の実施例と異なるところを説明する。尚、第1の実施例と同一部分には同一符号を付している。第2の実施例では、不良品のセルブロック12のゲート電極8に接続されているゲートパッド16(16b)を、図9に示すように、チップ1の内部のエミッタパッド15(15b)に例えばワイヤボンディングにより接続するように構成した。これにより、ゲートパッド16bとエミッタパッド15bとの間は、ボンディングワイヤ18によって接続される構成となる。この結果、不良品のセルブロック12bのゲート電極8(ゲートパッド16b)は、エミッタパッド15(15b)の電位、即ち、チップ外部のエミッタ端子33の電位に固定される構成となる。
【0048】
尚、エミッタ端子33(エミッタパッド15)は、通常、グランドに接続されるため、上記エミッタパッド15の電位はグランド電位となる。これにより、不良品のセルブロック12(12b)のゲート電極8には、ゲート制御用の信号が与えられることがないから、不良品のセルブロック12内の素子が動作することはない。
【0049】
また、上述した以外の第2の実施例の構成は、第1の実施例の構成と同じ構成となっている。従って、第2の実施例においても、第1の実施例と同じ作用効果を得ることができる。
【0050】
尚、上記実施例では、不良品のセルブロック12のゲート電極8を、チップ1の内部のエミッタパッド15(15b)にワイヤーボンディングするように構成したが、チップ1の外部のエミッタ端子33にワイヤーボンディングするように構成しても良い。更に、グランド端子19とエミッタ端子33を共通端子とするように構成しても良い。
【0051】
図10は本発明の第3の実施例を示すものであり、第1の実施例と異なるところを説明する。尚、第1の実施例と同一部分には同一符号を付している。第3の実施例では、不良品のセルブロック12のゲート電極8に接続されているゲートパッド16(16b)を、図10に示すように、チップ1の内部に設けられたグランドパッド(グランド端子)40に例えばワイヤボンディングにより接続するように構成した。これにより、ゲートパッド16bとグランドパッド40の間は、ボンディングワイヤ18によって接続される構成となる。この結果、不良品のセルブロック12bのゲート電極8(ゲートパッド16b)は、グランドパッド40の電位に固定される構成となっている。
【0052】
そして、上述した以外の第3の実施例の構成は、第1の実施例の構成と同じ構成となっている。従って、第3の実施例においても、第1の実施例と同じ作用効果を得ることができる。
【0053】
図11は本発明の第4の実施例を示すものであり、第1の実施例と異なるところを説明する。尚、第1の実施例と同一部分には同一符号を付している。第4の実施例では、チップ移載機36に、チップ1の特性を測定する機能を持たせることにより、チップ1を仕分けするためのチップ情報をチップ移載機36自身で獲得することが可能なように構成した。
【0054】
具体的には、図11に示すように、チップ1の特性を測定するテスタ(測定器)41を備えると共に、ハンドラ38の内部に測定用ターンテーブル42を設けている。この構成の場合、ハンドラコントローラ39は、ハンドラ38を駆動制御することにより、ウエハカットされたチップ1をピックアップして測定用ターンテーブル4上に載せ、テスタ41により上記チップ1の各セルブロック12の良否の判定を行う。そして、テスタ41は、この判定データ(即ち、チップ情報)をハンドラコントローラ39へ与えるように構成されている。
【0055】
そして、ハンドラコントローラ39は、上記判定データに基づいてハンドラ38を駆動制御する。これにより、測定用ターンテーブル42上に載っているチップ1は、ピックアップされて、不良品のセルブロック12の配置位置が同じものが集まるように仕分けされてトレイ37に収納されるように構成されている。上述した以外の第4の実施例の構成は、第1の実施例の構成と同じ構成となっている。従って、第4の実施例においても、第1の実施例と同じ作用効果を得ることができる。
【0056】
特に、第4の実施例では、WAT工程時に、チップ1の各セルブロック12の良否の判定を行う必要がなくなる。そして、検査装置からチップ移載機36へチップ情報を送る必要もなくなる。この構成によれば、チップ情報の転送ミスも発生しないから、チップ1の仕分けをより一層正確に実行することができ、ゲートパッド16をゲート端子17またはグランド端子19に接続する作業をより一層正確に行うことができる。
【0057】
また、上記第4の実施例において、チップ移載機36のテスタ41によりチップ1の各セルブロック12の良否を判定するときに、チップ1のしきい値電圧Vth、コレクタエミッタ間電圧Vce(sat)またはスイッチング特性のうちの少なくとも1つ(好ましくは3つ全て)を測定するように構成しても良い。そして、チップ移載機36によって、不良品のセルブロック12の配置位置の情報の他に、チップ1のしきい値電圧Vth、コレクタエミッタ間電圧Vce(sat)またはスイッチング特性のうちの少なくとも1つの情報に基づいてチップ1を仕分けするように構成した。
【0058】
この構成によれば、複数(例えば6個)のチップ1を使用して絶縁ゲート型パワーICモジュールを作製する場合に、特性ばらつきの少ない高品質なIGBTモジュール34を作製することが可能となる。
【0059】
尚、前記した第1〜第3の実施例において、WAT工程時に、チップ1の各セルブロック12の良否を判定する他に、チップ1のしきい値電圧Vth、コレクタエミッタ間電圧Vce(sat)またはスイッチング特性のうちの少なくとも1つ(好ましくは3つ全て)を測定し、この測定結果もチップ情報に加えてチップ移載機36へ送るように構成しても良い。そして、チップ移載機36によりチップ1を仕分けするときには、不良品のセルブロック12の配置位置の情報の他に、チップ1のしきい値電圧Vth、コレクタエミッタ間電圧Vce(sat)またはスイッチング特性のうちの少なくとも1つの情報に基づいてチップを仕分けするように構成することが可能である。
【0060】
図12は本発明の第5の実施例を示すものであり、第1の実施例と異なるところを説明する。尚、第1の実施例と同一部分には同一符号を付している。第5の実施例では、図12に示すように、不良品のセルブロック12の配置位置を判別できる目印をチップ1に設けるように構成した。
【0061】
具体的には、セルブロック12が良品である場合、そのセルブロック12のゲート電極8に接続されたゲートパッド16の図12中における上辺部の上側に、目印として例えば黒小丸43を印刷により形成した。そして、セルブロック12が不良品である場合、そのセルブロック12のゲート電極8に接続されたゲートパッド16の図12中における右辺部の右側に、目印として例えば黒小丸43を印刷により形成した。これにより、黒小丸43の配置位置によりセルブロック12が良品であるか不良品であるかが容易に判別できる。
【0062】
そして、この構成の場合、チップ移載機36に、チップ1に設けられた目印としての黒小丸43の位置を認識できる画像認識装置を設けることが好ましく、この画像認識装置による認識結果(即ち、チップ情報)に基づいてチップ1の仕分けを実行するように構成されている。
【0063】
尚、上記各実施例においては、不良品のセルブロック12の配置位置が同じ6個のチップ1を使用してIGBTモジュール34を構成したが、これに代えて、不良品のセルブロック12の配置位置が異なるチップ1を含む6個のチップ1を使用してIGBTモジュール34を構成しても良い。
【0064】
また、上記各実施例においては、IGBTモジュール34として、例えば6個のチップ1を使用した6in1タイプIGBTモジュール34を製造する構成に適用したが、これに限られるものではなく、2in1タイプIGBTモジュール、7in1タイプIGBTモジュール、IGBTディスクリートパッケージ等を製造する構成に適用しても良い。
【0065】
更に、上記各実施例においては、IGBTのチップ1に、複数のセルブロック12の各エミッタ電極10にそれぞれ接続された複数のエミッタパッド15を設けるように構成しているが、ゲート電極8のみブロック別に独立とし、全セルブロック共通、あるいは、複数のセルブロック毎に共通のエミッタパッド15を設けるようにしても良い。また、Pベース層5は、各セルブロック共通のシングルベースとしても良いし、各セルブロック毎あるいは複数のセルブロック毎に設定された島状ベースとしても良い。尚、島状ベースとした場合、ゲートオフ時に隣合う島状ベースからn−ドリフト層4側へ延びる空乏層が互いに連結するようにベース間距離を設定すれば、耐圧に優れた構成となる。
【0066】
また、上記各実施例では、ゲートパッド16と外部のゲート端子との接続、並びに、ゲートパッド16と外部のグランド端子との接続を、ワイヤボンディングにより行う構成としたが、これに限られるものではなく、例えば半田接合や直接接合(圧着)等により行うように構成しても良い。
【0067】
更に、上記各実施例では、複数個のゲートパッド16をIGBT1のチップの一辺部に並べて配置するように構成したが、これに限られるものではなく、複数個のゲートパッド16の配置位置は、ゲートパッド16を外部のゲート端子に接続する接続形態に対応するように設計すれば良い。また、上記各実施例では、nチャネルタイプのIGBTに適用した例を示したが、勿論、pチャネルタイプのものに適用しても良く、不良品のセルブロックのゲート電極8の電位もグランド電位に限らず、各セルのチャネルが反転しない電位に固定できれば良い。
【0068】
更に、上記各実施例においては、本発明をIGBTに適用したが、これに限られるものではなく、半導体基板の表面に電流制御用のゲート電極を備えた絶縁ゲート型パワーIC、例えばMOSFETやMOS型の電界効果素子に適用しても良い。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示すものであり、不良品のセルブロックの配置位置を示すIGBTチップの平面図
【図2】IGBTモジュールの製造工程を説明する図
【図3】チップ移載機のブロック図
【図4】IGBTの部分平面模式図
【図5】IGBTの縦断面模式図
【図6】IGBTのセルブロックの境界部分の縦断面模式図
【図7】ゲートパッドとゲート端子またはグランド端子とをワイヤボンディングにより接続した状態を示す図4相当図
【図8】不良品のセルブロックの配置位置を示すIGBTチップの平面図、並びに、IGBTモジュールの電気回路図
【図9】本発明の第2の実施例を示す図8相当図
【図10】本発明の第3の実施例を示す図8相当図
【図11】本発明の第4の実施例を示す図3相当図
【図12】本発明の第5の実施例を示す図1相当図
【符号の説明】
1はIGBTのチップ(絶縁ゲート型パワーIC)、2はp+基板(半導体基板)、7はゲート絶縁膜、8はゲート電極、10はエミッタ電極、11はコレクタ電極、12はセルブロック、15はエミッタパッド、16はゲートパッド、17はゲート端子、18はボンディングワイヤ、19はグランド端子、33はエミッタ端子、34はIGBTモジュール(絶縁ゲート型パワーICモジュール)、35はウエハ、36はチップ移載機、37はトレイ、38はハンドラ、39はハンドラコントローラ、41はテスタ、42は測定用ターンテーブル、43は黒小丸を示す。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing an insulated gate power IC having a gate electrode for current control on the surface of a semiconductor substrate, an insulated gate power IC manufacturing apparatus, and an insulated gate power IC module.
[0002]
[Prior art]
For example, in an IGBT (insulated gate bipolar transistor) which is a power IC for high withstand voltage and large current, when the chip size is increased, the ratio of the area occupied by the withstand voltage structure (eg guard ring structure) provided on the outer periphery of the chip is Can be small. Moreover, since the number of parts can be reduced, the assembly structure can be simplified and the cost can be reduced.
[0003]
On the other hand, in a semiconductor wafer process for manufacturing an IGBT, a defect such as a short circuit between a gate and an emitter may occur due to a defect caused by particles or the like. Such defects are more likely to occur as the chip size increases and the yield rate (yield) decreases.
[0004]
As a technique for solving such a problem, there is a method for manufacturing an IGBT described in JP-A-8-191145. In this method, it is proposed that the IGBT is divided into a plurality of cell blocks (gate blocks) and a wiring is taken out from each gate block to a gate bonding pad common to each block to have a two-layer wiring structure. In the case of the above method, during the semiconductor wafer process, that is, after the formation of the first-layer gate wiring set for each block, for each of the plurality of cell blocks, whether or not the gate and the emitter are short-circuited, that is, After the pass / fail judgment, an interlayer insulating film is formed, and in accordance with the pass / fail judgment result, a polyimide liquid is dropped by a dispenser etc. on the via holes of each block provided in the interlayer insulating film, and the first layer of the non-defective cell block. Only the gate wiring is connected to the second-layer gate wiring, and the first-layer gate wiring of the defective cell block is separated from the second-layer gate wiring to form a two-layer wiring that is short-circuited to the source electrode. Yes.
[0005]
According to this method, even when there are defective blocks in a plurality of cell blocks, an IGBT can be configured with only good cell blocks, and the IGBT will operate normally, so the yield rate is reduced. Can be prevented.
[0006]
[Problems to be solved by the invention]
However, in the method disclosed in the above publication, a pass / fail judgment is made for a plurality of cell blocks in the course of the semiconductor wafer process, and then only a non-defective cell block is selected and a multilayer wiring structure is formed to connect to the gate bonding pad. Since the semiconductor wafer process has to be executed, there is a drawback that the process becomes very complicated. In addition, it is actually very difficult to determine the quality of a cell block by measuring electrical characteristics during the semiconductor wafer process (the specific method is not disclosed at all in the above publication). At the same time, since the manufacturing equipment is contaminated, it is considered almost impossible to actually use the method disclosed in the above publication.
[0007]
On the other hand, the present inventor has invented a configuration that eliminates the drawbacks of the method described in the above publication and has filed an application (Japanese Patent Application No. 11-288250) first. In the configuration of this application, a gate electrode independent from each other is provided for each of a plurality of cell blocks, and a plurality of gate pads respectively connected to these gate electrodes are provided. According to this configuration, by using a plurality of gate pads, it is possible to easily determine the quality of a plurality of cell blocks using a known inspection apparatus. In the case of this configuration, only the gate pad of the non-defective cell block is connected to the external gate terminal by, for example, wire bonding. For this reason, even when there is a defective product in a plurality of cell blocks, a semiconductor device (insulated gate type power IC) can be configured with only good cell blocks, and the semiconductor device will operate normally. Therefore, it is possible to prevent the yield rate (yield) from decreasing.
[0008]
In the case of the above configuration, the number of semiconductor wafer processes is the same as that of the conventional configuration. Therefore, even when the chip size of the semiconductor device is increased, it is possible to prevent the yield rate from decreasing and to prevent the semiconductor wafer process from becoming complicated.
[0009]
In the configuration of the above application, the gate pad connected to the gate electrode of the non-defective cell block among the plurality of cell blocks is connected to the external gate terminal by wire bonding, and the gate electrode of the defective cell block is connected to the gate electrode. The connected gate pad is connected to an external ground terminal by wire bonding. In the case of this configuration, it is troublesome to determine and determine which gate pad of a plurality of gate pads is connected to an external gate terminal or a ground terminal, which may cause a connection error. Therefore, in the case of the configuration of the above application, such a point is a problem to be improved.
[0010]
Accordingly, an object of the present invention is to prevent a reduction in the yield rate even when the chip size is increased, to prevent the semiconductor wafer process from becoming complicated, and to connect the gate pad to the gate terminal or the ground. An object of the present invention is to provide an insulated gate power IC manufacturing method, an insulated gate power IC manufacturing apparatus, and an insulated gate power IC module that can easily perform a connection to a terminal and prevent connection errors.
[0011]
[Means for Solving the Problems]
According to the first aspect of the present invention, a plurality of cell blocks are provided on the surface of the semiconductor substrate, gate electrodes independent of each other are provided on the cell blocks, and a plurality of gates connected to each gate electrode on the semiconductor substrate Since the pads are provided, even when the chip size is increased, it is possible to prevent the yield rate from being lowered and to prevent the semiconductor wafer process from becoming complicated. In the case of the first aspect of the invention, since the chips of the insulated gate type power IC are sorted so as to collect the defective cells having the same arrangement position among the plurality of cell blocks, for example, the wire It is easy to create a bonding program for the bonding apparatus, and an operation of connecting the gate pad to the gate terminal or the ground terminal can be easily performed.
[0012]
According to the invention of
[0013]
According to the third aspect of the present invention, chip information for sorting chips is acquired when a wafer acceptance test (WAT) is executed, and the acquired chip information is given to a chip transfer machine. According to this configuration, the chip transfer machine can easily and reliably sort chips based on the acquired chip information.
[0014]
According to a fourth aspect of the present invention, the chip transfer device has a function of measuring the characteristics of the chip so that it can acquire chip information for sorting the chips by itself. According to this configuration, since the sorting of the chips can be performed more accurately, the operation of connecting the gate pad to the gate terminal or the ground terminal can be performed more accurately.
[0015]
According to the fifth aspect of the present invention, in the sorting process, in addition to the information on the arrangement position of the defective cell block, at least one of the threshold voltage Vth of the chip, the collector-emitter voltage Vce (sat), or the switching characteristics. The chip is sorted based on one information. In the case of this configuration, when an insulated gate power IC module is produced using a plurality of chips, it is possible to produce a high quality insulated gate power IC module with little variation in characteristics.
[0016]
According to the inventions of
[0017]
According to the invention of claim 11, when the insulated gate type power IC module is manufactured, the same operation effect as that of the invention of
[0018]
DETAILED DESCRIPTION OF THE INVENTION
A first embodiment in which the present invention is applied to an IGBT (insulated gate bipolar transistor) will be described below with reference to FIGS. First, FIG. 5 is a schematic longitudinal sectional view schematically showing a longitudinal sectional structure of the
[0019]
A p base layer 5 is formed on the upper surface of the n −
[0020]
Further, a high-concentration n +
[0021]
Here, the surface of the
[0022]
And the
[0023]
The number of MOSFET cells (that is, the
[0024]
FIG. 4 is a schematic plan view schematically showing the planar structure of the
[0025]
Each of the emitter pads 15 (15a, 15b, 15c,...) Is formed so as to be connected to a large number of
[0026]
The gate pads 16 (16a, 16b, 16c,...) Are connected to a large number of
[0027]
Each gate pad 16 is for electrical conduction with the outside of the
[0028]
On the other hand, as shown in FIGS. 7 and 8, the gate pad 16 (16b) connected to the
[0029]
When the
[0030]
Next, a step of manufacturing the
[0031]
First, as shown in FIG. 2, a known semiconductor wafer process is performed on the
[0032]
After performing the device forming step, a step of inspecting each
[0033]
Specifically, since the
[0034]
Then, with respect to all the cell blocks 12, the withstand voltage between the
[0035]
After performing the WAT, a dicing process for cutting the
[0036]
In this embodiment, the
[0037]
After executing the sorting step, a step of assembling the
[0038]
Specifically, the six
[0039]
The
[0040]
In the above description, instead of using six
[0041]
According to this embodiment having such a configuration, a plurality of cell blocks 12 are provided on the surface of one IGBT chip 1 (semiconductor substrate), and a plurality of
[0042]
In the case of the above configuration, only the gate pad 16 of the non-defective cell block 12 can be connected to the
[0043]
In addition, in the case of the above configuration, since it is not necessary to adopt a multilayer wiring configuration, the number of steps of the semiconductor wafer process can be the same as the configuration of a normal IGBT. This is because providing the gate pad 16 for each cell block 12 can be realized by changing the pattern design of the photomask. Therefore, even when the chip size of the IGBT is increased, the yield rate can be prevented from decreasing (that is, the yield can be increased), and the configuration proposed in JP-A-8-191145 In contrast, the semiconductor wafer process can be prevented from becoming complicated.
[0044]
In addition, in the above-described embodiment, the sorting process for sorting the
[0045]
Further, in the above embodiment, when the
[0046]
Furthermore, in the above-described embodiment, when the wafer acceptance test (WAT) is executed, chip information for sorting the
[0047]
FIG. 9 shows a second embodiment of the present invention, and different points from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the second embodiment, the gate pad 16 (16b) connected to the
[0048]
Since the emitter terminal 33 (emitter pad 15) is normally connected to the ground, the potential of the
[0049]
The configuration of the second embodiment other than that described above is the same as that of the first embodiment. Therefore, also in the second embodiment, the same operational effects as in the first embodiment can be obtained.
[0050]
In the above embodiment, the
[0051]
FIG. 10 shows a third embodiment of the present invention, and the differences from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the third embodiment, the gate pad 16 (16b) connected to the
[0052]
The configuration of the third embodiment other than that described above is the same as that of the first embodiment. Therefore, also in the third embodiment, the same operational effects as in the first embodiment can be obtained.
[0053]
FIG. 11 shows a fourth embodiment of the present invention, and the differences from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the fourth embodiment, by providing the
[0054]
Specifically, as shown in FIG. 11, a tester (measuring instrument) 41 for measuring the characteristics of the
[0055]
The
[0056]
In particular, in the fourth embodiment, it is not necessary to determine the quality of each cell block 12 of the
[0057]
Further, in the fourth embodiment, when the
[0058]
According to this configuration, when an insulated gate power IC module is manufactured using a plurality of (for example, six)
[0059]
In the first to third embodiments described above, in addition to determining the quality of each cell block 12 of the
[0060]
FIG. 12 shows a fifth embodiment of the present invention, and the differences from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the fifth embodiment, as shown in FIG. 12, the
[0061]
Specifically, when the cell block 12 is a non-defective product, for example, a black
[0062]
In the case of this configuration, it is preferable to provide the
[0063]
In each of the above embodiments, the
[0064]
Moreover, in each said Example, although applied to the structure which manufactures the 6in1
[0065]
Further, in each of the above embodiments, the
[0066]
In each of the above embodiments, the connection between the gate pad 16 and the external gate terminal and the connection between the gate pad 16 and the external ground terminal are performed by wire bonding. However, the present invention is not limited to this. Alternatively, for example, solder bonding or direct bonding (crimping) may be used.
[0067]
Further, in each of the above embodiments, the plurality of gate pads 16 are arranged side by side on one side of the
[0068]
Further, in each of the above embodiments, the present invention is applied to the IGBT, but the present invention is not limited to this, and an insulated gate power IC having a gate electrode for current control on the surface of the semiconductor substrate, for example, MOSFET or MOS You may apply to a type field effect element.
[Brief description of the drawings]
FIG. 1 shows a first embodiment of the present invention and is a plan view of an IGBT chip showing an arrangement position of a defective cell block
FIG. 2 is a diagram for explaining a manufacturing process of an IGBT module.
FIG. 3 is a block diagram of a chip transfer machine.
FIG. 4 is a schematic partial plan view of an IGBT.
FIG. 5 is a schematic vertical sectional view of an IGBT.
FIG. 6 is a schematic vertical sectional view of a boundary portion of an IGBT cell block.
FIG. 7 is a view corresponding to FIG. 4 showing a state in which the gate pad and the gate terminal or the ground terminal are connected by wire bonding.
FIG. 8 is a plan view of an IGBT chip showing an arrangement position of a defective cell block, and an electric circuit diagram of an IGBT module;
FIG. 9 is a view corresponding to FIG. 8 showing a second embodiment of the present invention.
FIG. 10 is a view corresponding to FIG. 8 showing a third embodiment of the present invention.
FIG. 11 is a view corresponding to FIG. 3, showing a fourth embodiment of the present invention.
FIG. 12 is a view corresponding to FIG. 1 showing a fifth embodiment of the present invention.
[Explanation of symbols]
1 is an IGBT chip (insulated gate type power IC), 2 is a p + substrate (semiconductor substrate), 7 is a gate insulating film, 8 is a gate electrode, 10 is an emitter electrode, 11 is a collector electrode, 12 is a cell block, 15 is Emitter pad, 16 gate pad, 17 gate terminal, 18 bonding wire, 19 ground terminal, 33 emitter terminal, 34 IGBT module (insulated gate type power IC module), 35 wafer, 36 chip transfer , 37 is a tray, 38 is a handler, 39 is a handler controller, 41 is a tester, 42 is a measurement turntable, and 43 is a small black circle.
Claims (11)
前記複数のセルブロックのうちの不良品のセルブロックの配置位置が同じものが集まるように前記絶縁ゲート型パワーICのチップを仕分けする仕分け工程を備えたことを特徴とする絶縁ゲート型パワーICの製造方法。A plurality of cell blocks provided on the surface of the semiconductor substrate; a plurality of gate electrodes provided on the cell blocks; and a plurality of gate pads provided on the semiconductor substrate and connected to the gate electrodes, respectively. A gate pad connected to a gate electrode of a non-defective cell block of the plurality of cell blocks is connected to an external gate terminal, and a gate pad connected to the gate electrode of a defective cell block is externally connected In a method for manufacturing an insulated gate type power IC connected to a ground terminal or an emitter pad provided on the semiconductor substrate,
An insulating gate type power IC comprising: a sorting step of sorting the chips of the insulated gate type power IC so that defective cells in the plurality of cell blocks are arranged in the same position. Production method.
前記複数のセルブロックのうちの不良品のセルブロックの配置位置が同じものが集まるように前記絶縁ゲート型パワーICのチップを仕分けする仕分け装置を備えたことを特徴とする絶縁ゲート型パワーICの製造装置。A plurality of cell blocks provided on the surface of the semiconductor substrate; a plurality of gate electrodes provided on the cell blocks; and a plurality of gate pads provided on the semiconductor substrate and connected to the gate electrodes, respectively. A gate pad connected to a gate electrode of a non-defective cell block of the plurality of cell blocks is connected to an external gate terminal, and a gate pad connected to the gate electrode of a defective cell block is externally connected In an apparatus for manufacturing an insulated gate power IC formed by connecting to a ground terminal or an emitter pad provided on the semiconductor substrate,
An insulating gate type power IC comprising: a sorting device that sorts the chips of the insulated gate type power IC so that defective cells in the plurality of cell blocks are arranged in the same position. Manufacturing equipment.
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