JP4231825B2 - ノイズ抑制回路 - Google Patents

Description

本発明は、導電線上を伝搬するノイズを抑制するノイズ抑制回路に関する。

スイッチング電源、インバータ、照明機器の点灯回路等のパワーエレクトロニクス機器は、電力の変換を行う電力変換回路を有している。電力変換回路は、直流を矩形波の交流に変換するスイッチング回路を有している。そのため、電力変換回路は、スイッチング回路のスイッチング周波数と等しい周波数のリップル電圧や、スイッチング回路のスイッチング動作に伴うノイズを発生させる。このリップル電圧やノイズは他の機器に悪影響を与える。そのため、電力変換回路と他の機器あるいは線路との間には、リップル電圧やノイズを低減する手段を設ける必要がある。

また、最近、家庭内における通信ネットワークを構築する際に用いられる通信技術として電力線通信が有望視され、その開発が進められている。電力線通信は、電力線に高周波信号を重畳して通信を行う。この電力線通信では、電力線に接続された種々の電気・電子機器の動作によって、電力線上にノイズが発生し、このことが、エラーレートの増加等の通信品質の低下を招く。そのため、電力線上のノイズを低減する手段が必要になる。また、電力線通信では、屋内電力線上の通信信号が屋外電力線に漏洩することを阻止する必要がある。

これらのノイズを抑制するために、電源ラインや信号ラインなどにラインフィルタを設けることが有効である。ラインフィルタとしては、インダクタンス素子（インダクタ）とキャパシタとを含むフィルタ、いわゆるＬＣフィルタがよく用いられている。ＬＣフィルタには、インダクタンス素子とキャパシタとを１つずつ有するものの他に、Ｔ型フィルタやπ型フィルタ等がある。また、電磁妨害（ＥＭＩ）対策用の一般的なノイズフィルタも、ＬＣフィルタの一種である。一般的なＥＭＩフィルタは、コモンモードチョークコイル、ノーマルモードチョークコイル、Ｘコンデンサ、Ｙコンデンサ等のディスクリート素子を組み合わせて構成されている。

なお、２本の導電線を伝搬するノイズには、２本の導電線の間で電位差を生じさせるノーマルモード（ディファレンシャルモード）ノイズと、２本の導電線を同じ位相で伝搬するコモンモードノイズとがある。

特許文献１には、３つのインピーダンス素子で構成されたローパスフィルタが記載されている。このローパスフィルタは、２本の導電線のうちの一方に直列に挿入された２つの高インピーダンス素子と、一端が２つの高インピーダンス素子の間に接続され、他端が２本の導電線のうちの他方に接続された低インピーダンス素子とを備えている。２つの高インピーダンス素子は、それぞれ、コイルと抵抗との並列接続回路で構成され、低インピーダンス素子はキャパシタで構成されている。このローパスフィルタは、ノーマルモードノイズを低減する。

従来のＬＣフィルタでは、インダクタンスおよびキャパシタンスで決まる固有の共振周波数を有するため、所望の減衰量を狭い周波数範囲でしか得ることができないという問題点があった。特許文献１に記載されたローパスフィルタも、ノイズ低減の原理は従来のＬＣフィルタと同様であるため、従来のＬＣフィルタと同様の問題点を有している。

一方、特許文献２には、Ｔ型フィルタの例が記載されている。図３３にその等価回路を示す。この回路は、第１の導電線１０３に直列的に挿入され、かつ互いに同一の極性で電磁気的に結合された第１および第２のインダクタＬ１０１，Ｌ１０２を備えている。この回路はまた、直列に接続された第３のインダクタＬ１０３と第１のキャパシタＣ１０１とからなり、一端が第１のインダクタＬ１０１と第２のインダクタＬ１０２との間に接続され、他端が第２の導電線１０４に接続された直列回路１１５を備えている。
特開平５−１２１９８８号公報（図１） 特開平１０−２００３５７号公報（図２（Ａ））

ここで、図３３に示した回路において、ノーマルモードノイズを低減するための理想的な条件は以下のとおりである。まず、第１および第２のインダクタＬ１０１，Ｌ１０２のインダクタンスを互いに同一の値とし、かつ結合係数を１とする。また、直列回路１１５における第３のインダクタＬ１０３のインダクタンスも、第１および第２のインダクタＬ１０１，Ｌ１０２のインダクタンスと同一の値とする。第１のキャパシタＣ１０１は、直流や低域の電流を流させないためのハイパスフィルタとして機能するものであり、そのインピーダンスは無視できるほど小さい低インピーダンスであるものとする。

この理想的な回路条件において、図３３に示したように、入力端子１０１Ａ，１０１Ｂ間にノーマルモードの電圧Ｖｉが印加されると、この電圧Ｖｉは、第１のインダクタＬ１０１と直列回路１１５における第３のインダクタＬ１０３とによって分圧され、第１のインダクタＬ１０１の両端間と第３のインダクタＬ１０３の両端間にそれぞれＶｉ／２の電圧が発生する。なお、図中の矢印は、その先の方が高い電位であることを表している。第１のインダクタＬ１０１と第２のインダクタＬ１０２は互いに電磁気的に結合されているので、第１のインダクタＬ１０１の両端間に発生した電圧Ｖｉ／２に応じて、第２のインダクタＬ１０２の両端間にも電圧Ｖｉ／２が発生する。その結果、出力端子１０２Ａ，１０２Ｂ間の電圧Ｖｏは、第２のインダクタＬ１０２の両端間に発生した電圧Ｖｉ／２と第３のインダクタＬ１０３の両端間の電圧Ｖｉ／２とが相殺されることにより、原理的にはゼロとなる。逆に、出力端子１０２Ａ，１０２Ｂ間にノーマルモードの電圧が印加された場合も、上記の説明と同様にして、入力端子１０１Ａ，１０１Ｂ間の電圧は、原理的にはゼロとなる。このようにしてノーマルモードノイズを抑制することができる。

しかしながら、実際の回路条件下では、図３４に示したように第１および第２のインダクタＬ１０１，Ｌ１０２に並列的に浮遊容量Ｃｘが存在することと、信号の入出力インピーダンスに時間的な変動があることから、理想的なノイズ抑制効果が得られなくなるという問題がある。

例えば図３４において、Ｅをノイズの発生源、Ｚｉを信号の入力側のインピーダンス、Ｚｏを出力側のインピーダンスとする。実際の回路条件下では、特にノイズの発生源Ｅ側のインピーダンスＺｉが、スイッチング動作等により時間的に変動する場合がある。これにより特に高インピーダンス環境下となった場合には、第１および第２のインダクタＬ１０１，Ｌ１０２のインダクタンス成分としての作用が弱くなり、極端には信号が筒抜けの状態となってしまう。この場合、本来のノイズ抑制回路としての機能ではない浮遊容量Ｃｘによる作用、あるいは直列回路１１５における直列共振作用によるノイズ抑制効果しか得られないことになる。また実際の回路条件下では、第１および第２のインダクタＬ１０１，Ｌ１０２と浮遊容量Ｃｘとによる並列共振回路が形成されるが、入出力インピーダンスの変動により、特にその並列共振回路の共振点以上の周波数領域での高域特性が顕著に悪化する傾向がある。これらは、狭帯域でのノイズ抑制効果のみを目的とするものであればある程度許容できるが、広帯域でのノイズ抑制効果を目的とするものの場合には無視できない問題である。

本発明はかかる問題点に鑑みてなされたもので、その目的は、入力側または出力側にインピーダンスの変動があったとしても、広い周波数範囲においてノイズを良好に抑制することができるノイズ抑制回路を提供することにある。

本発明の第１および第２の観点に係るノイズ抑制回路は、第１および第２の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路であって、第１の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第１および第２のインダクタと、第３のインダクタと第１のキャパシタとが直列に接続され、第３のインダクタ側が第１のインダクタと第２のインダクタとの間に接続され、第１のキャパシタ側が第２の導電線に接続された第１の直列回路と、一端が第１のインダクタ側または第２のインダクタ側において第１の導電線に接続され、他端が第１の直列回路における第３のインダクタと第１のキャパシタとの間に接続された第２のキャパシタとを備えたものである。

本発明の第１または第２の観点に係るノイズ抑制回路では、ノーマルモードノイズを抑制する不平衡型のノイズ抑制回路が構成される。そして、一端が第１のインダクタ側または第２のインダクタ側において第１の導電線に接続され、他端が第１の直列回路における第３のインダクタと第１のキャパシタとの間に接続された第２のキャパシタを備えたことで、第１および第２のインダクタに並列的に形成された浮遊容量による本来のノイズ抑制回路に対する動作の妨げや、入出力インピーダンスの変動による高域特性の悪化が抑制される。例えば高インピーダンス環境下となり、第１および第２のインダクタのインダクタンス成分としての作用が弱くなった場合にも、第１および第２のインダクタに流れる電流の一部が第２のキャパシタを経由することで、特性の悪化が防止される。これにより、入力側または出力側にインピーダンスの変動があったとしても、広い周波数範囲においてノーマルモードノイズが良好に抑制される。

特に、本発明の第１の観点に係るノイズ抑制回路では、以下の条件を満足するように第１の直列回路における第３のインダクタのインダクタンスＩＬと第２のキャパシタのキャパシタンスｓＣとを調整することで、全インピーダンスに対応した良好な特性が得られる。すなわち、本発明の第１の観点に係るノイズ抑制回路は、第１および第２のインダクタを組み合わせた全体のインダクタンスをＬＬ、第１の直列回路における第３のインダクタのインダクタンスをＩＬ、第１の直列回路における第１のキャパシタのキャパシタンスをｄＣ、第２のキャパシタのキャパシタンスをｓＣとしたとき、第１および第２のインダクタのインダクタンスが互いにＬＬ／４で同一の値であり、かつ、以下の条件を満足する。
０＜ＩＬ＜ＬＬ／４ …（Ａ−１）
０＜ｓＣ＜ｄＣ …（Ｂ−１）

また、特に、本発明の第２の観点に係るノイズ抑制回路は、第２の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第４および第５のインダクタと、第６のインダクタと第３のキャパシタとが直列に接続され、第６のインダクタ側が第４のインダクタと第５のインダクタとの間に接続され、第３のキャパシタ側が第１の導電線に接続された第２の直列回路と、一端が第４のインダクタ側または第５のインダクタ側において第２の導電線に接続され、他端が第２の直列回路における第６のインダクタと第３のキャパシタとの間に接続された第４のキャパシタとをさらに備えている。そして、第１の直列回路の第１のキャパシタ側が、第４のインダクタ側または第５のインダクタ側のうち第４のキャパシタの一端が接続された側とは異なる側において第２の導電線に接続され、第２の直列回路の第３のキャパシタ側が、第１のインダクタ側または第２のインダクタ側のうち第２のキャパシタの一端が接続された側とは異なる側において第１の導電線に接続されている。

本発明の第２の観点に係るノイズ抑制回路において、特に以下の条件を満足するように第１の直列回路における第３のインダクタおよび第２の直列回路における第６のインダクタのインダクタンスＩＬと、第２のキャパシタおよび第４のキャパシタのキャパシタンスｓＣとを調整することで、全インピーダンスに対応した良好な特性が得られるので、好ましい。すなわち、第１および第２のインダクタを組み合わせた全体のインダクタンスと、第４および第５のインダクタを組み合わせた全体のインダクタンスとの和をＬＬ、第１の直列回路における第３のインダクタのインダクタンスと第２の直列回路における第６のインダクタのインダクタンスとをそれぞれＩＬ、第１の直列回路における第１のキャパシタのキャパシタンスと第２の直列回路における第３のキャパシタのキャパシタンスとをそれぞれｄＣ、第２のキャパシタのキャパシタンスと第４のキャパシタのキャパシタンスとをそれぞれｓＣとしたとき、第１および第２のインダクタ、ならびに第４および第５のインダクタのインダクタンスが互いにＬＬ／８で同一の値であり、かつ、以下の条件を満足することが好ましい。
０＜ＩＬ／２＜ＬＬ／８ …（Ａ−２）
０＜ｓＣ＜ｄＣ …（Ｂ−２）

本発明の第２の観点に係るノイズ抑制回路において、さらに、一端が第１の直列回路の第１のキャパシタ側または第２の導電線の第１の直列回路が接続されている側に接続され、他端が第２の直列回路の第３のキャパシタ側または第１の導電線の第２の直列回路が接続されている側に接続された第５のキャパシタを備えていても良い。これにより、より良好な信号特性が得られる。

本発明の第３の観点に係るノイズ抑制回路は、第１および第２の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路であって、第１の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第１および第２のインダクタと、第２の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第３および第４のインダクタと、一端が第１のインダクタと第２のインダクタとの間に接続された第５のインダクタと、一端が第５のインダクタの他端に接続された第１のキャパシタと、一端が第１のキャパシタの他端に接続され、他端が第３のインダクタと第４のインダクタとの間に接続された第６のインダクタとからなる直列回路と、一端が第１のインダクタ側または第２のインダクタ側において第１の導電線に接続され、他端が直列回路における第５のインダクタと第１のキャパシタとの間に接続された第２のキャパシタと、第３のインダクタ側または第４のインダクタ側のうち、第１の導電線の第２のキャパシタの一端が接続された側に対応して、一端が第２の導電線に接続され、他端が直列回路における第６のインダクタと第１のキャパシタとの間に接続された第３のキャパシタとを備えたものである。

本発明の第３の観点に係るノイズ抑制回路では、ノーマルモードノイズを抑制する平衡型のノイズ抑制回路が構成される。そして、一端が第１の導電線に接続され、他端が直列回路における第５のインダクタと第１のキャパシタとの間に接続された第２のキャパシタと、一端が第２の導電線に接続され、他端が直列回路における第６のインダクタと第１のキャパシタとの間に接続された第３のキャパシタとを備えたことで、第１および第２のインダクタに並列的に形成された浮遊容量と第３および第４のインダクタに並列的に形成された浮遊容量とによる本来のノイズ抑制回路に対する動作の妨げや、入出力インピーダンスの変動による高域特性の悪化が抑制される。例えば高インピーダンス環境下となり、第１および第２のインダクタのインダクタンス成分としての作用が弱くなった場合にも、第１および第２のインダクタに流れる電流の一部が第２のキャパシタを経由することで、特性の悪化が防止される。同様に第３および第４のインダクタのインダクタンス成分としての作用が弱くなった場合にも、第３および第４のインダクタに流れる電流の一部が第３のキャパシタを経由することで、特性の悪化が防止される。これにより、入力側または出力側にインピーダンスの変動があったとしても、広い周波数範囲においてノーマルモードノイズが良好に抑制される。

この場合において、特に以下の条件を満足するように直列回路における第５および第６のインダクタのインダクタンスＩＬと第２および第３のキャパシタのキャパシタンスｓＣとを調整することで、全インピーダンスに対応した良好な特性が得られるので、好ましい。すなわち、第１および第２のインダクタを組み合わせた全体のインダクタンスと、第３および第４のインダクタを組み合わせた全体のインダクタンスとの和をＬＬ、直列回路における第５のインダクタのインダクタンスと第６のインダクタのインダクタンスとをそれぞれＩＬ、直列回路における第１のキャパシタのキャパシタンスをｄＣ、第２のキャパシタのキャパシタンスと第３のキャパシタのキャパシタンスとをそれぞれｓＣとしたとき、第１および第２のインダクタ、ならびに第３および第４のインダクタのインダクタンスが互いにＬＬ／８で同一の値であり、かつ、以下の条件を満足することが好ましい。
０＜ＩＬ／２＜ＬＬ／８ …（Ａ−３）
０＜ｓＣ＜ｄＣ／２ …（Ｂ−３）

また本発明の第３の観点に係るノイズ抑制回路において、第１および第２のインダクタと第３および第４のインダクタとを、互いに電磁気的に結合するようにしても良い。この場合において、特に以下の条件を満足するように直列回路における第５および第６のインダクタのインダクタンスＩＬと第２および第３のキャパシタのキャパシタンスｓＣとを調整することで、全インピーダンスに対応した良好な特性が得られるので、好ましい。すなわち、第１および第２のインダクタ、ならびに第３および第４のインダクタを組み合わせた全体のインダクタンスをＬＬ、直列回路における第５のインダクタのインダクタンスと第６のインダクタのインダクタンスとをそれぞれＩＬ、直列回路における第１のキャパシタのキャパシタンスをｄＣ、第２のキャパシタのキャパシタンスと第３のキャパシタのキャパシタンスとをそれぞれｓＣとしたとき、第１および第２のインダクタ、ならびに第３および第４のインダクタのインダクタンスが互いにＬＬ／８で同一の値であり、かつ、以下の条件を満足することが好ましい。
０＜ＩＬ／２＜ＬＬ／８ …（Ａ−４）
０＜ｓＣ＜ｄＣ／２ …（Ｂ−４）

本発明の第４の観点に係るノイズ抑制回路は、第１および第２の導電線を同じ位相で伝搬するコモンモードノイズを抑制する回路であって、第１の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第１および第２のインダクタと、第３のインダクタと第１のキャパシタとが直列に接続され、第３のインダクタ側が第１のインダクタと第２のインダクタとの間に接続され、第１のキャパシタ側が接地された第１の直列回路と、一端が第１のインダクタ側または第２のインダクタ側において第１の導電線に接続され、他端が第１の直列回路における第３のインダクタと第１のキャパシタとの間に接続された第２のキャパシタと、第２の導電線に直列的に挿入され、かつ第１および第２のインダクタに磁気的に結合され、かつ互いに電磁気的に結合された第４および第５のインダクタと、第６のインダクタと第３のキャパシタとが直列に接続され、第６のインダクタ側が第４のインダクタと第５のインダクタとの間に接続され、第３のキャパシタ側が接地された第２の直列回路と、第２の導電線における第４のインダクタ側または第５のインダクタ側のうち、第１の導電線の第２のキャパシタの一端が接続された側に対応して、一端が第２の導電線に接続され、他端が第２の直列回路における第６のインダクタと第３のキャパシタとの間に接続された第４のキャパシタとを備えたものである。

本発明の第４の観点に係るノイズ抑制回路では、コモンモードノイズを抑制するノイズ抑制回路が構成される。そして、一端が第１の導電線に接続され、他端が第１の直列回路における第３のインダクタと第１のキャパシタとの間に接続された第２のキャパシタと、一端が第２の導電線に接続され、他端が第２の直列回路における第６のインダクタと第３のキャパシタとの間に接続された第４のキャパシタとを備えたことで、第１および第２のインダクタに並列的に形成された浮遊容量と第４および第５のインダクタに並列的に形成された浮遊容量とによる本来のノイズ抑制回路に対する動作の妨げや、入出力インピーダンスの変動による高域特性の悪化が抑制される。例えば高インピーダンス環境下となり、第１および第２のインダクタのインダクタンス成分としての作用が弱くなった場合にも、第１および第２のインダクタに流れる電流の一部が第２のキャパシタを経由することで、特性の悪化が防止される。同様に第４および第５のインダクタのインダクタンス成分としての作用が弱くなった場合にも、第４および第５のインダクタに流れる電流の一部が第４のキャパシタを経由することで、特性の悪化が防止される。これにより、入力側または出力側にインピーダンスの変動があったとしても、広い周波数範囲においてコモンモードノイズが良好に抑制される。

特に、本発明の第４の観点に係るノイズ抑制回路では、以下の条件を満足するように直列回路における第３および第６のインダクタのインダクタンスＩＬと第２および第４のキャパシタのキャパシタンスｓＣとを調整することで、全インピーダンスに対応した良好な特性が得られる。すなわち、本発明の第４の観点に係るノイズ抑制回路は、第１および第２のインダクタを組み合わせた全体のインダクタンスと、第４および第５のインダクタを組み合わせた全体のインダクタンスとをそれぞれＬＬ、第１の直列回路における第３のインダクタのインダクタンスと第２の直列回路における第６のインダクタのインダクタンスとをそれぞれＩＬ、第１の直列回路における第１のキャパシタのキャパシタンスと第２の直列回路における第３のキャパシタのキャパシタンスとをそれぞれｄＣ、第２のキャパシタのキャパシタンスと第４のキャパシタのキャパシタンスとをそれぞれｓＣとしたとき、第１および第２のインダクタ、ならびに第４および第５のインダクタのインダクタンスが互いにＬＬ／４で同一の値であり、かつ、以下の条件を満足する。
０＜ＩＬ＜ＬＬ／４ …（Ａ−５）
０＜ｓＣ＜ｄＣ …（Ｂ−５）

なお、各観点に係るノイズ抑制回路において、第１の導電線、第２の導電線の例としては、単相２線式電力線における各導電線がある他、現在、電力供給のために多く用いられている単相３線式電力線における３線のうちの２線がある。

本発明の各観点に係るノイズ抑制回路によれば、第１または第２の導電線と直列回路とにキャパシタを接続し、そのキャパシタを介して第１または第２の導電線から直列回路に至るあらたな信号経路を形成するようにしたので、入力側または出力側にインピーダンスの変動があったとしても、それによる信号特性の悪化が抑制され、広い周波数範囲においてノイズを良好に抑制することができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１の実施の形態］
まず、本発明の第１の実施の形態に係るノイズ抑制回路について説明する。本実施の形態に係るノイズ抑制回路は、２本の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する不平衡型の回路である。

図１（Ａ）は、本実施の形態に係るノイズ抑制回路の第１の構成例を示している。このノイズ抑制回路は、一対の端子１Ａ，１Ｂと、他の一対の端子２Ａ，２Ｂと、端子１Ａ，２Ａ間を接続する第１の導電線３と、端子１Ｂ、２Ｂ間を接続する第２の導電線４とを備えている。このノイズ抑制回路はさらに、第１の導電線３に直列的に挿入された第１および第２のインダクタＬ１，Ｌ２を備えている。このノイズ抑制回路はまた、第３のインダクタＬ３と第１のキャパシタＣ１とが直列に接続され、第３のインダクタＬ３側が第１のインダクタＬ１と第２のインダクタＬ２との間に接続され、第１のキャパシタＣ１側が第２の導電線４に接続された第１の直列回路１５を備えている。このノイズ抑制回路はさらに、一端が第１のインダクタＬ１側において第１の導電線３に接続され、他端が直列回路１５における第３のインダクタＬ３と第１のキャパシタＣ１との間に接続された第２のキャパシタＣ２を備えている。

なお、図１（Ｂ）に示した第２の回路例のように、第２のキャパシタＣ２の一端を第１のインダクタＬ１側ではなく、第２のインダクタＬ２側に接続するようにしても良い。ただし、信号の入力側に第２のキャパシタＣ２の一端を接続する方が、特にノイズの発生源が低インピーダンスになった際に良好に機能するので好ましい。

直列回路１５において、第３のインダクタＬ３は、磁芯１３Ｂに巻かれた巻線１３Ａを有している。なお、巻線１３Ａの巻き方向、第３のインダクタＬ３における極性方向は特に限定されない。直列回路１５において、第１のキャパシタＣ１は、周波数が所定値以上のノーマルモード信号を通過させるハイパスフィルタとして機能する。

第１および第２のインダクタＬ１，Ｌ２は、互いに同一の極性で電磁気的に結合されている。第１のインダクタＬ１は、磁芯１２の第１の部分に巻かれた巻線１１Ａを有している。第２のインダクタＬ２は、磁芯１２の第２の部分に、巻線１１Ａと同一方向から巻かれた巻線１１Ｂを有している。第１および第２のインダクタＬ１，Ｌ２は、このようにそれぞれ別々の巻線１１Ａ，１１Ｂで形成してもよいが、図２に示したように単一の巻線１１で形成することも可能である。図４において巻線１１は、磁芯１２に巻かれている。なお、図４では、第１および第２のインダクタＬ１，Ｌ２以外の回路は図示を省略している。

第１および第２のインダクタＬ１，Ｌ２を単一の巻線で形成する場合、図２に示したように例えば、単一の巻線１１の途中に接続点Ｐ１を設け、その巻線１１の一方の端部から接続点までを巻線１１Ａとして第１のインダクタＬ１とすればよい。同様に、巻線１１の他方の端部から接続点までを巻線１１Ｂとして第２のインダクタＬ２とすればよい。この接続点Ｐ１に、直列回路１５の一端を接続する。

第１および第２のインダクタＬ１，Ｌ２のインダクタンスは同一の値であることが好ましい。第１および第２のインダクタＬ１，Ｌ２を単一の巻線１１で形成する場合、例えば単一の巻線１１の中点に上記接続点Ｐ１を設けることで、各インダクタンスを等しくすることができる。

次に、本実施の形態に係るノイズ抑制回路の作用について説明する。まず、図３を参照して、第２のキャパシタＣ２を除いた回路部分、ノイズ抑制のための基本的な回路部分における理想的な動作を説明する。第１および第２のインダクタＬ１，Ｌ２のインダクタンスは互いに同一の値とし、かつ結合係数を１とする。第１のキャパシタＣ１のインピーダンスは無視できるほど小さい低インピーダンスであるものとする。この場合、端子１Ａ，１Ｂ間にノーマルモードの電圧Ｖｉが印加されると、この電圧Ｖｉは、第１のインダクタＬ１と直列回路１５における第３のインダクタＬ３とによって分圧され、第１のインダクタＬ１の両端間と第３のインダクタＬ３の両端間にそれぞれ所定の電圧Ｖ１，Ｖ３が発生する。なお、図中の矢印は、その先の方が高い電位であることを表している。第１のインダクタＬ１と第２のインダクタＬ２は互いに電磁気的に結合されているので、第１のインダクタＬ１の両端間に発生した電圧Ｖ１に応じて、第２のインダクタＬ２の両端間にも電圧Ｖ１と同一の電圧Ｖ２が発生する。その結果、端子２Ａ，２Ｂ間の電圧Ｖｏは、端子１Ａ，１Ｂ間に印加された電圧Ｖｉよりも小さくなる。逆に、端子２Ａ，２Ｂ間にノーマルモードの電圧が印加された場合も、上記の説明と同様にして、端子１Ａ，１Ｂ間の電圧は、端子２Ａ，２Ｂ間に印加された電圧よりも小さくなる。このように、理想的には、端子１Ａ，１Ｂにノーマルモードノイズが印加された場合と、端子２Ａ，２Ｂにノーマルモードノイズが印加された場合のいずれの場合にも、ノーマルモードノイズを抑制することができる。

次に、図４を参照して、第２のキャパシタＣ２を付加したことによる作用を説明する。実際の回路条件下では、図４に示したように第１および第２のインダクタＬ１，Ｌ２に並列的に浮遊容量Ｃｘが存在し、この浮遊容量Ｃｘによるスルーパスが形成されて、上記した理想的なノイズ抑制動作の妨げとなる。また信号の入出力インピーダンスに時間的な変動があり、特に高インピーダンス環境下となった場合には、第１および第２のインダクタＬ１，Ｌ２のインダクタンス成分としての作用が弱くなり、特に高周波領域においてノイズ抑制の動作の妨げとなる。第２のキャパシタＣ２は、これらの問題点を改善し、良好なノイズ抑制動作を実現する。第２のキャパシタＣ２を設けたことにより、第１の導電線３から直列回路１５側へと至るあらたな信号の経路が形成される。これにより、例えば高インピーダンス環境下となり、第１および第２のインダクタＬ１，Ｌ２のインダクタンス成分としての作用が弱くなった場合において、端子１Ａ側から端子２Ａ側へと第１および第２のインダクタＬ１，Ｌ２を介して流れる電流の一部が、第２のキャパシタＣ２を経由することとなり、端子２Ａ側に流れる電流が小さくなり、インダクタンス成分としての作用が弱くなったことによる特性の悪化が防止される。

また、特に以下の条件を満足するように直列回路１５における第３のインダクタＬ３のインダクタンスＩＬと、第２のキャパシタＣ２のキャパシタンスｓＣとを調整することで、全インピーダンスに対応した良好な特性が得られる。すなわち、図４にも示したように第１および第２のインダクタＬ１，Ｌ２を組み合わせた全体のインダクタンスをＬＬ、第１の直列回路１５における第３のインダクタＬ３のインダクタンスをＩＬ、第１の直列回路１５における第１のキャパシタＬ１のキャパシタンスをｄＣ、第２のキャパシタＣ２のキャパシタンスをｓＣとしたとき、第１および第２のインダクタＬ１，Ｌ２のインダクタンスが互いにＬＬ／４で同一の値であり、かつ、以下の条件を満足することが好ましい。
０＜ＩＬ＜ＬＬ／４ …（Ａ−１）
０＜ｓＣ＜ｄＣ …（Ｂ−１）

ここで、ＩＬ，ｓＣの値の具体的な決め方としては、例えば初期の回路設計値をｓＣ＝ｄＣ，ＩＬ＝０とした状態から、ｓＣをｄＣに比べて小さくしていくと共に、ＩＬ＜ＬＬ／４の条件下でＩＬの値を増加させて行く。そして各値での信号特性のシミュレーション結果を見ながら所望の特性が得られるような値を求めることで、ＩＬ，ｓＣの値を決めることができる。このノイズ抑制回路では、後述するシミュレーションで示すように、信号の減衰特性にピーク位置が生じる。ＩＬ，ｓＣの値を調整することにより、この減衰のピーク位置の調整を行うこともできる。

次に、この第２のキャパシタＣ２を設けたことによる効果を、以下のシミュレーションの結果によって具体的に示す。以下のシミュレーションにおいては、図５に示したように、端子１Ａ側にノイズの発生源Ｅがあり、信号の入力側（端子１Ａ側）のインピーダンスをＺｉ、出力側（端子２Ａ側）のインピーダンスをＺｏと記す。

図６は、このノイズ抑制回路において、インダクタンスＩＬの値を調整した場合における、ノーマルモードノイズの低域側での減衰量の周波数特性をシミュレーションで求めた結果を示している。より具体的には、キャパシタンスｓＣの値を０．０５μＦに固定し、インダクタンスＩＬの値を９０μＨ，８５μＨ，８３．３μＨ，８２．５μＨと変えた場合の特性を示す。その他の回路値は、以下のとおりである。なお、すべての場合で上記したＩＬ＜ＬＬ／４，ｓＣ＜ｄＣの条件は満たしている。
Ｚｉ，Ｚｏ＝５０Ω
ＬＬ＝１ｍＨ
（第１および第２のインダクタＬ１，Ｌ２のインダクタンスを共にＬＬ／４＝２５０μＨに設定）
ｄＣ＝０．１μＦ
第１および第２のインダクタＬ１，Ｌ２の結合係数ｋ＝０．９９５

一方、図７は、このノイズ抑制回路において、キャパシタンスｓＣの値を調整した場合における、ノーマルモードノイズの低域側での減衰量の周波数特性をシミュレーションで求めた結果を示している。より具体的には、インダクタンスＩＬの値を８３．３μＨに固定し、キャパシタンスｓＣの値を０．０５３μＦ，０．０５１μＦ，０．０５μＦ，０．０４９６μＦと変えた場合の特性を示す。その他の回路値は、図６のシミュレーションと同様である。なお、すべての場合で上記したＩＬ＜ＬＬ／４，ｓＣ＜ｄＣの条件は満たしている。

図６のシミュレーション結果から、インダクタンスＩＬの値が大きくなるほど、減衰のピーク位置が低域側にシフトしていくことが分かる。一方、図７のシミュレーション結果から、キャパシタンスｓＣの値も同様に、値が大きくなるほど、減衰のピーク位置が低域側にシフトしていくことが分かる。

図８は、キャパシタンスｓＣの値を調整した場合における、より高域側での減衰量の周波数特性をシミュレーションで求めた結果を示している。より具体的には、インダクタンスＩＬの値を０．８ｍＨに固定し、キャパシタンスｓＣの値を２００ｐＦ，６６０ｐＦ，１６４０ｐＦ，２０００ｐＦと変えた場合の特性を示す。その他の回路値は、以下のとおりである。なお、すべての場合で上記したＩＬ＜ＬＬ／４，ｓＣ＜ｄＣの条件は満たしている。また、比較のためにｓＣ＝０の場合の特性もシミュレーションで求めた。
Ｚｉ，Ｚｏ＝５０Ω
ＬＬ＝４ｍＨ
（第１および第２のインダクタＬ１，Ｌ２のインダクタンスを共にＬＬ／４＝１ｍＨに設定）
ｄＣ＝６６００ｐＦ
第１および第２のインダクタＬ１，Ｌ２の結合係数ｋ＝０．９９５

図８のシミュレーション結果から、特に低域側（符号８０で図示した部分）では、キャパシタンスｓＣの値に応じて減衰のピーク位置が低域側にシフトしていることが分かる。また特に高域側（符号８１で図示した部分）では、キャパシタンスｓＣの値に応じて減衰特性が改善され、高域での減衰特性が向上することが分かる。

以上のような減衰特性の傾向を考慮することで、所望の減衰特性が得られるようなＩＬ，ｓＣの値を決めることができる。

次に、図９〜図１５に、インピーダンス変化による減衰量の周波数特性をシミュレーションで求めた結果を示す。図９〜図１１は、入力側のインピーダンスＺｉと出力側のインピーダンスＺｏとを共に同じ値にした場合の特性を示し、特に図９はＺｉ，Ｚｏ＝５０Ωとした場合、図１０はＺｉ，Ｚｏ＝１０ｍΩとして低インピーダンスにした場合、図１１はＺｉ，Ｚｏ＝１ｋΩとして高インピーダンスにした場合における減衰特性を示す。図１２および図１３はそれぞれ、出力側のインピーダンスをＺｏ＝５０Ωに固定し、入力側のインピーダンスをＺｉ＝１０ｍΩ，１ｋΩと変化させた場合における減衰特性を示す。図１４および図１５はそれぞれ、入力側のインピーダンスをＺｉ＝５０Ωに固定し、出力側のインピーダンスをＺｏ＝１０ｍΩ，１ｋΩと変化させた場合における減衰特性を示す。

図９〜図１５のシミュレーションにおけるインピーダンス以外の回路値の設定は、以下のとおりである。
ＬＬ＝１ｍＨ
（第１および第２のインダクタＬ１，Ｌ２のインダクタンスを共にＬＬ／４＝２５０μＨに設定）
ＩＬ＝８３．３μＨ
ｄＣ＝０．１μＦ
ｓＣ＝０．０５μＦ
第１および第２のインダクタＬ１，Ｌ２の結合係数ｋ＝０．９９５

図９〜図１５にはまた、比較例として、図１（Ａ）の回路構成から第２のキャパシタＣ２を除いた回路（ｓＣ＝０、図３３の従来の回路と同等）における特性と、図１（Ａ）の回路構成における第３のインダクタＬ３を省略した回路（ＩＬ＝０，ｓＣ＝ｄＣ）における特性とを同時に示す。これら比較例の回路での結合係数ｋ，ＬＬ，ｄＣの値は上記と同様である。

図９〜図１５のシミュレーション結果から、比較例の回路では、インピーダンスＺｉ，Ｚｏの値によっては減衰特性が悪化する場合があるが、本実施の形態に係る回路では、全インピーダンス領域において良好な減衰特性が得られていることが分かる。

以上説明したように、本実施の形態に係るノイズ抑制回路によれば、第１の導電線３と直列回路１５とに第２のキャパシタＣ２を接続し、その第２のキャパシタＣ２を介して第１の導電線３から直列回路１５に至るあらたな信号経路を形成するようにしたので、入力側または出力側にインピーダンスの変動があったとしても、それによる信号特性の悪化が抑制され、広い周波数範囲において効果的にノーマルモードノイズを抑制することが可能になる。

＜第１の実施の形態の変形例＞
（第１の変形例）
図１６は、本実施の形態に係るノイズ抑制回路の第１の変形例の回路構成を示している。この第１の変形例に係るノイズ抑制回路は、図１（Ａ）の回路に対してさらに、第２の回路部分１０Ｂを追加したものである。第１の回路部分１０Ａの構成は、図１（Ａ）の回路と同じである。以下、この変形例の説明では、第１の回路部分１０Ａにおける直列回路１５を第１の直列回路と呼ぶ。

追加した第２の回路部分１０Ｂは、第２の導電線４に直列的に挿入され、かつ互いに同一の極性で電磁気的に結合された第４および第５のインダクタＬ４，Ｌ５を備えている。第２の回路部分１０Ｂはまた、第６のインダクタＬ６と第３のキャパシタＣ３とが直列に接続され、第６のインダクタＬ６側が第４のインダクタＬ４と第５のインダクタＬ５との間に接続され、第３のキャパシタＣ３側が第１の導電線３に接続された第２の直列回路１５Ａを備えている。第２の回路部分１０Ｂはさらに、一端が第５のインダクタＬ５側において第２の導電線４に接続され、他端が第２の直列回路１５Ａにおける第６のインダクタＬ６と第３のキャパシタＣ３との間に接続された第４のキャパシタＣ４を備えている。

この変形例に係るノイズ抑制回路では、第１の直列回路１５の第１のキャパシタＣ１側が、第４のインダクタＬ４側または第５のインダクタＬ５側のうち第４のキャパシタＣ４の一端が接続された側とは異なる側において第２の導電線４に接続されている。また、第２の直列回路１５Ａの第３のキャパシタＣ３側が、第１のインダクタＬ１側または第２のインダクタＬ２側のうち第２のキャパシタＣ２の一端が接続された側とは異なる側において第１の導電線３に接続されている。

第４のインダクタＬ４は、磁芯２２の第１の部分に巻かれた巻線２１Ａを有している。第５のインダクタＬ５は、磁芯２２の第２の部分に、巻線２１Ａと同一方向から巻かれた巻線２１Ｂを有している。第４および第５のインダクタＬ４，Ｌ５は、このようにそれぞれ別々の巻線２１Ａ，２１Ｂで形成してもよいが、第１および第２のインダクタＬ１，Ｌ２と同様、単一の巻線で形成することも可能である。
なお、第１および第２のインダクタＬ１，Ｌ２の極性方向と第４および第５のインダクタＬ４，Ｌ５の極性方向は、特に図示した状態に限定されない。例えば第４および第５のインダクタＬ４，Ｌ５の極性が図示したものとは逆であっても良い。

この変形例の回路において、第１および第２のインダクタＬ１，Ｌ２、ならびに第４および第５のインダクタＬ４，Ｌ５のインダクタンスは、すべて同一の値であることが好ましい。

この変形例の回路では、追加した第２の回路部分１０Ｂが、第１の回路部分１０Ａと同様に動作する。同様に動作を行う回路が２つ設けられていることにより、第１の回路部分１０Ａのみの構成に比べて、より良好にノーマルモードノイズを低減することができる。特にこの回路では、第２の回路部分１０Ｂにおける第４のキャパシタＣ４が、第１の回路部分１０Ａにおける第２のキャパシタＣ２と同様に作用する。

しかしながら、実際の回路条件下では、図１７に示したように第１および第２のインダクタＬ１，Ｌ２と第４および第５のインダクタＬ４，Ｌ５とに並列的に浮遊容量Ｃｘが存在する。この浮遊容量Ｃｘによるスルーパスが形成されて、理想的なノイズ抑制動作の妨げとなる。また信号の入出力インピーダンスに時間的な変動があり、特に高インピーダンス環境下となった場合には、第１および第２のインダクタＬ１，Ｌ２と第４および第５のインダクタＬ４，Ｌ５とのインダクタンス成分としての作用が弱くなり、特に高周波領域においてノイズ抑制の動作の妨げとなる。第２のキャパシタＣ２は、第１の回路部分１０においてこれらの問題点を改善し、良好なノイズ抑制動作を実現する。第２のキャパシタＣ２による作用は既に説明したとおりである。第４のキャパシタＣ４は、第２の回路部分１０Ｂにおいてこれらの問題点を改善し、良好なノイズ抑制動作を実現する。

第４のキャパシタＣ４を設けたことにより、第２の導電線４から第２の直列回路１５Ａ側へと至るあらたな信号の経路が形成される。これにより、例えば高インピーダンス環境下となり、第４および第５のインダクタＬ４，Ｌ５のインダクタンス成分としての作用が弱くなった場合において、端子２Ｂ側から端子１Ｂ側へと第４および第５のインダクタＬ４，Ｌ５を介して流れる電流の一部が、第４のキャパシタＣ４を経由することとなり、端子１Ｂ側に流れる電流が小さくなり、インダクタンス成分としての作用が弱くなったことによる特性の悪化が防止される。

また、特に以下の条件を満足するように第１の直列回路１５における第３のインダクタＬ３および第２の直列回路１５Ａにおける第６のインダクタＬ６のインダクタンスＩＬと、第２のキャパシタＣ２および第４のキャパシタＣ４のキャパシタンスｓＣとを調整することで、全インピーダンスに対応した良好な特性が得られる。すなわち、図１７にも示したように、第１および第２のインダクタＬ１，Ｌ２を組み合わせた全体のインダクタンスと、第４および第５のインダクタＬ４，Ｌ５を組み合わせた全体のインダクタンスとの和をＬＬ、第１の直列回路１５における第３のインダクタＬ３のインダクタンスと第２の直列回路１５Ａにおける第６のインダクタＬ６のインダクタンスとをそれぞれＩＬ、第１の直列回路１５における第１のキャパシタＣ１のキャパシタンスと第２の直列回路１５Ａにおける第３のキャパシタＣ３のキャパシタンスとをそれぞれｄＣ、第２のキャパシタＣ２のキャパシタンスと第４のキャパシタＣ４のキャパシタンスとをそれぞれｓＣとしたとき、第１および第２のインダクタＬ１，Ｌ２、ならびに第４および第５のインダクタＬ４，Ｌ５のインダクタンスが互いにＬＬ／８で同一の値であり、かつ、以下の条件を満足することが好ましい。
０＜ＩＬ／２＜ＬＬ／８ …（Ａ−２）
０＜ｓＣ＜ｄＣ …（Ｂ−２）

なお、図１７では図１（Ａ）の回路におけるｓＣ，ＩＬの値を基準として、良好な特性を得るためのｓＣ，ＩＬの値を示している。図示したように、図１（Ａ）の回路におけるｓＣ，ＩＬの値に対して、ｓＣを２倍，ＩＬを１／２倍の値とすることが好ましい。

（第２の変形例）
図１８は、本実施の形態に係るノイズ抑制回路の第２の変形例の回路構成を示している。この第２の変形例に係るノイズ抑制回路は、図１６に示した第１の変形例の回路に対してさらに、第５のキャパシタＣ５を追加したものである。第５のキャパシタＣ５は、いわゆるＸコンデンサとして機能するものであり、一端が第１の直列回路１５の第１のキャパシタＣ１側または第２の導電線４の第１の直列回路１５が接続されている側に接続され、他端が第２の直列回路１５Ａの第３のキャパシタＣ３側または第１の導電線３の第２の直列回路１５Ａが接続されている側に接続されている。このＸコンデンサを備えたことにより、図１６に示した第１の変形例の回路に比べて、さらに良好にノーマルモードノイズを低減することができる。

この第２の変形例に係るノイズ抑制回路における各回路値の好ましい値は、図１６に示した第２の変形例の回路と同様である。すなわち、図１９に示したように図１（Ａ）の回路におけるｓＣ，ＩＬの値に対して、ｓＣを２倍，ＩＬを１／２倍の値とすることが好ましい。

［第２の実施の形態］
次に、本発明の第２の実施の形態に係るノイズ抑制回路について説明する。本実施の形態に係るノイズ抑制回路は、２本の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する平衡型の回路である。

図２０は、本発明の第２の実施の形態に係るノイズ抑制回路の第１の構成例を示している。なお、上記第１の実施の形態におけるノイズ抑制回路と実質的に同一の構成部分には同一の符号を付している。このノイズ抑制回路は、第１の導電線３に直列的に挿入され、かつ互いに同一の極性で電磁気的に結合された第１および第２のインダクタＬ１１，Ｌ１２と、第２の導電線４に直列的に挿入され、かつ互いに同一の極性で電磁気的に結合された第３および第４のインダクタＬ１３，Ｌ１４とを備えている。このノイズ抑制回路はまた、第５のインダクタＬ１５と第１のキャパシタＣ１１と第６のインダクタＬ１６とからなる直列回路１６を備えている。直列回路１６において、第５のインダクタＬ１５の一端は第１のインダクタＬ１１と第２のインダクタＬ１２との間に接続されている。第１のキャパシタＣ１１の一端は、第５のインダクタＬ１５の他端に接続されている。第６のインダクタＬ１６の一端は、第１のキャパシタＣ１１の他端に接続され、他端は第３のインダクタＬ１３と第４のインダクタＬ１４との間に接続されている。

このノイズ抑制回路はさらに、一端が第１のインダクタＬ１１側において第１の導電線３に接続され、他端が直列回路１６における第５のインダクタＬ１５と第１のキャパシタＣ１１との間に接続された第２のキャパシタＣ１２を備えている。このノイズ抑制回路はさらに、一端が第３のインダクタＬ１３側において第２の導電線４に接続され、他端が直列回路１６における第６のインダクタと第１のキャパシタとの間に接続された第３のキャパシタＣ３を備えている。

なお、図示しないが、第２のキャパシタＣ１２の一端を第１のインダクタＬ１１側ではなく、第２のインダクタＬ１２側に接続し、かつ第３のキャパシタＣ１３の一端を第３のインダクタＬ１３側ではなく、第４のインダクタＬ１４側に接続するようにしても良い。すなわち、第２のキャパシタＣ１２の一端と第３のキャパシタＣ１３の一端は、信号の入力側または出力側において互いに対応するように同一側に接続されていれば良い。ただし、信号の入力側に第２および第３のキャパシタＣ１２，Ｃ１３の一端を接続する方が、特にノイズの発生源が低インピーダンスになった際に良好に機能するので好ましい。

直列回路１６において、第５のインダクタＬ１５は、磁芯１３Ｂに巻かれた巻線１３Ａを有し、第６のインダクタＬ１６は、磁芯１７Ｂに巻かれた巻線１７Ａを有している。直列回路１６において、第１のキャパシタＣ１１は、周波数が所定値以上のノーマルモード信号を通過させるハイパスフィルタとして機能する。なお、巻線１３Ａ，１７Ａの巻き方向、第５のインダクタＬ１５と第６のインダクタＬ１６とにおける極性方向は特に限定されない。

第１のインダクタＬ１１は、図１（Ａ）の回路における第１のインダクタＬ１と同様、磁芯１２の第１の部分に巻かれた巻線１１Ａを有している。第２のインダクタＬ１２は、図１（Ａ）の回路における第２のインダクタＬ２と同様、磁芯１２の第２の部分に、巻線１１Ａと同一方向から巻かれた巻線１１Ｂを有している。第１および第２のインダクタＬ１１，Ｌ１２は、このようにそれぞれ別々の巻線１１Ａ，１１Ｂで形成してもよいが、図１（Ａ）の回路における第１および第２のインダクタＬ１，Ｌ２と同様、単一の巻線で形成することも可能である。

第３のインダクタＬ１３は、磁芯２２の第１の部分に巻かれた巻線２１Ａを有している。第４のインダクタＬ１４は、磁芯２２の第２の部分に、巻線２１Ａと同一方向から巻かれた巻線２１Ｂを有している。第３および第４のインダクタＬ１３，Ｌ１４は、このようにそれぞれ別々の巻線２１Ａ，２１Ｂで形成してもよいが、第１および第２のインダクタＬ１１，Ｌ１２と同様、単一の巻線で形成することも可能である。
なお、第１および第２のインダクタＬ１１，Ｌ１２の極性方向と第３および第４のインダクタＬ１３，Ｌ１４の極性方向は、特に図示した状態に限定されない。例えば第３および第４のインダクタＬ１３，Ｌ１４の極性が図示したものとは逆であっても良い。

この回路において、第１および第２のインダクタＬ１１，Ｌ１２、ならびに第３および第４のインダクタＬ１３，Ｌ１４のインダクタンスは、すべて同一の値であることが好ましい。

次に、本実施の形態に係るノイズ抑制回路の作用について説明する。まず、第２および第３のキャパシタＣ１２，Ｃ１３を除いた回路部分、ノイズ抑制のための基本的な回路部分における理想的な動作を説明する。第１および第２のインダクタＬ１１，Ｌ１２のインダクタンスは互いに同一の値とし、かつ結合係数を１とする。第３および第４のインダクタＬ１３，Ｌ１４のインダクタンスも互いに同一の値とし、かつ結合係数を１とする。直列回路１６における第１のキャパシタＣ１１のインピーダンスは無視できるほど小さい低インピーダンスであるものとする。

図３の場合と同様、端子１Ａ，１Ｂ間にノーマルモードの電圧Ｖｉが印加されると、この電圧Ｖｉは、第１のインダクタＬ１１と直列回路１６と第３のインダクタＬ１３とによって分圧され、第１のインダクタＬ１１の両端間と直列回路１６の両端間と第３のインダクタＬ１３の両端間とにそれぞれ所定の電圧が発生する。なお、図中の矢印は、その先の方が高い電位であることを表している。第１のインダクタＬ１１と第２のインダクタＬ１２は互いに電磁気的に結合されているので、第１のインダクタＬ１１の両端間に発生した電圧に応じて、第２のインダクタＬ１２の両端間に所定の電圧が発生する。同様に、第３のインダクタＬ１３と第４のインダクタＬ１４は互いに電磁気的に結合されているので、第３のインダクタＬ１３の両端間に発生した電圧に応じて、第４のインダクタＬ１４の両端間に所定の電圧が発生する。その結果、第２のインダクタＬ１２の端部と第４のインダクタＬ１４の端部との間の電圧、すなわち端子２Ａ，２Ｂ間の電圧Ｖｏは、第１のインダクタＬ１１の端部と第３のインダクタＬ１３の端部との間に印加された電圧Ｖｉよりも小さくなる。

また、端子２Ａ，２Ｂ間にノーマルモードの電圧が印加された場合も、上記の説明と同様にして、端子１Ａ，１Ｂ間の電圧は、端子２Ａ，２Ｂ間に印加された電圧よりも小さくなる。このように、理想的には、端子１Ａ，１Ｂにノーマルモードノイズが印加された場合と、端子２Ａ，２Ｂにノーマルモードノイズが印加された場合のいずれの場合にも、ノーマルモードノイズを抑制することができる。

しかしながら、実際の回路条件下では、図２１に示したように第１および第２のインダクタＬ１１，Ｌ１２と第３および第４のインダクタＬ１３，Ｌ１４とに並列的に浮遊容量Ｃｘが存在する。この浮遊容量Ｃｘによるスルーパスが形成されて、理想的なノイズ抑制動作の妨げとなる。また信号の入出力インピーダンスに時間的な変動があり、特に高インピーダンス環境下となった場合には、第１および第２のインダクタＬ１１，Ｌ１２と第３および第４のインダクタＬ１３，Ｌ１４とのインダクタンス成分としての作用が弱くなり、特に高周波領域においてノイズ抑制の動作の妨げとなる。第２のキャパシタＣ１２および第３のキャパシタＣ１３は、これらの問題点を改善し、良好なノイズ抑制動作を実現する。例えば第２のキャパシタＣ１２を設けたことにより、第１の導電線３から直列回路１６側へと至るあらたな信号の経路が形成される。これにより、例えば高インピーダンス環境下となり、第１および第２のインダクタＬ１１，Ｌ１２のインダクタンス成分としての作用が弱くなった場合において、端子１Ａ側から端子２Ａ側へと第１および第２のインダクタＬ１１，Ｌ１２を介して流れる電流の一部が、第２のキャパシタＣ１２を経由することとなり、端子２Ａ側に流れる電流が小さくなり、インダクタンス成分としての作用が弱くなったことによる特性の悪化が防止される。第３のキャパシタＣ１３も第３および第４のインダクタＬ１３，Ｌ１４に対して同様に作用する。

また、特に以下の条件を満足するように直列回路１６における第５および第６のインダクタＬ１５，Ｌ１６のインダクタンスＩＬと、第２のキャパシタＣ１２および第３のキャパシタＣ１３のキャパシタンスｓＣとを調整することで、全インピーダンスに対応した良好な特性が得られる。すなわち、図２１にも示したように、第１および第２のインダクタＬ１１，Ｌ１２を組み合わせた全体のインダクタンスと、第３および第４のインダクタＬ１３，Ｌ１４を組み合わせた全体のインダクタンスとの和をＬＬ、直列回路１６における第５のインダクタＬ１５のインダクタンスと第６のインダクタＬ１６のインダクタンスとをそれぞれＩＬ、直列回路１６における第１のキャパシタＣ１１のキャパシタンスをｄＣ、第２のキャパシタＣ２のキャパシタンスと第３のキャパシタＣ３のキャパシタンスとをそれぞれｓＣとしたとき、第１および第２のインダクタＬ１１，Ｌ１２、ならびに第３および第４のインダクタＬ１３，Ｌ１４のインダクタンスが互いにＬＬ／８で同一の値であり、かつ、以下の条件を満足することが好ましい。
０＜ＩＬ／２＜ＬＬ／８ …（Ａ−３）
０＜ｓＣ＜ｄＣ／２ …（Ｂ−３）

なお、図２１では図１（Ａ）の回路におけるｓＣ，ＩＬの値を基準として、良好な特性を得るためのｓＣ，ＩＬの値を示している。図示したように、図１（Ａ）の回路におけるｓＣ，ＩＬの値に対して、ｓＣを２倍，ＩＬを１／２倍の値とすることが好ましい。

以上説明したように、本実施の形態に係るノイズ抑制回路によれば、第１および第２の導電線３，４のそれぞれにインダクタを挿入し、第１および第２の導電線３，４のインピーダンス特性が平衡になるように構成されているので、第１および第２の導電線３，４からの放射電界強度の増加を抑制して、放射ノイズの発生を抑制することができる。また、第１の導電線３と直列回路１６とに第２のキャパシタＣ１２を接続し、かつ、第２の導電線４と直列回路１６とに第３のキャパシタＣ１３を接続し、それら第２および第３のキャパシタＣ１２，Ｃ１３を介して第１および第２の導電線３，４からから直列回路１６に至るあらたな信号経路を形成するようにしたので、入力側または出力側にインピーダンスの変動があったとしても、それによる信号特性の悪化が抑制され、広い周波数範囲において効果的にノーマルモードノイズを抑制することが可能になる。本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

＜第２の実施の形態の変形例＞
図２２は、本実施の形態に係るノイズ抑制回路の変形例の回路構成を示している。この変形例に係るノイズ抑制回路は、図２０に示した回路に対して、第１および第２のインダクタＬ１１，Ｌ１２と第３および第４のインダクタＬ１３，Ｌ１４とが互いに同一の極性で電磁気的に結合された構成となっている。すなわち、巻線１１Ａ，１１Ｂ，２１Ａ，２１Ｂがすべて、同一方向から１つの磁心１２に巻かれることにより、第１および第２のインダクタＬ１１，Ｌ１２、ならびに第３および第４のインダクタＬ１３，Ｌ１４が形成されている。この場合、ノーマルモードの信号を流した場合に第１および第２のインダクタＬ１１，Ｌ１２に発生する磁界を高めるように結合される構成とする。この場合、ノーマルモードノイズのインピーダンスを上げることができ、より効果的にノイズ抑制ができる。さらに、図２０に示した回路に比べて第１および第２のインダクタＬ１１，Ｌ１２の磁芯１２と第３および第４のインダクタＬ１３，Ｌ１４の磁芯２２とを共通化することができ、小型化に寄与すると共に、第１および第２のインダクタＬ１１，Ｌ１２、第３および第４のインダクタＬ１３，Ｌ１４、ならびに第５および第６のインダクタＬ１５，Ｌ１６としてインダクタンスの小さなコイルを用いることができる。

また、特に以下の条件を満足するように直列回路１６における第５および第６のインダクタＬ１５，Ｌ１６のインダクタンスＩＬと、第２のキャパシタＣ１２および第３のキャパシタＣ１３のキャパシタンスｓＣとを調整することで、全インピーダンスに対応した良好な特性が得られる。すなわち、図２３にも示したように第１および第２のインダクタＬ１１，Ｌ１２、ならびに第３および第４のインダクタＬ１３，Ｌ１４を組み合わせた全体のインダクタンスをＬＬ、直列回路１６における第５のインダクタＬ１５のインダクタンスと第６のインダクタＬ１６のインダクタンスとをそれぞれＩＬ、直列回路における第１のキャパシタＣ１１のキャパシタンスをｄＣ、第２のキャパシタＣ１２のキャパシタンスと第３のキャパシタＣ１３のキャパシタンスとをそれぞれｓＣとしたとき、第１および第２のインダクタＬ１１，Ｌ１２、ならびに第３および第４のインダクタＬ１３，Ｌ１４のインダクタンスが互いにＬＬ／８で同一の値であり、かつ、以下の条件を満足すことが好ましい。
０＜ＩＬ／２＜ＬＬ／８ …（Ａ−４）
０＜ｓＣ＜ｄＣ／２ …（Ｂ−４）

なお、図２３では図１（Ａ）の回路におけるｓＣ，ＩＬの値を基準として、良好な特性を得るためのｓＣ，ＩＬの値を示している。図示したように、図１（Ａ）の回路におけるｓＣ，ＩＬの値に対して、ｓＣを２倍，ＩＬを１／２倍の値とすることが好ましい。

［第３の実施の形態］
次に、本発明の第３の実施に係るノイズ抑制回路について説明する。本実施の形態に係るノイズ抑制回路は、２本の導電線を同じ位相で伝搬するコモンモードノイズを抑制する回路である。

図２４は、本発明の第３の実施の形態に係るノイズ抑制回路の一構成例を示している。なお、上記第１の実施の形態におけるノイズ抑制回路と実質的に同一の構成部分には同一の符号を付している。このノイズ抑制回路は、グランド端子５と、グランド端子５に接続されたグランド線６とを備えている。このノイズ抑制回路はさらに、第１の導電線３に直列的に挿入された第１および第２のインダクタＬ２１，Ｌ２２と、第３のインダクタＬ２３と第１のキャパシタＣ２１とが直列に接続され、第３のインダクタＬ２３側が第１のインダクタＬ２１と第２のインダクタＬ２２との間に接続され、第１のキャパシタＣ１側が接地された第１の直列回路とを備えている。このノイズ抑制回路はさらに、一端が第１のインダクタＬ２１側において第１の導電線３に接続され、他端が第１の直列回路における第３のインダクタＬ２３と第１のキャパシタＣ２１との間に接続された第２のキャパシタＣ２２を備えている。

このノイズ抑制回路はさらに、第２の導電線４に直列的に挿入され、第１および第２のインダクタＬ２１，Ｌ２２と協働してコモンモードノイズを抑制する第４および第５のインダクタＬ２４，Ｌ２５を備えている。このノイズ抑制回路はさらに、第６のインダクタＬ２６と第３のキャパシタＣ２３とが直列に接続され、第６のインダクタＬ２６側が第４のインダクタＬ２４と第５のインダクタＬ２５との間に接続され、第３のキャパシタＣ２３側が接地された第２の直列回路と、一端が第４のインダクタＬ２４側において第２の導電線４に接続され、他端が第２の直列回路における第６のインダクタＬ２６と第３のキャパシタＣ２３との間に接続された第４のキャパシタＣ２４と備えている。

なお、図示しないが、第２のキャパシタＣ２２の一端を第１のインダクタＬ２１側ではなく、第２のインダクタＬ２２側に接続し、かつ第４のキャパシタＣ２４の一端を第４のインダクタＬ２４側ではなく、第５のインダクタＬ２５側に接続するようにしても良い。すなわち、第２のキャパシタＣ２２の一端と第４のキャパシタＣ２４の一端は、信号の入力側または出力側において互いに対応するように同一側に接続されていれば良い。ただし、信号の入力側に第２および第４のキャパシタＣ２２，Ｃ２４の一端を接続する方が、特にノイズの発生源が低インピーダンスになった際に良好に機能するので好ましい。

第１および第２の直列回路における第３および第６のインダクタＬ２３，Ｌ２６はそれぞれ、共通の磁芯３７Ｂに巻かれた巻線３７Ａ，３７Ｃを有して互いに磁気的に結合している。ただし、この磁気的な結合は必ずしも必須ではない。磁気的な結合しない場合、第３および第６のインダクタＬ２３，Ｌ２６における極性方向は特に限定されない。第１および第２の直列回路において、第１および第３のキャパシタＣ２１，Ｃ２３は、周波数が所定値以上のノーマルモード信号を通過させるハイパスフィルタとして機能する。

第１および第２のインダクタＬ２１，Ｌ２２は、互いに同一の極性で電磁気的に結合されている。第４および第５のインダクタＬ２４，Ｌ２５も同様に、互いに同一の極性で電磁気的に結合され、かつ第１および第２のインダクタＬ２１，Ｌ２２に同一の極性で電磁気的に結合されている。第１および第２のインダクタＬ２１，Ｌ２２はそれぞれ、共通の磁芯３３に同一方向から巻かれた巻線３１Ａ，３１Ｂを有している。第４および第５のインダクタＬ２４，Ｌ２５も同様に、共通の磁芯３３に同一方向から巻かれた巻線３２Ａ，３２Ｂを有している。各インダクタは、このようにそれぞれ別々の巻線で形成してもよいが、図１（Ａ）の回路における第１および第２のインダクタＬ１，Ｌ２と同様、単一の巻線で形成することも可能である。各巻線は、共通の磁芯３３に巻かれることにより、協働してコモンモードノイズを抑制するように互いに結合している。すなわち、各巻線は、これらにノーマルモードの電流が流れたときに各巻線を流れる電流によって磁芯３３に誘起される磁束が互いに相殺されるような向きに磁芯３３に巻かれている。このように、各巻線および磁芯３３は、コモンモードノイズを抑制し、ノーマルモード信号を通過させるコモンモードチョークコイルを構成している。ただし、巻線３１Ａ，３１Ｂと巻線３２Ａ，３２Ｂとを結合させることなく、別々の磁芯に巻かれた構成にすることも可能である。この場合、巻線３１Ａ，３１Ｂと巻線３２Ａ，３２Ｂとを結合させた場合に比べて、ノーマルモードノイズの抑制を図ることができる。

第１および第２のインダクタＬ２１，Ｌ２２のインダクタンスは同一の値であることが好ましい。第４および第５のインダクタＬ２４，Ｌ２５のインダクタンスも、同様にして同一の値にすることが好ましい。より好ましくは、第１および第２のインダクタＬ２１，Ｌ２２、ならびに第４および第５のインダクタＬ２４，Ｌ２５のすべてのインダクタンスを同一の値にするとよい。

次に、本実施の形態に係るノイズ抑制回路の作用について説明する。まず、第２および第４のキャパシタＣ２２，Ｃ２４を除いた回路部分、ノイズ抑制のための基本的な回路部分における理想的な動作を説明する。第１および第２のインダクタＬ２１，Ｌ２２のインダクタンスは互いに同一の値とし、かつ結合係数を１とする。第４および第５のインダクタＬ２４，Ｌ２５のインダクタンスも互いに同一の値とし、かつ結合係数を１とする。直列回路における第１および第３のキャパシタＣ２１，Ｃ２３のインピーダンスは無視できるほど小さい低インピーダンスであるものとする。

始めに、端子１Ａ，１Ｂにコモンモードの電圧Ｖｉが印加された場合について説明する。この場合、第１のインダクタＬ２１の一方の端部（端子１Ａ側の端部）とアース間、および第４のインダクタＬ２４の一方の端部（端子１Ｂ側の端部）とアース間に等しい電圧Ｖｉが発生する。第１のインダクタＬ２１の一方の端部とアース間に発生した電圧Ｖｉは、第１のインダクタＬ２１と第１の直列回路における第３のインダクタＬ３によって分圧され、第１のインダクタＬ２１の両端間と第１の直列回路の両端間とに、それぞれ所定の電圧が発生する。同様に、第４のインダクタＬ２４の一方の端部とアース間に発生した電圧Ｖｉは、第４のインダクタＬ２４と第２の直列回路における第６のインダクタＬ２６とによって分圧され、第４のインダクタＬ２４の両端間と第２の直列回路の両端間とに、それぞれ所定の電圧が発生する。第１のインダクタＬ２１と第２のインダクタＬ２２は互いに電磁気的に結合されているので、第１のインダクタＬ２１の両端間に発生した電圧に応じて、第２のインダクタＬ２２の両端間に所定の電圧が発生する。第２のインダクタＬ２２の他方の端部（端子２Ａ側の端部）とアース間の電圧、すなわち端子２Ａとアース間の電圧Ｖｏは、第２のインダクタＬ２２に発生する電圧と第１の直列回路に発生する電圧との総和で表されるが、これらの電圧は逆向きであることから互いに打ち消し合い、その結果、第１のインダクタＬ２１の一方の端部とアース間に発生した電圧、すなわち端子１Ａとアース間に発生した電圧Ｖｉよりも小さくなる。

同様に、第４のインダクタＬ２４と第５のインダクタＬ２５は互いに電磁気的に結合されているので、第４のインダクタＬ２４の両端間に発生した電圧に応じて、第５のインダクタＬ２５の両端間に所定の電圧が発生する。その結果、第５のインダクタＬ２５の他方の端部とアース間の電圧、すなわち端子２Ｂとアース間の電圧Ｖｏは、第４のインダクタＬ２４の一方の端部とアース間に発生した電圧、すなわち端子１Ｂとアース間に発生した電圧Ｖｉよりも小さくなる。このようにして、端子１Ａ，１Ｂにコモンモードの電圧が印加された場合には、端子２Ａ，２Ｂに発生するコモンモードの電圧は、端子１Ａ，１Ｂに印加されたコモンモードの電圧よりも小さくなる。

また、この回路において、端子２Ａ，２Ｂにコモンモードの電圧が印加された場合も、上記の説明と同様にして、端子１Ａ，１Ｂに発生するコモンモードの電圧は、端子２Ａ，２Ｂに印加されたコモンモードの電圧よりも小さくなる。このように、理想的には、端子１Ａ，１Ｂにコモンモードノイズが印加された場合と、端子２Ａ，２Ｂにコモンモードノイズが印加された場合のいずれの場合にも、コモンモードノイズを抑制することができる。

しかしながら、実際の回路条件下では、第１および第２のインダクタＬ２１，Ｌ２２と第４および第５のインダクタＬ２４，Ｌ２５とに並列的に浮遊容量Ｃｘが存在する。この浮遊容量Ｃｘによるスルーパスが形成されて、理想的なノイズ抑制動作の妨げとなる。また信号の入出力インピーダンスに時間的な変動があり、特に高インピーダンス環境下となった場合には、第１および第２のインダクタＬ２１，Ｌ２２と第４および第５のインダクタＬ２４，Ｌ２５とのインダクタンス成分としての作用が弱くなり、特に高周波領域においてノイズ抑制の動作の妨げとなる。第２のキャパシタＣ２２および第４のキャパシタＣ２４は、これらの問題点を改善し、良好なノイズ抑制動作を実現する。例えば第２のキャパシタＣ２２を設けたことにより、第１の導電線３から第１の直列回路側へと至るあらたな信号の経路が形成される。これにより、例えば高インピーダンス環境下となり、第１および第２のインダクタＬ２１，Ｌ２２のインダクタンス成分としての作用が弱くなった場合において、端子１Ａ側から端子２Ａ側へと第１および第２のインダクタＬ２１，Ｌ２２を介して流れる電流の一部が、第２のキャパシタＣ２２を経由することとなり、端子２Ａ側に流れる電流が小さくなり、インダクタンス成分としての作用が弱くなったことによる特性の悪化が防止される。第４のキャパシタＣ２４も第４および第５のインダクタＬ２４，Ｌ２５に対して同様に作用する。

また、特に以下の条件を満足するように第１および第２の直列回路における第３および第６のインダクタＬ２３，Ｌ２６のインダクタンスＩＬと、第２のキャパシタＣ２２および第４のキャパシタＣ２４のキャパシタンスｓＣとを調整することで、全インピーダンスに対応した良好な特性が得られる。すなわち、図２５にも示したように、第１および第２のインダクタＬ２１，Ｌ２２を組み合わせた全体のインダクタンスと、第４および第５のインダクタＬ２４，Ｌ２５を組み合わせた全体のインダクタンスとをそれぞれＬＬ、第１の直列回路における第３のインダクタＬ２３のインダクタンスと第２の直列回路における第６のインダクタＬ２６のインダクタンスとをそれぞれＩＬ、第１の直列回路における第１のキャパシタＣ２１のキャパシタンスと第２の直列回路における第３のキャパシタＣ２３のキャパシタンスとをそれぞれｄＣ、第２のキャパシタＣ２２のキャパシタンスと第４のキャパシタＣ２４のキャパシタンスとをそれぞれｓＣとしたとき、第１および第２のインダクタＬ２１，Ｌ２２、ならびに第４および第５のインダクタＬ２４，Ｌ２５のインダクタンスが互いにＬＬ／４で同一の値であり、かつ、以下の条件を満足することが好ましい。
０＜ＩＬ＜ＬＬ／４ …（Ａ−５）
０＜ｓＣ＜ｄＣ …（Ｂ−５）

なお、図２５では図１（Ａ）の回路におけるｓＣ，ｄＣの値を基準として、良好な特性を得るためのｓＣ，ｄＣの値を示している。図示したように、図１（Ａ）の回路におけるｓＣ，ｄＣの値に対して、ｓＣ，ｄＣを１／２倍の値とすることが好ましい。

本実施の形態に係るノイズ抑制回路の特性は、ノーマルモードとコモンモードの違いを除けば、第１の実施の形態に係るノイズ抑制回路と同様である。したがって、本実施の形態に係るノイズ抑制回路によれば、コモンモードチョークコイルに、インダクタとキャパシタからなる２つの直列回路を付加しただけの比較的簡単な構成で、しかも大きなインダクタンスを有するコイルを用いることなく、広い周波数範囲において効果的にコモンモードノイズを抑制することができる。また、第１の導電線３と第１の直列回路とに第２のキャパシタＣ２２を接続し、かつ、第２の導電線４と第２の直列回路とに第４のキャパシタＣ２４を接続し、それら第２および第４のキャパシタＣ２２，Ｃ２４を介して第１および第２の導電線３，４からから第１および第２の直列回路に至るあらたな信号経路を形成するようにしたので、入力側または出力側にインピーダンスの変動があったとしても、それによる信号特性の悪化が抑制され、広い周波数範囲において効果的にコモンモードノイズを抑制することが可能になる。本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

＜各実施の形態に係る回路の性能比較＞
図２６に、シミュレーションにより各実施の形態に係るノイズ抑制回路同士の性能比較を行った結果を示す。図２６において、横軸は周波数、縦軸は減衰量を示す。このシミュレーションに用いた回路構成および回路値を図２７〜図３２に示す。図２７の回路は、図１（Ａ）の第１の実施の形態に係る回路構成に対応する。図２８の回路は、図１６の第１の実施の形態の第１の変形例に係る回路構成に対応する。図２９の回路は、図１８の第１の実施の形態の第２の変形例に係る回路構成に対応する。図３０の回路は、図２０の第２の実施の形態に係る回路構成に対応する。図３１の回路は、図２２の第２の実施の形態の変形例に係る回路構成に対応する。図３２の回路は、図２４の第３の実施の形態に係る回路構成に対応する。図２７〜図３２の回路において、Ｒは入力または出力のインピーダンスを示す。

図２６において、符号２６２を付した曲線は、図２８の回路構成による特性を示す。符号２６３を付した曲線は、図２９の回路構成による特性を示す。符号２６１を付した曲線は、図２８，図２９以外の他の回路構成による特性を示す。図２６のシミュレーション結果から、図３０，図３１の平衡型のノーマルモード用ノイズ抑制回路（図２０，図２２）と、図３２のコモンモード用ノイズ抑制回路（図２４）とでは、基本となる図２７の不平衡型のノーマルモード用ノイズ抑制回路（図１（Ａ））に対して同一の特性となるような回路条件が存在することが分かる。また、曲線２６２，２６３から、図２８，図２９の平衡型のノーマルモード用ノイズ抑制回路の変形回路（図１６，図１８）では、基本となる図２７の不平衡型のノーマルモード用ノイズ抑制回路に比べて特性が改善されるような回路条件が存在することが分かる。

なお、各実施の形態に係るノイズ抑制回路は、電力変換回路が発生するリップル電圧やノイズを低減する手段や、電力線通信において電力線上のノイズを低減したり、室内電力線上の通信信号が屋外電力線に漏洩することを防止する手段として利用することができる。

なお、本発明は上記各実施の形態に限定されず、種々の変更が可能である。例えば、本発明のノイズ抑制回路は、第１または第２の実施の形態に係るノーマルモードノイズ抑制用の回路と第３の実施の形態に係るコモンモードノイズ抑制用の回路とを備えていてもよい。

本発明の第１の実施の形態に係るノイズ抑制回路の第１および第２の構成例を示す回路図である。 第１および第２のインダクタの実際の構成例を示す図である。 本発明の第１の実施の形態に係るノイズ抑制回路の動作を説明するための回路図である。 本発明の第１の実施の形態に係るノイズ抑制回路における第２のキャパシタの作用を説明するための回路図である。 本発明の第１の実施の形態に係るノイズ抑制回路の特性を求めるためのシミュレーションに用いた回路構成を示す図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、インダクタンスＩＬを調整した場合の低域側での減衰特性のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、キャパシタンスｓＣを調整した場合の低域側での減衰特性のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、キャパシタンスｓＣの値により高域側の減衰特性が改善される様子を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、入力側のインピーダンスＺｉと出力側のインピーダンスＺｏとを共に５０Ωとした場合における減衰特性のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、入力側のインピーダンスＺｉと出力側のインピーダンスＺｏとを共に１０ｍΩとした場合における減衰特性のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、入力側のインピーダンスＺｉと出力側のインピーダンスＺｏとを共に１ｋΩとした場合における減衰特性のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、出力側のインピーダンスＺｏを５０Ωとし、入力側のインピーダンスＺｉを１０ｍΩとした場合における減衰特性のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、出力側のインピーダンスＺｏを５０Ωとし、入力側のインピーダンスＺｉを１ｋΩとした場合における減衰特性のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、入力側のインピーダンスＺｉを５０Ωとし、出力側のインピーダンスＺｏを１０ｍΩとした場合における減衰特性のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、入力側のインピーダンスＺｉを５０Ωとし、出力側のインピーダンスＺｏを１ｋΩとした場合における減衰特性のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路の第１の変形例を示す回路図である。 第１の変形例に係るノイズ抑制回路の回路値を説明するための図である。 本発明の第１の実施の形態に係るノイズ抑制回路の第２の変形例を示す回路図である。 第２の変形例に係るノイズ抑制回路の回路値を説明するための図である。 本発明の第２の実施の形態に係るノイズ抑制回路の第１の構成例を示す回路図である。 図２０のノイズ抑制回路の回路値を説明するための図である。 本発明の第２の実施の形態に係るノイズ抑制回路の第２の構成例を示す回路図である。 図２２のノイズ抑制回路の回路値を説明するための図である。 本発明の第３の実施の形態に係るノイズ抑制回路の一構成例を示す回路図である。 図２４のノイズ抑制回路の回路値を説明するための図である。 本発明の第１ないし第３の実施の形態に係る各ノイズ抑制回路の減衰特性を比較して示した特性図である。 図２６の減衰特性の比較に用いた第１の回路の構成を示す図である。 図２６の減衰特性の比較に用いた第２の回路の構成を示す図である。 図２６の減衰特性の比較に用いた第３の回路の構成を示す図である。 図２６の減衰特性の比較に用いた第４の回路の構成を示す図である。 図２６の減衰特性の比較に用いた第５の回路の構成を示す図である。 図２６の減衰特性の比較に用いた第６の回路の構成を示す図である。 従来のノイズ抑制回路の一構成例を示す回路図である。 従来のノイズ抑制回路の問題点を説明するための回路図である。

符号の説明

Ｃ１…第１のキャパシタ、Ｃ２…第２のキャパシタ、Ｃ３…第３のキャパシタ、Ｃ４…第４のキャパシタ、Ｌ１…第１のインダクタ、Ｌ２…第２のインダクタ、Ｌ３…第３のインダクタ、Ｌ４…第４のインダクタ、Ｌ５…第５のインダクタ、Ｌ６…第６のインダクタ、３…第１の導電線、４…第２の導電線、１５…直列回路。

Claims (11)

1. 第１および第２の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路であって、
   前記第１の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第１および第２のインダクタと、
   第３のインダクタと第１のキャパシタとが直列に接続され、前記第３のインダクタ側が前記第１のインダクタと前記第２のインダクタとの間に接続され、前記第１のキャパシタ側が前記第２の導電線に接続された第１の直列回路と、
   一端が前記第１のインダクタ側または前記第２のインダクタ側において前記第１の導電線に接続され、他端が前記第１の直列回路における前記第３のインダクタと前記第１のキャパシタとの間に接続された第２のキャパシタと
   を備え、
   前記第１および第２のインダクタを組み合わせた全体のインダクタンスをＬＬ、
   前記第１の直列回路における前記第３のインダクタのインダクタンスをＩＬ、
   前記第１の直列回路における前記第１のキャパシタのキャパシタンスをｄＣ、 前記第２のキャパシタのキャパシタンスをｓＣとしたとき、
   前記第１および第２のインダクタのインダクタンスが互いにＬＬ／４で同一の値であり、かつ、以下の条件を満足する
   ０＜ＩＬ＜ＬＬ／４ …（Ａ−１）
   ０＜ｓＣ＜ｄＣ …（Ｂ−１）
   ことを特徴とするノイズ抑制回路。
2. 第１および第２の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路であって、
   前記第１の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第１および第２のインダクタと、
   第３のインダクタと第１のキャパシタとが直列に接続され、前記第３のインダクタ側が前記第１のインダクタと前記第２のインダクタとの間に接続され、前記第１のキャパシタ側が前記第２の導電線に接続された第１の直列回路と、
   一端が前記第１のインダクタ側または前記第２のインダクタ側において前記第１の導電線に接続され、他端が前記第１の直列回路における前記第３のインダクタと前記第１のキャパシタとの間に接続された第２のキャパシタと、
   前記第２の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第４および第５のインダクタと、
   第６のインダクタと第３のキャパシタとが直列に接続され、前記第６のインダクタ側が前記第４のインダクタと前記第５のインダクタとの間に接続され、前記第３のキャパシタ側が前記第１の導電線に接続された第２の直列回路と、
   一端が前記第４のインダクタ側または前記第５のインダクタ側において前記第２の導電線に接続され、他端が前記第２の直列回路における前記第６のインダクタと前記第３のキャパシタとの間に接続された第４のキャパシタと
   を備え、
   前記第１の直列回路の前記第１のキャパシタ側が、前記第４のインダクタ側または前記第５のインダクタ側のうち前記第４のキャパシタの一端が接続された側とは異なる側において前記第２の導電線に接続され、
   前記第２の直列回路の前記第３のキャパシタ側が、前記第１のインダクタ側または前記第２のインダクタ側のうち前記第２のキャパシタの一端が接続された側とは異なる側において前記第１の導電線に接続されている
   ことを特徴とするノイズ抑制回路。
3. 前記第１および第２のインダクタ、ならびに前記第４および第５のインダクタのインダクタンスがすべて同一の値である
   ことを特徴とする請求項２に記載のノイズ抑制回路。
4. 前記第１および第２のインダクタを組み合わせた全体のインダクタンスと、前記第４および第５のインダクタを組み合わせた全体のインダクタンスとの和をＬＬ、
   前記第１の直列回路における前記第３のインダクタのインダクタンスと前記第２の直列回路における前記第６のインダクタのインダクタンスとをそれぞれＩＬ、
   前記第１の直列回路における前記第１のキャパシタのキャパシタンスと前記第２の直列回路における前記第３のキャパシタのキャパシタンスとをそれぞれｄＣ、
   前記第２のキャパシタのキャパシタンスと前記第４のキャパシタのキャパシタンスとをそれぞれｓＣとしたとき、
   前記第１および第２のインダクタ、ならびに前記第４および第５のインダクタのインダクタンスが互いにＬＬ／８で同一の値であり、かつ、以下の条件を満足する
   ０＜ＩＬ／２＜ＬＬ／８ …（Ａ−２）
   ０＜ｓＣ＜ｄＣ …（Ｂ−２）
   ことを特徴とする請求項３に記載のノイズ抑制回路。
5. 一端が前記第１の直列回路の前記第１のキャパシタ側または前記第２の導電線の前記第１の直列回路が接続されている側に接続され、他端が前記第２の直列回路の前記第３のキャパシタ側または前記第１の導電線の前記第２の直列回路が接続されている側に接続された第５のキャパシタをさらに備えた
   ことを特徴とする請求項２ないし４のいずれか１項に記載のノイズ抑制回路。
6. 第１および第２の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路であって、
   前記第１の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第１および第２のインダクタと、
   前記第２の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第３および第４のインダクタと、
   一端が前記第１のインダクタと前記第２のインダクタとの間に接続された第５のインダクタと、一端が前記第５のインダクタの他端に接続された第１のキャパシタと、一端が前記第１のキャパシタの他端に接続され、他端が前記第３のインダクタと前記第４のインダクタとの間に接続された第６のインダクタとからなる直列回路と、
   一端が前記第１のインダクタ側または前記第２のインダクタ側において前記第１の導電線に接続され、他端が前記直列回路における前記第５のインダクタと前記第１のキャパシタとの間に接続された第２のキャパシタと、
   前記第３のインダクタ側または前記第４のインダクタ側のうち、前記第１の導電線の前記第２のキャパシタの一端が接続された側に対応して、一端が前記第２の導電線に接続され、他端が前記直列回路における前記第６のインダクタと前記第１のキャパシタとの間に接続された第３のキャパシタと
   を備えたことを特徴とするノイズ抑制回路。
7. 前記第１および第２のインダクタ、ならびに前記第３および第４のインダクタのインダクタンスがすべて同一の値である
   ことを特徴とする請求項６に記載のノイズ抑制回路。
8. 前記第１および第２のインダクタを組み合わせた全体のインダクタンスと、前記第３および第４のインダクタを組み合わせた全体のインダクタンスとの和をＬＬ、
   前記直列回路における前記第５のインダクタのインダクタンスと前記第６のインダクタのインダクタンスとをそれぞれＩＬ、
   前記直列回路における前記第１のキャパシタのキャパシタンスをｄＣ、
   前記第２のキャパシタのキャパシタンスと前記第３のキャパシタのキャパシタンスとをそれぞれｓＣとしたとき、
   前記第１および第２のインダクタ、ならびに前記第３および第４のインダクタのインダクタンスが互いにＬＬ／８で同一の値であり、かつ、以下の条件を満足する
   ０＜ＩＬ／２＜ＬＬ／８ …（Ａ−３）
   ０＜ｓＣ＜ｄＣ／２ …（Ｂ−３）
   ことを特徴とする請求項７に記載のノイズ抑制回路。
9. 前記第１および第２のインダクタと前記第３および第４のインダクタとが、互いに電磁気的に結合されている
   ことを特徴とする請求項６に記載のノイズ抑制回路。
10. 前記第１および第２のインダクタ、ならびに前記第３および第４のインダクタを組み合わせた全体のインダクタンスをＬＬ、
    前記直列回路における前記第５のインダクタのインダクタンスと前記第６のインダクタのインダクタンスとをそれぞれＩＬ、
    前記直列回路における前記第１のキャパシタのキャパシタンスをｄＣ、
    前記第２のキャパシタのキャパシタンスと前記第３のキャパシタのキャパシタンスとをそれぞれｓＣとしたとき、
    前記第１および第２のインダクタ、ならびに前記第３および第４のインダクタのインダクタンスが互いにＬＬ／８で同一の値であり、かつ、以下の条件を満足する
    ０＜ＩＬ／２＜ＬＬ／８ …（Ａ−４）
    ０＜ｓＣ＜ｄＣ／２ …（Ｂ−４）
    ことを特徴とする請求項９に記載のノイズ抑制回路。
11. 第１および第２の導電線を同じ位相で伝搬するコモンモードノイズを抑制する回路であって、
    前記第１の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第１および第２のインダクタと、
    第３のインダクタと第１のキャパシタとが直列に接続され、前記第３のインダクタ側が前記第１のインダクタと前記第２のインダクタとの間に接続され、前記第１のキャパシタ側が接地された第１の直列回路と、
    一端が前記第１のインダクタ側または前記第２のインダクタ側において前記第１の導電線に接続され、他端が前記第１の直列回路における前記第３のインダクタと前記第１のキャパシタとの間に接続された第２のキャパシタと、
    前記第２の導電線に直列的に挿入され、かつ前記第１および第２のインダクタに磁気的に結合され、かつ互いに電磁気的に結合された第４および第５のインダクタと、
    第６のインダクタと第３のキャパシタとが直列に接続され、前記第６のインダクタ側が前記第４のインダクタと前記第５のインダクタとの間に接続され、前記第３のキャパシタ側が接地された第２の直列回路と、
    前記第２の導電線における前記第４のインダクタ側または前記第５のインダクタ側のうち、前記第１の導電線の前記第２のキャパシタの一端が接続された側に対応して、一端が前記第２の導電線に接続され、他端が前記第２の直列回路における前記第６のインダクタと前記第３のキャパシタとの間に接続された第４のキャパシタと
    を備え、
    前記第１および第２のインダクタを組み合わせた全体のインダクタンスと、前記第４および第５のインダクタを組み合わせた全体のインダクタンスとをそれぞれＬＬ、
    前記第１の直列回路における前記第３のインダクタのインダクタンスと前記第２の直列回路における前記第６のインダクタのインダクタンスとをそれぞれＩＬ、
    前記第１の直列回路における前記第１のキャパシタのキャパシタンスと前記第２の直列回路における前記第３のキャパシタのキャパシタンスとをそれぞれｄＣ、
    前記第２のキャパシタのキャパシタンスと前記第４のキャパシタのキャパシタンスとをそれぞれｓＣとしたとき、
    前記第１および第２のインダクタ、ならびに前記第４および第５のインダクタのインダクタンスが互いにＬＬ／４で同一の値であり、かつ、以下の条件を満足する
    ０＜ＩＬ＜ＬＬ／４ …（Ａ−５）
    ０＜ｓＣ＜ｄＣ …（Ｂ−５）
    ことを特徴とするノイズ抑制回路。

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