JP4222929B2 - チップ・キャリア - Google Patents

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Description

本発明は集積回路、素子、および他の半導体素子を接続するシリコン・キャリア構造体への受動素子の集積化に関する。（以下ではチップ・キャリアのことを単にキャリアともいう。）
先進電子コンピューティング・システムでは、デカップリング（減結合）キャパシタが、常に同時回路スイッチングを伴う瞬間電流サージを支える電荷貯蔵器として機能している。デカップリング・キャパシタはオンチップで、そしてシングル・チップ・モジュール、マルチ・チップ・モジュール、ボード、およびバックプレーンを含むすべてのレベルのパッケージングで用いられている。また、これらの受動素子は同時回路スイッチング・ノイズ（すなわちΔＩ〔デルタＩ〕ノイズ）を低減するために集積回路（ＩＣ）用の電力分配システムで必要とされている。しかしながら、高周波における十分なデカップリング容量値を支持する能力に対してオンチップ・システムとオフチップ・システムの双方において関心が高まりつつある。チップ・レベルにおけるより小さなデバイス寸法とより速い回路速度を求める絶え間ない規模変更によって、より高いパッケージング密度が求められるようになったが、増大しつつあるデカップリングに付随するジレンマに対する新たな解決策も必要とされている。
特に、デカップリング・キャパシタは十分な容量値を有さねばならないだけでなく、高速化する回路速度に起因する短いクロック・サイクル時間に適合する時間尺度で利用可能である必要もある。マイクロプロセッサ・ユニット、特に携帯コンピューティングと通信で必要なマイクロプロセッサ・ユニットで必要な電力効率が増大した結果、問題がさらに悪化した。提案されている解決策にクロック・ゲーティング（チップの使用していない部分のクロック回路をオフにする機能）がある。しかし、これにより、スイッチング・イベント数が劇的に増大するとともに、Ｉノイズがきわめて大きくなる結果、新たな問題が生じる。ΔＩノイズに付随する電圧のゆらぎを望みどおりに減衰させるためには、デカップリング容量素子とともに減衰抵抗素子も一緒に組み込む必要がある。したがって、これらの問題をすべて扱うとともに様々な容量素子と抵抗素子をプロセッサ回路に近接させてより効率的に集積化することのできる新たな解決策が必要とされている。１つの解決策では、米国特許第５８１１８６８号に記載されているように、デカップリング・キャパシタをチップの基板に組み込んでいる。
現在使用されている受動デカップリング素子は一般に、薄膜セラミック技術もしくは厚膜セラミック技術、シリコン上に形成した薄膜、または大きなパッケージに組み込んだいくつかの小さな個別表面マウント素子に基づいている。電子パッケージ用途の場合、現在使用されている個別キャパシタの寄生インダクタンスは近い将来用に提案されている高周波回路または高速回路で使用するのに十分なほどには小さくない。プリント配線板またはモジュールに受動素子を埋め込むことができるようになった結果（集積化受動素子〔integrated passive: ＩＰ〕）、以前は個別受動素子を配置していた場所に現在では他の素子を配置できるようになり、そのためのマウント用のスペースが広くなっている。薄膜ベースのＩＰ素子は高周波性能が高く、かつ素子集積化が容易である。これらの素子はキャリアの材料と製造プロセスに適合した技術を用いて製造する必要がある。また、将来の高性能に対する要求に適合するために、デカップリング素子は素子チップのクロック・サイクル時間に適合した時間枠内で電気的にアクセスしうる必要がある。
米国特許第５８１１８６８号
プロセッサ・チップにこれらの素子を構築すると許容できるアクセス時間が実現するが、これらの高性能チップに構築する必要のある能動回路からチップ領域を奪うことなる。したがって、適切な特性を備えたデカップリング・キャパシタと抵抗器を実現し、チップ上の素子回路がチップのクロック・サイクルに近接した時間内で利用しうる場所にそれらを配置するより優れた解決策が必要とされている。
本発明はチップ上に関連する回路素子と近接させて受動回路素子（たとえばキャパシタと抵抗器）を集積化させるのを可能にする構造体の設計、製造、および結果として得られる構造体に関する。特に、本発明はマイクロエレクトロニクス・チップ・パッケージにマウントされた個別受動素子の遅いアクセス時間に付随する困難を克服するものである。本発明は能動回路素子と受動素子を低インダクタンスかつ低抵抗で集積化する手段を提供する。特に、本発明の目的は高周波かつ高速のコンピューティング用途用の受動素子を備えた集積化キャリア用の構造体を提供することである。本発明の別の目的はキャパシタおよび／または抵抗器を組み合わせてシリコンを基にしたチップ・キャリア内に受動素子を集積化した完全に高密度の相互接続構造体を形成することである。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）本発明のさらに別の目的は低インダクタンス入出力手段（たとえば領域アレイはんだバンプ）によってチップ上の回路とキャリア上の受動素子との間の電気アクセス時間を高速化することである。
高性能コンピューティング・システムの部品を形成している高速微細電子回路チップはきわめて多数のトランジスタを備えており、したがってチップ同士の通信を可能にするきわめて多数の入力／出力（Ｉ／Ｏ）接続部と高密度の相互接続配線を必要とする。多層セラミック基板と印刷配線板は低度から中程度の性能のチップ用にこの接続部を実現しうるが、微細接合コンタクト（micro joint contact)を用いて様々な技術のチップを相互接続することができ、きわめて高いチップ間配線密度（＜５μｍピッチ）を可能にするシリコンを基にしたキャリアが近年提案された。微細接合コンタクトは、本出願人に係る、米国特許公開公報２００３−０１３７０５８号、米国特許公開公報２００３−０１３６８１３号、米国特許公開公報２００３−０１３６８１４号に記載されている。本発明の意図は、Ｓｉキャリアを受動素子用の支持体としても使用することである。このような解決策によって、遠くに設けたパッケージ上の個別容量素子と比べて、デカップリング・キャパシタを電気的にチップ近くに集積化することが可能になり、同時にデカップリング・キャパシタをチップから離しチップ領域を能動回路用に空けておくことが可能になる。
抵抗性デカップリング構成要素と容量性デカップリング構成要素を組み込んだ改良されたチップ・キャリアの等価電気回路を図１に示す。２本の垂直の破線で囲まれた回路部分がシリコン・キャリア１００を表わしている。シリコン・キャリアの構成要素には構造要素（相互接続配線、スルー・ビア〔スルー・バイア〕、およびＩ／Ｏパッド）の形状特性と物理特性に付随する寄生抵抗値Ｒｐおよび寄生インダクタンスＬｐ、ならびに本発明に係る方法によって導入されるキャリアの受動要素（容量性要素Ｃｃおよび抵抗性要素Ｒｃ）がある。図１において、図の左端は遠くに設けられたデカップリング容量値Ｃｒおよびその固有インダクタンスＬを備えたパッケージ１０１を表わしている。Ｓｉキャリア領域の右には、合計非スイッチング容量値Ｃｎ（たとえばオンチップのデカップリング素子およびＳＲＡＭ素子）およびスイッチング容量値によってチップ１０２が示されている。クロック・ゲーティングと（多くのサイクルにわたって継続する）共振効果を考慮に入れる必要があるから、所定サイクルにおける合計スイッチング容量値は変化する。したがって、Ｃｓ1 、Ｃｓ2 、・・・、Ｃｓn は（たとえばいくつかのクロック・バッファやそれに対応するラッチの駆動に関係する）様々な回路要素の変化するスイッチング容量値を表わしている。
キャリアはシリコン・スルー・ビアを備えている。これにより、このようなキャリアおよび他の装置を多数収容することができ、それらに電力を分配する第２レベルのパッケージングに接続するのが可能になる。それらを貫通する完全にメタライズしたビアを備えたこのようなパッケージング・インタフェース基板ウェーハを製造る方法の例は、本出願人に係る、２００２年１１月７日に出願された、米国特許出願第１０／２９００４９号明細書に記載されている。チップ間の単なる相互接続基板である、この従来技術のシリコン・キャリア構造体の概略を図２に示す。それは絶縁材料２２０で保護され導電材料２３０で充填されたスルー・ビア・ホール２１０を備えたシリコン基板２００から成る。このようなビアの製造方法は米国特許第６２２１７６９号に記載されている。
これらのスルー・ビアの底面にははんだで形成されたＣ４（controlled collapse chip connection)ボール２４０が配置されており、次レベルのパッケージングへの接続が容易になっている。表面には導電材料（たとえばアルミニウムや銅）で形成された相互接続配線２５０とビア２６０が配置されており、微細接合パッド２７０のアレイによってキャリアに取り付けられた集積回路チップ１０２間の通信を実現するために使用されている。これにより、チップとキャリアとの間の高密度の入力／出力（Ｉ／Ｏ）およびチップ間の高密度の配線が容易になっている。キャリア中の様々な構築物は次に示す既存の処理方法を用いて構築する。すなわち、リソグラフィ、ＲＩＥ（reactive ion etching）、スピン・オン・コートによる誘電体の堆積、プラズマ増強堆積、ＰＶＤ（physical vapor deposition)またはＣＶＤ（chemical vapor deposition)による導電材料の堆積、電気めっきおよび反応性シンタリング、ＣＭＰ（chemical mechanical polishing)による平坦化である。
本発明の第１の実施形態はデカップリング・キャパシタを付加することにより従来技術のシリコン・キャリアを改良するものである。これら受動素子へのキャリア上にマウントされたチップからのアクセスは、微細接合Ｉ／Ｏ接続部を通じて可能になっている。深いトレンチ・キャパシタの形をしたデカップリング・キャパシタ・アレイはスルー・ビア構築物で占有されていない、シリコン・キャリアの表面領域に構築する。図３はこのような構造体の概略を示す図である。この実施形態は図２に示す従来技術の構築物をすべて備えており、さらにシリコン・スルー・ビア２１０の近傍に形成された深いトレンチ・デカップリング・キャパシタ構造体３０１０を備えている。これらの深いトレンチ３０１０を形成するのに使用する最新のプロセス（たとえばリソグラフィやＲＩＥなど）によって、最大４０：１のアスペクト比が可能になっている。これは幅の４０倍の深さを有するトレンチを意味する。本発明に係るプロセスで使用するトレンチは幅が１００ｎｍ〜１０００ｎｍであり、深さ／幅の比（アスペクト比）が２〜５０である。
したがって、トレンチ・キャパシタを用いることは基板の小さな領域を利用して大容量値を実現できる独自の解決策である。この実施形態の別の主要な特徴はデカップリング・キャパシタが、キャリアにマウントしたチップ上の回路から微細接合Ｉ／Ｏパッドを通じてきわめて短時間でアクセスしうる点である。微細接合パッドのインダクタンスが小さいこと、およびキャリア上の短い相互接続で可能になっている信号速度が速いことによって、そのアクセス時間を上述した別の種類のオフチップの受動素子にアクセスする時間と比べてはるかに速くすることができる。トレンチ・キャパシタの２つの可能な選択肢を図４と図５に詳細に示す。
金属−絶縁体−金属（すなわちＭＩＭ）と呼ばれる、トレンチ・キャパシタの第１の選択肢の概略を図４に示す。まず、導電性が良好でシリコンと適合性のある金属を堆積してトレンチ表面とトレンチ上表部を下敷きし、下部電極を３０８０を形成する。現在、ＡＬＤ（atomic layer deposition:原子層堆積）とＣＶＤ（chemical vapor deposition)によりこの深いトレンチ構造体にＷ、Ｔｉ、Ｔａ、Ｃｏ、これらの窒化物および珪化物、Ｚｒ、Ｈｆ、ＳｉＧｅなどの材料を堆積することができる。しかし、他の導電材料も使用することができる。膜の適合性(conformability)は、トレンチの幅とアスペクト比に依存する。次いで、高誘電率膜３０２０、たとえば窒化シリコン、シリコン・オキシナイトライド、酸化タンタル、酸化チタン、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、チタン酸バリウム・ストロンチウム、チタン酸バリウム・ジルコニウムなどを当技術分野で知られた方法（たとえばＣＶＤ、ＡＬＤ、陽極酸化など）によって堆積する。次いで、トレンチ・キャパシタの上部導電性電極３０３０を堆積する。これには、Ｗ、Ｔａ、Ｔｉ、Ｃｕ、Ｎｉ、Ｐｔ、Ｃｏ、Ｎｂ、Ｍｏ、Ｖ、Ｚｒ、Ｐｔ、Ｉｒ、Ｒｅ、Ｒｈ、もしくはこれらの組み合わせ、もしくはこれらの合金などの金属、または単なる多結晶シリコン（現在の技術水準）を用いることができる。そして、ＡＬＤ、ＣＶＤ、めっき、ＰＶＤ（physical vapor deposition)またはこれらの方法の組み合わせによって堆積することができる。次いで、層３０８０（下部電極）と層３０３０（上部電極）に対するコンタクト３０９０をリソグラフィとエッチングによってパターニングして最終のデカップリング構造体を形成するとともに、スルー・ビア２１０または相互接続ビア２６０を通じて接続を実現する。これにより、キャパシタ・アレイを相互接続構造体に配線することが可能になる。
第２の実施形態では、図５に概略を示す金属−絶縁体−シリコン（ＭＩＳ）と呼ばれる、トレンチ・キャパシタから成る第２の選択肢を使用する。図４に示したＭＩＭ選択肢の場合と同様に、図５のＭＩＳ型トレンチ・キャパシタもシリコン・キャリア表面のスルー・ビアの間のスペースに形成する。ＭＩＳ選択肢では、トレンチ３０１０を形成したのち、イオン打ち込み工程とアニール工程を実施してトレンチの表面と上表部の導電率を高める。これにより、高濃度にドープした「ウェル」領域３０８０’を形成する。このウェル３０８０’はこの構造体では下部電極として機能する。ドーパントは１０18〜１０21原子／ｃｍ3 の濃度にイオン打ち込みして低抵抗率（＜０．０１オーム・ｃｍ）を達成する。ドーピング領域の深さは５０ｎｍ〜５００ｎｍの範囲で変化する。下部導電層を形成するのに使用しうるドーパントはＡｓ、Ｐ、Ｂ、およびこれらの組み合わせである。
プロセス・フローの残りは適合金属プロセスをドープト・シリコンと接触するように選定する必要がある点を除いて、ＭＩＭプロセス・フローと同一である。ＭＩＳ選択肢によると下地形状に忠実な第１の金属層が必要なくなるとともにプロセスが簡単になるが、図５の高濃度にドープしたシリコン３０８０’の抵抗率は図４で使用した金属層３０３０の抵抗率より大きいから、性能が若干低下する。用途によっては、ドープトＳｉを基にした下部電極を形成するのに他の方法を用いることができる。すなわち、下部電極として機能するキャリアのボディとして高濃度にドープしたＳｉウェーハを同時に使用することができる。他の選択肢としては、すべてのトレンチの回りに（イオン打ち込みとアニールによって）高濃度にドープしたＳｉ領域から成る「スキン（skin）」を形成するもの、および必要な場合にはすべての深いトレンチに「ストラップ（strap)」を接続するものがある。そのようなストラップはシリコン表面より下の深さに形成する。
（第１の実施形態および第２の実施形態に由来する）トレンチ・キャパシタならびにシリコン・キャリアの相互接続構築物（すなわちスルー・ビア、相互接続ビア、配線など）を形成する手順はプロセス、様々な工程に必要なサーマル・バジェット（thermal budget）などの容易性によって決まる（サーマル・バジェットとは、ウェーハに加える温度の時間積分値のことである）。一般に、トレンチ・キャパシタの形成工程を最初に実行するのが好ましい。なぜなら、トレンチ・キャパシタの形成工程は相互接続層で使用する導体に適合しない高温と特別の堆積ツール（たとえば高誘電率絶縁体の堆積）を必要とするからである。深いトレンチ層を形成するのにより低い温度のプロセスを使用する場合には、プロセス工程を逆にしてスルー・ビアを最初に形成してもよい。この開示の主要な特徴は形成する構造体（すなわち機能を付加した、スルー・ビアを有するキャリア）がファウンドリ技術（すなわち量産工場で使われている技術）を使用している点（たとえばメモリ・チップの製造で広く用いられているプロセスを使用して深いトレンチを形成している）、および、最先端のＣＭＯＳ ＢＥＯＬと比べて配線相互接続用の基本原則がきわめて緩やかな点である（ＢＥＯＬ（back end of line）とはチップ上に配線を施す工程のことである）。これにより、低コストの製造が可能になる。
本発明の第３の実施形態を図６に示す。図６では、デカップリング・キャパシタをＳｉキャリアのスルー・ビアを用いて構築している。改良されたシリコン・キャリア構造体のこの構成では、キャリアの相互接続配線中の特定のコンタクト場所４０９０’に接続されたいくつかのスルー・ビア４１０’を用いて集積化したデカップリング・キャパシタを構築している。これは次のようにして実現している。すなわち、これらのビア４１０’の内壁に形成した高誘電率（ｋ≧７）の被覆を用いてキャパシタ誘電体とし、コンタクト４０９０’に接続された導電性充填物４３０’をキャパシタの一方のプレートとして使用し、高濃度にドープしたシリコン基板領域４０８０’を他方のプレートとして使用することにより集積化キャパシタを形成している。無論、図７に示すスルー・ビアを基にしたキャパシタを備えた第４の実施形態も可能である。図７では、図６の高濃度ドープのシリコン領域４０８０’の代わりに金属コンタクト４０８０”を下部電極として使用している。図６と図７に示すこれらスルー・ビアを基にしたキャパシタは上述した実施形態である深いトレンチのデカップリング・キャパシタと別々に形成してもよいし、それらと一緒に形成してもよい（図８および図９をそれぞれ参照）。したがって、本発明の第５の実施形態は本発明の第１の実施形態または第２の実施形態のトレンチ・キャパシタ構造体を第３の実施形態または第４の実施形態で説明したスルー・ビアを基にしたデカップリング・キャパシタ構造体に付加したものである。
図１０は本発明に係る構成の第６の実施形態を表わす、抵抗素子を備え改良されたシリコン・キャリア構造体の概略を示す図である。集積化した抵抗素子の目的はΔＩノイズに付随する電圧ゆらぎを減衰させることである。通常、電圧ゆらぎを減衰させるために回路に局所化した個別抵抗器を使用すると、電力消費が増大する懸念が生じる。本発明は局所化した抵抗器とそれらの局所化した発熱と電力消費に関連する課題を、キャリア全体（ドープしたシリコン基板）を抵抗素子として使用することにより解消する。特に、この実施形態では、従来技術のキャリア（図２）のシリコン基板２００を、利用するチップ中の様々な電圧基準レベルの間に抵抗素子を形成しうるのに適切な抵抗率を有するように特別にドープしたシリコン基板５００で置き換えている。ウェーハ５００の表面を絶縁体５０２０’で被覆したのち、開口を形成し抵抗性シリコン基板と特定の相互接続ビア５６０’との間にコンタクト５０９０’を形成する。同様に、Ｓｉ基板と特定のＣ４はんだボール５４０’との間にコンタクト５０９０”’を形成する。これにより、次のレベルのパッケージ（図示せず）中の電圧基準面への接続が可能になる。特定のＣ４ボール５４０’と対応する表面コンタクト５０９０”との間のシリコン・ウェーハの部分によって、集積化した抵抗素子が形成される。図１１に示すように、この抵抗素子はスルー・ビア構成に基づく容量素子とともにシリコン・キャリアに組み込むことができる。あるいは、図１２に示すように、この抵抗素子は深いトレンチ構成に基づく容量素子とともにシリコン・キャリアに組み込むことができる。あるいは、図１３に示すように、この抵抗素子は両方の容量素子の組み合わせとともにシリコン・キャリアに組み込むことができる。（これらの容量構造体の詳細は本発明の第１の実施形態〜第４の実施形態について上述したものと同じである。）抵抗素子の組み込みに起因して観察される電圧降下は電源電圧値を高めることによって補償することができ、それによりチップ中の回路の適切な動作を維持することができる。
抵抗素子の構築については他の変形例も可能てある。Ｃ４コンタクト５０９０”’と相互接続ビア・コンタクト５０９０”との間のＳｉ領域の抵抗率をＣ４接続部の抵抗率を最大にした傾斜プロファイル（すなわちキャリアの厚さ方向のドーピング・レベルを異ならせたプロファイル）とすることができる。この種の構造形状の場合、この解決策では高抵抗率素子（約０．２オーム・ｃｍ）を電源と直列に、低抵抗値素子（０．１〜０．０１ミリオーム）をキャパシタと直列に組み込む。この構成では、たとえばエピＳｉ層（１〜５μｍ）を組み込むことができる。所定の構成では、低ドープ領域の金属への良好なオーミック・コンタクトの要件を満たす必要がある。また、抵抗性膜（たとえば窒化タンタル、タンタル、Ｎｉ−Ｃｒ合金、Ｃｒ−ＳｉＯ2 複合材料など）で形成した終端抵抗器も任意実行事項として配線構造体に集積化することができる。これにより、所望の合計抵抗値を微細に制御することが可能になる。
抵抗素子Ｒの特性は使用する基板の電気特性の関数である。上述したように、所望の抵抗値は基板を適切に選択することにより達成できる（傾斜イオン打ち込みと抵抗値プロファイル、個別薄膜終端抵抗器）。他方、容量素子Ｃの性能は選定した幾何形状（スルー・ビア壁またはトレンチ・アレイ）、下部電極の形成に使用した材料（キャリアの高濃度ドープしたシリコン・ボディ、金属層、または金属シリサイド層）、誘電体薄膜層（窒化シリコンまたは高誘電率材料）、および上部金属電極（表面パッドに接続された金属充填ビア）によって決まる。（金属電極と高濃度ドープの電極を使用することによる）低抵抗値と適切な容量値とを組み合わせると、許容できる低ＲＣ遅延定数が実現する。これにより、アクセス時間が速くなる。また、容量素子と抵抗素子をキャリアに集積化するとともに高性能の相互接続配線２５０、ビア２６０、５６０’、および低インダクタンスの微細接合２７０を通じてアクセスしているから、アクセス時間はモジュールまたはボードにマウントした個別キャパシタを使用する場合よりはるかに小さい。
抵抗器Ｒｃとデカップリング・キャパシタＣｃ（図１）の値を適切に調製することにより、スイッチング・イベントに付随するＩサージに付随する電圧ゆらぎ（電圧の揺れ）を低減することができる。また、経路長を短くし、チップ上の能動素子間の相互接続線中の信号速度を速め（すなわちＬｐ値とＲｐ値を最小にし）、キャリア上の受動素子（ＣｃとＲｃ）を最適に使用することにより、電気性能を最適化することができる。Ｒｃ抵抗値を１．５ミリ・オームにし、受動容量Ｃｃ値を１μＦ／ｃｍ2 より大きくすることにより、回路の応答時間を約１００ピコ秒にすることができる。これにより、ノイズ・レベルが３３％低減する。
上述したように、本発明に係る構造体の重要な側面はキャリアの表面に受動素子を構築し、当該表面を相互接続、Ｉ／Ｏ、およびデカップリング機能用に共用することにより、高密度のチップ・キャリアの機能を改良する点である。これにより、受動素子を形成するためにチップ上の貴重なスペースを使用する必要がなくなるから、そのチップ領域を能動素子用に使用することができるようになる。あるいは、チップ当りの能動素子数が決められている場合には、チップ・サイズを小さくすることができるから、ウェーハ当りのチップの歩留りを向上させてチップ当りのコストを低減することができる。単純な集積化方式を用いコスト効率の良好なＣＭＯＳ互換プロセスを使用して（抵抗器、キャパシタ、接地、および信号線の領域を１回のリソグラフィとエッチング工程、それに続くビア充填と配線レベルの構築ですべて画定することができる）、受動素子と相互接続配線をキャリア上に組み込むことができる。したがって、結果として得られるキャリアは付加価値の高い部品であり、単一のシリコン・キャリア上に独自の機能を備え最適化したチップをいくつかマウントすることにより、複雑で高性能なシステムを集積化することが可能になる。しかし、付加する機能を受動素子のみに限定する必要はない。キャリアの表面（すなわちキャリアの上部表面および下部表面の双方）に他の光学回路素子および電気回路素子を形成することができる。これにより、その機能性を向上させることができる。
パッケージからキャリアに付加された素子へのアクセス時間をより速くするために、そしてキャリアのスルー・ビアをより効率的に使用するために、これらの素子の下部電極の下部表面をこれらの素子より下に配置された、キャリア中のビアに直接に接続しうるようにする。この接続はキャリアの上部表面のパッドへの接続に付加することになる。この実施形態の概略を図１４に示す。付加した素子６０１０の上部電極を相互接続ビア６６０”に接続し、下部電極の上部表面を相互接続ビア６７０に接続する。そして、下部電極６０９０”’へのコンタクトはキャリアの下部から伸びるビア６１０”に接続することによっても実現する。ビア６１０”は誘電体層６２０”と導電層６３０”を備えている。キャリア中の素子の下部電極６０９０”’用に使用する導電材料の選定によって、ドープしたシリコン領域（本発明の第２の実施形態）または他の導電材料（本発明の第１の実施形態）と接触することになる。キャリア上に形成した素子へのチップ側からのアクセスはビア６６０”、６７０によって行う。これにより、経路長が短くなるとともにインダクタンスが小さくなる。機能素子の下部電極をキャリアの下部表面に直接に接続するこの選択肢は、キャリアの厚さがより小さな値に到達するにつれ、すなわち素子の下部電極からキャリアの下部表面への接続長がキャリアのスルー・ビアの合計長の大きな部分を占めるようになるのにつれ、より重要になる。
上述した実例と実施形態は説明を目的としたものであり、マイクロエレクトロニクスの分野における当業者にとって他の変形例も可能である。本発明に係るキャリアは他の種類の半導体素子を支持するのにも使用することができる。また、本発明に係るチップ・キャリアはメモリ・アレイを形成するのにも使用することができる。メモリ・アレイは構造とプロセス工程がトレンチ・キャパシタ・アレイときわめてよく似ている。これらのメモリ・アレイはスルー・ビア間のキャリア領域をデカップリング素子と共用することができる。このようなメモリ・アレイはパッケージにマウントしたメモリ・ブロックと比べて短時間でアクセス可能であるから、システム・レベルの性能が向上する。キャリアの相互接続と微細接合Ｉ／Ｏは速い信号速度をサポートしうるから、チップに組み込むメモリの一部の代わりにこれらのメモリ・バンクを使用することができる。ここでも、これによりチップ領域を計算論理素子用に有効に使うことができる。あるいは、所定の論理素子に対してチップ・サイズを縮小することができる。チップがマウントされている場所より下方のキャリア上にメモリ・ブロックを選択的に配置することにより、チップ中の論理素子はきわめて速いアクセス時間でメモリ・ブロックを利用してデータ格納オペレーションやデータ取得オペレーションを実行することができる。これにより、マルチチップ・システム・レベルにおける性能が向上する。
本発明はシリコンを基にしたキャリアの使用に基づいている。この種の材料が提案されたのは現在のＣＭＯＳ技術と適合するからである。また、シリコン・プロセスに対して様々な特化した方法が開発された。たとえば、高密度で詰め込まれた深さ数百マイクロメートルのビアをパターニングする能力によって、Ｓｉ技術は現在使用されているセラミック・パッケージング技術に優越するようになった。しかしながら、本発明の焦点はキャリアに付加した機能に当てられている。本発明で教示される概念は本発明の本旨内で他のキャリアに機能を付加するのに用いることができる。たとえば、本発明に係る方法は将来の光電子工学素子の構造に適用することができる。そのような場合、第１にキャリアを形成するのに使用する材料の種別を他の材料、たとえばサファイア、石英、ガリウム・ヒ素、インジウム・リン、および有機材料に置き換えることができるとともに、特定の用途に合わせて選定する。第２に、機能性キャリアは光電子工学構造体（たとえば３次元回路積層体）の重要な部品になりうる。これにより、複雑な多機能システム（または多機能素子）および混合技術システム（または混合技術素子）を単一のキャリア上に集積化しうるようになる。
まとめとして以下の事項を開示する。
（１）
半導体素子群を相互接続するキャリアであって、
少なくとも１つの半導体素子への接続部を備えた第１のインタフェースと、
一のレベルのパッケージングへの接続部を備えた第２のインタフェースと、
前記第１のインタフェースと前記第２のインタフェースの間に設けられた基板であって、前記基板中に構築され前記第１のインタフェースの前記接続部と前記第２のインタフェースの前記接続部とを接続する少なくとも１つのビアを備えた基板と、
前記基板に構築された少なくとも１つの受動素子と、
前記少なくとも１つの受動素子と前記半導体素子および／または前記一のレベルのパッケージングとを接続する、前記第１のインタフェースに関連付けられた１組の導電素子と
を備えた、
半導体素子群を相互接続するキャリア。
（２）
前記１組の導電素子が、前記少なくとも１つの受動素子と前記半導体素子および前記一のレベルのパッケージングとを、高速充放電を行って高速応答時間を実現する経路を形成する電気的近接接続状態で接続する少なくとも１つのコンタクト・パッド、相互接続ビア、および／または相互接続配線を備えている、
上記（１）に記載の、半導体素子群を相互接続するキャリア。
（３）
前記少なくとも１つのビアが低誘電率の絶縁体で被覆され導電材料で充填されて導電素子を形成している、
上記（１）に記載の、半導体素子群を相互接続するキャリア。
（４）
前記低誘電率の絶縁体が、酸化シリコン、非晶質水素添加窒化シリコン、炭化シリコン、Ｓｉ、Ｃ、Ｏ、およびＨを含む非晶質膜、ならびにこれらの組み合わせから成る群から選択した材料から成る、
上記（３）に記載の、半導体素子群を相互接続するキャリア。
（５）
前記基板がシリコンから成る、
上記（１）に記載の、半導体素子群を相互接続するキャリア。
（６）
前記半導体素子が微細接合入出力コンタクトによって前記第１のインタフェースに接続されている、
上記（１）に記載の、半導体素子群を相互接続するキャリア。
（７）
前記第２のインタフェースがＣ４ボールによって前記一のレベルのパッケージングに接続されている、
上記（１）に記載の、半導体素子群を相互接続するキャリア。
（８）
前記少なくとも１つの受動素子がデカップリング・キャパシタから成る、
上記（１）に記載の、半導体素子群を相互接続するキャリア。
（９）
前記デカップリング・キャパシタがトレンチ・キャパシタから成る、
上記（８）に記載の、半導体素子群を相互接続するキャリア。
（１０）
前記トレンチ・キャパシタが、
前記基板の表面から前記基板中に伸びるトレンチから成るアレイ
を備え、
前記トレンチが、第１の導電材料、高誘電率の絶縁体、および第２の導電材料で下敷きされてトレンチ・キャパシタを形成している、
上記（９）に記載の、半導体素子群を相互接続するキャリア。
（１１）
前記トレンチの幅が１００ｎｍ〜１０００ｎｍであり、深さ対幅の比が２〜５０である、
上記（１０）に記載の、半導体素子群を相互接続するキャリア。
（１２）
前記第１の導電材料が、Ｗ、Ｔｉ、Ｔａ、Ｃｏ、Ｚｒ、Ｈｆ、これらの導電性窒化物、これらのシリサイド、これらの導電性シリコン・ナイトライド、およびこれらの組み合わせ、ならびにＣｕ、Ｎｉ、Ｐｔ、Ｚｒ、Ｎｂ、Ｍｏ、Ｖ、Ｉｒ、Ｒｅ、Ｒｔ、およびこれらの組み合わせから成る群から選択されている、
上記（１０）に記載の、半導体素子群を相互接続するキャリア。
（１３）
前記高誘電率の絶縁体が、窒化シリコン、シリコン・オキシナイトライド、酸化アルミニウム、窒化アルミニウム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、チタン酸バリウム・ストロンチウム、チタン酸バリウム・ジルコニウム、およびこれらの組み合わせから成る群から選択されている、
上記（１０）に記載の、半導体素子群を相互接続するキャリア。
（１４）
前記第２の導電材料が、Ｗ、Ｔｉ、Ｔａ、Ｃｏ、Ｚｒ、Ｈｆ、これらの導電性窒化物、これらのシリサイド、これらの導電性シリコン・ナイトライド、ならびに、Ｃｕ、Ｎｉ、Ｐｔ、Ｚｒ、Ｎｂ、Ｍｏ、Ｖ、Ｉｒ、Ｒｅ、Ｒｔ、およびこれらの組み合わせ、ならびに多結晶シリコンから成る群から選択されている、
上記（１０）に記載の、半導体素子群を相互接続するキャリア。
（１５）
前記深いトレンチ・キャパシタが金属−絶縁体−金属構造のトレンチ・キャパシタから成る、
上記（９）に記載の、半導体素子群を相互接続するキャリア。
（１６）
前記深いトレンチ・キャパシタが金属−絶縁体−シリコン構造のトレンチ・キャパシタから成る、
上記（９）に記載の、半導体素子群を相互接続するキャリア。
（１７）
前記金属−絶縁体−金属構造のトレンチ・キャパシタが、
前記基板中に伸びるトレンチから成るアレイと、
前記トレンチの表面に金属被覆を堆積することにより形成した下部導電層と
を備え、
前記金属被覆したトレンチが高誘電率の絶縁体および第３の導電材料によって下敷きされてトレンチ・キャパシタを形成している、
上記（１５）に記載の、半導体素子群を相互接続するキャリア。
（１８）
前記金属−絶縁体−シリコン構造のトレンチ・キャパシタが、
前記基板中に伸びるトレンチから成るアレイと、
前記基板をドープすることにより形成した下部導電層と
を備え、
前記ドープしたトレンチが高誘電率の絶縁体および第３の導電材料によって下敷きされてトレンチ・キャパシタを形成している、
上記（１６）に記載の、半導体素子群を相互接続するキャリア。
（１９）
前記デカップリング・キャパシタが、さらに、
ビアの内壁に金属被膜を堆積することにより形成した下部導電層と、
前記ビアの前記金属被覆した壁に下敷きを形成する、高誘電率の絶縁体から成る被膜と、
前記ビアの内部に存在する導電性充填物と
を備え、
前記デカップリング・キャパシタが、キャパシタ誘電体として機能する前記誘電体下敷きと、一のプレートとして機能する前記内部充填物と、別のプレートとして機能する前記金属被膜とで形成されている、
ビアを基にしたキャパシタである、
上記（８）に記載の、半導体素子群を相互接続するキャリア。
（２０）
前記デカップリング・キャパシタが、さらに、
ビアの内壁上に存在する高誘電率の絶縁体から成る被膜と、
前記ビアの内部に存在する導電性充填物と、
前記ビアに隣接する前記基板から成る高濃度ドープ領域と
を備え、
前記デカップリング・キャパシタが、キャパシタ誘電体として機能する前記誘電体被膜と、一のプレートとして機能する前記内部充填物と、別のプレートとして機能する前記高濃度ドープ領域とで形成されている、
ビアを基にしたキャパシタである、
上記（８）に記載の、半導体素子群を相互接続するキャリア。
（２１） さらに、
少なくとも１つの、ビアを基にしたキャパシタであって、
ビアの内壁上に存在する高誘電率の絶縁体から成る被膜と、
前記ビアの内部に存在する導電性充填物と、
前記ビアに隣接する前記基板から成る高濃度ドープ領域と
を備え、
前記デカップリング・キャパシタが、キャパシタ誘電体として機能する前記誘電体被膜と、一のプレートとして機能する前記内部充填物と、別のプレートとして機能する前記高濃度ドープ領域とで形成されている、
キャパシタを備えた、
上記（９）に記載の、半導体素子群を相互接続するキャリア。
（２２）
前記少なくとも１つの受動素子が、さらに、
ノイズに起因する電圧ゆらぎを減衰させるために抵抗率を有するドープした基板と、
前記基板と前記第１のインタフェースとを分離する絶縁被膜と、
前記第１のインタフェースの前記接続部への導電経路を実現する、前記絶縁被膜に設けられたビアと、
前記基板と前記第２のインタフェースとを分離する絶縁パッドであって、前記絶縁パッドはその中に構築された導電経路を有し、前記基板と前記第２のインタフェースの前記接続部とを接続している、絶縁パッドと
を備えた
抵抗素子を備えている、
上記（１）に記載の、半導体素子群を相互接続するキャリア。
（２３） さらに、
ノイズに起因する電圧ゆらぎを減衰させるために抵抗率を有するドープした基板と、
前記基板と前記第１のインタフェースとを分離する絶縁被膜と、
前記第１のインタフェースの前記接続部への導電経路を実現する、前記絶縁被膜に設けられたビアと、
前記基板と前記第２のインタフェースとを分離する絶縁パッドであって、前記絶縁パッドはその中に構築された導電経路を有し、前記基板と前記第２のインタフェースの前記接続部とを接続している、絶縁パッドと
を備えた
抵抗素子を備えている、
上記（９）に記載の、半導体素子群を相互接続するキャリア。
（２４）
前記抵抗素子が抵抗率を傾斜させて構築されている、
上記（２２）に記載の、半導体素子群を相互接続するキャリア。
（２５）
前記傾斜させた抵抗率が前記第２のインタフェースへ向かうにつれて大きくなっている、
上記（２４）に記載の、半導体素子群を相互接続するキャリア。
（２６） さらに、
ノイズに起因する電圧ゆらぎを減衰させるために抵抗率を有するドープした基板と、
前記基板と前記第１のインタフェースとを分離する絶縁被膜と、
前記第１のインタフェースの前記接続部への導電経路を実現する、前記絶縁被膜に設けられたビアと、
前記基板と前記第２のインタフェースとを分離する絶縁パッドであって、前記絶縁パッドはその中に構築された導電経路を有し、前記基板と前記第２のインタフェースの前記接続部とを接続している、絶縁パッドと
を備えた
抵抗素子を備えた、
上記（８）に記載の、半導体素子群を相互接続するキャリア。
（２７） さらに、
ノイズに起因する電圧ゆらぎを減衰させるために抵抗率を有するドープした基板と、
前記基板と前記第１のインタフェースとを分離する絶縁被膜と、
前記第１のインタフェースの前記接続部への導電経路を実現する、前記絶縁被膜に設けられたビアと、
前記基板と前記第２のインタフェースとを分離する絶縁パッドであって、前記絶縁パッドはその中に構築された導電経路を有し、前記基板と前記第２のインタフェースの前記接続部とを接続している、絶縁パッドと
を備えた
抵抗素子を備えた、
上記（２１）に記載の、半導体素子群を相互接続するキャリア。
（２８）
半導体素子群を相互接続するキャリアであって、
少なくとも１つの半導体素子への接続部を備えた第１のインタフェースと、
一のレベルのパッケージングへの接続部を備えた第２のインタフェースと、
前記第１のインタフェースと前記第２のインタフェースの間に設けられた基板であって、前記基板中に構築され前記第１のインタフェースの前記接続部と前記第２のインタフェースの前記接続部とを接続する少なくとも１つのビアを備えた基板と、
前記基板の表面から前記基板内に伸び素子として機能するように適合しているトレンチから成るアレイと、
前記トレンチ素子を相互接続するとともに前記トレンチ素子と前記半導体素子とを接続する、前記第１のインタフェースに関連付けられた１組の導電素子と
を備えた、
半導体素子群を相互接続するキャリア。
（２９）
半導体素子群を相互接続するキャリアであって、
少なくとも１つの半導体素子への接続部を備えた第１のインタフェースと、
一のレベルのパッケージングへの接続部を備えた第２のインタフェースと、
前記第１のインタフェースと前記第２のインタフェースの間に設けられた基板であって、前記基板中に構築され前記第１のインタフェースの前記接続部と前記第２のインタフェースの前記接続部とを接続する少なくとも１つのビアを備えた基板と、
前記基板の表面から前記基板内に伸び素子として機能するように適合しているトレンチから成るアレイと、
前記基板に形成された少なくとも１つのメモリ・セルと、
前記メモリ・セルと前記半導体素子とを接続する、前記第１のインタフェースに関連付けられた１組の導電素子と
を備えた、
半導体素子群を相互接続するキャリア。
（３０） さらに、
前記少なくとも１つのメモリ・セルと前記一のレベルのパッケージングとを直接に接続しうるように前記少なくとも１つのメモリ・セルに接続された少なくとも１つの副ビア
を備えた、
上記（２９）に記載の、半導体素子群を相互接続するキャリア。
（３１）
半導体素子群を相互接続するキャリアであって、
少なくとも１つの半導体素子への接続部を備えた第１のインタフェースと、
一のレベルのパッケージングへの接続部を備えた第２のインタフェースと、
前記第１のインタフェースと前記第２のインタフェースの間に設けられた基板であって、前記基板中に構築され前記第１のインタフェースの前記接続部と前記第２のインタフェースの前記接続部とを接続する少なくとも１つのビアを備えた基板と、
前記基板に設けられた少なくとも１つの光電子工学構造体と、
前記光電子工学構造体と前記半導体素子とを接続する、前記第１のインタフェースに関連付けられた１組の導電素子と
を備えた、
半導体素子群を相互接続するキャリア。
（３２） さらに、
前記少なくとも１つの光電子工学構造体と前記一のレベルのパッケージングとを直接に接続しうるように前記少なくとも１つの光電子工学構造体に接続された少なくとも１つの副ビア
を備えた、
上記（３１）に記載の、半導体素子群を相互接続するキャリア。
（３３）
前記１組の導電素子が、少なくとも１つのコンタクト・パッド、相互接続ビア、および／または相互接続配線を備えている、
上記（２８）に記載の、半導体素子群を相互接続するキャリア。
（３４）
前記基板がシリコンから成る、
上記（２８）に記載の、半導体素子群を相互接続するキャリア。
（３５）
前記半導体素子が微細接合入出力コンタクトによって前記第１のインタフェースに接続されている、
上記（２８）に記載の、半導体素子群を相互接続するキャリア。
（３６）
前記第２のインタフェースがＣ４ボールによって前記一のレベルのパッケージングに接続されている、
上記（２８）に記載の、半導体素子群を相互接続するキャリア。
（３７） さらに、
前記トレンチ素子と前記一のレベルのパッケージングとを直接に接続しうるようにトレンチから成る前記アレイに接続された少なくとも１つの副ビア
を備えた、
上記（２８）に記載の、半導体素子群を相互接続するキャリア。
（３８）
トレンチから成る前記アレイが第１の導電材料、高誘電率の絶縁体、および第１の導電材料で下敷きされて深いトレンチ・キャパシタを形成している、
上記（２８）に記載の、半導体素子群を相互接続するキャリア。
（３９）
前記トレンチの幅が１００ｎｍ〜１０００ｎｍであり、深さ対幅の比が２〜５０である、
上記（２８）に記載の、半導体素子群を相互接続するキャリア。
（４０）
前記第１の導電材料が、Ｗ、Ｔｉ、Ｔａ、Ｃｏ、Ｚｒ、Ｈｆ、これらの導電性窒化物、これらのシリサイド、これらの導電性シリコン・ナイトライド、およびこれらの組み合わせ、ならびにＣｕ、Ｎｉ、Ｐｔ、Ｚｒ、Ｎｂ、Ｍｏ、Ｖ、Ｉｒ、Ｒｅ、Ｒｔ、およびこれらの組み合わせから成る群から選択されている、
上記（３８）に記載の、半導体素子群を相互接続するキャリア。
（４１）
前記高誘電率の絶縁体が、窒化シリコン、シリコン・オキシナイトライド、酸化アルミニウム、窒化アルミニウム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、チタン酸バリウム・ストロンチウム、チタン酸バリウム・ジルコニウム、およびこれらの組み合わせから成る群から選択されている、
上記（３８）に記載の、半導体素子群を相互接続するキャリア。
（４２）
前記第２の導電材料が、Ｗ、Ｔｉ、Ｔａ、Ｃｏ、Ｚｒ、Ｈｆ、これらの導電性窒化物、これらのシリサイド、これらの導電性シリコン・ナイトライド、ならびに、Ｃｕ、Ｎｉ、Ｐｔ、Ｚｒ、Ｎｂ、Ｍｏ、Ｖ、Ｉｒ、Ｒｅ、Ｒｔ、およびこれらの組み合わせ、ならびに多結晶シリコンから成る群から選択されている、
上記（３８）に記載の、半導体素子群を相互接続するキャリア。
（４３）
前記深いトレンチ・キャパシタが金属−絶縁体−金属構造のトレンチ・キャパシタから成る、
上記（３８）に記載の、半導体素子群を相互接続するキャリア。
（４４）
前記金属−絶縁体−金属構造のトレンチ・キャパシタが、
前記基板中に伸びるトレンチから成るアレイと、
前記トレンチの表面に金属被覆を堆積することにより形成した下部導電層と
を備え、
前記金属被覆したトレンチが高誘電率の絶縁体および第３の導電材料によって下敷きされてトレンチ・キャパシタを形成している、
上記（４３）に記載の、半導体素子群を相互接続するキャリア。
（４５）
前記深いトレンチ・キャパシタが金属−絶縁体−シリコン構造のトレンチ・キャパシタから成る、
上記（３８）に記載の、半導体素子群を相互接続するキャリア。
（４６）
前記金属−絶縁体−シリコン構造のトレンチ・キャパシタが、
前記基板中に伸びるトレンチから成るアレイと、
前記基板をドープすることにより形成した下部導電層と
を備え、
前記ドープしたトレンチが高誘電率の絶縁体および第３の導電材料によって下敷きされてトレンチ・キャパシタを形成している、
上記（４５）に記載の、半導体素子群を相互接続するキャリア。
（４７） さらに、
ビアの内壁上に存在する高誘電率の絶縁体から成る被膜と、
前記ビアの内部に存在する導電性充填物と、
前記ビアに隣接する前記基板から成る高濃度ドープ領域と
を備えた、
少なくとも１つのビアを基にしたキャパシタを備え、
前記デカップリング・キャパシタがキャパシタ誘電体として機能する前記誘電体被膜と、一のプレートとして機能する前記内部充填物と、別のプレートとして機能する前記高濃度ドープ領域とで形成されている、
上記（２８）に記載の、半導体素子群を相互接続するキャリア。
（４８） さらに、
ノイズに起因する電圧ゆらぎを減衰させるために抵抗率を有するドープした基板と、
前記基板と前記第１のインタフェースとを分離する絶縁被膜と、
前記第１のインタフェースの前記接続部への導電経路を実現する、前記絶縁被膜に設けられたビアと、
前記基板と前記第２のインタフェースとを分離する絶縁パッドであって、前記絶縁パッドはその中に構築された導電経路を有し、前記基板と前記第２のインタフェースの前記接続部とを接続している、絶縁パッドと
を備えた
抵抗素子を備えた、
上記（２８）に記載の、半導体素子群を相互接続するキャリア。
（４９）
前記抵抗素子が抵抗率を傾斜させて構築されている、
上記（４８）に記載の、半導体素子群を相互接続するキャリア。
（５０）
前記傾斜させた抵抗率が前記第２のインタフェースへ向かうにつれて大きくなっている、
上記（４９）に記載の、半導体素子群を相互接続するキャリア。
（５１） さらに、
ノイズに起因する電圧ゆらぎを減衰させるために抵抗率を有するドープした基板と、
前記基板と前記第１のインタフェースとを分離する絶縁被膜と、
前記第１のインタフェースの前記接続部への導電経路を実現する、前記絶縁被膜に設けられたビアと、
前記基板と前記第２のインタフェースとを分離する絶縁パッドであって、前記絶縁パッドはその中に構築された導電経路を有し、前記基板と前記第２のインタフェースの前記接続部とを接続している、絶縁パッドと
を備えた
抵抗素子を備えた、
上記（４７）に記載の、半導体素子群を相互接続するキャリア。
（５２）
半導体素子群を相互接続する高密度チップ・キャリアを構築する方法であって、
少なくとも１つの半導体素子への接続部を備えた第１のインタフェースを構築する工程と、
一のレベルのパッケージングへの接続部を備えた第２のインタフェースを構築する工程と、
前記第１のインタフェースと前記第２のインタフェースの間に、前記第１のインタフェースの前記接続部と前記第２のインタフェースの前記接続部とを接続する少なくとも１つのビアを備えた基板を構築する工程と、
前記基板に少なくとも１つの受動素子を形成する工程であって、前記受動素子は前記第１のインタフェースおよび前記第２のインタフェースに接続されており、前記第２のインタフェースへの前記接続部が前記少なくとも１つのビアを通じるものである、工程と
を備えた、
半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（５３）
前記基板がシリコンから成る、
上記（５２）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（５４）
前記少なくとも１つの受動素子がデカップリング・キャパシタから成る、
上記（５２）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（５５）
前記受動素子を形成する前記工程が、
前記基板にトレンチから成るアレイをエッチングして形成する工程と、
前記トレンチを第１の導電材料，高誘電率の絶縁体、および第２の導電材料で下敷きしてトレンチ・キャパシタを形成する工程と
を備えている、
上記（５２）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（５６）
前記第１の導電材料が、Ｗ、Ｔｉ、Ｔａ、Ｃｏ、Ｚｒ、Ｈｆ、これらの導電性窒化物、これらのシリサイド、これらの導電性シリコン・ナイトライド、およびこれらの組み合わせ、ならびにＣｕ、Ｎｉ、Ｐｔ、Ｚｒ、Ｎｂ、Ｍｏ、Ｖ、Ｉｒ、Ｒｅ、Ｒｔ、およびこれらの組み合わせから成る群から選択されている、
上記（５５）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（５７）
前記高誘電率の絶縁体が、窒化シリコン、シリコン・オキシナイトライド、酸化アルミニウム、窒化アルミニウム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、チタン酸バリウム・ストロンチウム、チタン酸バリウム・ジルコニウム、およびこれらの組み合わせから成る群から選択されている、
上記（５５）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（５８）
前記第２の導電材料が、Ｗ、Ｔｉ、Ｔａ、Ｃｏ、Ｚｒ、Ｈｆ、これらの導電性窒化物、これらのシリサイド、これらの導電性シリコン・ナイトライド、ならびに、Ｃｕ、Ｎｉ、Ｐｔ、Ｚｒ、Ｎｂ、Ｍｏ、Ｖ、Ｉｒ、Ｒｅ、Ｒｔ、およびこれらの組み合わせ、ならびに多結晶シリコンから成る群から選択されている、
上記（５５）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（５９）
前記受動素子を形成する前記工程が、
前記基板にトレンチから成るアレイをエッチングして形成する工程と、
前記基板をドーパントでドープして下部導電層を形成する工程と、
前記トレンチを高誘電率の絶縁体および第２の導電材料で下敷きして金属−絶縁体−基板構造のトレンチ・キャパシタを形成する工程と
を備えている、
上記（５２）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（６０）
前記基板をドープする前記工程が、
前記トレンチの表面、前記トレンチの表面下の少し深い部分、およびトレンチ上部において前記基板をドープする工程
を備えている、
上記（５９）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（６１）
前記基板をドープする前記工程が、
前記キャリアのボディとして高濃度にドープしたシリコン・ウェーハを使用する工程
を備えている、
上記（５９）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（６２）
前記基板をドープする前記工程が、
前記トレンチの回りに高濃度にドープしたシリコンから成るスキン領域を形成する工程
を備えている、
上記（５９）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（６３）
前記トレンチを幅が１００ｎｍ〜１０００ｎｍであり、深さ対幅の比が２〜５０であるように形成する、
上記（５９）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（６４）
前記下部導電層の前記ドーパントをＡｓ、Ｐ、Ｂ、およびこれらの組み合わせから成る群から選択する、
上記（５９）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（６５）
前記ドーピング濃度を１０18〜１０21原子／ｃｍ3 に選定して低抵抗率（＜０．０１オーム・ｃｍ）を達成する、
上記（６４）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（６６）
前記シリコン下部導電層における前記少し深い部分の深さが５０ｎｍ〜５００ｎｍである、
上記（６０）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（６７）
前記少なくとも１つの受動素子を形成する工程が、さらに、
前記基板をドープしてノイズに起因する電圧ゆらぎを減衰させる抵抗率を実現する工程と、
前記基板と前記第１のインタフェースとを絶縁する工程と、
前記絶縁被膜にビアを構築して前記第１のインタフェースの前記接続部への導電経路を実現する工程と、
前記第２のインタフェースに絶縁パッドを配置して前記基板と前記第２のインタフェースを分離する工程であって、前記絶縁パッドはその中に構築された導電経路を有し、前記基板と前記第２のインタフェースの前記接続部とを接続している、工程と
を備えている、
上記（５４）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（６８）
前記ドープする工程を実行して傾斜させた抵抗率を構築する、
上記（６６）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（６９）
前記傾斜させた抵抗率が前記第２のインタフェースへ向かうにつれて大きくなっている、
上記（６６）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（７０） さらに、
前記第１のインタフェースに関連付けられた１組の導電素子を構築して前記少なくとも１つの受動素子と前記少なくとも１つの半導体素子および前記一のレベルのパッケージングとを、高速充放電を行って高速応答時間を実現する経路を形成する電気的近接接続状態で接続する、
上記（５２）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（７１） さらに、
前記第１のインタフェースに関連付けられた１組の導電素子を構築して前記アレイを相互接続するとともに前記アレイと前記少なくとも１つの半導体素子および前記一のレベルのパッケージングとを、高速充放電を行って高速応答時間を実現する経路を形成する電気的近接接続状態で接続する、
上記（５５）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（７２）
デカップリング・キャパシタを形成する前記工程が、
ビアの内壁に金属被膜を堆積して前記ビア内壁に下部導電層を形成する工程と、
前記金属被覆した内壁を高誘電率の絶縁体で被覆して前記ビアの前記金属被覆した内壁に下敷きを形成する工程と、
前記ビアの内部に導電性充填物を挿入する工程と、
キャパシタ誘電体として機能する前記誘電体下敷き、一のプレートとして機能する前記内部導電性充填物、および別のプレートとして機能する前記金属被膜を接続することによりビアを基にしたデカップリング・キャパシタを形成する工程と
を備えている、
上記（５４）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（７３）
デカップリング・キャパシタを形成する前記工程が、
ビアの内壁を高誘電率の絶縁体で被覆する工程と、
前記ビアの内部に導電性充填物を挿入する工程と、
前記ビアに隣接する前記基板に高濃度にドープした領域を形成する工程と、
キャパシタ誘電体として機能する前記誘電体被膜、一のプレートとして機能する前記内部導電性充填物、および別のプレートとして機能する前記基板領域を接続することによりビアを基にしたデカップリング・キャパシタを形成する工程と
を備えている、
上記（５４）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（７４）
半導体素子群を相互接続する高密度チップ・キャリアを構築する方法であって、
少なくとも１つの半導体素子への接続部を備えた第１のインタフェースを構築する工程と、
一のレベルのパッケージングへの接続部を備えた第２のインタフェースを構築する工程と、
前記第１のインタフェースと前記第２のインタフェースの間に、前記第１のインタフェースの前記接続部と前記第２のインタフェースの前記接続部とを接続する少なくとも１つのビアを備えた基板を構築する工程と、
前記基板の表面から前記基板内に伸び素子として機能するように適合しているトレンチから成るアレイを形成する工程と、
前記トレンチ素子を相互接続するとともに前記トレンチ素子と前記少なくとも１つの半導体素子とを接続する、前記第１のインタフェースに関連付けられた１組の導電素子を形成する工程と
を備えた、
半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（７５）
半導体素子群を相互接続する高密度チップ・キャリアを構築する方法であって、
少なくとも１つの半導体素子への接続部を備えた第１のインタフェースを構築する工程と、
一のレベルのパッケージングへの接続部を備えた第２のインタフェースを構築する工程と、
前記第１のインタフェースと前記第２のインタフェースの間に、前記第１のインタフェースの前記接続部と前記第２のインタフェースの前記接続部とを接続する少なくとも１つのビアを備えた基板を構築する工程と、
前記基板に少なくとも１つのメモリ・セルを形成する工程と、
前記第１のインタフェースに関連付けられた１組の導電素子を形成して前記メモリ・セルと前記少なくとも１つの半導体素子とを接続する工程と
を備えた、
半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（７６）
半導体素子群を相互接続する高密度チップ・キャリアを構築する方法であって、
少なくとも１つの半導体素子への接続部を備えた第１のインタフェースを構築する工程と、
一のレベルのパッケージングへの接続部を備えた第２のインタフェースを構築する工程と、
前記第１のインタフェースと前記第２のインタフェースの間に、前記第１のインタフェースの前記接続部と前記第２のインタフェースの前記接続部とを接続する少なくとも１つのビアを備えた基板を構築する工程と、
前記基板に少なくとも１つの光電子工学構造体を形成する工程と、
前記第１のインタフェースに関連付けられた１組の導電素子を形成して前記光電子工学構造体と前記少なくとも１つの半導体素子とを接続する工程と
を備えた、
半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（７７）
前記第１のインタフェースと前記第２のインタフェースとの間に基板を構築する前記工程が、さらに、
前記少なくとも１つのビアを低誘電率の絶縁体で被覆し、前記ビアを導電材料で充填して導電素子を形成する工程
を備えている、
上記（５４）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（７８）
前記少なくとも１つのビアを低誘電率の絶縁体で被覆する前記工程において、前記低誘電率の絶縁体が、酸化シリコン、非晶質水素添加窒化シリコン、炭化シリコン、Ｓｉ、Ｃ、Ｏ、およびＨを含む非晶質膜、ならびにこれらの組み合わせから成る群から選択した材料である、
上記（７７）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（７９） さらに、
前記少なくとも１つのメモリ・セルに接続された少なくとも１つの副ビアを形成して前記少なくとも１つのメモリ・セルが前記一のレベルのパッケージングに直接に接続しうるようにする工程
を備えた、
上記（７５）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（８０） さらに、
前記少なくとも１つの光電子工学構造体に接続された少なくとも１つの副ビアを形成して前記少なくとも１つの光電子工学構造体が前記一のレベルのパッケージングに直接に接続しうるようにする工程
を備えた、
上記（７６）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
（８１）
前記基板が、サファイア、石英、ガリウム・ヒ素、インジウム・リン、および有機材料から成る群から選択した材料から成る、
上記（３１）に記載の、半導体素子群を相互接続する高密度チップ・キャリアを構築する方法。
抵抗性デカップリング素子と容量性デカップリング素子を組み込んだ改良されたチップ・キャリアの等価電気回路を示す図である。 従来技術に係るシリコン相互接続キャリア構造体の概略を示す図である。 キャリアの上表面領域に構築した深いトレンチ・キャパシタの形をしたデカップリング・キャパシタ・アレイの概略を示す図である。 キャリアの上表面領域に構築した深いトレンチ・キャパシタの形をした金属−絶縁体−金属（ＭＩＭ）構造のデカップリング・キャパシタ・アレイの概略を示す図である。 キャリアの上表面領域に構築した深いトレンチ・キャパシタの形をした金属−絶縁体−シリコン（ＭＩＳ）構造のデカップリング・キャパシタ・アレイの概略を示す図である。 キャリアのスルー・ビア群の一部を用いて構築した金属−絶縁体−シリコン（ＭＩＳ）構造のスルー・ビアを基にしたデカップリング・キャパシタの概略を示す図である。 キャリアのスルー・ビア群の一部を用いて構築した金属−絶縁体−金属（ＭＩＭ）構造のスルー・ビアを基にしたデカップリング・キャパシタの概略を示す図である。 スルー・ビア構造のＭＩＳキャパシタと組み合わせキャリアの上表面領域に構築した深いトレンチ・キャパシタの形をしたデカップリング・キャパシタ・アレイの概略を示す図である。 スルー・ビア構造のＭＩＭキャパシタと組み合わせキャリアの上表面領域に構築した深いトレンチ・キャパシタの形をしたデカップリング・キャパシタ・アレイの概略を示す図である。 集積化した抵抗素子を含む改良されたキャリア構造体の概略を示す図である。 集積化した受動素子、抵抗器、およびスルー・ビア型キャパシタを含む改良されたキャリア構造体の概略を示す図である。 集積化した受動素子（抵抗器および深いトレンチ・キャパシタ）を含む改良されたキャリア構造体の概略を示す図である。 集積化した受動素子（抵抗器、深いトレンチ・キャパシタ、およびスルー・ビア型キャパシタ）を含む改良されたキャリア構造体の概略を示す図である。 キャリアの上表面領域に構築するとともに下部電極コンタクトを（キャリアの下部から）スルー・ビア技術によって形成した機能素子（光学素子または電気素子）の概略を示す図である。
符号の説明
１００ シリコン・キャリア
１０１ パッケージ
１０２ チップ
２００ シリコン基板
２１０ スルー・ビア・ホール
２２０ 絶縁材料
２３０ 導電材料
２４０ Ｃ４ボール
２５０ 相互接続配線
２６０ ビア
２７０ 微細接合パッド
３０１０ 深いトレンチ・デカップリング・キャパシタ構造体
３０２０ 高誘電率膜
３０３０ 上部導電性電極
３０８０ 下部電極
３０９０ コンタクト
４１０’ スルー・ビア
４３０’ 導電性充填物
４０８０’ 高濃度にドープしたシリコン基板領域
５００ 特別にドープしたシリコン基板
５０２０’ 絶縁体
５４０’ Ｃ４はんだボール
５０９０”’コンタクト
６１０” ビア
６２０” 誘電体層
６３０” 導電層
６６０” ビア
６７０ ビア
６０１０ 付加した素子
６０９０”’下部電極

Claims (26)

  1. 半導体素子群を相互接続するキャリアであって、
    少なくとも１つの半導体素子への接続部を備えた第１のインタフェースと、
    パッケージングへの接続部を備えた第２のインタフェースと、
    前記第１のインタフェースと前記第２のインタフェースの間に設けられた基板であって、前記基板中に構築され前記第１のインタフェースの前記接続部と前記第２のインタフェースの前記接続部とを接続する少なくとも１つのビアを備えた基板と、
    前記基板に構築されたデカップリング・キャパシタと、
    前記デカップリング・キャパシタと前記半導体素子および／または前記パッケージングとを接続するための、前記第１のインタフェースへの導電経路とを備え、
    前記デカップリング・キャパシタは、前記基板の前記ビアで占領されていない領域に構築され、前記基板の表面から前記基板中に伸びるトレンチから成るアレイを備えるトレンチ・キャパシタを含む、
    半導体素子群を相互接続するキャリア。
  2. 前記導電経路が、前記デカップリング・キャパシタと前記半導体素子および前記パッケージングとを接続する、少なくとも１つのコンタクト・パッド、相互接続ビア、および／または相互接続配線を備えている、請求項１に記載の、半導体素子群を相互接続するキャリア。
  3. 前記導電経路が、前記トレンチ・キャパシタを相互接続するとともに前記トレンチ・キャパシタと前記半導体素子とを接続する、
    請求項１に記載の、半導体素子群を相互接続するキャリア。
  4. 前記少なくとも１つのビアが絶縁体で被覆され導電材料で充填されて導電経路を形成している、
    請求項１に記載の、半導体素子群を相互接続するキャリア。
  5. 前記低誘電率の絶縁体が、酸化シリコン、非晶質水素添加窒化シリコン、炭化シリコン、ならびにＳｉ、Ｃ、Ｏ、およびＨを含む非晶質膜、ならびにこれらの組み合わせから成る群から選択した材料から成る、
    請求項４に記載の、半導体素子群を相互接続するキャリア。
  6. 前記基板がシリコンから成る、
    請求項１に記載の、半導体素子群を相互接続するキャリア。
  7. 前記第２のインタフェースがはんだボールによって前記パッケージングに接続されている、
    請求項１に記載の、半導体素子群を相互接続するキャリア。
  8. 前記トレンチが、第１の導電材料、高誘電率の絶縁体、および第２の導電材料が堆積されてトレンチ・キャパシタを形成している、
    請求項１に記載の、半導体素子群を相互接続するキャリア。
  9. 前記トレンチの幅が１００ｎｍ〜１０００ｎｍであり、深さ対幅の比が２〜５０である、
    請求項１に記載の、半導体素子群を相互接続するキャリア。
  10. 前記第１の導電材料が、Ｗ、Ｔｉ、Ｔａ、Ｃｏ、Ｚｒ、Ｈｆ、これらの導電性窒化物、これらのシリサイド、これらの導電性シリコン・ナイトライド、およびこれらの組み合わせ、ならびにＣｕ、Ｎｉ、Ｐｔ、Ｚｒ、Ｎｂ、Ｍｏ、Ｖ、Ｉｒ、Ｒｅ、Ｒｔ、およびこれらの組み合わせから成る群から選択されている、
    請求項８に記載の、半導体素子群を相互接続するキャリア。
  11. 前記高誘電率の絶縁体が、窒化シリコン、シリコン・オキシナイトライド、酸化アルミニウム、窒化アルミニウム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、チタン酸バリウム・ストロンチウム、チタン酸バリウム・ジルコニウム、およびこれらの組み合わせから成る群から選択されている、
    請求項８に記載の、半導体素子群を相互接続するキャリア。
  12. 前記第２の導電材料が、Ｗ、Ｔｉ、Ｔａ、Ｃｏ、Ｚｒ、Ｈｆ、これらの導電性窒化物、これらのシリサイド、これらの導電性シリコン・ナイトライド、ならびに、Ｃｕ、Ｎｉ、Ｐｔ、Ｚｒ、Ｎｂ、Ｍｏ、Ｖ、Ｉｒ、Ｒｅ、Ｒｔ、およびこれらの組み合わせ、ならびに多結晶シリコンから成る群から選択されている、
    請求項８に記載の、半導体素子群を相互接続するキャリア。
  13. 前記トレンチ・キャパシタが金属−絶縁体−金属構造のトレンチ・キャパシタから成る、
    請求項１に記載の、半導体素子群を相互接続するキャリア。
  14. 前記トレンチ・キャパシタが金属−絶縁体−シリコン構造のトレンチ・キャパシタから成る、
    請求項１に記載の、半導体素子群を相互接続するキャリア。
  15. 前記金属−絶縁体−金属構造のトレンチ・キャパシタが、
    前記基板中に伸びるトレンチから成るアレイと、
    前記トレンチの表面に金属被覆を堆積することにより形成した下部導電層と
    を備え、
    前記金属被覆したトレンチに高誘電率の絶縁体および第３の導電材料が堆積されてトレンチ・キャパシタを形成している、
    請求項１３に記載の、半導体素子群を相互接続するキャリア。
  16. 前記金属−絶縁体−シリコン構造のトレンチ・キャパシタが、
    前記基板中に伸びるトレンチから成るアレイと、
    前記基板をドープすることにより形成した下部導電層と
    を備え、
    前記ドープしたトレンチに高誘電率の絶縁体および第３の導電材料が堆積されてトレンチ・キャパシタを形成している、
    請求項１４に記載の、半導体素子群を相互接続するキャリア。
  17. 前記デカップリング・キャパシタが、さらに、
    ビアの内壁に金属被膜を堆積することにより形成した下部導電層と、
    前記ビアの前記金属被覆した壁に堆積された高誘電率の絶縁体から成る被膜と、
    前記ビアの内部に存在する導電性充填物と
    を備え、
    前記デカップリング・キャパシタが、キャパシタ誘電体として機能する前記高誘電率の絶縁体から成る被膜と、一のプレートとして機能する前記内部充填物と、別のプレートとして機能する前記金属被膜とで形成されている、
    ビアを基にしたキャパシタである、
    請求項１に記載の、半導体素子群を相互接続するキャリア。
  18. 前記デカップリング・キャパシタが、さらに、
    ビアの内壁上に存在する高誘電率の絶縁体から成る被膜と、
    前記ビアの内部に存在する導電性充填物と、
    前記ビアに隣接する前記基板から成る高濃度ドープ領域と
    を備え、
    前記デカップリング・キャパシタが、キャパシタ誘電体として機能する前記誘電体被膜と、一のプレートとして機能する前記内部充填物と、別のプレートとして機能する前記高濃度ドープ領域とで形成されている、
    ビアを基にしたキャパシタである、
    請求項６に記載の、半導体素子群を相互接続するキャリア。
  19. さらに、
    少なくとも１つの、ビアを基にしたキャパシタであって、
    ビアの内壁上に存在する高誘電率の絶縁体から成る被膜と、
    前記ビアの内部に存在する導電性充填物と、
    前記ビアに隣接する前記基板から成る高濃度ドープ領域と
    を備え、
    前記デカップリング・キャパシタが、キャパシタ誘電体として機能する前記誘電体被膜と、一のプレートとして機能する前記内部充填物と、別のプレートとして機能する前記高濃度ドープ領域とで形成されている、
    キャパシタを備えた、
    請求項６に記載の、半導体素子群を相互接続するキャリア。
  20. さらに、
    ノイズに起因する電圧ゆらぎを減衰させるために抵抗率を有するドープした基板と、
    前記基板と前記第１のインタフェースとを分離する絶縁被膜と、
    前記第１のインタフェースの前記接続部への導電経路を実現する、前記絶縁被膜に設けられたビアと、
    前記基板と前記第２のインタフェースとを分離する絶縁パッドであって、前記絶縁パッドはその中に構築された導電経路を有し、前記基板と前記第２のインタフェースの前記接続部とを接続している、絶縁パッドと
    を備えた
    抵抗素子を備えている、
    請求項６に記載の、半導体素子群を相互接続するキャリア。
  21. さらに、
    ノイズに起因する電圧ゆらぎを減衰させるために抵抗率を有するドープした基板と、
    前記基板と前記第１のインタフェースとを分離する絶縁被膜と、
    前記第１のインタフェースの前記接続部への導電経路を実現する、前記絶縁被膜に設けられたビアと、
    前記基板と前記第２のインタフェースとを分離する絶縁パッドであって、前記絶縁パッドはその中に構築された導電経路を有し、前記基板と前記第２のインタフェースの前記接続部とを接続している、絶縁パッドと
    を備えた
    抵抗素子を備えている、
    請求項６に記載の、半導体素子群を相互接続するキャリア。
  22. 前記抵抗素子が抵抗率を傾斜させて構築されている、
    請求項２０に記載の、半導体素子群を相互接続するキャリア。
  23. 前記傾斜させた抵抗率が前記第２のインタフェースへ向かうにつれて大きくなっている、
    請求項２２に記載の、半導体素子群を相互接続するキャリア。
  24. さらに、
    ノイズに起因する電圧ゆらぎを減衰させるために抵抗率を有するドープした基板と、
    前記基板と前記第１のインタフェースとを分離する絶縁被膜と、
    前記第１のインタフェースの前記接続部への導電経路を実現する、前記絶縁被膜に設けられたビアと、
    前記基板と前記第２のインタフェースとを分離する絶縁パッドであって、前記絶縁パッドはその中に構築された導電経路を有し、前記基板と前記第２のインタフェースの前記接続部とを接続している、絶縁パッドと
    を備えた
    抵抗素子を備えた、
    請求項６に記載の、半導体素子群を相互接続するキャリア。
  25. さらに、
    ノイズに起因する電圧ゆらぎを減衰させるために抵抗率を有するドープした基板と、
    前記基板と前記第１のインタフェースとを分離する絶縁被膜と、
    前記第１のインタフェースの前記接続部への導電経路を実現する、前記絶縁被膜に設けられたビアと、
    前記基板と前記第２のインタフェースとを分離する絶縁パッドであって、前記絶縁パッドはその中に構築された導電経路を有し、前記基板と前記第２のインタフェースの前記接続部とを接続している、絶縁パッドと
    を備えた
    抵抗素子を備えた、
    請求項１９に記載の、半導体素子群を相互接続するキャリア。
  26. さらに、
    前記トレンチ・キャパシタと前記パッケージングとを直接に接続しうるようにトレンチから成る前記アレイに接続された少なくとも１つの副ビアを備えた、
    請求項１に記載の、半導体素子群を相互接続するキャリア。
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