KR100887140B1 - 캐패시터 내장형 다층 세라믹 기판 - Google Patents

캐패시터 내장형 다층 세라믹 기판 Download PDF

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Abstract

본 발명은, 고유전율을 갖는 적어도 하나의 유전체 시트와, 상기 적어도 하나의 유전체 시트 각각에 의해 분리되어 적층되는 복수개의 내부전극과, 상기 유전체 시트 및 내부전극을 관통하여 형성된 적어도 하나의 신호용 비아(signal via)와, 상기 신호용 비아와 소정간격 이격되어 상기 신호용 비아를 감싸도록 상기 적층된 유전체 시트 및 내부전극을 관통하여 형성되며, 상기 고유전율 유전체 시트보다 낮은 유전율을 갖는 제1 절연체, 및 상기 신호용 비아와 상기 제1 절연체 사이의 이격 공간에 형성되며, 상기 제1 절연체보다 높은 유전율을 갖는 제2 절연체를 포함하는 캐패시터 내장형 다층 세라믹 기판을 제공한다.
세라믹 기판(ceramic substrate), 적층 캐패시터(laminated capacitor), 신호용 비아(signal via), 유전상수(dielectric constant)

Description

캐패시터 내장형 다층 세라믹 기판{CAPACITOR EMBEDED MULTI-LAYER CERAMIC SUBSTRATE}
도 1은, 종래기술에 따른 캐패시터 내장형 다층 세라믹 기판의 단면도이다.
도 2의 (a) 및 (b)는, 본 발명의 바람직한 실시형태에 따른 캐패시터 내장형 다층 세라믹 기판의 단면도 및 확대 단면사시도이다.
도 3은, 상기 도 2에서, 신호용 비아와 내부전극 사이에 형성되는 캐패시턴스를 나타낸 회로도이다.
도 4는, 본 발명의 다른 실시형태에 따른 캐패시터 내장형 다층 세라믹 기판의 분해 사시도이다.
<도면의 주요부분에 대한 부호설명>
21a, 21b : 고유전율 유전체 시트 22a, 22b : 내부전극
23 : 신호용 비아 24 : 제1 절연체
25 : 제2 절연체 26 : 저유전율 유전체 시트
27, 28 : 도전성 비아홀 29 : 단자 연결용 패드
본 발명은, 다층 세라믹 기판에 관한 것으로서, 보다 상세하게는, RF 신호의 손실 없이 내장형 캐패시터를 관통할 수 있는 신호용 비아가 형성된 캐패시터 내장형 다층 세라믹 기판에 관한 것이다.
일반적으로, 무선통신 단말기에 WLAN, 블루투스, DMB, 카메라 등와 같은 부가기능이 적용됨에 다라, 각 단의 모듈화가 급속히 진행되고 있다. 한편, 컴퓨터의 중앙처리장치(CPU) 등의 디지털 집적회로의 클럭속도(clock rate)가 증가하고 있다. 이러한 경향에서 전원 노이즈 및 결합 노이즈의 제거가 크게 요구되므로, 디커플링 캐패시터(decoupling capacitor)가 사용된다.
통상적으로 디커플링 캐패시터로서 적층형 칩 캐패시터(MLCC)가 사용된다. 하지만, 이러한 디커플링 캐패시터는 하나의 전자제품에 수십개정도가 실장되므로 모듈 크기를 축소하는데 어려움이 있다. 또한, 전원단의 거리에 따라 추가적으로 기생인덕턴스가 증가한다는 문제점이 있다.
이러한 문제를 해결하기 위해서 전원단과 칩 사이의 거리를 최소화하기 위해 종래에는 적층형 캐패시터를 관통하는 신호라인을 형성하였다.
도 1은 종래기술에 따른 다층 세라믹 기판의 단면도이다.
도 1을 참조하면, 종래기술에 따른 다층 세라믹 기판은 내부전극(12a, 12b) 사이에 유전체층(11a, 11b)이 배치되는 내장형 캐패시터를 갖는다. 상기 유전체층(11a, 11b)은 상기 내부전극(12a, 12b) 사이의 캐패시턴스 값을 증가시키기 위해 고유전율 물질로 이루어진다. 상기 내부전극은 각각 서로 다른 극성을 갖도록 형성되어 캐패시터의 전극을 형성한다.
상기 다층 세라믹 기판(10)에는 상기 내장형 캐패시터를 이루는 내부전극(12a, 12b), 유전체 시트를 관통하는 도전성 비아홀(17, 18) 및 RF 신호용 비아(13)가 형성되어 있다. 상기 도전성 비아홀(17, 18) 및 신호용 비아(13)의 상단 및 하단에는 외부 회로와 연결될 수 있는 패드(19)가 형성되어 있다. 상기 패드(19)는 플립칩 본딩을 위한 본딩패드로 작용할 수 있다.
상기 도전성 비아홀(17, 18)은 외부회로와 연결되어 직류(DC) 전류를 흐르는 통로로 사용된다. 상기 각각의 도전성 비아홀(17, 18)은 외부회로의 직류신호 및 접지신호라인으로 작동할 수 있다. 상기 각각의 도전성 비아홀(17, 18)은 각각 상기 교대로 배치된 내부전극(12a, 12b)에 연결된다. 따라서, 상기 내부전극(12a, 12b)은 각각 (+)전극 및 (-)전극의 역할을 하게 된다.
상기 신호용 비아(13)는 상기 캐패시터 내장형 다층 세라믹 기판(10)을 관통하여 형성되며, 내부전극(12a, 12b)과는 접촉되지 않고, 고유전율의 유전체 시트(11a, 11b)와는 직접 접촉되어 있다. 이러한 구조를 구현하기 위해서 상기 내부전극은 상기 신호용 비아(13)의 직경보다 큰 직경을 갖는 홀을 갖도록 인쇄하는 것이 바람직하다.
상기 신호용 비아(13)는 상기 적층형 캐패시터(10)에 연결되는 칩으로부터의 RF 신호를 전달하기 위한 통로로 사용될 수 있다.
종래기술에 따라 캐패시터 내장형 다층 세라믹 기판을 관통하는 신호용 비아를 형성하는 경우에는, 상기 신호용 비아를 통해 흐르는 RF신호가 상기 고유전율의 유전체 시트에 의해 신호손실이 생길 수 있다. 이는 내부 패턴간의 기생 캐패시턴스가 고유전율로 인하여 높은 값의 캐패시턴스로 나타나게 되고, 이렇게 나타나는 기생성분은 주파수가 높아질수록 임피던스가 낮아져서 신호손실이 크게 되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위해서, 본 발명은 RF 신호의 신호손실을 저감시킬 수 있도록 캐패시터 내장형 적층형 세라믹 기판을 관통하여 형성되는 RF 신호용 비아의 형태를 제공하는 것을 목적으로 한다.
본 발명은, 고유전율을 갖는 적어도 하나의 유전체 시트와, 상기 적어도 하나의 유전체 시트 각각에 의해 분리되어 적층되는 복수개의 내부전극과, 상기 유전체 시트 및 내부전극을 관통하여 형성된 적어도 하나의 신호용 비아(signal via)와, 상기 신호용 비아와 소정간격 이격되어 상기 신호용 비아를 감싸도록 상기 적층된 유전체 시트 및 내부전극을 관통하여 형성되며, 상기 고유전율 유전체 시트보다 낮은 유전율을 갖는 제1 절연체, 및 상기 신호용 비아와 상기 제1 절연체 사이 의 이격 공간에 형성되며, 상기 제1 절연체보다 높은 유전율을 갖는 제2 절연체를 포함하는 캐패시터 내장형 다층 세라믹 기판을 제공한다.
상기 제1 절연체는, 약 4 내지 10의 유전율을 가질 수 있다.
상기 제2 절연체는, 약 300 내지 500의 유전율을 가질 수 있다.
상기 제1 절연체 및 제2 절연체는, 상기 신호용 비아와 동축을 갖는 원통형일 수 있다.
상기 제1 절연체는, 상기 고유전율 유전체 시트의 적층방향에 대해, 상기 제2 절연체의 수직 단면적보다 큰 수직 단면적을 가질 수 있다.
상기 제2 절연체는, 상기 고유전율 유전체 시트와 동일한 물질일 수 있으며, 이 경우, 상기 제1 절연체는 상기 제2 절연체와 상기 고유전율 유전체 시트가 연결될 수 있도록 적어도 하나의 개방부가 형성될 수 있다.
상기 적어도 하나의 개방부는, 상기 각각의 유전체 시트에서 서로 대향하는 영역에 형성되는 두 개일 수 있다.
상기 적어도 하나의 개방부는, 각각의 인접한 유전체 시트에서 서로 다른 방향으로 형성될 수 있다.
이하에서 사용되는 '신호용 비아(via)'는 '교류신호(RF 신호)를 통과시키는 도전성 비아홀'을 의미하는 것으로 정의한다.
이하, 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 2의 (a) 및 (b)는 본 발명의 바람직한 실시형태에 따른 캐패시터 내장형 다층 세라믹 기판의 단면도 및 일부단면 사시도이다.
도 2의 (a) 및 (b)를 참조하면, 본 발명의 바람직한 실시형태에 따른 캐패시터 내장형 다층 세라믹 기판(20)은 복수개의 유전체 시트(21a, 21b)가 각각 서로 다른 극성의 내부전극(22a, 22b) 사이에 적층되어 형성되는 캐패시터 구조, 상기 캐패시터를 관통하는 신호용 비아(23), 및 상기 신호용 비아(23)를 감싸도록 형성된 제1 및 제2 절연체(24, 25)를 포함한다.
본 실시형태에 따른 다층 세라믹 기판(20)에서, 내장형 캐패시터는 복수개의 내부전극(22a, 22b) 사이에 각각 고유전율의 유전체 시트(21a, 21b)가 적층되어 형성되며, 추가적으로 저유전율의 유전체 시트(26)가 적층된다. 상기 복수개의 내부전극(22a, 22b)은 각각 서로 다른 극성을 갖도록 교대로 적층된다.
상기 내부전극(22a, 22b)은 도전성 페이스트(paste)를 인쇄하여 형성할 수 있다. 바람직하게는 은(Ag) 페이스트를 사용할 수 있다.
상기 내부전극(22a, 22b)을 외부 회로에 연결하는 형태로는 여러가지 형태가 고려될 수 있으며, 본 실시형태에서는 상기 다층 세라믹 기판을 관통하는 도전성 비아홀(27, 28)을 사용하였다. 상기 도전성 비아홀(27, 28)에는 각각 서로 다른 극성의 직류(DC) 전류가 흐르게 된다. 따라서 제1 극성 도전성 비아홀(27) 및 제2 극성 도전성 비아홀(28)을 형성한다. 상기 내부전극(22a, 22b)은 적층된 순서대로 상기 제1극성 비아홀(27) 및 제2 극성 도전성 비아홀(28)에 교대로 접촉된다. 따라서, 상기 적층된 내부전극은 서로 다른 극성을 갖는 내부전극이 교대로 배치된 형태를 갖게 된다.
상기 교대로 적층된 내부전극(22a, 22b) 사이에는 고유전율의 유전체 시트(21a, 21b)가 배치된다. 상기 고유전율의 유전체 시트는 내부전극 사이의 캐패시턴스 값을 높여서 높은 캐패시턴스 값을 갖는 캐패시터를 구성한다.
일반적인 MLCC(Multi Layer Ceramic Capacitor)에는 유전율이 4 내지 10 정도의 낮은 유전율을 갖는 유전체를 사용하였으나, 본 실시형태에서는 약 300 내지 500 정도의 유전율을 갖는 고유전율 유전체 시트를 사용함으로써 저유전율 유전체 시트를 사용하는 경우보다 작은 면적에서 더 큰 캐패시턴스 값을 얻을 수 있다.
상기 캐패시터를 구성하는 고유전율 유전체 시트(21a, 21b)를 덮는 내부전극(22a, 22b)의 최상부 및 최하부에는 저유전율의 유전체 시트(26)가 더 적층되어 캐패시터 내장형 다층 세라믹 기판(20)을 형성한다.
상기 캐패시터 내장형 다층 세라믹 기판(20)을 신호용 비아(23)가 관통하고 있다.
상기 신호용 비아(23)는 상기 도전성 비아홀(27, 28)과는 달리 RF 신호의 전송통로로 사용된다. 상기 신호용 비아(23)는 도전성 물질로 형성될 수 있으며, 바람직하게는 은(Ag)을 사용할 수 있다.
상기 신호용 비아(23)는 여러가지 형태로 형성될 수 있으나, 바람직하게는 원기둥 형태로 형성될 수 있다.
상기 신호용 비아(23)의 상부 및 하부에는 외부회로와 연결될 수 있는 접합용 패드(29)가 형성될 수 있다. 상기 패드(29)에는 상기 기판(20)의 외부에 실장되는 칩 등을 연결할 수 있다.
상기 신호용 비아(23)와 소정간격 이격되어 상기 신호용 비아(23)를 감싸도록 형성되며, 상기 다층 세라믹 기판(20)을 관통하는 저유전율의 제1 절연체(24)가 배치된다.
상기 저유전율의 제1 절연체(24)는 상기 고유전율을 갖는 유전체 시트(21a, 21b)의 유전율보다 작은 유전율을 갖는다. 바람직하게는 30 이하의 유전율을 가질 수 있다.
상기 제1 절연체(24)는, 상기 신호용 비아(23)가 직접 상기 고유전율 유전체 시트(21a, 21b) 및 내부전극(22a, 22b)과 접촉되지 않도록 상기 신호용 비아(23)를 감싸고 있다. 상기 제1 절연체(24)는, 상기 신호용 비아(23)와 동축을 이루는 원통 형으로 형성될 수 있다.
상기 내부전극(22a, 22b)은, 상기 제1 절연체(24)의 외부와 접촉되지 않도록 상기 제 1 절연체의 직경보다 큰 직경의 홀을 갖도록 형성될 수 있다. 상기 내부전극(22a, 22b)은 도전성 페이스트를 인쇄하는 방식으로 형성할 수 있다.
상기 저유전율의 제1 절연체(24)는, 상기 신호용 비아(23)와 고유전율의 유전체 시트(21a, 21b)를 절연시켜, 상기 신호용 비아를 흐르는 RF 신호가 상기 고유전율 유전체 시트(21a, 21b)에 의해 손실되는 것을 방지하는 역할을 한다.
상기 신호용 비아(23)와 상기 제1 절연체(24) 사이의 이격 공간에는 고유전율의 제2 절연체(25)가 형성된다.
상기 고유전율의 제2 절연체(25)는, 상기 제1 절연체의 유전율보다 큰 유전율을 갖는다. 바람직하게는 100 이상의 유전율을 가질 수 있다.
상기 제2 절연체(25)는, 상기 신호용 비아(23)와 상기 제1 절연체(24)가 접촉되지 않도록 상기 신호용 비아(23)를 도포한다. 상기 제2 절연체는 상기 신호용 비아(23)와 동축을 갖는 원통형으로 형성될 수 있다.
상기 제2 절연체(25)는 상기 고유전율의 유전체 시트(21a, 21b)와 동일한 물질로 형성될 수 있다.
본 실시형태에서는, 상기 제2 절연체(25) 및 고유전율의 유전체 시트(21a, 21b)는 약 300 내지 500의 유전율을 갖고, 상기 제1 절연체(24)는 약 4 내지 10의 유전율을 갖도록 하였다. 이처럼 신호용 비아(23)와 내부전극(22a, 22b) 사이에 고 유전율, 저유전율, 고유전율 물질을 차례로 배열함에 의해 신호용 비아(23)와 내부전극(22a, 22b) 사이의 전체 캐패시턴스를 줄일 수 있다.
본 실시형태에서, 전체 캐패시턴스를 줄이기 위해서는 저유전율을 갖는 제1 절연체(24)가 중요하다. 따라서, 상기 유전체 시트의 적층방향을 기준으로 상기 제1 절연체(24)의 수직 단면적이 제2 절연체(25)의 수직 단면적보다 크게 형성될 수 있다.
본 실시형태와 같은 구조를 갖도록 캐패시터 내장형 다층 세라믹 기판 내부를 관통하는 신호용 비아를 형성한 경우, 상기 신호용 비아를 관통하여 흐르는 RF 신호가 고유전율 유전체 시트를 통해 흘러 나가는 신호의 손실을 감소시킬 수 있다.
도 3은, 상기 도 2의 실시형태에 따른 신호용 비아를 형성한 경우, 신호용 비아와 내부전극 사이에 형성되는 캐패시터를 나타낸 회로도이다.
상기 도 2의 실시형태와 같은 구조에서는, 상기 신호용 비아(23)와 상기 내부전극(22a, 22b) 사이에 고유전율의 제2 절연체(25), 저유전율의 제1 절연체(24), 및 고유전율 유전체 시트(21a, 21b)가 배치된다.
도 2 및 도 3을 참조하면, 상기 신호용 비아(23)와 내부전극(22a, 22b) 사이에는, 제2 절연체(25)에 의해 형성되는 제1 캐패시터(C1), 제1 절연체(24)에 의해 형성되는 제2 캐패시터(C2), 및 고유전율 유전체 시트(21a, 21b)에 의해 형성되는 제3 캐패시터(C3)가 각각 형성된다.
따라서, 상기 신호용 비아(33)와 내부전극(32) 사이에는 세 개의 캐패시터(C1, C2, C3)가 직렬로 연결된 것과 같은 구조를 갖는다.
직렬로 연결된 캐패시터의 캐패시턴스 값은, 아래 수학식1과 같이 구할 수 있다.
Figure 112007044663217-pat00001
상기 도 2의 실시형태에서는, 제2 절연체(25)와 유전체 시트(21a, 21b)가 고유전율을 갖는 반면, 제1 절연체(24)가 저유전율을 갖도록 형성되므로, 상기 캐패시터 C1 및 C3의 캐패시턴스 값은 캐패시터 C2의 캐패시턴스 값에 비해 상대적으로 큰 값을 갖게 된다. 상기 수학식1에 본 실시형태의 캐패시터 구조를 적용하면, 전체 캐패시턴스 값은 제일 작은 캐패시턴스 값을 갖는 캐패시터(C2)의 캐패시턴스 값 보다 작게 된다. 이렇게 하여 전체 캐패시턴스 값이 작아지면 기생 캐패시턴스가 줄어들게 된다. 따라서, 기생 캐패시턴스에 의한 신호손실을 줄일 수 있다.
도 4는, 본 발명의 다른 실시형태에 따른 캐패시터 내장형 다층 세라믹 기판의 분해 사시도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 캐패시터 내장형 다층 세라믹 기판은, 고유전율의 유전체 시트(41a, 41b)가 복수개의 내부전극(42a, 42b)사이에 배치되어 내장형 캐패시터를 형성하고, 저유전율의 유전체 시트(46)가 추가적으로 적층된다.
상기 각각의 유전체 시트(41a, 41b, 46)에는, RF 신호라인으로 사용되는 신호용 비아(43)가 관통되어 형성되고, 상기 신호용 비아와 동축을 갖고, 상기 신호용 비아를 감싸는 제1 절연체(44a, 44b)가 형성된다.
상기 신호용 비아(43)는 도전성 물질로 형성될 수 있으며, 바람직하게는 은(Ag)을 사용할 수 있다. 이와 같이 각각의 유전체 시트에 형성된 신호용 비아는, 상기 복수개의 유전체 시트를 적층시킨 경우에 상기 적층체를 관통하는 하나의 신호라인을 이룬다.
상기 제1 절연체(44a, 44b)는 상기 신호용 비아(43)와 소정간격 이격되어 상기 신호용 비아(43)를 감싸도록 형성된다. 상기 각각의 유전체 시트(41a, 41b, 46) 상에 형성되는 제1 절연체는 적어도 하나의 개방부를 갖도록 형성될 수 있다. 본 실시형태에서는, 상기 제1 절연체(44)는 고리형태로 되어 있는 것이 아니라, 두 개의 개방부(O1, O2)가 형성되어 있어 분리된 두 개의 반고리 형태의 절연체(44a, 44b)로 이루어진다.
또한, 상기 각각의 유전체 시트 상에 형성되는 제1 절연체(44)의 개방부(O1, O2)의 위치가 모두 다르게 형성될 수 있다. 본 실시형태와 같이 상기 제1 절연체를 형성함으로써, 상기 복수개의 유전체 시트를 적층시킨 경우 적층체를 관통하는 신호용 비아(43)를 고유전율의 유전체 시트(41a, 41b)와 절연시키는 저유전율의 제1 절연체(44)의 역할을 충실히 수행할 수 있다.
본 실시형태와 같이 적층형 캐패시터 내부를 관통하는 신호용 비아를 감싸는 저유전율의 제1 절연체를 형성한 경우, 상기 신호용 비아를 흐르는 RF 신호가 고유전율 유전체 시트를 통해 흘러 나가는 신호의 손실을 감소시킬 수 있다.
상기 신호용 비아(43)와 제1 절연체(44)의 이격 공간에는 고유전율의 제2 절연체(45)가 형성된다. 본 실시형태에서는, 상기 도 2의 실시형태와 달리 상기 제2 절연체(45)가 상기 고유전율 유전체 시트(41a, 41b)와 다른 물질이 아니라, 상기 고유전율의 유전체 시트(41a, 41b)와 동일한 물질을 상기 제2 절연체로 사용하고 있다.
본 실시형태와 같이, 신호용 비아(43)와 저유전율의 제1 절연체(44) 사이에 배치되는 고유전율의 제2 절연체(45)를 상기 저유전율 제1 절연체(44)의 외곽에 배치된 고유전율 유전체 시트(41a, 41b)와 동일한 물질을 사용한 경우에는 제조 공정상 이점이 있다. 즉, 제2 절연체(45)를 형성하기 위해 별도의 공정을 거칠 필요가 없이 고유전율의 유전체 시트(41a, 41b)에 상기 제1 절연체 모양의 홀을 형성한 후, 상기 홀에 제1 절연체를 충전시킴으로써 고유전율 물질, 저유전율 물질, 및 고유전율 물질 순서로 상기 신호용 비아를 감싸도록 형성할 수 있다. 상기 제1 절연체 모양의 홀을 고유전율 유전체 시트 상에 형성하는 공정은 레이저 트리밍 공정에 의해 적절하게 수행될 수 있다.
본 실시형태에 따른 캐패시터 내장형 다층 세라믹 기판은, 복수개의 내부전극(42a, 42b) 사이에 각각 고유전율의 유전체 시트(41a, 41b)가 적층되어 내장형 캐패시터를 형성하고, 저유전율의 세라믹 시트(46)가 추가로 적층되어 세라믹 기판을 형성한다. 상기 내부전극은 도전성 페이스트(paste)를 인쇄하여 형성할 수 있다. 바람직하게는 은(Ag) 페이스트를 사용할 수 있다.
상기 내부전극(42a, 42b)을 연결하는 형태로는 여러가지 형태가 고려될 수 있으며, 상기 다층 세라믹 기판을 관통하는 도전성 비아홀을 사용할 수 있다. 도 4에서는 상기 도전성 비아홀의 형성 위치는 도시하지 아니하였으나, 상기 도전성 비아홀에는 각각 서로 다른 극성의 직류(DC) 전류가 흐르게 된다. 상기 내부전극(42a, 42b)은 적층된 순서대로 상기 서로 다른 극성의 도전성 비아홀에 교대로 접촉된다. 따라서, 상기 적층된 내부전극은 서로 다른 극성을 갖는 내부전극이 교대로 배치된 형태를 갖게된다.
상기 교대로 적층된 내부전극(42a, 42b) 사이에는 고유전율의 유전체 시트(41a, 41b)가 배치된다. 상기 고유전율의 유전체 시트는 내부전극 사이의 캐패시 턴스 값을 높여서 높은 캐패시턴스 값을 갖는 캐패시터를 구성한다.
일반적인 MLCC(Multi Layer Ceramic Capacitor)에는 유전율이 4 내지 10 정도의 낮은 유전율을 갖는 유전체를 사용하였으나, 본 실시형태에서는 약 300 내지 500 정도의 유전율을 갖는 고유전율 유전체 시트를 사용함으로써 저유전율 유전체 시트를 사용하는 경우보다 작은 면적에서 더 큰 캐패시턴스 값을 얻을 수 있다.
상기 캐패시터를 구성하는 고유전율 유전체 시트(41a, 41b)를 덮는 내부전극(42a, 42b)의 최상부 및 최하부에는 저유전율의 유전체 시트(46)가 더 적층될 수 있다. 이러한 구조에 의해 캐패시터 내장형 다층 세라믹 기판을 얻을 수 있다.
이와 같이, 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되지 아니한다. 즉, 신호라인을 감싸는 제1 절연체 및 제2 절연체의 구조 및 형상은 다양하게 구현될 수 있다. 첨부된 청구범위에 의해 권리범위를 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게 자명할 것이다.
본 발명에 따르면, 고유전율의 유전체 시트에 의해 형성되는 내장형 캐패시터를 관통하는 RF 신호라인을 흐르는 신호의 손실이나 잡음의 영향을 줄일 수 있어, 캐패시터 내장형 다층 세라믹 기판이 사용되는 전체 시스템의 성능을 향상시킬 수 있다.

Claims (9)

  1. 고유전율을 갖는 적어도 하나의 유전체 시트;
    상기 적어도 하나의 유전체 시트 각각에 의해 분리되어 적층되는 복수개의 내부전극;
    상기 유전체 시트 및 내부전극을 관통하여 형성된 적어도 하나의 신호용 비아(signal via);
    상기 신호용 비아와 소정간격 이격되어 상기 신호용 비아를 감싸도록 상기 적층된 유전체 시트 및 내부전극을 관통하여 형성되며, 상기 고유전율 유전체 시트보다 낮은 유전율을 갖는 제1 절연체; 및
    상기 신호용 비아와 상기 제1 절연체 사이의 이격 공간에 형성되며, 상기 제1 절연체보다 높은 유전율을 갖는 제2 절연체를 포함하는 캐패시터 내장형 다층 세라믹 기판.
  2. 고유전율을 갖는 적어도 하나의 유전체 시트;
    상기 적어도 하나의 유전체 시트 각각에 의해 분리되어 적층되는 복수개의 내부전극;
    상기 유전체 시트 및 내부전극을 관통하여 형성된 적어도 하나의 신호용 비아(signal via);
    상기 신호용 비아와 소정간격 이격되어 상기 신호용 비아를 감싸도록 상기 적층된 유전체 시트 및 내부전극을 관통하여 형성되며, 상기 고유전율 유전체 시트보다 낮은 유전율을 갖는 제1 절연체; 및
    상기 신호용 비아와 상기 제1 절연체 사이의 이격 공간에 형성되며, 상기 제1 절연체보다 높은 유전율을 갖는 제2 절연체를 포함하며,
    상기 제1 절연체는,
    약 4 내지 10의 유전율을 갖는 것을 특징으로 하는 캐패시터 내장형 다층 세라믹 기판.
  3. 고유전율을 갖는 적어도 하나의 유전체 시트;
    상기 적어도 하나의 유전체 시트 각각에 의해 분리되어 적층되는 복수개의 내부전극;
    상기 유전체 시트 및 내부전극을 관통하여 형성된 적어도 하나의 신호용 비아(signal via);
    상기 신호용 비아와 소정간격 이격되어 상기 신호용 비아를 감싸도록 상기 적층된 유전체 시트 및 내부전극을 관통하여 형성되며, 상기 고유전율 유전체 시트보다 낮은 유전율을 갖는 제1 절연체; 및
    상기 신호용 비아와 상기 제1 절연체 사이의 이격 공간에 형성되며, 상기 제1 절연체보다 높은 유전율을 갖는 제2 절연체를 포함하며,
    상기 제2 절연체는,
    약 300 내지 500의 유전율을 갖는 것을 특징으로 하는 캐패시터 내장형 다층 세라믹 기판.
  4. 제1항에 있어서,
    상기 제1 절연체 및 제2 절연체는,
    상기 신호용 비아와 동축을 갖는 원통형인 것을 특징으로 하는 캐패시터 내장형 다층 세라믹 기판.
  5. 제1항에 있어서,
    상기 제1 절연체는,
    상기 고유전율 유전체 시트의 적층방향에 대해, 상기 제2 절연체의 수직 단면적보다 큰 수직 단면적을 갖는 것을 특징으로 하는 캐패시터 내장형 다층 세라믹 기판.
  6. 고유전율을 갖는 적어도 하나의 유전체 시트;
    상기 적어도 하나의 유전체 시트 각각에 의해 분리되어 적층되는 복수개의 내부전극;
    상기 유전체 시트 및 내부전극을 관통하여 형성된 적어도 하나의 신호용 비아(signal via);
    상기 신호용 비아와 소정간격 이격되어 상기 신호용 비아를 감싸도록 상기 적층된 유전체 시트 및 내부전극을 관통하여 형성되며, 상기 고유전율 유전체 시트보다 낮은 유전율을 갖는 제1 절연체; 및
    상기 신호용 비아와 상기 제1 절연체 사이의 이격 공간에 형성되며, 상기 제1 절연체보다 높은 유전율을 갖는 제2 절연체를 포함하며,
    상기 제2 절연체는
    상기 고유전율 유전체 시트와 동일한 물질인 것을 특징으로 하는 캐패시터 내장형 다층 세라믹 기판.
  7. 제6항에 있어서,
    상기 제1 절연체는,
    상기 제2 절연체와 상기 고유전율 유전체 시트가 연결될 수 있도록 적어도 하나의 개방부가 형성된 것을 특징으로 하는 캐패시터 내장형 다층 세라믹 기판.
  8. 제7항에 있어서,
    상기 적어도 하나의 개방부는,
    상기 각각의 유전체 시트에서 서로 대향하는 영역에 형성되는 두 개인 것을 특징으로 하는 캐패시터 내장형 다층 세라믹 기판.
  9. 제7항에 있어서,
    상기 적어도 하나의 개방부는,
    각각의 인접한 유전체 시트에서 서로 다른 방향으로 형성된 것을 특징으로 하는 캐패시터 내장형 다층 세라믹 기판.
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