JP4218337B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に表面に回路パターンが形成された半導体基板を薄化し高密度実装する方法に関する。
近年、携帯電話やデジタルカメラ等の携帯用電子機器の小型・軽量化の進展に伴って、それらに用いられる電子回路の小型化に対する要求が厳しくなっている。その要求に応えるためには回路パターンの微細化・高集積化は勿論のこと、回路パターンが形成された半導体チップの高密度実装が必要となる。
【０００２】
【従来の技術】
半導体チップを高密度に実装するためには、半導体チップの厚みを出来るだけ薄くするとともに複数の半導体チップを積層してパッケージ基板に直接実装する方法が有効である。
半導体基板の厚みを薄くする上で半導体基板を直接研磨装置に装着して研磨する方法が一般的であるが、この方法では、研磨後の半導体基板の強度低下によりハンドリングが困難となり破損等の事故が生じやすくなる。たとえば、６００μm 程度の厚みを有する直径１５０mmのシリコンウェーハを直接研磨装置で研磨した場合、５０μm 以下に薄化することは実際上困難である。そのため、半導体基板を支持体等によって補強することが必要となる。
【０００３】
通常は、図６に示したように、トランジスタや配線等からなる回路パターン23が形成された半導体基板21の表面に接着テープ24を介して支持体22を貼り合わせる。このように半導体基板21を支持体22に仮止めした状態で半導体基板21の裏面を研磨し、たとえば、５０μm 程度まで薄化する。そして、半導体基板21を支持体22に仮止めしたままダイシングソー等を用いてチップに分割し支持体22から剥離する。
【０００４】
この方法によれば、半導体基板の強度は支持体により補強されているので研磨工程やその後の工程における破損等の事故を防ぐことができ且つハンドリングにも問題は生じない。また、接着テープ自体を支持体として用い、上記例と同様に接着テープで半導体基板を仮止めした状態で研磨し、そのあとで半導体基板から接着テープを剥離する方法も用いられる。
【０００５】
次に、複数の半導体チップを積層してパッケージ基板に実装する従来の方法（特許文献１）では、表面に回路パターンが形成された半導体チップの裏面に、表面へ達する貫通孔を形成し内部を導電物質で埋め込んで貫通電極を形成する。半導体チップの表面及び裏面には貫通電極に接続する電極パッド及び電極パッド間を相互接続する配線パターンを形成する。そして、この上に同様な構成を有する他の半導体基チップを積層し電極パッドを介して接続する。このような積層工程を繰り返すことにより３個以上の半導体チップを積層することができる。
【０００６】
以上のように、複数の半導体チップを積層することにより実装密度を向上させ、また、積層された半導体チップを貫通電極を介して電気的に接続することにより配線長を最小限に抑え高周波特性の劣化を防ぐことが可能となる。
【０００７】
【特許文献１】
特開２００１−１２７２４３号公報
【０００８】
【発明が解決しようとする課題】
半導体基板を接着テープにより支持体に仮止めし研磨する方法を用いた場合、研磨後に半導体基板を支持体から剥離するため、接着剤が溶融する程度の温度で加熱するかあるいは紫外線等の光照射により接着力を低下させた状態で支持体から半導体基板を引き離す方向に力を印加する。しかし、支持体は接着剤によって半導体基板の裏面全面に付着しているため、引き離す際に半導体基板に不均一な歪が加わり易く、薄化により強度が低下している半導体基板が破損する可能性が高くなるという問題がある。半導体基板をチップに分割した後剥離する場合にも同様にチップの破損が生じやすくなる。
【０００９】
また、積層する半導体チップ数とともに増加する全体の厚みを抑えるには個々の半導体チップの厚みを薄くする必要がある。しかし、薄化した半導体基板を支持体から剥離したあとで貫通電極等の形成工程を進めることは、前述のようにハンドリングや半導体基板の破損等の問題により困難であり、そのため、半導体基板を支持体に仮止めしたままの状態で裏面に貫通電極や配線パターンを形成しなければならない。
【００１０】
ところが、貫通電極や配線パターンを形成するために通常用いられるフォトレジスト工程及び膜形成工程では処理温度は１００℃を上回る一方、半導体基板を仮止めするときに用いられる接着テープの使用許容温度は１００℃程度に抑えられる。従って、接着テープを用いて半導体基板を仮止めする方法では、薄化された半導体基板の裏面に貫通電極や配線パターンを形成することは難しく、従って、薄化した半導体チップを積層し貫通電極で電気的接続をとる実装方法を用いることができない。
【００１１】
そこで、本発明は半導体基板を薄化し高密度で実装する方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明は、表面に回路パターンを有する半導体基板を支持体に仮止めした状態で該半導体基板の裏面を研磨により薄化し、その後該半導体基板をチップに分割し該支持体から剥離する半導体装置の製造方法において、該半導体基板の仮止めは、該半導体基板の表面に形成された第１の電極パッドと該支持体の表面に形成された第２の電極パッドを第１のハンダを介して突き合わせ、該第１のハンダの溶融温度以上の温度で加熱することにより行い、該第１の電極パッドの面積を該第２の電極パッドの面積より大きくしたことを特徴とする。
【００１３】
また、本発明は、該第１の電極パッドは、該半導体基板の表面に形成されているチップ分割用のダイシングラインに重なって形成されていることを特徴とする。
また、本発明は、薄化した半導体基板の裏面に、表面へ達する貫通電極及び配線を形成することを特徴とする。
【００１４】
また、本発明は、貫通電極及び配線が形成された半導体基板の裏面に、表面に回路パターンが形成された他の半導体基板を第１のハンダより溶融温度の高い第２のハンダを介して接合した状態で薄化し貫通電極及び配線を形成する工程を繰り返すことを特徴とする。
また、本発明は、第２のハンダに代えて金属バンプを用いることを特徴とする。
【００１５】
また、本発明は、半導体基板をチップに分割し支持体から剥離する際、該半導体基板上のダイシングラインに沿ってダイシングソーの先端が第１のハンダ又は金属バンプに達するまで切断した後、第１のハンダの溶融温度以上の温度で加熱することを特徴とする。
【００１６】
【発明の実施の形態】
図１は本発明の実施例を説明する断面図であり、半導体基板１の表面を下に向けて支持体２と対向させた状態を示している。半導体基板１の表面には、通常の半導体製造工程を用いてトランジスタ、配線、電極パッド等からなる図示しない回路パターンが形成されている。支持体２は半導体基板１の強度を補強するために用いられ、耐熱性樹脂基板やダミ−半導体基板からなる。半導体基板１の表面には支持体２に仮止めするための電極パッド４、回路パターンや他の半導体基板と電気的接続をとるための電極パッド３が形成されており、また、半導体基板１の表面と対向する支持体２の表面にも電極パッド４と対応する位置に電極パッド５が形成されている。電極パッド３、４、５はアルミニウムや金等を用いて形成される。７は回路パターン領域、８はダイシングライン領域を示している。
【００１７】
半導体基板１を支持体２に仮止めする際には、同図に見られるように、半導体基板１の表面を支持体２の表面に対向させた状態で電極パッド４、５をハンダ６を介して突き合わせる。そして、半導体基板１を支持体２に押圧しつつハンダ６の溶融温度以上の温度で加熱する。
ハンダ６として錫（Ｓｎ）／鉛（Ｐｂ）共晶を用いた場合、組成比により溶融温度を所望値に設定することができる。たとえば、Ｓｎ／Ｐｂ比を６５／３５としたとき溶融温度は約１８０℃、５／９５としたとき約３００℃とすることができる。
【００１８】
図２（ａ）、（ｂ）は図１に示した半導体基板１の平面図であり、回路パターン７がマトリクス状に繰り返し形成され、その間に半導体基板１をチップに分離するためのダイシングライン８が形成されている。図中に示したＡＡ線に沿った断面図が図１に対応している。半導体基板１と支持体２の仮止め強度を保持するため、電極パッド４、５の面積は回路パターン７に影響を及ぼさない限りできるだけ大きい方が望ましい。図２（ａ）はダイシングライン８に重ねて電極パッド４を細長い長方形に形成した例を示している。電極パッド４の形状はこのような形状及び位置に限られるものではなく、たとえば、図２（ｂ）に示したように、回路パターン７側へ大きくはみ出して形成することにより仮止め強度をより大きくすることもできる。
【００１９】
なお、本実施例では、図１に見られるように、ダイシングライン８に沿って形成された電極パッド４のみを支持体２への仮止め用として用いているが、電極パッド３を支持体２への仮止め用として用いることもできる。この場合には、支持体２の表面にも電極パッド３と対応する位置に電極パッドを形成する必要がある。
【００２０】
以上のように支持体２に仮止めされた半導体基板１を後工程でチップに分割し支持体２から剥離する際には、支持体２から半導体基板１を引き離す力を印加しながらハンダ６の溶融温度以上の温度で加熱処理するが、図１に見られるように電極パッド４の面積を電極パッド５の面積より大きく設定しておくと、ハンダ６と電極パッド４との接着力が電極パッド５との接着力に優ることになり、この接着力の差によってハンダ６を電極パッド４に残すことができる。逆に、電極パッド５の面積を大きくすることによりハンダ６を支持体２側に残すこともできる。電極パッド４、５の面積比や面積の絶対値の差及びハンダの溶融温度と加熱温度との関係を適切に設定することにより、ハンダ６を半導体基板１側にのみ残すことが可能となる。
【００２１】
また、図１に示した実施例では、電極パッド材料となる導電膜のパターニング寸法によって電極パッド４、５の面積を所望値に設定しているが、図３に示したように、電極パッド４、５を同一形状にパターニングした後、電極パッド５を覆う絶縁保護膜９を形成し、この絶縁保護膜９に対して必要な面積の穴あけ加工を行うことにより電極パッド５の実質的な面積を設定することもできる。
【００２２】
次に、支持体２に仮止めされた半導体基板１を研磨装置に装着し裏面を研磨する。半導体基板１の強度は支持体２により補強されているため、半導体基板１の研磨装置への装着及び取り出し時のハンドリングは容易となり且つ破損等の事故を防ぐことができる。たとえば、６２５μm の厚みを持つ半導体基板を５０μm 以下にまで容易に薄くすることができる。
【００２３】
次に、図４に示したように、薄化された半導体基板１を支持体２に仮止めした状態で半導体基板１の裏面に、表面に達する貫通電極10及び電極パッド11を形成する。この工程では、仮止めされた半導体基板１の裏面に通常のフォトリソグラフィ技術を用いて貫通電極パターンを形成し、この貫通電極パターンをマスクにしてドライエッチングにより表面の電極パッド３、４に達する貫通孔を形成する。そして、ＣＶＤ法を用いて全面に絶縁膜を堆積し、貫通孔の底面の絶縁膜を選択的にエッチング除去した後導電膜で埋め込むことにより貫通電極10が形成される。導電膜の埋め込みに際しては、最初にＣＶＤ法により薄い導電膜を形成しこれをシード膜としてメッキにより埋め込むことができる。さらに、半導体基板１の裏面に貫通電極10と接続する電極パッド11を形成する。
【００２４】
続いて、半導体基板１をチップに分割するため、図４に示したように、ダイシンクライン８に沿ってダイシングソーが半導体基板１に対して矢印方向に挿入され、これによって半導体基板１が切断される。半導体基板１がダイシングライン８と重なっている電極パッド４でのみ支持体２に仮止めされている場合、ダイシングソーの先端が支持体２に達するまで切断すると、分割されたチップが散乱し破損等の事故が生じる恐れがある。これを避けるため、ダイシングソーの先端が半導体基板１を通過しハンダ６に達した時点で切断を中止する。これにより半導体基板１がハンダ６を介して支持体２と接合している状態を保持させる。半導体基板１上の全てのダイシングライン８にそって上述のような切断を行った後に、ハンダ６の溶融温度以上の温度で加熱し支持体２から個々のチップを剥離する。前述のように、電極パッド４の面積を電極パッド５の面積より大きく設定しているため、ハンダ６を電極パッド４に残した状態で剥離することができる。
【００２５】
電極パッド３を仮止め用として用いている場合には、各チップの電極パッド３に残されたハンダを外部接続用端子としてそのまま利用することが可能となり、これによりチップ実装工程が簡略化される。
次に、上述した方法を複数の半導体チップを積層し実装する工程に適用した例を説明する。図５は図４に示した半導体基板１の裏面に、表面に回路パターンが形成された他の半導体基板12を積層した状態を示している。半導体基板12の表面には半導体基板１と同様に回路パターンとともに電極パッド13が形成されている。この半導体基板12の表面を半導体基板１の裏面に対向させ、電極パッド11、13をハンダ14を介して突き合わせる。そして、半導体基板12を半導体基板１側へ押圧しながらハンダ14の溶融温度以上の温度で加熱する。
【００２６】
その後、半導体基板１と同様な工程を用いて半導体基板12の裏面を研磨により薄化し貫通電極15、電極パッド16を形成する。以上のような工程を繰り返すことにより複数の半導体基板を積層した後、ダンシングソーを用いて前述した方法によりチップに分割し支持体２から剥離する。
ハンダ６としてＳｎ／Ｐｂ比が６５／３５、ハンダ14としてＳｎ／Ｐｂ比が５／９５の共晶ハンダを用いた場合、ハンダ６、14の溶融温度はそれぞれ１８０℃、３００℃となる。従って、積層された半導体基板を支持体から剥離するためには、１８０℃以上３００℃以下の温度で加熱すればよいことになる。
【００２７】
上記実施例では、半導体基板12を半導体基板１にハンダ14を介して接続しているが、電極パッド11あるいは電極パッド13上にボールボンディング法により予め金バンプを形成しておき、超音波により接続することもできる。この場合には接合温度を１８０℃以下に抑えることができるため、ハンダ６は溶融せず半導体基板１を支持体２に仮止めした状態で半導体基板を積層することができる。
【００２８】
（付記１）表面に回路パターンを有する半導体基板を支持体に仮止めした状態で該半導体基板の裏面を研磨により薄化し、その後該半導体基板をチップに分割し該支持体から剥離する半導体装置の製造方法において、
該半導体基板の仮止めは、該半導体基板の表面に形成された第１の電極パッドと該支持体の表面に形成された第２の電極パッドを第１のハンダを介して突き合わせ、該第１のハンダの溶融温度以上の温度で加熱することにより行い、該第１の電極パッドの面積を該第２の電極パッドの面積より大きくしたことを特徴とする半導体装置の製造方法。
【００２９】
（付記２）該第１の電極パッドは、該半導体基板の表面に形成されているチップ分割用のダイシングラインに重なって形成されていることを特徴とする付記１記載の半導体装置の製造方法。
（付記３）薄化した半導体基板の裏面に、表面へ達する貫通電極及び配線を形成することを特徴とする付記１乃至２記載の半導体装置の製造方法。
【００３０】
（付記４）貫通電極及び配線が形成された半導体基板の裏面に、表面に回路パターンが形成された他の半導体基板を第１のハンダより溶融温度の高い第２のハンダを介して接合した状態で薄化し貫通電極及び配線を形成する工程を繰り返すことを特徴とする付記３記載の半導体装置の製造方法。
（付記５）第２のハンダに代えて金属バンプを用いることを特徴とする付記４記載の半導体装置の製造方法。
【００３１】
（付記６）半導体基板をチップに分割し支持体から剥離する際、該半導体基板上のダイシングラインに沿ってダイシングソーの先端が第１のハンダ又は金属バンプに達するまで切断した後、第１のハンダの溶融温度以上の温度で加熱することを特徴とする付記１乃至５記載の半導体装置の製造方法。
【００３２】
【発明の効果】
以上のように、本発明によれば半導体基板を破損することなく薄化することが可能となり、さらに、薄化した半導体基板を積層し貫通電極によって電気的に接続することが可能となるので、電子機器の小型化・高性能化を進める上で有益である。
【図面の簡単な説明】
【図１】 本発明の実施例を示す断面図（その１）
【図２】 本発明の実施例を示す平面図
【図３】 本発明の実施例を示す断面図（その２）
【図４】 本発明の実施例を示す断面図（その３）
【図５】 本発明の実施例を示す断面図（その４）
【図６】 従来例を示す断面図
【符号の説明】
１、12 半導体基板
２ 支持体
３、４、５ 電極パッド
６、14 ハンダ
10 貫通電極
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に表面に回路パターンが形成された半導体基板を薄化し高密度実装する方法に関する。
近年、携帯電話やデジタルカメラ等の携帯用電子機器の小型・軽量化の進展に伴って、それらに用いられる電子回路の小型化に対する要求が厳しくなっている。その要求に応えるためには回路パターンの微細化・高集積化は勿論のこと、回路パターンが形成された半導体チップの高密度実装が必要となる。
【０００２】
【従来の技術】
半導体チップを高密度に実装するためには、半導体チップの厚みを出来るだけ薄くするとともに複数の半導体チップを積層してパッケージ基板に直接実装する方法が有効である。
半導体基板の厚みを薄くする上で半導体基板を直接研磨装置に装着して研磨する方法が一般的であるが、この方法では、研磨後の半導体基板の強度低下によりハンドリングが困難となり破損等の事故が生じやすくなる。たとえば、６００μm 程度の厚みを有する直径１５０mmのシリコンウェーハを直接研磨装置で研磨した場合、５０μm 以下に薄化することは実際上困難である。そのため、半導体基板を支持体等によって補強することが必要となる。
【０００３】
通常は、図６に示したように、トランジスタや配線等からなる回路パターン23が形成された半導体基板21の表面に接着テープ24を介して支持体22を貼り合わせる。このように半導体基板21を支持体22に仮止めした状態で半導体基板21の裏面を研磨し、たとえば、５０μm 程度まで薄化する。そして、半導体基板21を支持体22に仮止めしたままダイシングソー等を用いてチップに分割し支持体22から剥離する。
【０００４】
この方法によれば、半導体基板の強度は支持体により補強されているので研磨工程やその後の工程における破損等の事故を防ぐことができ且つハンドリングにも問題は生じない。また、接着テープ自体を支持体として用い、上記例と同様に接着テープで半導体基板を仮止めした状態で研磨し、そのあとで半導体基板から接着テープを剥離する方法も用いられる。
【０００５】
次に、複数の半導体チップを積層してパッケージ基板に実装する従来の方法（特許文献１）では、表面に回路パターンが形成された半導体チップの裏面に、表面へ達する貫通孔を形成し内部を導電物質で埋め込んで貫通電極を形成する。半導体チップの表面及び裏面には貫通電極に接続する電極パッド及び電極パッド間を相互接続する配線パターンを形成する。そして、この上に同様な構成を有する他の半導体基チップを積層し電極パッドを介して接続する。このような積層工程を繰り返すことにより３個以上の半導体チップを積層することができる。
【０００６】
以上のように、複数の半導体チップを積層することにより実装密度を向上させ、また、積層された半導体チップを貫通電極を介して電気的に接続することにより配線長を最小限に抑え高周波特性の劣化を防ぐことが可能となる。
【０００７】
【特許文献１】
特開２００１−１２７２４３号公報
【０００８】
【発明が解決しようとする課題】
半導体基板を接着テープにより支持体に仮止めし研磨する方法を用いた場合、研磨後に半導体基板を支持体から剥離するため、接着剤が溶融する程度の温度で加熱するかあるいは紫外線等の光照射により接着力を低下させた状態で支持体から半導体基板を引き離す方向に力を印加する。しかし、支持体は接着剤によって半導体基板の裏面全面に付着しているため、引き離す際に半導体基板に不均一な歪が加わり易く、薄化により強度が低下している半導体基板が破損する可能性が高くなるという問題がある。半導体基板をチップに分割した後剥離する場合にも同様にチップの破損が生じやすくなる。
【０００９】
また、積層する半導体チップ数とともに増加する全体の厚みを抑えるには個々の半導体チップの厚みを薄くする必要がある。しかし、薄化した半導体基板を支持体から剥離したあとで貫通電極等の形成工程を進めることは、前述のようにハンドリングや半導体基板の破損等の問題により困難であり、そのため、半導体基板を支持体に仮止めしたままの状態で裏面に貫通電極や配線パターンを形成しなければならない。
【００１０】
ところが、貫通電極や配線パターンを形成するために通常用いられるフォトレジスト工程及び膜形成工程では処理温度は１００℃を上回る一方、半導体基板を仮止めするときに用いられる接着テープの使用許容温度は１００℃程度に抑えられる。従って、接着テープを用いて半導体基板を仮止めする方法では、薄化された半導体基板の裏面に貫通電極や配線パターンを形成することは難しく、従って、薄化した半導体チップを積層し貫通電極で電気的接続をとる実装方法を用いることができない。
【００１１】
そこで、本発明は半導体基板を薄化し高密度で実装する方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明は、表面に回路パターンを有する半導体基板を支持体に仮止めした状態で該半導体基板の裏面を研磨により薄化し、その後該半導体基板をチップに分割し該支持体から剥離する半導体装置の製造方法において、該半導体基板の仮止めは、該半導体基板の表面に形成された第１の電極パッドと該支持体の表面に形成された第２の電極パッドを第１のハンダを介して突き合わせ、該第１のハンダの溶融温度以上の温度で加熱することにより行い、該第１の電極パッドの面積を該第２の電極パッドの面積より大きくしたことを特徴とする。
【００１３】
また、本発明は、該第１の電極パッドは、該半導体基板の表面に形成されているチップ分割用のダイシングラインに重なって形成されていることを特徴とする。
また、本発明は、薄化した半導体基板の裏面に、表面へ達する貫通電極及び配線を形成することを特徴とする。
【００１４】
また、本発明は、貫通電極及び配線が形成された半導体基板の裏面に、表面に回路パターンが形成された他の半導体基板を第１のハンダより溶融温度の高い第２のハンダを介して接合した状態で薄化し貫通電極及び配線を形成する工程を繰り返すことを特徴とする。
また、本発明は、第２のハンダに代えて金属バンプを用いることを特徴とする。
【００１５】
また、本発明は、半導体基板をチップに分割し支持体から剥離する際、該半導体基板上のダイシングラインに沿ってダイシングソーの先端が第１のハンダ又は金属バンプに達するまで切断した後、第１のハンダの溶融温度以上の温度で加熱することを特徴とする。
【００１６】
【発明の実施の形態】
図１は本発明の実施例を説明する断面図であり、半導体基板１の表面を下に向けて支持体２と対向させた状態を示している。半導体基板１の表面には、通常の半導体製造工程を用いてトランジスタ、配線、電極パッド等からなる図示しない回路パターンが形成されている。支持体２は半導体基板１の強度を補強するために用いられ、耐熱性樹脂基板やダミ−半導体基板からなる。半導体基板１の表面には支持体２に仮止めするための電極パッド４、回路パターンや他の半導体基板と電気的接続をとるための電極パッド３が形成されており、また、半導体基板１の表面と対向する支持体２の表面にも電極パッド４と対応する位置に電極パッド５が形成されている。電極パッド３、４、５はアルミニウムや金等を用いて形成される。７は回路パターン領域、８はダイシングライン領域を示している。
【００１７】
半導体基板１を支持体２に仮止めする際には、同図に見られるように、半導体基板１の表面を支持体２の表面に対向させた状態で電極パッド４、５をハンダ６を介して突き合わせる。そして、半導体基板１を支持体２に押圧しつつハンダ６の溶融温度以上の温度で加熱する。
ハンダ６として錫（Ｓｎ）／鉛（Ｐｂ）共晶を用いた場合、組成比により溶融温度を所望値に設定することができる。たとえば、Ｓｎ／Ｐｂ比を６５／３５としたとき溶融温度は約１８０℃、５／９５としたとき約３００℃とすることができる。
【００１８】
図２（ａ）、（ｂ）は図１に示した半導体基板１の平面図であり、回路パターン７がマトリクス状に繰り返し形成され、その間に半導体基板１をチップに分離するためのダイシングライン８が形成されている。図中に示したＡＡ線に沿った断面図が図１に対応している。半導体基板１と支持体２の仮止め強度を保持するため、電極パッド４、５の面積は回路パターン７に影響を及ぼさない限りできるだけ大きい方が望ましい。図２（ａ）はダイシングライン８に重ねて電極パッド４を細長い長方形に形成した例を示している。電極パッド４の形状はこのような形状及び位置に限られるものではなく、たとえば、図２（ｂ）に示したように、回路パターン７側へ大きくはみ出して形成することにより仮止め強度をより大きくすることもできる。
【００１９】
なお、本実施例では、図１に見られるように、ダイシングライン８に沿って形成された電極パッド４のみを支持体２への仮止め用として用いているが、電極パッド３を支持体２への仮止め用として用いることもできる。この場合には、支持体２の表面にも電極パッド３と対応する位置に電極パッドを形成する必要がある。
【００２０】
以上のように支持体２に仮止めされた半導体基板１を後工程でチップに分割し支持体２から剥離する際には、支持体２から半導体基板１を引き離す力を印加しながらハンダ６の溶融温度以上の温度で加熱処理するが、図１に見られるように電極パッド４の面積を電極パッド５の面積より大きく設定しておくと、ハンダ６と電極パッド４との接着力が電極パッド５との接着力に優ることになり、この接着力の差によってハンダ６を電極パッド４に残すことができる。逆に、電極パッド５の面積を大きくすることによりハンダ６を支持体２側に残すこともできる。電極パッド４、５の面積比や面積の絶対値の差及びハンダの溶融温度と加熱温度との関係を適切に設定することにより、ハンダ６を半導体基板１側にのみ残すことが可能となる。
【００２１】
また、図１に示した実施例では、電極パッド材料となる導電膜のパターニング寸法によって電極パッド４、５の面積を所望値に設定しているが、図３に示したように、電極パッド４、５を同一形状にパターニングした後、電極パッド５を覆う絶縁保護膜９を形成し、この絶縁保護膜９に対して必要な面積の穴あけ加工を行うことにより電極パッド５の実質的な面積を設定することもできる。
【００２２】
次に、支持体２に仮止めされた半導体基板１を研磨装置に装着し裏面を研磨する。半導体基板１の強度は支持体２により補強されているため、半導体基板１の研磨装置への装着及び取り出し時のハンドリングは容易となり且つ破損等の事故を防ぐことができる。たとえば、６２５μm の厚みを持つ半導体基板を５０μm 以下にまで容易に薄くすることができる。
【００２３】
次に、図４に示したように、薄化された半導体基板１を支持体２に仮止めした状態で半導体基板１の裏面に、表面に達する貫通電極10及び電極パッド11を形成する。この工程では、仮止めされた半導体基板１の裏面に通常のフォトリソグラフィ技術を用いて貫通電極パターンを形成し、この貫通電極パターンをマスクにしてドライエッチングにより表面の電極パッド３、４に達する貫通孔を形成する。そして、ＣＶＤ法を用いて全面に絶縁膜を堆積し、貫通孔の底面の絶縁膜を選択的にエッチング除去した後導電膜で埋め込むことにより貫通電極10が形成される。導電膜の埋め込みに際しては、最初にＣＶＤ法により薄い導電膜を形成しこれをシード膜としてメッキにより埋め込むことができる。さらに、半導体基板１の裏面に貫通電極10と接続する電極パッド11を形成する。
【００２４】
続いて、半導体基板１をチップに分割するため、図４に示したように、ダイシンクライン８に沿ってダイシングソーが半導体基板１に対して矢印方向に挿入され、これによって半導体基板１が切断される。半導体基板１がダイシングライン８と重なっている電極パッド４でのみ支持体２に仮止めされている場合、ダイシングソーの先端が支持体２に達するまで切断すると、分割されたチップが散乱し破損等の事故が生じる恐れがある。これを避けるため、ダイシングソーの先端が半導体基板１を通過しハンダ６に達した時点で切断を中止する。これにより半導体基板１がハンダ６を介して支持体２と接合している状態を保持させる。半導体基板１上の全てのダイシングライン８にそって上述のような切断を行った後に、ハンダ６の溶融温度以上の温度で加熱し支持体２から個々のチップを剥離する。前述のように、電極パッド４の面積を電極パッド５の面積より大きく設定しているため、ハンダ６を電極パッド４に残した状態で剥離することができる。
【００２５】
電極パッド３を仮止め用として用いている場合には、各チップの電極パッド３に残されたハンダを外部接続用端子としてそのまま利用することが可能となり、これによりチップ実装工程が簡略化される。
次に、上述した方法を複数の半導体チップを積層し実装する工程に適用した例を説明する。図５は図４に示した半導体基板１の裏面に、表面に回路パターンが形成された他の半導体基板12を積層した状態を示している。半導体基板12の表面には半導体基板１と同様に回路パターンとともに電極パッド13が形成されている。この半導体基板12の表面を半導体基板１の裏面に対向させ、電極パッド11、13をハンダ14を介して突き合わせる。そして、半導体基板12を半導体基板１側へ押圧しながらハンダ14の溶融温度以上の温度で加熱する。
【００２６】
その後、半導体基板１と同様な工程を用いて半導体基板12の裏面を研磨により薄化し貫通電極15、電極パッド16を形成する。以上のような工程を繰り返すことにより複数の半導体基板を積層した後、ダンシングソーを用いて前述した方法によりチップに分割し支持体２から剥離する。
ハンダ６としてＳｎ／Ｐｂ比が６５／３５、ハンダ14としてＳｎ／Ｐｂ比が５／９５の共晶ハンダを用いた場合、ハンダ６、14の溶融温度はそれぞれ１８０℃、３００℃となる。従って、積層された半導体基板を支持体から剥離するためには、１８０℃以上３００℃以下の温度で加熱すればよいことになる。
【００２７】
上記実施例では、半導体基板12を半導体基板１にハンダ14を介して接続しているが、電極パッド11あるいは電極パッド13上にボールボンディング法により予め金バンプを形成しておき、超音波により接続することもできる。この場合には接合温度を１８０℃以下に抑えることができるため、ハンダ６は溶融せず半導体基板１を支持体２に仮止めした状態で半導体基板を積層することができる。
【００２８】
（付記１）表面に回路パターンを有する半導体基板を支持体に仮止めした状態で該半導体基板の裏面を研磨により薄化し、その後該半導体基板をチップに分割し該支持体から剥離する半導体装置の製造方法において、
該半導体基板の仮止めは、該半導体基板の表面に形成された第１の電極パッドと該支持体の表面に形成された第２の電極パッドを第１のハンダを介して突き合わせ、該第１のハンダの溶融温度以上の温度で加熱することにより行い、該第１の電極パッドの面積を該第２の電極パッドの面積より大きくしたことを特徴とする半導体装置の製造方法。
【００２９】
（付記２）該第１の電極パッドは、該半導体基板の表面に形成されているチップ分割用のダイシングラインに重なって形成されていることを特徴とする付記１記載の半導体装置の製造方法。
（付記３）薄化した半導体基板の裏面に、表面へ達する貫通電極及び配線を形成することを特徴とする付記１乃至２記載の半導体装置の製造方法。
【００３０】
（付記４）貫通電極及び配線が形成された半導体基板の裏面に、表面に回路パターンが形成された他の半導体基板を第１のハンダより溶融温度の高い第２のハンダを介して接合した状態で薄化し貫通電極及び配線を形成する工程を繰り返すことを特徴とする付記３記載の半導体装置の製造方法。
（付記５）第２のハンダに代えて金属バンプを用いることを特徴とする付記４記載の半導体装置の製造方法。
【００３１】
（付記６）半導体基板をチップに分割し支持体から剥離する際、該半導体基板上のダイシングラインに沿ってダイシングソーの先端が第１のハンダ又は金属バンプに達するまで切断した後、第１のハンダの溶融温度以上の温度で加熱することを特徴とする付記１乃至５記載の半導体装置の製造方法。
【００３２】
【発明の効果】
以上のように、本発明によれば半導体基板を破損することなく薄化することが可能となり、さらに、薄化した半導体基板を積層し貫通電極によって電気的に接続することが可能となるので、電子機器の小型化・高性能化を進める上で有益である。
【図面の簡単な説明】
【図１】 本発明の実施例を示す断面図（その１）
【図２】 本発明の実施例を示す平面図
【図３】 本発明の実施例を示す断面図（その２）
【図４】 本発明の実施例を示す断面図（その３）
【図５】 本発明の実施例を示す断面図（その４）
【図６】 従来例を示す断面図
【符号の説明】
１、12 半導体基板
２ 支持体
３、４、５ 電極パッド
６、14 ハンダ
10 貫通電極
Claims (5)
- 表面に回路パターンを有する半導体基板を支持体に仮止めした状態で該半導体基板の裏面を研磨により薄化し、その後該半導体基板をチップに分割し該支持体から剥離する半導体装置の製造方法において、
該半導体基板の仮止めは、該半導体基板の表面に形成された第１の電極パッドと該支持体の表面に形成された第２の電極パッドを第１のハンダを介して突き合わせ、該第１のハンダの溶融温度以上の温度で加熱することにより行い、該第１の電極パッドの面積を該第２の電極パッドの面積より大きくしたことを特徴とする半導体装置の製造方法。 - 該第１の電極パッドは、該半導体基板の表面に形成されているチップ分割用のダイシングラインに重なって形成されていることを特徴とする請求項１記載の半導体装置の製造方法。
- 薄化した半導体基板の裏面に、表面へ達する貫通電極及び配線を形成することを特徴とする請求項１乃至２記載の半導体装置の製造方法。
- 貫通電極及び配線が形成された半導体基板の裏面に、表面に回路パターンが形成された他の半導体基板を第１のハンダより溶融温度の高い第２のハンダを介して接合した状態で薄化し貫通電極及び配線を形成する工程を繰り返すことを特徴とする請求項３記載の半導体装置の製造方法。
- 半導体基板をチップに分割し支持体から剥離する際、該半導体基板上のダイシングラインに沿ってダイシングソーの先端が第１のハンダ又は金属バンプに達するまで切断した後、第１のハンダの溶融温度以上の温度で加熱することを特徴とする請求項１乃至４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002363529A JP4218337B2 (ja) | 2002-12-16 | 2002-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002363529A JP4218337B2 (ja) | 2002-12-16 | 2002-12-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004200216A JP2004200216A (ja) | 2004-07-15 |
| JP4218337B2 true JP4218337B2 (ja) | 2009-02-04 |
Family
ID=32761653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002363529A Expired - Fee Related JP4218337B2 (ja) | 2002-12-16 | 2002-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4218337B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5436827B2 (ja) * | 2008-03-21 | 2014-03-05 | 日立化成株式会社 | 半導体装置の製造方法 |
| JP5221279B2 (ja) * | 2008-10-22 | 2013-06-26 | 株式会社ディスコ | 積層デバイスの製造方法 |
-
2002
- 2002-12-16 JP JP2002363529A patent/JP4218337B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2004200216A (ja) | 2004-07-15 |
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Legal Events
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| RD04 | Notification of resignation of power of attorney |
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|
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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