JP4216299B2 - 非対称のｃｍｏｓを介した、ノーマリーオン、ノーマリーオフカスコード接続構成デバイスのアクティブ駆動 - Google Patents

Description

本発明は一般に、カスコードスイッチング構造に関し、より詳細には、ソースがコンデンサに接続され、そのドレインがドライバースイッチのドレインに接続される低電圧Ｐ型ＭＯＳＦＥＴを使用することに関する。

カスコード回路は、アナログ回路の性能を向上させる技術である。カスコード回路は、ゲート接地（common gate stage）が後に続くソース接地（common source stage）を備える、とても有用な２−トランジスタ構成を備える。カスコード回路は、出力抵抗を増加させ、寄生容量を減少させ、結果として増加した帯域幅を得ることになる、二つの増幅器（amplifier stage）を兼ね備える。カスコード回路は、よりよい高周波性能と、より大きな出力抵抗とを提供する。

ノーマリーオンデプレッションモード（normally ON depletion mode）、及びノーマリーオフ（normally OFF）半導体デバイスのカスコード接続された回路構成は、スイッチングモード電源供給システムにおいて、信頼でき、かつ、安全な動作を可能にする。

それら二つのパーツの結合は、それら自身の動的な挙動、特にスイッチがＯＦＦの間の動的な挙動に関する条件（parameter）に依存している。本発明に係る構成は、Ｖｃｃ供給コンデンサ（supply capacitor）に蓄えられている電荷を使用して、スイッチＯＦＦ遷移（switch-OFF transient）を改善する（enhance）。

本発明の目的は、整流器（rectifier）が使用される場合のダイオード電圧降下（diode drop）の損失を回避することである。

さらに本発明のその他の目的は、スイッチＯＦＦ遷移をより早くすることである。

本発明のその他の特徴及び利点は、添付の図面を参照して説明する、以下の発明の詳細な説明から明らかになるであろう。

本発明は、カスコード回路を介して高電子移動度トランジスタ（ＨＥＭＴ, High Electron Mobility Transistor）を制御する方法であり、カスコード回路は第１及び第２のスイッチと、第１のスイッチのソースに接続されたコンデンサと、第１及び第２のスイッチの両方のドレインに接続されたＨＥＭＴのソースと、第１及び第２のスイッチを制御するコントローラとを備える。この方法は、状態Ａを定義することによって達成される。状態Ａとは、ＨＥＭＴがＯＦＦとなるように、第１のスイッチがＯＦＦとなるべく制御され、また、コンデンサが帯電されることを可能にし、ＨＥＭＴのゲート閾値電圧の周辺でＨＥＭＴのドレイン電圧を安定させるように、第２のスイッチがＯＮとなるべく制御される状態である。この方法ではさらに、状態Ｂを定義する。状態Ｂとは、ＨＥＭＴがＯＮとなるように、第１のスイッチがＯＮとなるべく制御され、また、コンデンサに蓄えられている電荷を維持するために、第２のスイッチがほとんどの間（almost all the time）ＯＦＦとなるべく制御される状態である。さらに、この方法は、ＨＥＭＴをＯＮにするために状態Ａから状態Ｂに遷移すること、及びＨＥＭＴをＯＦＦにするために状態Ｂから状態Ａに遷移することを提供する。ここでは、コンデンサから第１のスイッチの出力キャパシタンスのより早い帯電を可能にして、ＨＥＭＴのＯＦＦ状態を維持するために、第１のスイッチはＯＦＦにされ、第２のスイッチはＯＮにされる。

本発明は、抵抗挙動（resistive behavior）を有するチャネルを介して、キャパシタンスＣを帯電させることによって、ダイオード電圧降下からの損失を回避する。さらに、スイッチＯＦＦ遷移は、Ｖｃｃコンデンサとカスコード接続されたドライバースイッチ出力キャパシタンスとの間の電荷のバランスを取ることによって、より早くなされる。

図１は、本発明の好ましい実施形態にかかる、回路１０を示す。回路１０は、低電圧ｐ型ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）、またはスイッチＭ２を備える。ｐ型ＭＯＳＦＥＴは、半導体をドープして自由な正電荷キャリアの数を増やすことによって得られる。回路１０において、ｐ型スイッチＭ２のソース（Ｓ）はＶｃｃコンデンサＣに接続され、スイッチＭ２のドレイン（Ｄ）はＨＥＭＴ（高電子移動度トランジスタ）１２のソースＳ２に接続される。このトランジスタ１２は、カスコード接続されたトランジスタドライバＭ１を介して、ドライバＩＣ１４によって駆動されている。ＨＥＭＴ１２は、デプレッション型ノーマリーオン（depletion mode normally on）デバイスであり、ＧａＮテクノロジーに基づくこともある。二つのゲート（図１におけるＧ２、またＧ１にも適用される。）のうちの１つをＯＦＦにするために、その１つのゲートは、残りの３つのデバイスのピンに関して最も低い正電位に、また、そのソースピン（source pin）に関する閾値電圧以下に維持されなければならない。

回路１０はさらに、ｐ型スイッチＭ２及びｎ型スイッチＭ１によって形成される、ＣＭＯＳ構造を示す。その構造は、コントローラＩＣ１４によって制御される。スイッチＭ１はすべてのＨＥＭＴ電流を流す一方、スイッチＭ２はコンデンサＣとスイッチＭ１のＣｏｓｓとの間の電流を制御する。スイッチＭ２のゲートは、上述のＣＭＯＳ構造の利点を最大化するために制御される。

本発明のＣＭＯＳ構造は、以下の状態及び遷移に従って動作する。状態Ａにおいては、カスコード接続されたスイッチＭ１はＯＦＦになるように制御され、結果的に、カスコード構造にしたがって、ＨＥＭＴはＯＦＦのまま維持される。スイッチＭ２は、コンデンサＣがＳ２から帯電されるように、ＯＮとなるように制御される。Ｓ２は、ＨＥＭＴゲート閾値電圧周辺において安定させられる。状態Ａにおいては、スイッチＭ２は、同期整流器（synchronous rectifier）として動作し、ダイオードより低い電圧降下、及びより早い供給コンデンサの帯電を可能にする。

状態Ｂにおいては、カスコード接続されたスイッチＭ１はＯＮとなるように制御され、結果的にＨＥＭＴも完全にＯＮ（fully ON）となる。スイッチＭ２はＯＦＦとなるように制御され、そうすることによって、Ｖｃｃ供給コンデンサＣに蓄えられた電荷を維持する。状態Ｂにおいては、コントローラＩＣ１４は、カスコード接続されたスイッチＭ１がほぼ完全にＯＮにスイッチするように制御する。

回路１０が状態Ａから状態Ｂに遷移する場合、カスコード接続されたスイッチＭ１はＯＮにスイッチされ、スイッチＭ２はＯＦＦにスイッチされる。本発明のＣＭＯＳ構造に従って、カスコード接続されたスイッチＭ１がＯＮにスイッチする前に、スイッチＭ２はＯＦＦにスイッチする。これは、図２のデッドタイム（dead time）によって示される。

回路１０が状態Ｂから状態Ａに遷移する場合、カスコード接続されたスイッチＭ１はＯＦＦにスイッチされ、スイッチＭ２はＯＮにスイッチされる。この遷移においては、本発明に係るＣＭＯＳ構造の利点はさらに明らかである。特に、図２に示されているように、カスコード接続されたスイッチＭ１のドレイン−ソース間電圧Ｖ_DSの効果は、以下に述べる効果を生じさせる。

Ｍ１（Ｖ_Ｓ２）のＶ_ＤＳ電圧がＨＥＭＴの閾値電圧に達する前、ＨＥＭＴはまだ完全にＯＮ（fully ON）である。そのため、遷移は、カスコード接続されたスイッチＭ１によって支配されて（dominated）いる。

Ｖ_ＤＳ電圧がＨＥＭＴの閾値電圧に達するとすぐに、ＧａＮトランジスタであることもあるＨＥＭＴのスイッチ１２は、ＯＦＦにスイッチし始める。そうすることによって、電流の流れを減少させる。

カスコード接続されたスイッチＭ１の出力キャパシタンスは、この残りの電荷（residual load）、またはＨＥＭＴからのリーク電流のみによってさえも荷電され得る。

スイッチＭ２は次いでＯＮにスイッチされ、コンデンサＣのＶ_ＣＣから、カスコード接続されたスイッチＭ１のＣｏｓｓのより速い帯電を可能にする。この効果は、既に帯電された、より大きなキャパシター（Ｃ）を、カスコード接続されたスイッチＭ１の出力キャパシタンスに平行して加えることと同様である。

これは、ＨＥＭＴ１２をＯＦＦに維持しながら、Ｓ２における安定した電圧のより速い形成を可能にする。ＨＥＭＴ１２がＯＦＦの間、コンデンサＣは、Ｓ２によって、通常はＨＥＭＴの閾値電圧よりも高い最大電圧まで帯電される。

本発明を特定の実施形態に関連して説明してきたが、当業者には、多くの他の形態及び変更が明らかになるであろう。したがって、本発明は、ここに開示された特定の実施形態には制限されない。

本発明の好ましい実施形態にかかるカスコード回路を利用する回路図である。 様々な電圧及び電流におけるカスコード回路の状態遷移の効果を示すグラフである。

Claims (16)

1. 高電子移動度トランジスタ（ＨＥＭＴ）を駆動するカスコード回路であって、前記回路は、
   ソース、ドレイン及びゲートを有するｐ型スイッチと、
   ソース、ドレイン及びゲートを有するｎ型スイッチと、
   前記ｐ型スイッチの前記ソースに接続されたコンデンサと、
   前記ｐ型スイッチ及び前記ｎ型スイッチの両方の前記ドレインに接続されたソースを有する前記ＨＥＭＴと、
   前記ｐ型スイッチ及び前記ｎ型スイッチを制御するコントローラと
   を備えることを特徴とする回路。
2. 請求項１に記載の回路であって、前記ｐ型スイッチは、低電圧ＭＯＳＦＥＴであることを特徴とする回路。
3. 請求項１に記載の回路であって、前記ｎ型スイッチ及び前記ｐ型スイッチはともに、前記コントローラによって制御されるＣＭＯＳ構造を形成することを特徴とする回路。
4. 請求項３に記載の回路であって、前記ｎ型スイッチは、前記ＨＥＭＴを介してすべての電流を運び、前記ｐ型スイッチは、前記コンデンサと前記ｎ型スイッチとの間の電流の流れを方向付けることを特徴とする回路。
5. 請求項３に記載の回路であって、前記ＣＭＯＳ構造は、状態Ａ、状態Ｂ、状態Ａから状態Ｂへの遷移、及び状態Ｂから状態Ａへの遷移にしたがって動作することを特徴とする回路。
6. 請求項５に記載の回路であって、状態Ａにおいて前記ｎ型スイッチはＯＦＦとなるように制御され、その結果前記ＨＥＭＴはＯＦＦとなり、前記ｐ型スイッチはＯＮとなるように制御され、コンデンサが帯電されることを可能にし、前記ＨＥＭＴのゲート閾値電圧の周辺で前記ＨＥＭＴのドレイン電圧を安定させることを特徴とする回路。
7. 請求項６に記載の回路であって、前記ｐ型スイッチは、同期整流器として動作し、ダイオードよりも低い電圧降下を可能にし、前記コンデンサのより速い帯電を可能にすることを特徴とする回路。
8. 請求項５に記載の回路であって、状態Ｂにおいて前記ｎ型スイッチはＯＮとなるように制御され、その結果前記ＨＥＭＴはＯＮとなり、前記ｐ型スイッチはほとんどの間ＯＦＦとなるように制御され、そうすることによって、コンデンサに蓄えられた電荷を維持することを特徴とする回路。
9. 請求項５に記載の回路であって、状態Ａから状態Ｂに遷移する間、前記ｐ型スイッチがＯＦＦにされた後に、前記ｎ型スイッチはＯＮにスイッチされることを特徴とする回路。
10. 請求項５に記載の回路であって、状態Ｂから状態Ａに遷移する間、前記ｎ型スイッチはＯＦＦにスイッチされ、前記ｐ型スイッチはＯＮにスイッチされ、前記コンデンサからの前記ｎ型スイッチの出力キャパシタンスのより速い帯電を可能にし、そうすることによって、前記ＨＥＭＴをＯＦＦのまま維持することを特徴とする回路。
11. 請求項１０に記載の回路であって、前記ｎ型スイッチのドレイン−ソース電圧ＶＤＳの効果をさらに含み、
    前記ＶＤＳ電圧がＨＥＭＴ閾値電圧に到達する前は、前記ＨＥＭＴは完全にＯＮであり、
    前記ＶＤＳ電圧が前記ＨＥＭＴ閾値電圧に達すると、前記ＨＥＭＴはＯＦＦにスイッチし始め、そうすることによって、前記ＨＥＭＴにおける電流の流れを減少させ、
    前記ｎ型スイッチの前記出力キャパシタンスは、残りの電荷または前記ＨＥＭＴからのリーク電流によって帯電されることを特徴とする回路。
12. カスコード回路を介して高電子移動度トランジスタ（ＨＥＭＴ）を制御する方法であって、前記カスコード回路は、第１及び第２のスイッチ、前記第１のスイッチのソースに接続されたコンデンサ、前記第１及び第２のスイッチの両方のドレインに接続された前記ＨＥＭＴのソース、並びに、前記第１及び第２のスイッチを制御するコントローラを備え、前記方法は、
    状態Ａを定義するステップであって、前記第１のスイッチはＯＦＦとなるように制御され、その結果前記ＨＥＭＴはＯＦＦになり、前記第２のスイッチはＯＮとなるように制御され、前記コンデンサが帯電されることを可能にし、前記ＨＥＭＴのドレイン電圧を前記ＨＥＭＴのゲート閾値電圧の周辺で安定させるステップと、
    状態Ｂを定義するステップであって、前記第１のスイッチはＯＮとなるように制御され、その結果前記ＨＥＭＴはＯＮになり、前記第２のスイッチはほとんどの間ＯＦＦとなるように制御され、そうすることによって、前記コンデンサに帯電された電荷を維持するステップと、
    状態Ａから状態Ｂに遷移して、前記ＨＥＭＴをＯＮにするステップと、
    状態Ｂから状態Ａに遷移して、前記ＨＥＭＴをＯＦＦにするステップであって、前記第１のスイッチはＯＦＦにスイッチされ、前記第２のスイッチはＯＮにスイッチされ、前記コンデンサから前記第１のスイッチの出力キャパシタンスのより速い帯電を可能にし、前記ＨＥＭＴをＯＦＦに維持するステップと
    を含むことを特徴とする方法。
    
13. 請求項１２に記載の方法であって、前記第１のスイッチは、低電圧ｎ型ＭＯＳＦＥＴであることを特徴とする方法。
14. 請求項１３に記載の方法であって、前記第２のスイッチは同期整流器として動作し、ダイオードよりも低い電圧降下を可能にし、より速い供給コンデンサの帯電を可能にすることを特徴とする方法。
15. 請求項１３に記載の方法であって、状態Ａから状態Ｂに遷移する間、前記第２のスイッチがＯＦＦにスイッチされた後に、前記第１のスイッチはＯＮにスイッチされることを特徴とする方法。
16. 請求項１３に記載の方法であって、状態Ｂから状態Ａに遷移する前記ステップは、前記第１のスイッチのドレイン−ソース電圧Ｖ_ＤＳの効果を含み、
    前記Ｖ_ＤＳ電圧がＨＥＭＴ閾値電圧に到達する前は、前記ＨＥＭＴは完全にＯＮであり、
    前記Ｖ_ＤＳ電圧が前記ＨＥＭＴ閾値電圧に到達すると、前記ＨＥＭＴはＯＦＦにスイッチし始め、そうすることによって、前記ＨＥＭＴにおける電流を減少させ、
    前記ｎ型スイッチの前記出力キャパシタンスは、残りの電荷または前記ＨＥＭＴからのリーク電流によって帯電されること
    を特徴とする方法。
    

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