TWI439841B - 電流限制電路裝置 - Google Patents

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W H Chieng
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    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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Description

電流限制電路裝置
本發明係有關於一種電流限制電路裝置，特別是關於一種限制氮化鎵電晶體閘極電流之電流限制電路裝置，藉由限制氮化鎵電晶體閘極電流以增加氮化鎵電晶體之崩潰電壓。
GaN是寬帶隙半導體，具有快速切換能力，為一高頻操作的電子元件，為通信技術帶來巨大的變化。除此之外，其本身亦具備高的崩潰電壓，也是製造大功率電晶體方面最佳的材料之一，預計會對高功率元件帶來革命性的變化。
傳統增加氮化鎵電晶體崩潰電壓之方式，係利用不同之製程設計或改變元件材料來達成，其作法之技術層次較高，且成本昂貴。如何不須改變製程設計與材料，提高氮化鎵電晶體之崩潰電壓乃是業界所致力的課題之一。
請參考第1圖，其係繪示AlGaN/GaN電晶體各輸出/輸入端漏電流與汲極-源極電壓關係圖。如第1圖所示，AlGaN/GaN，電晶體操作於截止區(cut-off)時，漏電流隨著汲極(drain)源極(source)之電壓差(Vds)增加而越大。當達到崩潰電壓時，汲極之漏電流幾乎全部流向閘極。利用上述特點，當AlGaN/GaN電晶體之電晶體關閉時汲極流向閘極之電流被限制時，即可提高電晶體之崩潰電壓。
因此，需要一種電流限制電路，其耦接氮化鎵電晶體之閘極，藉由此電流限制電路限制閘極流出之電流，進而提高氮化鎵電晶體之崩潰電壓。
為不改變製程條件與元件材料，而可提高氮化鎵電晶體之崩潰電壓，職是之故，本發明係提出一種以電路設計之電流限制電路，並以此電流限制電路耦接氮化鎵電晶體，限制其關閉時之漏電流大小，最終得以提高其崩潰電壓。
為能夠達成上述之目的，本發明係提供一種適用於氮化鎵電晶體之電流限制電路，即可不需改變製程參數，並可適用於已製作完成之氮化鎵電晶體，以電路設計之方式限制氮化鎵閘極電流，提高其崩潰電壓，使設計者可彈性設計，並降低製作成本。
基於以上之目的，本發明係提供一種電流限制電路裝置，其係連接於氮化鎵電晶體之閘極。該電流限制電路裝置包含有二極體、第一電晶體、第二電晶體、第一電阻、第二電阻、第三電阻以及第四電阻。第一電晶體之源極與汲極係耦接於二極體。第二電晶體之汲極係耦接第一電晶體之閘極。第一電阻係耦接二極體以及第一電晶體源極。第二電阻之一端耦接第二電晶體源極，且耦接於一第一電源。第三電阻之一端耦接於一第四電阻以及該第一電晶體之閘極，第三電阻另一端係耦接第二電晶體之閘極以及第二電阻之另一端。第一電晶體之汲極耦接於二極體一端與氮化鎵電晶體閘極。當氮化鎵電晶體之閘極所流出之一電流高於一預定值時，第一電晶體係關閉，藉由限制氮化鎵電晶體之閘極所流出之該電流，以提高氮化鎵電晶體之崩潰電壓。
本發明之另一目的係提供一電流限制電路裝置，其更包含：第五電阻、第六電阻、第三電晶體以及第四電晶體。第五電阻係耦接於第三電阻與第一電晶體閘極之間。第三電晶體之汲極耦接第五電阻另一端。第三電晶體之源極係耦接第二電源。第四電晶體之源極係耦接第二電源，第四電晶體之汲極係耦接第六電阻之一端。
其中第四電晶體之閘極係耦接第一電晶體之汲極以及氮化鎵電晶體之閘極，其藉由第三電晶體以及第四電晶體之切換，於氮化鎵電晶體關閉之後，控制第一電晶體係關閉，以限制氮化鎵電晶體之閘極所流出之漏電流，以提高氮化鎵電晶體之崩潰電壓。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
本案得藉由以下列圖示與詳細說明，俾得一更深入之了解，以下述詳細實施例說明之，然本發明之權利範圍並不侷限在下述實施例。
第2圖係為本案較佳實施例之氮化鎵(GaN)電路裝置圖，如第2圖所示，氮化鎵(GaN)電路200包含：電晶體驅動電路202、電流限制電路204以及氮化鎵電晶體MGaN 。電流限制電路204係耦接於電晶體驅動電路202以及氮化鎵電晶體MGaN 間，且電流限制電路204係耦接於氮化鎵電晶體MGaN 閘極。電晶體驅動電路202包含有一P型金氧半導體場效電晶體(PMOS)2022以及一N型金氧半導體場效電晶體(NMOS)2024。P型金氧半導體場效電晶體(PMOS)2022係連接高壓電壓源VDDH 。N型金氧半導體場效電晶體(NMOS)2024係連接低壓電壓源VDDL (此低壓電壓源VDDL係與驅動電路202使用相同之低壓電源)。於本實施例，高壓電壓源VDDH =0伏特，低壓電壓源VDDL =-7伏特。電晶體驅動電路202根據輸入Vs 之電壓而控制切換P型金氧半導體場效電晶體(PMOS)2022與N型金氧半導體場效電晶體(NMOS)2024。而其中圖所示第一電晶體M1 之源極與汲極係耦接於二極體D，第二電晶體M2 之汲極係耦接第一電晶體M1 之閘極。
第3圖為電流限制電路裝置圖，其中圖所示第一電阻RG 係耦接二極體D以及第一電晶體M1 源極，第二電阻R2 之一端係耦接第二電晶體M2 之源極，且耦接於第一電源VDDL ，第三電阻R3 之一端係耦接於第四電阻R4 以及第一電晶體M1 閘極，第三電阻R3 之另一端係耦接第二電晶體M2 之閘極以及第二電阻R2 之另一端，第一電晶體M1 之汲極係耦接於二極體D一端以及氮化鎵電晶體MGaN 之閘極。
請參考第2圖與第3圖，當輸入Vs =VDDL 時，P型金氧半導體場效電晶體(PMOS)2022導通，電流由高壓電壓源VDDH 透過二極體D流過氮化鎵電晶體MGaN ，則氮化鎵電晶體MGaN 開啟。當輸入Vs =VDDH 時，N型金氧半導體場效電晶體(NMOS)2024導通，電流由氮化鎵電晶體MGaN 之閘極流向低壓電壓源VDDL ，此時節點N1 之電壓V1 =VDDL +ΔV，其中ΔV代表第一電阻RG 的電壓降。節點N2 之電壓V REF =V th +V DDL ，其中Vth 代表第一電晶體M1 以及第二電晶體M2 之臨界電壓，R2 為第二電阻，R3 為第三電阻。第一電晶體M1 的導通條件可表示為V REF -V 1 >V th ，其中，VREF 為節點N2 之電壓。將上述方程式帶入本式可得：ΔV <V th 。已知ΔV代表第一電阻RG 的壓降，因此可表示成ΔV =i G R G ，將本式代入ΔV式為i G <V th 。即，當氮化鎵電晶體MGaN 閘極所流出之閘極電流i G <V th (預定值)時，第一電晶體M1 則開啟。反之，當閘極電流iG 過大(高於上述之預定值)時，第一電晶體M1 則關閉，並限制閘極電流iG ，藉此提高氮化鎵電晶體MGaN 之崩潰電壓。本發明之第一電晶體M1 以及第二電晶體M2 為N型金氧半導體場效電晶體(NMOS)。
而於另一實施例，請參考第2圖以及第4圖，第4圖係為本案另一較佳實施例之電流限制電路裝置圖。本實施例與上述實施例之差異在於增加第三電晶體M3 以及第四電晶體M4 ，用以修正電流限制電路的啟動時機。因為當氮化鎵電晶體MGaN 快速關閉時，閘極之瞬間電流相當大，若此時加以限制電流，將會降低氮化鎵電晶體MGaN 的關閉速度。即使第4圖之電流限制電路僅在氮化鎵電晶體MGaN 關閉後才開始限電流之動作。而第五電阻R5 係耦接於第三電阻R3 與第一電晶體M1 閘極之間，第三電晶體M3 之汲極耦接第五電阻R5 之另一端，第三電晶體M3 之源極係耦接第二電元VthG (即氮化鎵電晶體MGaN 之臨界電壓)。
仍如第4圖所示，當氮化鎵電晶體MGaN 由開啟至關閉瞬間，其閘極電壓約為0伏特，此時，第三電晶體M3 導通，第四電晶體M4 不導通，節點N3 之電壓V3 約等於氮化鎵電晶體MGaN 之臨界電壓VthG 。於此實施例中，臨界電壓VthG =-4伏特。第一電晶體M1 則導通，電流則順利由氮化鎵電晶體MGaN 閘極流出，直到閘極電壓約為臨界電壓VthG ，藉此確保氮化鎵電晶體MGaN 進入關閉狀態。接著，氮化鎵電晶體MGaN 之閘極電壓持續下降，致使第三電晶體M3 不導通，第四電晶體M4 導通，則節點N3 電壓V3 即等於上一實施例中節點N2 之電壓VREF ，如第3圖所示。藉由本實施例，確保氮化鎵電晶體MGaN 處於關閉狀態，以修正氮化鎵電晶體MGaN 由開啟至關閉瞬間，因其瞬間電流與崩潰時閘極電流相接近，所造成氮化鎵電晶體MGaN 關閉速度下降之問題。本發明之第三電晶體M3 以及第四電晶體M4 為P型金氧半導體場效電晶體(PMOS)。
本發明上述所提出之兩實施例係以電路設計之方式，在不影響氮化鎵電晶體正常開關的情形下，藉由一電流限制電路耦接於電晶體驅動電路與氮化鎵電晶體之間，限制氮化鎵電晶體之閘極電流，以提高電路中氮化鎵電晶體於關閉時的崩潰電壓(即汲極-源極電壓)，其改善先前技術，需透過製程設計、製程參數或是元件設計之不彈性與高成本的缺點。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
200．．．氮化鎵電路
202．．．電晶體驅動電路
204．．．電流限制電路
MGaN ．．．氮化鎵電晶體
2022．．．P型金氧半導體場效電晶體
2024．．．N型金氧半導體場效電晶體
MGaN ．．．氮化鎵電晶體
VDD ．．．電源
RL ．．．電阻
VDDL ．．．低壓電壓源
VDDH ．．．高壓電壓源
Vs ．．．輸入
D．．．二極體
N1 、N2 、N3 ．．．節點
M1 ．．．第一電晶體
M2 ．．．第二電晶體
M3 ．．．第三電晶體
M4 ．．．第四電晶體
Vth ．．．臨界電壓
ΔV．．．壓降
V1 、V3 、VREF ．．．電壓
VDDL ．．．第一電源
VthG ．．．第二電源
iG ．．．閘極電流
RG ．．．第一電阻
R2 ．．．為第二電阻
R3 ．．．為第三電阻
R4 ．．．為第四電阻
R5 ．．．為第五電阻
R6 ．．．為第六電阻
第1圖為AlGaN/GaN電晶體各輸出/輸入端漏電流與汲極-源極電壓關係圖；
第2圖係為本案較佳實施例之氮化鎵電路裝置圖；
第3圖為本案之一較佳實施例電流限制電路裝置圖；以及
第4圖為本案另一較佳實施例之電流限制電路裝置圖。
204．．．電流限制電路
Vs ．．．輸入
D．．．二極體
M1 ．．．第一電晶體
M2 ．．．第二電晶體
VDDL ．．．第一電源
RG ．．．第一電阻
R2 ．．．為第二電阻
R3 ．．．為第三電阻
R4 ．．．為第四電阻
N1 、N2 ．．．節點
V1 、VREF ．．．電壓

Claims (6)

  1. 一種電流限制電路裝置，係連接一氮化鎵電晶體之一閘極，該電流限制電路裝置包含：一二極體；一第一電晶體，該第一電晶體之源極與汲極係耦接於該二極體；一第二電晶體，該第二電晶體之汲極係耦接該第一電晶體之閘極；一第一電阻，係耦接該二極體以及該第一電晶體之源極；一第二電阻，該第二電阻之一端係耦接該第二電晶體之源極，且耦接於一第一電源；以及一第三電阻，該第三電阻之一端係耦接於一第四電阻以及該第一電晶體之閘極，該第三電阻之另一端係耦接該第二電晶體之閘極以及該第二電阻之另一端；其中該第一電晶體之汲極係耦接於該二極體一端以及該氮化鎵電晶體之閘極，當該氮化鎵電晶體之閘極所流出之一電流高於一預定值時，該第一電晶體係關閉，藉由限制該氮化鎵電晶體之閘極所流出之該電流，以提高該氮化鎵電晶體之崩潰電壓。
  2. 如申請專利範圍第1項所述之電流限制電路裝置，更包含：一第五電阻，該第五電阻係耦接於該第三電阻與該第一電晶體之閘極之間；一第三電晶體，該第三電晶體之汲極耦接該第五電 阻之另一端，該第三電晶體之源極係耦接一第二電源；一第四電晶體，該第四電晶體之源極係耦接該第二電源，該第四電晶體之汲極係耦接一第六電阻之一端；其中該第四電晶體之閘極係耦接該第一電晶體之汲極以及該氮化鎵電晶體之閘極，藉由該第三電晶體以及該第四電晶體之切換，以於該氮化鎵電晶體關閉之後，控制該第一電晶體係關閉，以限制該氮化鎵電晶體之閘極所流出之該電流。
  3. 如申請專利範圍第2項所述之電流限制電路裝置，其中該第二電源係為該氮化鎵電晶體之一臨界電壓。
  4. 如申請專利範圍第2項所述之電流限制電路裝置，其中電流限制裝置將於該氮化鎵電晶體完全關閉後，係自行啟動限流功能，以限制該氮化鎵電晶體之閘極所流出之該電流。
  5. 如申請專利範圍第2項所述之電流限制電路裝置，其中該第三電晶體以及該第四電晶體為P型金氧半導體場效電晶體(PMOS)。
  6. 如申請專利範圍第1項所述之電流限制電路裝置，其中該第一電晶體以及該第二電晶體為N型金氧半導體場效電晶體(NMOS)。
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