JP4211820B2 - 画素回路と画像表示装置及びその駆動方法 - Google Patents

画素回路と画像表示装置及びその駆動方法 Download PDF

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Description

本発明は、画素毎に配した電気光学素子を電流駆動して輝度を制御する画素回路、この画素回路をマトリクス状に配列した画像表示装置及びその駆動方法に関する。詳しくは、各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって有機ＥＬ発光素子等の電気光学素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の画像表示装置及びその駆動方法に関する。
画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ発光素子等の電気光学素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ、ＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。
特開２００３−２５５８５６ 特開２００３−２７１０９５ 特開２００４−１３３２４０ 特開２００４−０２９７９１ 特開２００４−０９３６８２
従来の画素回路は、制御信号を供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくとも入力トランジスタと保持容量と駆動トランジスタと発光素子とを含む。入力トランジスタは、走査線から供給される制御信号に応じ導通して信号線から供給された映像信号をサンプリングする。保持容量は、サンプリングされた映像信号に応じた入力電圧を保持する。駆動トランジスタは、保持容量に保持された入力電圧に応じて所定の発光期間に出力電流を供給する。尚一般に、出力電流は駆動トランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有する。発光素子は、駆動トランジスタから供給された出力電流により映像信号に応じた輝度で発光する。
駆動トランジスタは、保持容量に保持された入力電圧をゲートに受けてソース／ドレイン間に出力電流を流し、発光素子に通電する。一般に発光素子の発光輝度は通電量に比例している。更に駆動トランジスタの出力電流供給量はゲート電圧すなわち保持容量に書き込まれた入力電圧によって制御される。従来の画素回路は、駆動トランジスタのゲートに印加される入力電圧を入力映像信号に応じて変化させることで、発光素子に供給する電流量を制御している。
ここで駆動トランジスタの動作特性は以下の式１で表わされる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）２・・・式１
このトランジスタ特性式１において、Ｉｄｓはソース／ドレイン間に流れるドレイン電流を表わしており、画素回路では発光素子に供給される出力電流である。Ｖｇｓはソースを基準としてゲートに印加されるゲート電圧を表わしており、画素回路では上述した入力電圧である。Ｖｔｈはトランジスタの閾電圧である。又μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わしている。その他Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、Ｃｏｘはゲート容量を表わしている。このトランジスタ特性式１から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えて大きくなると、オン状態となってドレイン電流Ｉｄｓが流れる。原理的に見ると上記のトランジスタ特性式１が示す様に、ゲート電圧Ｖｇｓが一定であれば常に同じ量のドレイン電流Ｉｄｓが発光素子に供給される。従って、画面を構成する各画素に全て同一のレベルの映像信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずである。
しかしながら実際には、ポリシリコンなどの半導体薄膜で構成された薄膜トランジスタ（ＴＦＴ）は、個々のデバイス特性にばらつきがある。特に、閾電圧Ｖｔｈは一定ではなく、各画素毎にばらつきがある。前述のトランジスタ特性式１から明らかな様に、各駆動トランジスタの閾電圧Ｖｔｈがばらつくと、ゲート電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じ、画素毎に輝度がばらついてしまう為、画面のユニフォーミティを損なう。従来から駆動トランジスタの閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路が開発されており、例えば前記の特許文献３に開示がある。
しかしながら、閾電圧のばらつきをキャンセルする機能（閾電圧補正機能）を組み込んだ従来の画像表示装置は、閾電圧補正動作の状態によっては画素の輝度が低下するという問題があった。画素回路内の閾電圧補正動作により、サンプリング前はオフ状態にあるべき入力トランジスタが一時的に順バイアス状態となることがあり、入力トランジスタを通じて画素回路と信号線の間で電流リークが生じる場合があった。この電流リークにより信号線の信号電位が低下する。低下した信号電位が前の行の画素によってサンプリングされると、この前行の画素の輝度が低下する。この輝度低下現象は線順次走査にしたがって次々と現れるため、結果的に画面全体の輝度が低下するという課題があった。
上述した従来の技術の課題に鑑み、本発明は閾電圧補正動作を適正化して、輝度の低下が生じないようにすることを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明にかかる画素回路は、少なくとも駆動トランジスタと、入力トランジスタと、第１スイッチングトランジスタと、第２スイッチングトランジスタと、保持容量と、電気光学素子とを備え、前記保持容量は、その両端が該駆動トランジスタのゲートノード及びソースノードに接続し、前記電気光学素子は、整流性をもつとともに、その陽極が該駆動トランジスタのソースノードに接続し、該駆動トランジスタから出力される駆動電流の電流値によって電気光学素子の輝度が決定し、前記入力トランジスタは、その電流端の一つが該駆動トランジスタのゲートノードに接続しており、所定のサンプリング期間に映像信号を該保持容量にサンプリングし、前記第１スイッチングトランジスタは、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前においてオンし、該駆動トランジスタのゲートノードを所定の基準電圧に接続する一方、前記第２スイッチングトランジスタは、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前においてオンし、該駆動トランジスタのソースノードすなわち該電気光学素子の陽極を電気光学素子の閾電圧以下に充電し、その際前記第１スイッチングトランジスタが前記第２スイッチングトランジスタより先にオンする様に、第１スイッチングトランジスタ及び第２スイッチングトランジスタのゲートに印加される制御信号のタイミングを設定し、続いて前記第２スイッチングトランジスタをオフする一方、前記駆動トランジスタのゲートを基準電圧に保持した状態で、前記駆動トランジスタがカットオフするまで電流を流して、前記駆動トランジスタの閾電圧の影響を補正し、その後サンプリング期間に前記入力トランジスタをオンして映像信号を該保持容量に保持する。例えば、前記第１スイッチングトランジスタがオンした一水平周期後に前記第２スイッチングトランジスタがオンする様に、該制御信号のタイミングを設定する。
又本発明にかかる画像表示装置は、画素アレイ部とスキャナ部と信号部とを含む。前記画素アレイ部は、行状に配された第１走査線、第２走査線及び第３走査線と、列状に配された信号線と、これらの走査線及び信号線に接続した行列状の画素回路と、各画素回路の動作に必要な第１電位及び第２電位を供給する複数の電源線とからなる。前記信号部は、該信号線に映像信号を供給する。前記スキャナ部は、第１走査線、第２走査線及び第３走査線に制御信号を供給して順次行ごとに画素回路を走査する。各画素回路は、入力トランジスタと、駆動トランジスタと、第１スイッチングトランジスタと、第２スイッチングトランジスタと、保持容量と、発光素子とを含む。前記入力トランジスタは、所定のサンプリング期間に第１走査線から供給される制御信号に応じオンして信号線から供給された映像信号の信号電位を該保持容量にサンプリングする。前記保持容量は、該サンプリングされた映像信号の信号電位に応じて該駆動トランジスタのゲートに入力電圧を印加する。前記駆動トランジスタは、該入力電圧に応じた出力電流を該発光素子に供給する。前記発光素子は、所定の発光期間中該駆動トランジスタから供給される出力電流により該映像信号の信号電位に応じた輝度で発光する。前記第１スイッチングトランジスタは、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前において第２走査線から供給される制御信号に応じオンして該駆動トランジスタのゲートを第１電位に設定する。前記第２スイッチングトランジスタは、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前において第３走査線から供給される制御信号に応じオンして該駆動トランジスタのソースを第２電位に設定する。ここで前記スキャナ部は、第１スイッチングトランジスタを第２スイッチングトランジスタより先にオンする様、制御信号のタイミングを設定することを特徴とする。続いて前記第２スイッチングトランジスタをオフする一方、前記駆動トランジスタのゲートを基準電圧に保持した状態で、前記駆動トランジスタがカットオフするまで電流を流して、前記駆動トランジスタの閾電圧の影響を補正し、その後サンプリング期間に前記入力トランジスタをオンして映像信号を該保持容量に保持する。
好ましくは、前記スキャナ部は、第１スイッチングトランジスタが導通した一水平周期後に第２スイッチングトランジスタをオンする様、制御信号のタイミングを設定する。この場合、前記スキャナ部は、第１スイッチングトランジスタをオンする制御信号と第２スイッチングトランジスタをオンする制御信号を、共通のシフトレジスタの出力から作成する為のロジック回路を備えている。一態様では前記スキャナ部は、水平周期ごとの位相差をもって順次信号を出力するシフトレジスタと、該順次信号を処理して同一位相の一対の中間信号を出力するロジック回路と、一方の中間信号はそのまま第１スイッチングトランジスタをオンする制御信号として出力する一方、他方の中間信号は遅延処理をかけた後第２スイッチングトランジスタをオンする制御信号として出力する遅延回路とを備えている。他の態様では、前記スキャナ部は、水平周期ごとの位相差をもって順次信号を出力するシフトレジスタと、該順次信号を処理して同一位相の一対の中間信号を出力するロジック回路と、一方の中間信号はそのまま第１スイッチングトランジスタをオンする制御信号として出力する一方、他方の中間信号はマスク処理をかけた後第２スイッチングトランジスタをオンする制御信号として出力するマスク回路とを備えている。別の態様では、前記スキャナ部は、水平周期ごとの位相差をもって順次信号を出力するシフトレジスタと、該順次信号を処理して同一位相の一対の中間信号を出力するロジック回路と、一方の中間信号は所定の個数のバッファを通して第１スイッチングトランジスタをオンする制御信号として出力する一方、他方の中間信号は所定の個数より多い個数のバッファを通して第２スイッチングトランジスタをオンする制御信号として出力するバッファ回路とを備えている。
一態様では、前記画素回路は、ゲートが第４走査線に接続し、ソース及びドレインの一方が駆動トランジスタのドレインに接続し、他方が第３電位に接続している第３スイッチングトランジスタを含んでおり、前記第３スイッチングトランジスタは、該サンプリング期間に先立ち第４走査線から供給される制御信号に応じオンして該駆動トランジスタを第３電位に接続し、以って該駆動トランジスタの閾電圧に相当する電圧を該保持容量に保持させて閾電圧の影響を補正するとともに、該発光期間に再び第４走査線から供給される制御信号に応じオンして該駆動トランジスタを第３電位に接続して該出力電流を該発光素子に流す。また前記駆動トランジスタは、その出力電流がチャネル領域のキャリア移動度に対して依存性を有し、前記第３スイッチングトランジスタは、該サンプリング期間にオンして該駆動トランジスタを第３電位に接続し、該信号電位がサンプリングされている間に該駆動トランジスタから出力電流を取り出し、これを該保持容量に負帰還して該入力電圧を補正し、該出力電流のキャリア移動度に対する依存性を打ち消す。
本発明によれば、第１スイッチングトランジスタを先にオンし、その後で第２スイッチングトランジスタをオンしている。即ち、まず第１スイッチングトランジスタをオンして駆動トランジスタのゲートを第１電位に初期化する。その後で第２スイッチングトランジスタをオンし、駆動トランジスタのソースを第２電位に初期化する。この様に初期化した後、第３スイッチングトランジスタをオンして閾電圧補正動作を実行する。閾電圧補正動作の準備段階で、先に駆動トランジスタのゲートを第１電位に固定するため、入力トランジスタの順バイアス状態は生じない。よって入力トランジスタの電流リークも無く、信号線上の信号電位が低下することが無い。これにより、画面輝度の低下を防止することが出来る。逆に、先に駆動トランジスタのソースを第２電位に設定し、その後でゲートを第１電位に設定すると、始めのソース電位の初期化のとき、フローティングにある駆動トランジスタのゲートの電位が影響を受けて、大きく変動する場合がある。このゲート電位の変動により入力トランジスタの順バイアス状態が生じ、電流リークが起こる。
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明にかかる画像表示装置の全体構成を示すブロック図である。図示する様に、本画像表示装置は基本的に画素アレイ部１とスキャナ部と信号部とで構成されている。画素アレイ部１は、行状に配された第１走査線ＷＳ、第２走査線ＡＺ２、第３走査線ＡＺ１及び第４走査線ＤＳと、列状に配された信号線ＳＬと、これらの走査線ＷＳ，ＡＺ２，ＡＺ１，ＤＳ及び信号線ＳＬに接続した行列状の画素回路２と、各画素回路２の動作に必要な第１電位Ｖｏｆｓ，第２電位Ｖｉｎｉ及び第３電位Ｖｃｃを供給する複数の電源線とからなる。信号部は水平セレクタ３からなり、信号線ＳＬに映像信号を供給する。スキャナ部は、ライトスキャナ４、ドライブスキャナ５、第一補正用スキャナ７１及び第二補正用スキャナ７２からなり、それぞれ第１走査線ＷＳ、第４走査線ＤＳ、第３走査線ＡＺ１及び第２走査線ＡＺ２に制御信号を供給して順次行毎に画素回路を走査する。
図２は、図１に示した画像表示装置に組み込まれる画素回路の構成を示す回路図である。図示する様に画素回路２は、入力トランジスタＴｒ１と、駆動トランジスタＴｒｄと、第１スイッチングトランジスタＴｒ２と、第２スイッチングトランジスタＴｒ３と、第３スイッチングトランジスタＴｒ４と、保持容量Ｃｓと、発光素子ＥＬとを含む。入力トランジスタＴｒ１は、その電流端（ソース及びドレイン）の一つが駆動トランジスタＴｒｄのゲートノードＧに接続しており、所定のサンプリング期間に映像信号を保持容量Ｃｓにサンプリングする。即ち入力トランジスタＴｒ１は、所定のサンプリング期間に第１走査線ＷＳから供給される制御信号に応じ導通して信号線ＳＬから供給された映像信号の信号電位を保持容量Ｃｓにサンプリングする。保持容量Ｃｓは、サンプリングされた映像信号の信号電位に応じて駆動トランジスタＴｒｄのゲートＧに入力電圧Ｖｇｓを印加する。駆動トランジスタＴｒｄは、入力電圧Ｖｇｓに応じた出力電流Ｉｄｓを発光素子ＥＬに供給する。発光素子ＥＬは、所定の発光期間中駆動トランジスタＴｒｄから供給される出力電流Ｉｄｓにより映像信号の信号電位に応じた輝度で発光する。
第１スイッチングトランジスタＴｒ２は、サンプリング期間に先立ち第２走査線ＡＺ２から供給される制御信号に応じ導通して駆動トランジスタＴｒｄのゲートＧを第１電位Ｖｏｆｓに設定する。第２スイッチングトランジスタＴｒ３は、サンプリング期間に先立ち第３走査線ＡＺ１から供給される制御信号に応じ導通して駆動トランジスタＴｒｄのソースＳを第２電位Ｖｉｎｉに充電する。第３スイッチングトランジスタＴｒ４は、サンプリング期間に先立ち第４走査線ＤＳから供給される制御信号に応じ導通して駆動トランジスタＴｒｄを第３電位Ｖｃｃに接続し、以って駆動トランジスタＴｒｄの閾電圧Ｖｔｈに相当する電圧を保持容量Ｃｓに保持させて閾電圧Ｖｔｈの影響を補正する。さらにこの第３スイッチングトランジスタＴｒ４は、発光期間に再び第４走査線ＤＳから供給される制御信号に応じ導通して駆動トランジスタＴｒｄを第３電位Ｖｃｃに接続して出力電流Ｉｄｓを発光素子ＥＬに流す。
以上の説明から明らかな様に、本画素回路２は、５個のトランジスタＴｒ１ないしＴｒ４及びＴｒｄと１個の保持容量Ｃｓと１個の発光素子ＥＬとで構成されている。トランジスタＴｒ１〜Ｔｒ３とＴｒｄはＮチャネル型のポリシリコンＴＦＴである。トランジスタＴｒ４のみＰチャネル型のポリシリコンＴＦＴである。但し本発明はこれに限られるものではなく、Ｎチャネル型とＰチャネル型のＴＦＴを適宜混在させることが出来る。発光素子ＥＬは例えばアノード及びカソードを備えたダイオード型の有機ＥＬデバイスである。但し本発明はこれに限られるものではなく、本明細書では、発光素子は一般的に電流駆動で発光する全ての電気光学素子を含む。電気光学素子は、整流性をもつとともに、その陽極（アノード）が駆動トランジスタＴｒｄのソースノードＳに接続し、駆動トランジスタＴｒｄから出力される駆動電流Ｉｄｓの電流値によって電気光学素子の輝度が決定する。
図３は、図２に示した画像表示装置から画素回路２の部分のみを取り出した模式図である。理解を容易にするため、入力トランジスタＴｒ１によってサンプリングされる映像信号Ｖｓｉｇや、駆動トランジスタＴｒｄの入力電圧Ｖｇｓ及び出力電流Ｉｄｓ、さらには発光素子ＥＬが有する容量成分Ｃｏｌｅｄなどを書き加えてある。以下図３に基づいて、本発明にかかる画素回路２の動作を説明する。
図４は、図３に示した画素回路のタイミングチャートである。但し本発明の駆動方法を表すタイミングチャートではなく、参考例にかかる駆動方法を表している。本発明の理解を図るため、先ず図４の参考例を参照して図３に示した画素回路の動作を説明する。図４は、時間軸Ｔに沿って各走査線ＷＳ，ＡＺ２，ＡＺ１及びＤＳに印加される制御信号の波形を表してある。表記を簡略化する為、制御信号も対応する走査線の符号と同じ符号で表してある。トランジスタＴｒ１，Ｔｒ２，Ｔｒ３はＮチャネル型なので、走査線ＷＳ，ＡＺ２，ＡＺ１がそれぞれハイレベルの時オンし、ローレベルの時オフする。一方トランジスタＴｒ４はＰチャネル型なので、走査線ＤＳがハイレベルの時オフし、ローレベルの時オンする。なおこのタイミングチャートは、各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形と共に、駆動トランジスタＴｒｄのゲートＧの電位変化及びソースＳの電位変化も表してある。
図４のタイミングチャートは、１フィールドの間に現れる各制御信号の状態変化を、タイミングＴ１〜Ｔ７で表してある。１フィールドの間に画素アレイの各行が１回順次走査される。タイミングチャートは、１行分の画素に印加される各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形を表している。なお、入力トランジスタＴｒ１のゲートに印加される制御信号ＷＳの基準電位をＶｓｓＷＳで表している。
当該フィールドが始まる前のタイミングＴ０で、制御信号ＷＳ，ＡＺ２，ＡＺ１がローレベルにある。したがってＮチャネル型のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３はオフ状態にある。また制御信号ＤＳがハイレベルにある。したがってＰチャネル型のトランジスタＴｒ４もオフ状態である。したがって、タイミングＴ０では全てのトランジスタＴｒ１〜Ｔｒ４はオフ状態にある。このとき駆動トランジスタＴｒｄのゲートＧ（以下ノードＧと表す場合がある）とソースＳ（以下ノードＳと表す場合がある）は、図示のようにある電位を保持しているが、全てのトランジスタがオフのため回路的には浮遊状態である。
当該フィールドが始まるタイミングＴ１で、制御信号ＡＺ１がハイレベルになるので、スイッチングトランジスタＴｒ３がオンする。この結果、駆動トランジスタＴｒｄのソースＳが基準電位Ｖｉｎｉに接続される。即ちノードＳの電位がＶｉｎｉまで急激に低下する。このときノードＧは浮遊電位なので、ノードＳの急激な電位低下の影響を受けて、ノードＧの電位がＶＦまで低下する。ノードＧの電位ＶＦは場合によっては制御信号ＷＳの基準電位ＶｓｓＷＳを下回ることもある。
タイミングＴ１から期間Ｆを経過したタイミングＴ２で、制御信号ＡＺ２が立ち上がり、スイッチングトランジスタＴｒ２がオンする。この結果駆動トランジスタＴｒｄのゲートＧが基準電位Ｖｏｆｓに接続する。この段階では既にノードＳは基準電位Ｖｉｎｉに接続されている。ここでＶｏｆｓ−Ｖｉｎｉ＞Ｖｔｈを満たしており、Ｖｏｆｓ−Ｖｉｎｉ＝Ｖｇｓ＞Ｖｔｈとすることで、その後タイミングＴ３で行われるＶｔｈ補正の準備を行う。換言すると期間Ｔ１‐Ｔ３は、駆動トランジスタＴｒｄのリセット期間に相当する。また、発光素子ＥＬの閾電圧をＶｔｈＥＬとすると、ＶｔｈＥＬ＞Ｖｉｎｉに設定されている。これにより、発光素子ＥＬにはマイナスバイアスが印加され、いわゆる逆バイアス状態となる。この逆バイアス状態は、後で行うＶｔｈ補正動作及び移動度補正動作を正常に行うために必要である。
タイミングＴ３では制御信号ＡＺ１をローレベルにし且つ直後制御信号ＤＳもローレベルにしている。これによりトランジスタＴｒ３がオフする一方トランジスタＴｒ４がオンする。この結果ドレイン電流Ｉｄｓが保持容量Ｃｓに流れ込み、Ｖｔｈ補正動作を開始する。この時駆動トランジスタＴｒｄのゲートＧはＶｏｆｓに保持されており、駆動トランジスタＴｒｄがカットオフするまで電流Ｉｄｓが流れる。カットオフすると駆動トランジスタＴｒｄのソース電位（Ｓ）はＶｏｆｓ−Ｖｔｈとなる。ドレイン電流がカットオフした後のタイミングＴ４で制御信号ＤＳを再びハイレベルに戻し、スイッチングトランジスタＴｒ４をオフする。さらに制御信号ＡＺ２もローレベルに戻し、スイッチングトランジスタＴｒ２もオフする。この結果、保持容量ＣｓにＶｔｈが保持固定される。この様にタイミングＴ３‐Ｔ４は駆動トランジスタＴｒｄの閾電圧Ｖｔｈを検出する期間である。ここでは、この検出期間Ｔ３‐Ｔ４をＶｔｈ補正期間と呼んでいる。
この様にＶｔｈ補正を行った後タイミングＴ５で制御信号ＷＳをハイレベルに切り替え、入力トランジスタＴｒ１をオンして映像信号Ｖｓｉｇを保持容量Ｃｓに書き込む。発光素子ＥＬの等価容量Ｃｏｌｅｄに比べて保持容量Ｃｓは充分に小さい。この結果、映像信号Ｖｓｉｇのほとんど大部分が保持容量Ｃｓに書き込まれる。正確には、Ｖｏｆｓに対する。Ｖｓｉｇの差分Ｖｓｉｇ−Ｖｏｆｓが保持容量Ｃｓに書き込まれる。したがって駆動トランジスタＴｒｄのゲートＧとソースＳ間の電圧Ｖｇｓは、先に検出保持されたＶｔｈと今回サンプリングされたＶｓｉｇ−Ｖｏｆｓを加えたレベル（Ｖｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ）となる。説明簡易化の為Ｖｏｆｓ＝０Ｖとすると、ゲート／ソース間電圧Ｖｇｓは図４のタイミングチャートに示すようにＶｓｉｇ＋Ｖｔｈとなる。かかる映像信号Ｖｓｉｇのサンプリングは制御信号ＷＳがローレベルに戻るタイミングＴ７まで行われる。すなわちタイミングＴ５‐Ｔ７がサンプリング期間に相当する。
サンプリング期間の終了するタイミングＴ７より前のタイミングＴ６で制御信号ＤＳがローレベルとなりスイッチングトランジスタＴｒ４がオンする。これにより駆動トランジスタＴｒｄが電源Ｖｃｃに接続されるので、画素回路は非発光期間から発光期間に進む。この様に入力トランジスタＴｒ１がまだオン状態で且つスイッチングトランジスタＴｒ４がオン状態に入った期間Ｔ６‐Ｔ７で、駆動トランジスタＴｒｄの移動度補正を行う。即ち本例では、サンプリング期間の後部分と発光期間の先頭部分とが重なる期間Ｔ６‐Ｔ７で移動度補正を行っている。なお、この移動度補正を行う発光期間の先頭では、発光素子ＥＬは実際には逆バイアス状態にあるので発光する事はない。この移動度補正期間Ｔ６‐Ｔ７では、駆動トランジスタＴｒｄのゲートＧが映像信号Ｖｓｉｇのレベルに固定された状態で、駆動トランジスタＴｒｄにドレイン電流Ｉｄｓが流れる。ここでＶｏｆｓ−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれる為、ダイオード特性ではなく単純な容量特性を示すようになる。よって駆動トランジスタＴｒｄに流れる電流Ｉｄｓは保持容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄの両者を結合した容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに書き込まれていく。これにより駆動トランジスタＴｒｄのソース電位（Ｓ）は上昇していく。図４のタイミングチャートではこの上昇分をΔＶで表してある。この上昇分ΔＶは結局保持容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓから差し引かれる事になるので、負帰還をかけた事になる。この様に駆動トランジスタＴｒｄの出力電流Ｉｄｓを同じく駆動トランジスタＴｒｄの入力電圧Ｖｇｓに負帰還する事で、移動度μを補正する事が可能である。なお負帰還量ΔＶは移動度補正期間Ｔ６‐Ｔ７の時間幅ｔを調整する事で最適化可能である。
タイミングＴ７では制御信号ＷＳがローレベルとなり入力トランジスタＴｒ１がオフする。この結果駆動トランジスタＴｒｄのゲートＧは信号線ＳＬから切り離される。映像信号Ｖｓｉｇの印加が解除されるので、駆動トランジスタＴｒｄのゲート電位（Ｇ）は上昇可能となり、ソース電位（Ｓ）と共に上昇していく。その間保持容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓは（Ｖｓｉｇ−ΔＶ＋Ｖｔｈ）の値を維持する。ソース電位（Ｓ）の上昇に伴い、発光素子ＥＬの逆バイアス状態は解消されるので、出力電流Ｉｄｓの流入により発光素子ＥＬは実際に発光を開始する。この時のドレイン電流Ｉｄｓ対ゲート電圧Ｖｇｓの関係は、先のトランジスタ特性式１のＶｇｓにＶｓｉｇ−ΔＶ＋Ｖｔｈを代入する事で、以下の式２のように与えられる。
Ｉｄｓ＝ｋμ（Ｖｇｓ−Ｖｔｈ）２＝ｋμ（Ｖｓｉｇ−ΔＶ）２・・・式２
上記式２において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃｏｘである。この特性式２からＶｔｈの項がキャンセルされており、発光素子ＥＬに供給される出力電流Ｉｄｓは駆動トランジスタＴｒｄの閾電圧Ｖｔｈに依存しない事が分かる。基本的にドレイン電流Ｉｄｓは映像信号の信号電圧Ｖｓｉｇによって決まる。換言すると、発光素子ＥＬは映像信号Ｖｓｉｇに応じた輝度で発光する事になる。その際Ｖｓｉｇは負帰還量ΔＶで補正されている。この補正量ΔＶは丁度特性式２の係数部に位置する移動度μの効果を打ち消すように働く。したがって、ドレイン電流Ｉｄｓは実質的に映像信号Ｖｓｉｇのみに依存する事になる。この後所定のタイミングに至ると制御信号ＤＳがハイレベルとなってスイッチングトランジスタＴｒ４がオフし、発光が終了すると共に当該フィールドが終わる。換言すると、図４のシーケンスはタイミングＴ０に戻ることになる。この後次のフィールドに移って再びＶｔｈ補正動作、移動度補正動作及び発光動作が繰り返されることになる。
図５は、図４に示した期間Ｆにおける画素回路２の電位状態を示す模式図である。特に画素回路２から入力トランジスタＴｒ１を取り出して、その電位状態を模式的に表している。前述したように、期間Ｆでは入力トランジスタＴｒ１はオフ状態にある。したがって入力トランジスタＴｒ１のゲートは制御信号ＷＳの基準電位ＶｓｓＷＳに固定されている。図では理解を容易にするため、ＶｓｓＷＳ＝０Ｖに設定してある。一方ノードＧの電位は期間ＦでＶＦまで急激に低下する。場合によってはこの電位ＶＦはＶｓｓＷＳを下回ることがある。図示の例では、ＶＦ＝−１Ｖとなっている。したがってこの状態では、入力トランジスタＴｒ１のノードＧに接続する側がソースとなり、その電位が−１Ｖである。一方入力トランジスタＴｒ１の信号線に接続する側はドレインとなり、例えば信号電位Ｖｓｉｇ＝３Ｖが印加されている。この電位状態では、入力トランジスタＴｒ１はソース／ゲート間に順バイアスがかかり、オン状態になる。この為入力トランジスタＴｒ１に電流リークが生じ、信号線の電位ＶｓｉｇがＶＦに近づこうとする。このようにして信号線上の電圧低下が生じ、画面輝度の低下をもたらす。即ち当該行の画素の電流リークによって低下した信号電位は、当該行より前にある行の画素によってサンプリングされるため、発光素子の輝度低下を招く。前の行の画素は先に閾電圧補正動作を完了しており、サンプリング動作に入ったとき次の行の画素の閾電圧補正動作より生じた信号電位の低下の影響を受けてしまう。この様な影響が線順次走査に従って連鎖的に生じるため、全体として画面の輝度が暗くなるという問題がある。
図６は、本発明にかかる画像表示装置の駆動方法を示すタイミングチャートである。時間軸に沿って制御信号ＡＺ１，ＡＺ２，ＷＳ及びＤＳの状態変化を表している。図５の説明から明らかなように、入力トランジスタの電流リークは期間ＦにおけるノードＧの急激な電位低下に起因している。その原因は、期間ＦでノードＧが浮遊状態にあることによる。そこで図６に示した制御シーケンスは、ノードＧがフローティングにならないようにしている。即ち制御信号ＡＺ２を先に立ち上げてスイッチングトランジスタＴｒ２をまず最初にオンしている。これにより駆動トランジスタＴｒｄのゲートノードＧがまず最初に基準電位Ｖｏｆｓに固定される。したがってノードＧのフローティング状態は生じない。この後所定の期間経過後制御信号ＡＺ１を立ち上げて、スイッチングトランジスタＴｒ３をオンし、ノードＳをＶｉｎｉに初期化する。このようにして、ノードＧをフローティングにすることなく、駆動トランジスタＴｒｄのゲート及びソースをそれぞれ所定の電位に初期化することが出来る。入力トランジスタは信号線から画素回路に向かって順バイアスとなることが無いので、電流リークは生じない。このようにして駆動トランジスタＴｒｄの初期化を行った後、制御信号ＡＺ１を立ち下げる一方制御信号ＤＳをローレベルにしてスイッチングトランジスタＴｒ４をオンする。これにより駆動トランジスタＴｒｄの閾電圧補正動作を実行する。この後制御信号ＷＳを立ち上げ、映像信号の信号電位のサンプリングを行う。その際駆動トランジスタＴｒｄの移動度補正も行っている。
図７は、本発明の駆動方式の別の実施例を表すタイミングチャートである。理解を容易にするため、図６に示したタイミングチャートと同様の表記を取っている。本実施例は、制御信号ＡＺ１とＡＺ２の立ち上がり時間差を１水平周期（１Ｈ）に取っている。この水平周期１Ｈは補正用スキャナ７１，７２の転走周期の最小単位であり時間差が少なくなるように設定した実施例である。制御信号ＡＺ１とＡＺ２の立ち上げ時間差を大きく取ると、全体としてＡＺ１及びＡＺ２のオン時間が長くなることとなり、その分制御信号ＤＳのオン期間が削られて短くなる。これは最大発光期間が短くなることに相当する。結果として画面輝度の最大レベルが制限されることとなる為好ましくない。したがって制御信号ＡＺ１とＡＺ２の立ち上げ時間差は短い方が望ましい。動作上、ＡＺ２のオン時間とＤＳのオン時間は重なる必要があるが、ＡＺ１のオン時間とＤＳのオン時間は重なってはならない。ＡＺ１及びＡＺ２の立下りについては、Ｖｔｈ補正を行う必要があるため、ＡＺ１の立下りからＶｔｈ補正期間に応じて１Ｈもしくは２Ｈ程度の間を空けてＡＺ２が立ち下がるようにしている。ＡＺ１が立下がってからＡＺ２が立ち下がるまでの間に、ＤＳをオンにしてＶｔｈ補正動作を行う。
図８は、図７に示した制御シーケンスを実現するための回路構成を示す模式図である。図１を参照すれば明らかなように、制御信号ＡＺ１及びＡＺ２は補正用スキャナ７１，７２によって形成され、対応する走査線ＡＺ１，ＡＺ２に供給される。図８の実施例は、第１補正用スキャナ７１と第２補正用スキャナ７２で共通のシフトレジスタＳＲを用いている。共通のシフトレジスタＳＲは、水平周期（１Ｈ）ごとの位相差をもって順次信号ＡＺ（ｎ−１），ＡＺ（ｎ）を出力する。順次信号ＡＺ（ｎ）は順次信号ＡＺ（ｎ−１）に比べて１Ｈだけ後にシフトレジスタＳＲから出力される。共通のシフトレジスタＳＲと走査線ＡＺ１，ＡＺ２との間にロジック回路が介在している。このロジック回路は１個のＮＯＲ素子と１個のＮＡＮＤ素子と２個のインバータとで構成されており、シフトレジスタＳＲから出力された順次信号ＡＺ（ｎ−１），ＡＺ（ｎ）を論理処理して、スイッチングトランジスタＴｒ３をオンする制御信号ＡＺ１とスイッチングトランジスタＴｒ２をオンするための制御信号ＡＺ２を作成している。
図９は、スキャナ部の他の実施形態を示す模式的な回路図である。理解を容易にするため、図８に示した先の実施形態と対応する部分には対応する符号を用いてある。このスキャナ部は、共通のシフトレジスタＳＲとロジック回路と遅延回路とで構成されている。シフトレジスタＳＲは水平周期（１Ｈ）ごとの位相差を持って順次信号ＡＺ（ｎ−１）、ＡＺ（ｎ）を出力する。ロジック回路は、順次信号ＡＺ（ｎ−１）及びＡＺ（ｎ）を処理して同一位相の一対の中間信号を出力する。一方の中間信号はそのままスイッチングトランジスタＴｒ２をオンする制御信号ＡＺ２として出力する一方、遅延回路は他方の中間信号に遅延処理をかけた後スイッチングトランジスタＴｒ３をオンする制御信号ＡＺ１として出力する。図示のタイミングチャートから明らかなように、ＡＺ１は基本的にＡＺ２と同じクロック位相となるが、ＡＺ１を出力するラインに遅延回路を組み込むことで、ＡＺ２をＡＺ１より先に立ち上げることが出来る。これによりＡＺ１とＡＺ２の立ち上がり時間の差を極力短くすることが出来る。したがって図７に示した駆動方式よりも最大発光期間を長く取ることが可能である。
図１０は、スキャナ部の別の実施形態を示す模式的な回路図及びそのタイミングチャートである。理解を容易にするため、図９に示した先の実施形態と対応する部分には対応する参照番号を付してある。本実施形態のスキャナ部は、図９に示した遅延回路の代わりにＡＮＤ素子からなるマスク回路を用いている。シフトレジスタＳＲは水平周期（１Ｈ）ごとの位相差をもって順次信号ＡＺ（ｎ−１），ＡＺ（ｎ）を出力する。ロジック回路は順次信号ＡＺ（ｎ−１），ＡＺ（ｎ）を処理して同一位相の一対の中間信号を出力する。一方の中間信号はそのままスイッチングトランジスタＴｒ２をオンする制御信号ＡＺ２として出力する一方、他方の中間信号はマスク回路でマスク処理をかけた後、スイッチングトランジスタＴｒ３をオンする制御信号ＡＺ１として出力している。マスク回路（ＡＮＤ素子）は外部から入力されるイネーブル信号ＡＺＥＮにより、ロジック回路から出力される中間信号にマスクをかけて、最終的な制御信号ＡＺ１を得ている。このマスク回路の利点は、イネーブル信号ＡＺＥＮのパルス幅を制御することで、制御信号ＡＺ１の立ち上がりタイミングを自在に調整することが出来ることである。
図１１は、本発明にかかるスキャナ部の出力段のさらに別の実施形態を示す模式的な回路図及びタイミングチャートである。理解を容易にするため、図９に示した実施形態と対応する部分には対応する参照番号を付してある。図９の実施形態と異なる点は、遅延回路に代えてバッファを用いていることである。バッファは遅延回路と同様に信号伝送を遅延させる効果がある。そこでロジック回路から出力される同一位相の一対の中間信号のうち、一方の中間信号は少ない個数（図示の例では１個）のバッファを通してスイッチングトランジスタＴｒ２をオンする制御信号ＡＺ２として出力する一方、他方の中間信号は多い個数（図示の例では３個）のバッファを通してスイッチングトランジスタＴｒ３をオンする制御信号ＡＺ１として出力する。場合によってはバッファの個数に代えてサイズを変えるようにしても良い。バッファのサイズは大きいほど駆動能力が高いため、遅延量が少ない。
最後に図１２は、移動度補正期間Ｔ６‐Ｔ７における画素回路２の状態を示す回路図である。図示するように、移動度補正期間Ｔ６‐Ｔ７では、入力トランジスタＴｒ１及びスイッチングトランジスタＴｒ４がオンしている一方、残りのスイッチングトランジスタＴｒ２，Ｔｒ３がオフしている。この状態で駆動トランジスタＴｒ４のソース電位（Ｓ）はＶｏｆｓ−Ｖｔｈである。このソース電位Ｓは発光素子ＥＬのアノード電位でもある。前述したようにＶｏｆｓ−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれ、ダイオード特性ではなく単純な容量特性を示す事になる。よって駆動トランジスタＴｒｄに流れる電流Ｉｄｓは保持容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄとの合成容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに流れ込む事になる。換言すると、ドレイン電流Ｉｄｓの一部が保持容量Ｃｓに負帰還され、移動度の補正が行われる。
図１３は前述したトランジスタ特性式２をグラフ化したものであり、縦軸にＩｄｓを取り横軸にＶｓｉｇを取ってある。このグラフの下方に特性式２も合わせて示してある。図１２のグラフは、画素１と画素２を比較した状態で特性カーブを描いてある。画素１の駆動トランジスタの移動度μは相対的に大きい。逆に画素２に含まれる駆動トランジスタの移動度μは相対的に小さい。この様に駆動トランジスタをポリシリコン薄膜トランジスタなどで構成した場合、画素間で移動度μがばらつく事は避けられない。例えば両画素１，２に同レベルの映像信号Ｖｓｉｇを書き込んだ場合、何ら移動度の補正を行わないと、移動度μの大きい画素１に流れる出力電流Ｉｄｓ１´は、移動度μの小さい画素２に流れる出力電流Ｉｄｓ２´に比べて大きな差が生じてしまう。この様に移動度μのばらつきに起因して出力電流Ｉｄｓの間に大きな差が生じるので、画面のユニフォーミティを損なう事になる。
そこで本発明では出力電流を入力電圧側に負帰還させる事で移動度のばらつきをキャンセルしている。トランジスタ特性式から明らかなように、移動度が大きいとドレイン電流Ｉｄｓが大きくなる。したがって負帰還量ΔＶは移動度が大きいほど大きくなる。図１３のグラフに示すように、移動度μの大きな画素１の負帰還量ΔＶ１は移動度の小さな画素２の負帰還量ΔＶ２に比べて大きい。したがって、移動度μが大きいほど負帰還が大きくかかる事となって、ばらつきを抑制する事が可能である。図示するように、移動度μの大きな画素１でΔＶ１の補正をかけると、出力電流はＩｄｓ１´からＩｄｓ１まで大きく下降する。一方移動度μの小さな画素２の補正量ΔＶ２は小さいので、出力電流Ｉｄｓ２´はＩｄｓ２までそれ程大きく下降しない。結果的に、Ｉｄｓ１とＩｄｓ２は略等しくなり、移動度のばらつきがキャンセルされる。この移動度のばらつきのキャンセルは黒レベルから白レベルまでＶｓｉｇの全範囲で行われるので、画面のユニフォーミティは極めて高くなる。以上をまとめると、移動度の異なる画素１と２があった場合、移動度の大きい画素１の補正量ΔＶ１は移動度の小さい画素２の補正量ΔＶ２に対して小さくなる。つまり移動度が大きいほどΔＶが大きくＩｄｓの減少値は大きくなる。これにより移動度の異なる画素電流値は均一化され、移動度のばらつきを補正する事ができる。
本発明にかかる画像表示装置の全体構成を示すブロック図である。 図１に示した画像表示装置に形成される画素を示す回路図である。 図２に示した画素回路の動作説明に供する模式図である。 図２及び図３に示した画像表示装置の駆動方式の参考例を示すタイミングチャートである。 図４に示した参考例の説明に供する模式図である。 本発明にかかる画像表示装置の駆動方式を示すタイミングチャートである。 同じく本発明にかかる画像表示装置の駆動方式の他の例を示すタイミングチャートである。 本発明にかかる画像表示装置のスキャナ部の実施形態を示す模式図である。 同じくスキャナ部の他の実施形態を示す回路図及びタイミングチャートである。 同じくスキャナ部の別の実施形態を示す回路図及びタイミングチャートである。 同じくスキャナ部の別の実施形態を示す回路図及びタイミングチャートである。 本発明にかかる画像表示装置の移動度補正動作を示す回路図である。 同じく移動度補正動作を示すグラフである。
符号の説明
１・・・画素アレイ部、２・・・画素回路、３・・・水平セレクタ、４・・・ライトスキャナ、５・・・ドライブスキャナ、７１・・・第一補正用スキャナ、７２・・・第二補正用スキャナ、Ｔｒ１・・・入力トランジスタ、Ｔｒ２・・・第１スイッチングトランジスタ、Ｔｒ３・・・第２スイッチングトランジスタ、Ｔｒ４・・・第３スイッチングトランジスタ、Ｔｒｄ・・・駆動トランジスタ、Ｃｓ・・・保持容量、ＥＬ・・・発光素子、Ｖｏｆｓ・・・第１電源電位、Ｖｉｎｉ・・・第２電源電位、Ｖｃｃ・・・第３電源電位、ＷＳ・・・第１走査線、ＡＺ２・・・第２走査線、ＡＺ１・・・第３走査線、ＤＳ・・・第４走査線

Claims (15)

  1. 少なくとも、駆動トランジスタと、入力トランジスタと、第１スイッチングトランジスタと、第２スイッチングトランジスタと、保持容量と、電気光学素子とを備え、
    前記保持容量は、その両端が該駆動トランジスタのゲートノード及びソースノードに接続し、
    前記電気光学素子は、整流性をもつとともに、その陽極が該駆動トランジスタのソースノードに接続し、該駆動トランジスタから出力される駆動電流の電流値によって電気光学素子の輝度が決定し、
    前記入力トランジスタは、その電流端の一つが該駆動トランジスタのゲートノードに接続しており、所定のサンプリング期間に映像信号を該保持容量にサンプリングし、
    前記第１スイッチングトランジスタは、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前においてオンし、該駆動トランジスタのゲートノードを所定の基準電圧に接続する一方、
    前記第２スイッチングトランジスタは、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前においてオンし、該駆動トランジスタのソースノードすなわち該電気光学素子の陽極を電気光学素子の閾電圧以下に充電し、
    その際前記第１スイッチングトランジスタが前記第２スイッチングトランジスタより先にオンする様に、第１スイッチングトランジスタ及び第２スイッチングトランジスタのゲートに印加される制御信号のタイミングを設定し、
    続いて前記第２スイッチングトランジスタをオフする一方、前記駆動トランジスタのゲートを基準電圧に保持した状態で、前記駆動トランジスタがカットオフするまで電流を流して、前記駆動トランジスタの閾電圧の影響を補正し、
    その後サンプリング期間に前記入力トランジスタをオンして映像信号を該保持容量に保持する画素回路。
  2. 前記第１スイッチングトランジスタがオンした一水平周期後に前記第２スイッチングトランジスタがオンする様に、該制御信号のタイミングを設定する請求項１記載の画素回路。
  3. 画素アレイ部とスキャナ部と信号部とを含み、
    前記画素アレイ部は、行状に配された第１走査線、第２走査線及び第３走査線と、列状に配された信号線と、これらの走査線及び信号線に接続した行列状の画素回路と、各画素回路の動作に必要な第１電位及び第２電位を供給する複数の電源線とからなり、
    前記信号部は、該信号線に映像信号を供給し、
    前記スキャナ部は、第１走査線、第２走査線及び第３走査線に制御信号を供給して順次行ごとに画素回路を走査し、
    各画素回路は、入力トランジスタと、駆動トランジスタと、第１スイッチングトランジスタと、第２スイッチングトランジスタと、保持容量と、発光素子とを含み、
    前記入力トランジスタは、所定のサンプリング期間に第１走査線から供給される制御信号に応じオンして信号線から供給された映像信号の信号電位を該保持容量にサンプリングし、
    前記保持容量は、該サンプリングされた映像信号の信号電位に応じて該駆動トランジスタのゲートに入力電圧を印加し、
    前記駆動トランジスタは、該入力電圧に応じた出力電流を該発光素子に供給し、
    前記発光素子は、所定の発光期間中該駆動トランジスタから供給される出力電流により該映像信号の信号電位に応じた輝度で発光し、
    前記第１スイッチングトランジスタは、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前において第２走査線から供給される制御信号に応じオンして該駆動トランジスタのゲートを第１電位に設定し、
    前記第２スイッチングトランジスタは、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前において第３走査線から供給される制御信号に応じオンして該駆動トランジスタのソースを第２電位に設定し、
    その際前記スキャナ部は、第１スイッチングトランジスタを第２スイッチングトランジスタより先にオンする様、制御信号のタイミングを設定し、
    続いて前記第２スイッチングトランジスタをオフする一方、前記駆動トランジスタのゲートを基準電圧に保持した状態で、前記駆動トランジスタがカットオフするまで電流を流して、前記駆動トランジスタの閾電圧の影響を補正し、
    その後サンプリング期間に前記入力トランジスタをオンして映像信号を該保持容量に保持する画像表示装置。
  4. 前記スキャナ部は、第１スイッチングトランジスタが導通した一水平周期後に第２スイッチングトランジスタをオンする様、制御信号のタイミングを設定する請求項３記載の画像表示装置。
  5. 前記スキャナ部は、第１スイッチングトランジスタをオンする制御信号と第２スイッチングトランジスタをオンする制御信号を、共通のシフトレジスタの出力から作成する為のロジック回路を備えている請求項４記載の画像表示装置。
  6. 前記スキャナ部は、水平周期ごとの位相差をもって順次信号を出力するシフトレジスタと、該順次信号を処理して同一位相の一対の中間信号を出力するロジック回路と、一方の中間信号はそのまま第１スイッチングトランジスタをオンする制御信号として出力する一方、他方の中間信号は遅延処理をかけた後第２スイッチングトランジスタをオンする制御信号として出力する遅延回路とを備えている請求項３記載の画像表示装置。
  7. 前記スキャナ部は、水平周期ごとの位相差をもって順次信号を出力するシフトレジスタと、該順次信号を処理して同一位相の一対の中間信号を出力するロジック回路と、一方の中間信号はそのまま第１スイッチングトランジスタをオンする制御信号として出力する一方、他方の中間信号はマスク処理をかけた後第２スイッチングトランジスタをオンする制御信号として出力するマスク回路とを備えている請求項３記載の画像表示装置。
  8. 前記スキャナ部は、水平周期ごとの位相差をもって順次信号を出力するシフトレジスタと、該順次信号を処理して同一位相の一対の中間信号を出力するロジック回路と、一方の中間信号は所定の個数のバッファを通して第１スイッチングトランジスタをオンする制御信号として出力する一方、他方の中間信号は所定の個数より多い個数のバッファを通して第２スイッチングトランジスタをオンする制御信号として出力するバッファ回路とを備えている請求項３記載の画像表示装置。
  9. 前記画素回路は、ゲートが第４走査線に接続し、ソース及びドレインの一方が駆動トランジスタのドレインに接続し、他方が第３電位に接続している第３スイッチングトランジスタを含んでおり、
    前記第３スイッチングトランジスタは、該サンプリング期間に先立ち第４走査線から供給される制御信号に応じオンして該駆動トランジスタを第３電位に接続し、以って該駆動トランジスタの閾電圧に相当する電圧を該保持容量に保持させて閾電圧の影響を補正するとともに、該発光期間に再び第４走査線から供給される制御信号に応じオンして該駆動トランジスタを第３電位に接続して該出力電流を該発光素子に流す請求項３記載の画像表示装置。
  10. 前記駆動トランジスタは、その出力電流がチャネル領域のキャリア移動度に対して依存性を有し、
    前記第３スイッチングトランジスタは、該サンプリング期間にオンして該駆動トランジスタを第３電位に接続し、該信号電位がサンプリングされている間に該駆動トランジスタから出力電流を取り出し、これを該保持容量に負帰還して該入力電圧を補正し、該出力電流のキャリア移動度に対する依存性を打ち消す請求項９記載の画像表示装置。
  11. 画素アレイ部とスキャナ部と信号部とを含み、前記画素アレイ部は、行状に配された第１走査線、第２走査線及び第３走査線と、列状に配された信号線と、これらの走査線及び信号線に接続した行列状の画素回路と、各画素回路の動作に必要な第１電位及び第２電位を供給する複数の電源線とからなり、前記信号部は、該信号線に映像信号を供給し、前記スキャナ部は、第１走査線、第２走査線及び第３走査線に制御信号を供給して順次行ごとに画素回路を走査し、各画素回路は、入力トランジスタと、駆動トランジスタと、第１スイッチングトランジスタと、第２スイッチングトランジスタと、保持容量と、発光素子とを含み、
    前記入力トランジスタが、所定のサンプリング期間に第１走査線から供給される制御信号に応じオンして信号線から供給された映像信号の信号電位を該保持容量にサンプリングし、
    前記保持容量が、該サンプリングされた映像信号の信号電位に応じて該駆動トランジスタのゲートに入力電圧を印加し、
    前記駆動トランジスタが、該入力電圧に応じた出力電流を該発光素子に供給し、
    前記発光素子が、所定の発光期間中該駆動トランジスタから供給される出力電流により該映像信号の信号電位に応じた輝度で発光し、
    前記第１スイッチングトランジスタが、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前において第２走査線から供給される制御信号に応じオンして該駆動トランジスタのゲートを第１電位に設定し、
    前記第２スイッチングトランジスタが、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前において第３走査線から供給される制御信号に応じオンして該駆動トランジスタのソースを第２電位に設定し、
    前記スキャナ部は、第１スイッチングトランジスタを第２スイッチングトランジスタより先にオンする様、制御信号のタイミングを設定し、
    続いて前記第２スイッチングトランジスタをオフする一方、前記駆動トランジスタのゲートを基準電圧に保持した状態で、前記駆動トランジスタがカットオフするまで電流を流して、前記駆動トランジスタの閾電圧の影響を補正し、
    その後サンプリング期間に前記入力トランジスタをオンして映像信号を該保持容量に保持する画像表示装置の駆動方法。
  12. 少なくとも、駆動トランジスタと、入力トランジスタと、第１スイッチングトランジスタと、第２スイッチングトランジスタと、電源と該駆動トランジスタの間に接続した第３スイッチングトランジスタと、保持容量と、電気光学素子とを備え、
    前記保持容量は、その両端が該駆動トランジスタのゲートノード及びソースノードに接続し、
    前記電気光学素子は、整流性をもつとともに、その陽極が該駆動トランジスタのソースノードに接続し、該駆動トランジスタから出力される駆動電流の電流値によって電気光学素子の輝度が決定し、
    前記入力トランジスタは、その電流端の一つが該駆動トランジスタのゲートノードに接続しており、所定のサンプリング期間に映像信号を該保持容量にサンプリングし、
    前記第１スイッチングトランジスタは、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前においてオンし、該駆動トランジスタのゲートノードを所定の基準電圧に接続する一方、
    前記第２スイッチングトランジスタは、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前においてオンし、該駆動トランジスタのソースノードすなわち該電気光学素子の陽極を電気光学素子の閾電圧以下に充電し、
    その際前記第１スイッチングトランジスタが前記第２スイッチングトランジスタより先にオンする様に、第１スイッチングトランジスタ及び第２スイッチングトランジスタのゲートに印加される制御信号のタイミングを設定し、
    続いて前記第２スイッチングトランジスタをオフする一方、前記駆動トランジスタのゲートを基準電圧に保持した状態で、前記第３スイッチングトランジスタをオンして前記駆動トランジスタがカットオフするまで電流を流して、該駆動トランジスタの閾電圧に相当する電圧を該保持容量に保持して閾電圧の影響を補正し、
    その後サンプリング期間に前記入力トランジスタをオンして映像信号を該保持容量に保持し、
    前記第３スイッチングトランジスタを、該発光期間に再びオンして該駆動トランジスタを該電源に接続して該駆動電流を該発光素子に流す画素回路。
  13. 画素アレイ部とスキャナ部と信号部とを含み、
    前記画素アレイ部は、行状に配された第１走査線、第２走査線、第３走査線及び第４走査線と、列状に配された信号線と、これらの走査線及び信号線に接続した行列状の画素回路と、各画素回路の動作に必要な第１電位、第２電位及び第３電位を供給する複数の電源線とからなり、
    前記信号部は、該信号線に映像信号を供給し、
    前記スキャナ部は、第１走査線、第２走査線、第３走査線及び第４走査線に制御信号を供給して順次行ごとに画素回路を走査し、
    各画素回路は、入力トランジスタと、駆動トランジスタと、第１スイッチングトランジスタと、第２スイッチングトランジスタと、第３スイッチングトランジスタと、保持容量と、発光素子とを含み、
    前記入力トランジスタは、所定のサンプリング期間に第１走査線から供給される制御信号に応じオンして信号線から供給された映像信号の信号電位を該保持容量にサンプリングし、
    前記保持容量は、該サンプリングされた映像信号の信号電位に応じて該駆動トランジスタのゲートに入力電圧を印加し、
    前記駆動トランジスタは、該入力電圧に応じた出力電流を該発光素子に供給し、
    前記発光素子は、所定の発光期間中該駆動トランジスタから供給される出力電流により該映像信号の信号電位に応じた輝度で発光し、
    前記第１スイッチングトランジスタは、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前において第２走査線から供給される制御信号に応じオンして該駆動トランジスタのゲートを第１電位に設定し、
    前記第２スイッチングトランジスタは、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前において第３走査線から供給される制御信号に応じオンして該駆動トランジスタのソースを第２電位に設定し、
    その際前記スキャナ部は、第１スイッチングトランジスタを第２スイッチングトランジスタより先にオンする様、制御信号のタイミングを設定し、
    続いて前記第２スイッチングトランジスタをオフする一方、前記駆動トランジスタのゲートを第１電位に保持した状態で、前記第３スイッチングトランジスタが第４走査線から供給される制御信号に応じオンして該駆動トランジスタを第３電位に接続し、以って該駆動トランジスタの閾電圧に相当する電圧を該保持容量に保持させて閾電圧の影響を補正し、
    その後サンプリング期間に前記入力トランジスタをオンして映像信号を該保持容量に保持し、
    前記第３スイッチングトランジスタは該発光期間に再び第４走査線から供給される制御信号に応じオンして該駆動トランジスタを第３電位に接続して該出力電流を該発光素子に流す画像表示装置。
  14. 前記スキャナ部は、水平周期ごとの位相差をもって順次信号を出力するシフトレジスタと、該順次信号を処理して同一位相の一対の中間信号を出力するロジック回路と、一方の中間信号はそのまま第１スイッチングトランジスタをオンする制御信号として出力する一方、他方の中間信号はマスク処理をかけた後第２スイッチングトランジスタをオンする制御信号として出力するマスク回路とを備えている請求項１３記載の画像表示装置。
  15. 画素アレイ部とスキャナ部と信号部とを含み、前記画素アレイ部は、行状に配された第１走査線、第２走査線、第３走査線及び第４走査線と、列状に配された信号線と、これらの走査線及び信号線に接続した行列状の画素回路と、各画素回路の動作に必要な第１電位、第２電位及び第３電位を供給する複数の電源線とからなり、前記信号部は、該信号線に映像信号を供給し、前記スキャナ部は、第１走査線、第２走査線、第３走査線及び第４走査線に制御信号を供給して順次行ごとに画素回路を走査し、各画素回路は、入力トランジスタと、駆動トランジスタと、第１スイッチングトランジスタと、第２スイッチングトランジスタと、第３スイッチングトラジスタと、保持容量と、発光素子とを含み、
    前記入力トランジスタが、所定のサンプリング期間に第１走査線から供給される制御信号に応じオンして信号線から供給された映像信号の信号電位を該保持容量にサンプリングし、
    前記保持容量が、該サンプリングされた映像信号の信号電位に応じて該駆動トランジスタのゲートに入力電圧を印加し、
    前記駆動トランジスタが、該入力電圧に応じた出力電流を該発光素子に供給し、
    前記発光素子が、所定の発光期間中該駆動トランジスタから供給される出力電流により該映像信号の信号電位に応じた輝度で発光し、
    前記第１スイッチングトランジスタが、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前において第２走査線から供給される制御信号に応じオンして該駆動トランジスタのゲートを第１電位に設定し、
    前記第２スイッチングトランジスタが、該サンプリング期間に先立ち行われる駆動トランジスタの閾電圧の影響を補正する期間の前において第３走査線から供給される制御信号に応じオンして該駆動トランジスタのソースを第２電位に設定し、
    前記スキャナ部は、第１スイッチングトランジスタを第２スイッチングトランジスタより先にオンする様、制御信号のタイミングを設定し、
    続いて前記第２スイッチングトランジスタをオフする一方、前記駆動トランジスタのゲートを第１電位に保持した状態で、前記第３スイッチングトランジスタが第４走査線から供給される制御信号に応じオンして該駆動トランジスタを第３電位に接続し、以って該駆動トランジスタの閾電圧に相当する電圧を該保持容量に保持させて閾電圧の影響を補正し、
    その後サンプリング期間に前記入力トランジスタをオンして映像信号を該保持容量に保持し、
    前記第３スイッチングトランジスタが該発光期間に再び第４走査線から供給される制御信号に応じオンして該駆動トランジスタを第３電位に接続して該出力電流を該発光素子に流す画像表示装置の駆動方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200811812A (en) * 2006-08-16 2008-03-01 Tpo Displays Corp System for displaying image and driving method for organic light-emitting element
JP2009109641A (ja) * 2007-10-29 2009-05-21 Canon Inc 駆動回路、及びアクティブマトリクス型表示装置
JP4640443B2 (ja) * 2008-05-08 2011-03-02 ソニー株式会社 表示装置、表示装置の駆動方法および電子機器
US11315493B2 (en) 2008-09-24 2022-04-26 IUCF-HYU Industry-University Cooperation Foundation Hanyai Display device and method of driving the same
KR101491623B1 (ko) 2008-09-24 2015-02-11 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
JP5260230B2 (ja) 2008-10-16 2013-08-14 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー 表示装置
KR101499236B1 (ko) 2008-12-29 2015-03-06 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
JP2010249955A (ja) * 2009-04-13 2010-11-04 Global Oled Technology Llc 表示装置
JP2012022168A (ja) * 2010-07-15 2012-02-02 Sony Corp 有機ｅｌ表示装置、有機ｅｌ表示装置の製造方法、及び、電子機器
KR102000738B1 (ko) * 2013-01-28 2019-07-23 삼성디스플레이 주식회사 정전기 방지 회로 및 이를 포함하는 표시 장치
KR20150032071A (ko) * 2013-09-17 2015-03-25 삼성디스플레이 주식회사 표시 패널 및 이를 구비한 유기 발광 표시 장치
CN104036724B (zh) 2014-05-26 2016-11-02 京东方科技集团股份有限公司 像素电路、像素电路的驱动方法和显示装置
KR101678276B1 (ko) * 2014-10-01 2016-11-22 엘지디스플레이 주식회사 유기발광 표시장치
WO2016072139A1 (ja) * 2014-11-04 2016-05-12 ソニー株式会社 表示装置、表示装置の駆動方法、及び、電子機器
KR102552439B1 (ko) * 2016-05-09 2023-07-07 삼성디스플레이 주식회사 백라이트 유닛, 그것의 구동 방법 및 그것을 포함하는 표시 장치
US11095836B2 (en) * 2019-11-15 2021-08-17 Omnivision Technologies, Inc. Image sensor far end driver circuitry providing fast settling row control signals
CN112200214B (zh) * 2020-08-24 2022-09-13 贵州大学 一种基于图像识别和卷积神经网络的pmsm多故障诊断方法
KR20230123556A (ko) * 2022-02-16 2023-08-24 삼성디스플레이 주식회사 표시 장치의 화소, 및 표시 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003027998A1 (fr) * 2001-09-25 2003-04-03 Matsushita Electric Industrial Co., Ltd. Ecran electroluminescent et dispositif d'affichage electroluminescent comprenant celui-ci
JP3956347B2 (ja) 2002-02-26 2007-08-08 インターナショナル・ビジネス・マシーンズ・コーポレーション ディスプレイ装置
JP3613253B2 (ja) 2002-03-14 2005-01-26 日本電気株式会社 電流制御素子の駆動回路及び画像表示装置
KR100956463B1 (ko) * 2002-04-26 2010-05-10 도시바 모바일 디스플레이 가부시키가이샤 Ｅｌ 표시 장치
JP4357413B2 (ja) * 2002-04-26 2009-11-04 東芝モバイルディスプレイ株式会社 Ｅｌ表示装置
US7109952B2 (en) 2002-06-11 2006-09-19 Samsung Sdi Co., Ltd. Light emitting display, light emitting display panel, and driving method thereof
JP2004093682A (ja) 2002-08-29 2004-03-25 Toshiba Matsushita Display Technology Co Ltd Ｅｌ表示パネル、ｅｌ表示パネルの駆動方法、ｅｌ表示装置の駆動回路およびｅｌ表示装置
JP3832415B2 (ja) 2002-10-11 2006-10-11 ソニー株式会社 アクティブマトリクス型表示装置
JP4103850B2 (ja) 2004-06-02 2008-06-18 ソニー株式会社 画素回路及、アクティブマトリクス装置及び表示装置
JP4635542B2 (ja) 2004-09-28 2011-02-23 ソニー株式会社 画素回路及び表示装置
JP4923410B2 (ja) 2005-02-02 2012-04-25 ソニー株式会社 画素回路及び表示装置

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