JP4206745B2 - 積層チップインダクタ - Google Patents
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Description
【発明の属する技術分野】
この発明は、コイルの軸方向が磁性体層の面方向を向くように、磁性体層の積層体内にコイルを設けた積層チップインダクタに関するものである。
【0002】
【従来の技術】
従来、積層型チップインダクタの1つの形態として、セラミック磁性体層を積層するとともに、コイルの軸が磁性体層の面方向を向くように、すなわち積層方向に直交する方向を向くように、その積層体の内部にコイルを形成した構造が採られている(例えば、特許文献1)。その例を図12の(A),(B)に示す。ここで(A)は外観斜視図、(B)はその上面図である。但し最外層である保護層は省略している。
【0003】
図12において、30は積層体の積層方向(縦方向)に伸びる導体路であり、磁性体層間を積層方向に導通させる互いに略平行な複数の導体路30を2列設けている。そして、磁性体層の上層と下層に複数の帯状の配線パターン20を形成している。これらの複数の配線パターン20が2列の導体路の間を接続して全体にコイルを形成している。これらの導体路30は、各磁性体層に開けたスルーホール内に導電ペーストを充填し積層方向に導通させることよって構成している。
【0004】
また、配線パターン20は、磁性体層に導電ペーストをスクリーン印刷することによって形成している。
【0005】
通常、図12に示したような閉磁路構造のコイルでは、直流電流を流した時にインダクタンスが低下するという直流重畳特性を持つために、このようなコイルの設計では、直流電流の通電時にインダクタンスが極力低下しないようにその構造を決めている。
【0006】
一般的には、直流重畳特性は、最短磁路長(コイル長)に関係があり、コイル長を大きくするほど直流重畳特性は良好となる。そのため、ターン数の少ないコイルでは、コイル長を大きくするために、図12の(A),(B)に示した状態から(C),(D)に示すようにコイルピッチを広げる設計を行っている。ここで(C)は積層チップインダクタの斜視図、(D)はその上面図である。また図11は、図12の(C),(D)に示した積層チップインダクタの分解斜視図である。ここで10a,10bに配線パターン20a,20bを形成している。10cはこの2つの磁性体層10a,10bの間に積層される磁性体層であり、積層方向に導通させる導体路30を構成することになる。また、11は保護層である。
【0007】
一般にインダクタ部品では、種々のインダクタンス定数を得るために、ターン数や磁性体材料の透磁率、コイルの巻径等を定めるが、ターン数を変える方法が最も簡単で一般的であった。図12に示したような構造の積層チップインダクタにおいてもターン数を変えることによって所望のインダクタンス値を得るように設計されていた。たとえば、4.5×3.2mmサイズの積層チップインダクタでのターン数とそれにより得られるインダクタンスとの関係は次の表1の通りである。
【0008】
〔表1〕
─────────────────────────────────
ターン数 8.5 12.5 17.5 25.5
─────────────────────────────────
インダクタンス 10μH 22μH 47μH 100μH
─────────────────────────────────
【0009】
【特許文献1】
特開2001−102218公報
【0010】
【発明が解決しようとする課題】
ところが、従来構造の積層チップインダクタにおいては、直流重畳特性の最適化設計を行っても、磁性体層の積層による積層体の長手方向の寸法すなわちチップの長手方向の寸法でコイル長が制約されるため、直流重畳特性の最適化にも限界があった。
【0011】
また、種々のインダクタンス値を得るためにターン数を変える場合、各磁性体層に開けるスルーホールの数を変える必要があった。このようなスルーホール加工は、金型で打ち抜く方法やレザービームの照射によって焼失させる方法等があるが、その加工効率を向上させるために、これらを一括して行うのが一般的であった。そのため一括加工用の金型やレーザ照射装置等を専用に用意している。したがって、スルーホールの数を変えて種々のインダクタンス値のシリーズを作るには、各インダクタンス値ごとに専用の金型やレーザ照射装置をそれぞれ用意しなければならなかった。または、量産性を無視して、スルーホールを1つずつ加工するといった極めて加工効率の低い方法で加工しなければならなかった。
【0012】
この発明の目的は、上述の問題を解消して所望のターン数を有する積層チップインダクタを容易に製造でき、且つターン数の少ない場合にも良好な直流重畳特性が得られるようにした積層チップインダクタを提供することにある。
【0013】
【課題を解決するための手段】
この発明は、複数の磁性体層を積層し、磁性体層間を積層方向に導通させる互いに略平行な複数の導体路を2列設け、第1列の導体路と第2列の導体路との間を所定の磁性体層に配列した複数の配線パターンで導通させて、前記導体路と配線パターンとによってコイルを形成した積層チップインダクタにおいて、
前記列をなす複数の導体路の隣接する導体路同士の間、または前記導体路による列の外側に、磁性調整部を形成し、
前記磁性調整部は、前記複数の磁性体層を積層方向に通る空洞スルーホールからなる、または該スルーホール内に非磁性体材料を充填した構造からなることを特徴としている。
このように磁性調整部分を形成したことによりコイルのピッチが広くなっても、漏れ磁束の増大が抑制されて、直流重畳特性の劣化が抑えられる。
【0014】
しかも、前記磁性調整部分を、複数の磁性体層を積層方向に通る空洞スルーホールにすること、または該スルーホール内を更に非磁性体材料で充填した構造にすることにより、導体路としてのスルーホールを形成する工程と同時に、複数の導体路の隣接する導体路同士の間に非磁性体または低透磁率の磁性調整部分を容易に形成できる。
【0018】
【発明の実施の形態】
第1の実施形態に係る積層チップインダクタについて図1〜図6を参照して説明する。
図1は積層チップインダクタ主要部の構造を示す斜視図および上面図である。図2は全体の分解斜視図、図3は積層チップインダクタの外観斜視図である。 図2において10a,10bはそれぞれ配線パターン20a,20bおよびダミーパターン21a,21bを形成した磁性体層である。10cは2つの磁性体層10a−10b間に積層される複数の磁性体層である。11は最外層の保護層である。
【0019】
磁性体層10a,10bには、帯状の配線パターン20a,20bを配列している。また、これらの配線パターン20a,20bの隣接する配線パターン同士の間にダミーパターン21a,21bを配列している。
【0020】
これらの配線パターンを形成した磁性体層10a,10bおよびその間に積層する磁性体層10cには、層間を積層方向に導通させる互いに略平行な複数の導体路30およびダミーホール31を交互に配置した列を2列設けている。第1列(例えば図において手前側の列),第2列(例えば図において後方側の列)ともに8つの導体路と8つのダミーホールを設けている。また、第1列の導体路30と第2列の導体路30との間を配線パターン20a,20bで導通させている。この構造により、導体路30と配線パターン20a,20bとで全体にコイルを構成している。後述するように、ダミーホールにも導電性を付与しているので、ダミーホールも「導体路」ではある。但し、この例ではダミーパターン21a,21bの両端はダミーホール31に達していない。
【0021】
磁性体層10aには、配列した複数の配線パターン20aのうち両端の配線パターンに導通する引き出しパターン22を形成している。
【0022】
さて図1〜図3に示した積層チップインダクタの製造方法は次の通りである。
まず、磁性体層10c用のフェライトグリーンシート上に複数のスルーホールを等ピッチで2列分直線状に配列する。ここで直径80μmのスルーホールを200μmピッチで16個を一列分として加工する。これらのスルーホールの全てにスクリーン印刷方法等の方法で導電ペーストを充填する。この時の印刷パターンはスルーホールの径より広い100μmとする。この導電ペースト充填済みの磁性体層10cを所定枚数積層し加圧プレスする。これにより、スルーホール部分で磁性体層間を積層方向に導通させる導体路30およびダミーホール31を構成する。
【0023】
次に、磁性体層10a,10b用のフェライトグリーンシート上に導電ペーストをスクリーン印刷することによって、配線パターン20およびダミーパターン21を形成する。
【0024】
その後、上記磁性体層10cによる積層体の上下に磁性体層10a,10bおよびさらにその外側に保護層11を重ねた状態で加圧プレスして各層を圧着する。その後は従来の積層チップインダクタの加工方法と同様に焼成してフェライト焼結体とし、さらにその両端部分に外部電極となる導電ペーストを塗布し焼き付けた後メッキ処理することによって完成体を得る。
【0025】
図1〜図3に示した例では8ターンのコイルを構成したが、コイルのターン数が変わってもスルーホールの形成位置および数は変わらない。たとえばターン数が16ターンの場合には、磁性体層10a,10bに設けるパターンを全て配線パターンとして作用させ、全てのスルーホールを導体路30として用いる。ターン数が16ターンより少なくなるほど、磁性体層10a,10bに形成するパターンのうちダミーパターンとして用いる数を増すとともに、ダミーホールとして作用させるスルーホールの数を増す。また、8ターンのとき、図1・図2に示したように、ダミーパターンの数が配線パターンの数に等しくなり、ダミーホールの数が導体路の数に等しくなる。8ターンより少ない場合には、ダミーパターンが配線パターンより多くなり、またダミーホールが導体路より多くなることになる。但し、いずれの場合でもコイルの始端と終端の導体路30は2列に配列したスルーホールのうち最も外側のスルーホールを用いる。
【0026】
このようにターン数の異なるコイルでも、同じ金型や同じレーザ照射装置を用いて作成したフェライトグリーンシートを用いて製造することができる。
【0027】
この例では、ダミーホール内に導電ペーストを充填したが、ダミーホール内に何も充填せずに単なる空洞としてもよい。また、例えばカーボン等の有機材料をスルーホール内に充填し、焼成時にそれを焼失させて空洞を形成してもよい。また、磁性調整部とするスルーホール内にガラス等の非磁性体を充填してもよい。さらに、磁性体層の透磁率より低い透磁率の磁性材料を充填してもよい。
【0028】
また、この例では、ダミーパターンとして導電ペーストを印刷したが、配線パターン間のフェライトグリーンシート部分を開口させて複数のフェライトグリーンシートを積層することによって、開口部の連続による空洞部分を磁性調整部として設けてもよい。また、磁性体層の透磁率より低い透磁率の磁性材料によるダミーパターンを印刷形成してもよい。
【0029】
また、この例では、ダミーパターン21a,21bの両端がダミーホール31に達していないが、ダミーパターン21a,21bおよびダミーホール31が共に導電性を備えていて、第1列のダミーホール31と第2列のダミーホール31との間をダミーパターン21a,21bで電気的に接続してもよい。
【0030】
また図2に示した例ではダミーパターン21a,21bを配線パターン20a,20bを形成した磁性体層10a,10bと同じ層にのみ形成したが、複数層に亘って同じ位置にダミーパターン21を形成してもよい。例えば中間の磁性体層10cにダミーパターン21を形成してもよい。
【0031】
次に、前記ダミーパターンおよびダミーホールによる直流重畳特性の改善効果について示す。
ここでは、3.2×1.6mm、高さ1.6mmのサイズで試作した結果を示す。前述したように、200μmピッチで100μm径ランドのスルーホールを16個2列分加工したフェライトグリーンシートを用い、8ターンとなるように配線したコイルを作成した。この場合のスルーホール間のギャップは100μmである。また、隣接する配線パターンのギャップを300μmにしたものと100μmにしたものを作成した。さらに比較のために、ダミーパターンおよびダミーホール共に設けない従来構造の積層チップインダクタも作成した。
【0032】
図5は得られるインダクタンス値と直流電流の重畳によってインダクタンス値Lが10%低下する時の直流電流値の結果を示している。図4の(A)は図5(A)の左上欄(従来構造)、(B)はその右上欄、(C)はその左下欄、(D)はその右下欄(第1の実施形態の構造)のそれぞれの対応するパターンを示している。また、図5の(B)は、従来構造でターン数を変化させたときのインダクタンス値と、直流電流の重畳によってインダクタンス値Lが10%低下する時の直流電流値の結果を示している。
【0033】
このようにこの実施形態では、従来構造に比べ、インダクタンス値が10%低下する時点での直流通電電流値が約80%(60mA→110mA)増加している。直流電流の重畳しない時のインダクタンス値は低下する傾向があるが、図5の(B)に示したように、同等のインダクタンス値となる従来構造の7ターンのものと比較しても直流重畳特性は約50%(75mA→110mA)改善されている。
【0034】
図6は直流電流重畳によるインダクタンス値Lの低下の様子を概略的に示している。この発明によれば、従来Uで示されるような特性がPのように改善できる。
このようにして、導体路とそれに隣接するダミーホールとの間隔または配線パターンとそれに隣接するダミーパターンとの間隔を100μm以下とすることによって、直流重畳特性が十分に改善される。
【0035】
次に、第2の実施形態に係る積層チップインダクタの主要部の構造を図7に示す。図7において10a,10bは配線パターン20a,20bを形成した磁性体層である。その他の磁性体層10cおよび保護層11については図2に示したものと同様である。導体路30およびダミーホール31の形成位置関係も図2に示したものと同様であるが、この例では配線パターン20a,20bの線幅を太くして配線パターン間の間隙を狭くしている。この構造により、隣接配線パターン間の間隙および隣接導体路間の間隙が小さくなり、漏れ磁束が小さくなって直流重畳特性が改善できる。
【0036】
なお、図7の例ではターン数を8ターンとしたが、導体路30として用いるスルーホールの位置を定め、2列の導体路間を接続する配線パターン20a,20bのパターンを定めることによって最大16ターンまでターン数を増すことができる。もっとも、ターン数が16のときには従来構造と同じとなる。逆に、配線パターン20a,20bの数を減らすとともに線幅をさらに太くすることによってターン数を少なくすることができる。
【0037】
次に、第3の実施形態に係る積層チップインダクタについて図8・図9を参照して説明する。図8は積層チップインダクタの分解斜視図、図9はその外観斜視図である。図8において、10a,10bはそれぞれ配線パターン20a,20bおよびダミーパターン21a,21bを形成した磁性体層である。10cは2つの磁性体層10a−10b間に積層される複数の磁性体層である。11は最外層の保護層である。10dは複数の磁性体層のうち略中央位置に積層する磁性体層であり、引き出しパターン22を形成している。第1の実施形態では、複数の配線パターン同士の間に磁性調整部としてのダミーパターンを設けたが、この図8に示す例では配線パターン20a,20bによる配列部の外側にダミーパターン21a,21bを形成している。また導体路30による列の外側にダミーホール31を配列している。このような構造の積層チップインダクタについても図2に示したものと同様の磁性体層を用いる。すなわち直径80μmのスルーホールを200μmピッチで16個を一列として2列分形成する。図2に示した例では、これらの複数のスルーホールを2ピッチ間隔で導体路として用い、8ターンのコイルを形成したが、図8の例では、中央の8本×2列分のスルーホールを導体路30として用いて8ターンのコイルを形成している。帯状の配線パターン20a,20bもそれに合わせて形成している。配線パターン20a,20bを形成した磁性体層10a,10bで挟まれる中間部分の複数の磁性体層10c,10dにも導体路と共にダミーホール31を設けている。このような構造により、配線パターン20a,20bおよび導体路30によるコイルの軸方向の両端部に磁性調整部が存在することになる。この構造により、コイル長が短くても、上記磁性調整部がコイルによって生じる磁束の通過を抑制するので、磁束は磁路断面積の広い積層チップインダクタの両端近くを通る大きなループを描くことになる。そのため最短磁路長を長くとることができ、直流重畳特性が改善できる。また、同じ金型や同じレーザ照射装置等を用いてターン数の異なった積層チップインダクタを製造することができる。
【0038】
また、この実施形態ではコイルの全線路長が短くなるので直流抵抗分を小さくできる。また、配線部のパターンを単純化できるのでフェライトグリーンシートの積層ずれや印刷ずれによる誤配線やパターン同士のショート等の不具合の発生を防止することができる。
【0039】
次に、第4の実施形態に係る積層チップインダクタについて図10を参照して説明する。
この例では、16本×2列のスルーホールを全て導体路として用い、磁性体層10a,10bに線路パターン20a,20a′,20b,20b′をそれぞれ形成している。これらの配線パターンのうち、配線パターン20a,20bは、2ピッチ間隔で飛ばされたピッチ間の導体路30間を接続するように配置している。また、配線パターン20a′,20b′は、2ピッチ間隔で飛ばされたピッチ間の導体路30′間を接続するように配置している。そして、引き出しパターン22で2つのコイルの両端を共通に接続している。これにより8ターンの2つのコイルを2重螺旋状に配置するとともに並列接続した構造を得る。
【0040】
このような構造により、複数の導体路30の隣接する導体路同士の間に存在する導体路30′が磁性調整部として作用し、複数の配線パターン20a,20b同士の間に存在する配線パターン20a′,20b′が磁性調整部として作用する。そのため、直流重畳特性が改善される。また、コイルが並列巻となることによって直流抵抗分が低減できる。
【0041】
この例ではそれぞれ8ターンのコイルを2本並列接続することによってインダクタンス値を低下させずに直列抵抗分を半減させたが、磁性調整部をインダクタンス値を得るコイルとして用いるかどうかを適宜自由に選択でき、8ターン以下であれば、並列巻コイルとして作用する配線パターンおよび導体路以外に磁性調整部としてのダミーパターンおよびダミーホールを設ければよい。
【0042】
また、並列巻きコイルと単巻きコイルを共に設けて、全体のコイルのターン数を変えてもよい。このことによりインダクタンス値の微調整も可能となる。
【0043】
なお、並列巻にするコイルの本数は2本に限らず、ターン数が少ない場合には、隣接する導体路同士の間および隣接する配線パターン同士の間に複数本の導体路や配線パターンを形成して3本以上のコイルを並列巻にしてもよい。
【0044】
このようにして、直流重畳特性を改善するとともに、ターン数の異なるコイルでも、同じ金型や同じレーザ照射装置を用いて製造することができる。
【0045】
【発明の効果】
この発明によれば、列をなす複数の導体路の隣接する導体路同士の間、導体路による列の外側、複数の配線パターンの隣接する配線パターン同士の間、配線パターンによる配列部の外側、のいずれかに非磁性体または磁性体層より透磁率の低い部材からなる磁性調整部を形成したことにより、コイルのピッチが広くなっても、漏れ磁束の増大が抑制されて、直流重畳特性の劣化が抑えられる。
【0046】
しかも、磁性調整部分を、複数の磁性体層を積層方向に通る空洞スルーホールとすることにより、または該スルーホール内を更に非磁性体材料で充填することにより、導体路の形成と同時に磁性調整部分を形成することができ、製造コストが嵩むこともない。
【図面の簡単な説明】
【図1】第1の実施形態に係る積層チップインダクタの主要部の斜視図および平面図
【図2】同積層チップインダクタの分解斜視図
【図3】同積層チップインダクタの外観斜視図
【図4】ダミーパターンとダミーホールの効果を調べるための幾つかの積層チップインダクタの構成を示す図
【図5】4種類の積層チップインダクタのインダクタンス値および直流重畳特性を示す図
【図6】直流重畳特性の改善効果の例を示す図
【図7】第2の実施形態に係る積層チップインダクタの主要部の斜視図
【図8】第3の実施形態に係る積層チップインダクタの主要部の分解斜視図
【図9】同積層チップインダクタの外観斜視図
【図10】第4の実施形態に係る積層チップインダクタの主要部の分解斜視図
【図11】従来の積層チップインダクタの分解斜視図
【図12】従来の積層チップインダクタの構成を示す主要部の斜視図および平面図
【符号の説明】
10−磁性体層
11−保護層
20−配線パターン
21−ダミーパターン
22−引き出しパターン
30−導体路
31−ダミーホール
Claims (1)
- 複数の磁性体層を積層し、磁性体層間を積層方向に導通させる互いに略平行な複数の導体路を2列設け、第1列の導体路と第2列の導体路との間を所定の磁性体層に配列した複数の配線パターンで導通させて、前記導体路と配線パターンとによってコイルを形成した積層チップインダクタにおいて、
前記列をなす複数の導体路の隣接する導体路同士の間、または前記導体路による列の外側に、磁性調整部を形成し、
前記磁性調整部は、前記複数の磁性体層を積層方向に通る空洞スルーホールからなる、または該スルーホール内に非磁性体材料を充填した構造からなることを特徴とする積層チップインダクタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002362896A JP4206745B2 (ja) | 2002-12-13 | 2002-12-13 | 積層チップインダクタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002362896A JP4206745B2 (ja) | 2002-12-13 | 2002-12-13 | 積層チップインダクタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004193512A JP2004193512A (ja) | 2004-07-08 |
JP4206745B2 true JP4206745B2 (ja) | 2009-01-14 |
Family
ID=32761212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002362896A Expired - Fee Related JP4206745B2 (ja) | 2002-12-13 | 2002-12-13 | 積層チップインダクタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4206745B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005039187A (ja) * | 2003-06-26 | 2005-02-10 | Murata Mfg Co Ltd | 積層コイル部品 |
US7176772B2 (en) * | 2003-10-10 | 2007-02-13 | Murata Manufacturing Co. Ltd. | Multilayer coil component and its manufacturing method |
KR100663242B1 (ko) | 2005-06-29 | 2007-01-02 | 송만호 | 적층형 칩 타입 파워 인덕터 및 그 제조 방법 |
KR100614259B1 (ko) | 2006-03-30 | 2006-08-22 | (주) 래트론 | 적층형 파워인덕터 |
KR101011633B1 (ko) | 2008-04-04 | 2011-01-28 | 이기철 | 고인덕턴스를 제공하는 적층형 파워인덕터 |
WO2009147899A1 (ja) * | 2008-06-06 | 2009-12-10 | 株式会社村田製作所 | 電子部品及びその製造方法 |
JP5700233B2 (ja) * | 2012-05-09 | 2015-04-15 | 株式会社村田製作所 | コイルアンテナ素子およびアンテナモジュール |
WO2024004484A1 (ja) * | 2022-06-27 | 2024-01-04 | 株式会社村田製作所 | 積層コイル部品 |
-
2002
- 2002-12-13 JP JP2002362896A patent/JP4206745B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004193512A (ja) | 2004-07-08 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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