JP2006006056A - 電流源回路およびそれを備えたデジタルアナログ変換回路ならびに画像表示装置 - Google Patents

電流源回路およびそれを備えたデジタルアナログ変換回路ならびに画像表示装置 Download PDF

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Abstract

【課題】 回路を構成するトランジスタの特性の影響を排除した電流源回路を提供する。
【解決手段】 ブランキング期間においてスイッチ回路Ｓｉ（ｉはｎ以下の自然数）はトランジスタＱｉＢのドレインと定電流源６０とを結合する。スイッチ回路ＴｉＡ，ＴｉＢもオンし、各トランジスタＱｉＡ，ＱｉＢをダイオード接続する。定電流源６０から電源電圧ＶＬに至る電流経路に基準電流Ｉ０が駆動され、容量素子ＣｉＢ，ＣｉＡは基準電流Ｉ０に応じた電荷を格納する。動作期間になると、スイッチ回路ＳｉはトランジスタＱｉＢのドレインと回路網１００とを結合する。スイッチ回路ＴｉＢ，ＴｉＡはオフとなる。トランジスタＱｉＢ、容量素子ＣｉＢおよびスイッチ回路ＴｉＢは、電流源トランジスタＱｉＡのドレイン電圧の上昇を抑えるドレイン電圧上昇制限回路を構成し、回路網１００には基準電流レベルＩ０に等しい電流が供給される。
【選択図】 図１

Description

この発明は、電流源回路、およびそれを備えたデジタルアナログ変換回路ならびに画像表示装置に関し、特に、回路網に指示された電流を供給する電流源回路およびそれを備えたデジタルアナログ変換回路ならびに画像表示装置に関する。
負荷の変動とは無関係に一定の電流を流す電流源回路は、半導体集積回路における基本的かつ最も重要な回路の１つである。
電流源回路においては、従来より、カレントミラー型の回路が一般的に用いられる。カレントミラー型の電流源回路においては、それぞれのゲートが接続された２つのトランジスタの一方のトランジスタがダイオード接続され、そのトランジスタに流れる一定の基準電流に対して両トランジスタの能力比（具体的にはチャネル幅の比）倍の一定電流を独立した電位にある負荷回路と接続された他方のトランジスタに流すことができる。
このカレントミラー型の電流源回路において、電流の設定精度は、カレントミラーを構成するトランジスタの電流駆動能力が設計どおりであるか否かによる。一般に、トランジスタの駆動電流の設定精度は、トランジスタの製造プロセスによって定まるコンダクタンスおよび電源電圧の影響を受けるほか、そのトランジスタのしきい値電圧の影響を受ける。
したがって、カレントミラー型の電流源回路においては、高い電流設定精度を保持するため、トランジスタのしきい値電圧のばらつきを抑えることが課題となっていた。
そこで、最近では、トランジスタのしきい値電圧のばらつきの影響を受けず、常に所定の電流を供給可能な電流源回路が提案されている（たとえば特許文献１参照）。
図９は、たとえば特許文献１に記載される、従来の電流源回路の一例を示す回路図である。
図９を参照して、電流源回路は、回路網１００に並列に接続される複数個の電流源トランジスタＭ１，Ｍ２・・・Ｍｎ（ｎは自然数）と、各電流源トランジスタＭ１〜Ｍｎのドレインと定電流源６０および回路網１００のいずれか一方と選択的に結合する複数個のスイッチ回路Ｓ１〜Ｓｎとを備える。
電流源回路は、電流源トランジスタＭ１〜Ｍｎの各々について、ドレインとゲートとの間を電気的に結合／分離するスイッチ回路Ｗ１〜Ｗｎと、ゲートとソースとの間に結合される容量素子Ｃ１〜Ｃｎとをさらに備える。なお、電流源トランジスタＭ１〜Ｍｎのソースは、電源電圧ＶＬに共通に接続される。電源電圧ＶＬには、接地電圧または所定の負電圧が印加される。
この構成において、動作期間以外の任意の期間（以下、ブランキング期間とも称する）には、スイッチ回路Ｓ１〜Ｓｎによって、電流源トランジスタＭ１〜Ｍｎのドレインと定電流源とがそれぞれ結合される。さらに、スイッチ回路Ｗ１〜Ｗｎによって、電流源トランジスタＭ１〜Ｍｎのドレインとゲートとがそれぞれ結合される。これによって、定電流源６０からの所定の基準電流Ｉ０が電流源トランジスタＭ１〜Ｍｎの各々に駆動される。このとき、容量素子Ｃ１〜Ｃｎには、基準電流Ｉ０に応じた電荷が充電される。
所望の動作期間においては、スイッチ回路Ｓ１〜Ｓｎによって、電流源トランジスタＭ１〜Ｍｎのドレインと回路網１００とがそれぞれ結合される。電流源トランジスタＭ１〜Ｍｎは、容量素子Ｃ１〜Ｃｎに充電された電荷に基づいて電流Ｉ１〜Ｉｎ（＝Ｉ０）が駆動される。これにより、回路網１００には、一定の電流Ｉ０が供給されることになる。
このように、電流源回路では、任意の期間に定電流源からの基準電流を能動素子および容量成分に記憶させ、所望の動作期間に、この記憶された電荷に基づいて電流を発生させることにより、ばらつきのない所定の電流を回路網に供給することができる。
実開昭６２−１２２４８８号公報（第１図）
ここで、図９の電流源回路に用いられる電流源トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ等の電界効果型トランジスタが一般的に採用される。
図１０は、一般的な電界効果型トランジスタにおけるドレイン・ソース間電流ＩＤＳとドレイン・ソース間電圧ＶＤＳとの関係を示す図である。
図１０を参照して、動作領域は、非飽和領域と飽和領域とに大別される。非飽和領域は、ＶＤＳとともにＩＤＳが増加する領域である。一方、飽和領域は、ＶＤＳとは無関係にＶＧＳだけで定まる定電流特性を示す領域である。
ここで、図１０中の点線で示す直流特性は、寸法が十分大きい理想的なトランジスタの特性である。実際の微細トランジスタは、実線で示すように、形状効果のためチャネル長、チャネル幅や電源電圧によってさらに複雑な特性を示すことが知られている。
理想的なトランジスタは、点線で示すように、ＩＤＳがいったん飽和すると、ＶＤＳを増加してもＩＤＳは変わらない。これに対して、実際のトランジスタでは、飽和領域においてもＩＤＳがＶＤＳとともにわずかに増加する、いわゆるチャネル変調が現われる。これは、ドレインの空乏層端がソース側に動き、実効的にチャネル長が短くなることによる。このチャネル変調によって、飽和領域では、ドレイン・ソース間にある抵抗成分ｒが現われる。この抵抗成分ｒは、ドレイン・ソース間のチャネルコンダクタンスの逆数に相当する。
図９の電流源回路において、ブランキング期間にスイッチ回路Ｓ１〜Ｓｎが定電流源６０側に接続されると、対応する電流源トランジスタＭ１〜Ｍｎにはそれぞれ、基準電流Ｉ０が駆動される。図１０の直流特性において、基準電流Ｉ０をＩＤＳ１とすると、対応するドレイン・ソース間電圧ＶＤＳ１が一意的に求まる。
続いて、スイッチ回路Ｗ１〜Ｗｎがオフされると、ドレイン・ソース間電圧ＶＤＳ１がゲート・ソース間電圧ＶＧＳとして容量素子Ｃ１〜Ｃｎにそれぞれ充電される。
次に、動作期間において、スイッチ回路Ｓ１〜Ｓｎが回路網１００側に接続されると、回路網１００側から電流源トランジスタＭ１〜Ｍｎのドレインに電圧が供給され、基準電流Ｉ０と同じ大きさの電流が流れるように動作が行なわれる。
ところが、実際には、回路網１００側から供給される電圧を図１０に示すＶＤＳ２とすると、電流源トランジスタＭ１〜Ｍｎには、ドレイン・ソース間電流ＩＤＳ２が駆動される。このＩＤＳ２は、先述のチャネル変調によって、基準電流Ｉ０であるＩＤＳ１とは一致せず、増大していることが分かる。
図９の電流源回路に照らして、回路網１００に並列に接続される電流源トランジスタＭ１〜Ｍｎが互いに等しい抵抗成分ｒ、すなわちチャネルコンダクタンスを有していれば、ＩＤＳの増加分は電流源トランジスタ間で等しくなり、各電流源トランジスタから回路網１００に供給される電流を均一に保つことができる。
しかしながら、実際には、電流源トランジスタごとに抵抗成分ｒの大きさが異なることから、回路網１００に供給される電流は、電流源トランジスタ間で一致せず、所定の電流を供給できないといった問題が生じてしまう。
この発明は、かかる課題を解決するためになされたものであり、その目的は、回路を構成するトランジスタの特性の影響を排除した電流源回路を提供することである。
この発明の別の目的は、回路を構成するトランジスタの特性の影響を排除したデジタルアナログ変換回路を提供することである。
この発明の別の目的は、回路を構成するトランジスタの特性の影響を排除した電流源回路を備える画像表示回路を提供することである。
この発明に従う電流源回路は、基準電流に応じた電流を回路網に供給する電流源回路であって、第１のモードにおいて、第１の電圧源と電気的に結合されて前記基準電流を流入または流出し、前記第１のモードの後に実行される第２のモードにおいて、前記第１の電圧源と電気的に分離されるとともに、前記回路網と電気的に結合されるノードと、前記ノードと第２の電圧源との間に接続され、前記第１のモードにおいて、前記ノードに流入または流出される前記基準電流が通過するとともに、前記第２のモードにおいて、通過した前記基準電流に応じた電流を前記回路網に駆動する電流駆動部とを備える。前記電流駆動部は、前記ノードと前記第２の電圧源との間に直列に接続され、前記第１のモードにおいて、前記基準電流が通過する第１および第２のトランジスタと、前記第１のモードにおいて、前記第１および第２のトランジスタのゲート電極に前記基準電流によって決定される電圧をそれぞれ保持するように接続される第１および第２の容量素子とを含む。
この発明に従うデジタルアナログ変換回路は、ｍ（ｍは自然数）ビットからなるデジタル信号に対応する電流を回路網に供給するデジタルアナログ変換回路であって、第１のモードにおいて、前記デジタル信号に応じて、各々がｎ（ｎは２以上の自然数）進数で重み付けられた基準電流を供給するｍ個の定電流源と選択的に結合されて所望の電流を流入または流出し、前記第１のモードの後に実行される第２のモードにおいて、前記選択的に結合された定電流源と電気的に分離されるとともに、前記回路網と電気的に結合されるｍ個のノードと、前記ｍ個の定電流源と前記ｍ個のノードとの間にそれぞれ配され、前記ｍビットからなるデジタル信号の各ビットに応じて、対応するノードと前記定電流源および前記回路網のいずれか一方とを電気的に結合するｍ個のスイッチ素子と、各前記ｍ個のノードと第２の電圧源との間にそれぞれ接続され、前記第１のモードにおいて、前記対応するノードを流入または流出する前記基準電流が通過するとともに、前記第２のモードにおいて、通過した前記基準電流に応じた電流を前記回路網に駆動するｍ個の電流駆動部とを備える。各前記ｍ個の電流駆動部は、前記ノードと前記第２の電圧源との間に直列に接続され、前記第１のモードにおいて、前記基準電流が通過する第１および第２のトランジスタと、前記第１のモードにおいて、前記第１および第２のトランジスタのゲート電極に前記基準電流によって決定される電圧をそれぞれ保持するように接続される第１および第２の容量素子とを含む。
この発明に従う画像表示装置は、行列状に配列され、各々が電流駆動型発光素子を備える複数の画素回路と、前記複数の画素回路の行にそれぞれ対応して配置され、一定周期で順に選択される複数の走査線と、前記複数の画素回路の列に対応して配置される複数のデータ線と、各前記複数のデータ線に対応して配置され、前記複数の画素回路のうちの走査対象の画素回路での表示輝度を指示するｋ（ｋは自然数）ビットの表示信号に対応して設定される表示電流を各前記複数のデータ線に供給する電流源回路とを備える。前記電流源回路は、第１のモードにおいて、前記表示信号に応じて、各々がｎ進数で重み付けられた基準電流を供給するｋ個（ｋは自然数）の定電流源と選択的に結合されて所望の電流を流入または流出し、前記第１のモードの後に実行される第２のモードにおいて、前記選択的に結合された定電流源と電気的に分離されるとともに、前記回路網と電気的に結合されるｋ個のノードと、前記ｋ個の定電流源と前記ｋ個のノードとの間にそれぞれ配され、前記ｋビットの表示信号の各ビットに応じて、対応するノードと前記定電流源および前記回路網のいずれか一方とを電気的に結合するｋ個のスイッチ素子と、各前記ｋ個のノードと第２の電圧源との間に接続され、前記第１のモードにおいて、前記対応するノードを流入または流出する前記基準電流が通過するとともに、前記第２のモードにおいて、通過した前記基準電流に応じた電流を前記回路網に駆動するｋ個の電流駆動部とを含む。各前記ｋ個の電流駆動部は、前記ノードと前記第２の電圧源との間に直列に接続され、前記第１のモードにおいて、前記基準電流が通過する第１および第２のトランジスタと、前記第１のモードにおいて、前記第１および第２のトランジスタのゲート電極に前記基準電流によって決定される電圧をそれぞれ保持するように接続される第１および第２の容量素子とを含む。
この発明に従う電流源回路によれば、電流源トランジスタのドレイン・ソース間電圧の変化をほとんどなくして、回路網に所望の電流を精度良く供給することができる。
この発明に従うデジタルアナログ変換回路によれば、入力されるデジタル信号によって指示される電流値に高い確度で変換された電流を供給することができる。
この発明に従う画像表示装置によれば、画素回路に表示輝度に応じて設定された電流が高い精度を持って駆動されることから、電流源回路のトランジスタの特性の影響を排除し、駆動回路の誤動作および表示部における表示むらの発生を抑えることができる。
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
実施の形態１．
図１は、この発明の実施の形態１に従う電流源回路の構成を示す回路図である。
図１を参照して、電流源回路は、回路網１００に並列に接続される複数個の電流源トランジスタＱ１Ａ，Ｑ２Ａ，Ｑ３Ａ，・・・ＱｎＡと、各電流源トランジスタＱ１Ａ〜ＱｎＡのドレインと定電流源６０および回路網１００のいずれか一方と選択的に結合する複数個のスイッチ回路Ｓ１〜Ｓｎとを備える。なお、定電流源６０については、本実施の形態のように電流源回路の外部に設ける構成以外にも、電流源回路の内部に設ける構成としても良い。
スイッチ回路Ｓ１〜Ｓｎは、たとえば図１に示すように、図示しないＨ（論理ハイ）レベルの制御信号に応答して、対応するノードＮＤ１Ｂ〜ノードＮＤｎＢと定電流源６０とを結合し、Ｌ（論理ロー）レベルの制御信号に応答して、対応するノードＮＤ１Ｂ〜ＮＤｎＢと回路網１００とを結合する。
電流源回路は、電流源トランジスタＱ１Ａ〜ＱｎＡの各々について、ドレインとゲートとの間を電気的に結合／分離するスイッチ回路Ｔ１Ａ〜ＴｎＡと、ゲートとソースとの間に結合される容量素子Ｃ１Ａ〜ＣｎＡとをさらに備える。なお、各電流源トランジスタのソースは、電源電圧ＶＬに共通に接続される。電源電圧ＶＬには、接地電圧または所定の負電圧が印加される。
電流源回路は、さらに、電流源トランジスタＱ１Ａ〜ＱｎＡのドレインとスイッチ回路Ｓ１〜Ｓｎとの間にそれぞれ結合される複数個のＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢを備える。
ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢは、ドレインがスイッチ回路Ｓ１〜Ｓｎにそれぞれ接続され、ソースが電流源トランジスタＱ１Ａ〜ＱｎＡのドレインにそれぞれ接続される。
電流源回路は、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレイン・ゲート間を電気的に結合／分離するスイッチ回路Ｔ１Ｂ〜ＴｎＢと、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのゲートと電源電圧ＶＬとの間に結合される容量素子Ｃ１Ｂ〜ＣｎＢとをさらに備える。
本実施の形態に係る電流源回路は、図９に示す従来の電流源回路に対して、基本的な構成を同じくするが、電流源トランジスタＱ１Ａ〜ＱｎＡとスイッチ回路Ｓ１〜Ｓｎとの間に、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢと、スイッチ回路Ｔ１Ｂ〜ＴｎＢと、容量素子Ｃ１Ｂ〜ＣｎＢとが配される点において異なる。これらの回路素子は、後述するように、電流源トランジスタＱ１Ａ〜ＱｎＡのドレイン（ノードＮＤ１Ａ〜ノードＮＤｎＡに相当）の電位の変動を抑える機能を有しており、電流源トランジスタのドレイン電圧上昇制限回路を構成する。
以下に、図１の電流源回路の動作について説明する。
最初に、任意のブランキング期間において、スイッチ回路Ｓ１〜Ｓｎの各々は、Ｈレベルの制御信号に応答して、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレインと定電流源６０とを電気的に結合する。
このとき、図２に示すように、ブランキング期間の時刻ｔ０において、スイッチ回路Ｔ１Ｂ〜ＴｎＢはオンし、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢにおいて、ドレインとゲートとが結合されたダイオード接続を形成する。さらに、スイッチ回路Ｔ１Ａ〜ＴｎＡもオンし、電流源トランジスタＱ１Ａ〜ＱｎＡにおいて、ドレインとゲートとが結合されたダイオード接続を形成する。
これにより、定電流源６０〜ＮチャネルＭＯＳトランジスタ（Ｑ１Ｂ〜ＱｎＢ）〜電流源トランジスタ（Ｑ１Ａ〜ＱｎＡ）〜電源電圧ＶＬに至る電流経路が形成される。この電流経路において、両トランジスタは定電流源６０と電源電圧ＶＬとの間に直列接続されていることから、同じ電流Ｉ０が駆動されることとなる。
図３は、ブランキング期間における図１の定電流回路の等価回路図である。なお、説明の簡単のため、複数のトランジスタのうちの電流源トランジスタＱ１ＡおよびＮチャネルＭＯＳトランジスタＱ１Ｂについて抽出して示す。
図３において、駆動電流Ｉ０に着目すると、電流源トランジスタＱ１Ａでは、電流Ｉ０とゲート・ソース間電圧ＶＧＳＡとの間に式（１）の関係が成立する。
Ｉ０＝β・（ＶＧＳＡ−ＶＴＮ）2／２ ・・・（１）
同様に、ＮチャネルＭＯＳトランジスタＱ１Ｂにおいても、電流Ｉ０とゲート・ソース間電圧ＶＧＳＢとの間には、式（２）の関係が成り立つ。
Ｉ０＝β・（ＶＧＳＢ−ＶＴＮ）2／２ ・・・（２）
ここで、βは電流増幅係数、ＶＴＮはトランジスタのしきい値電圧である。なお、簡単のため、電流源トランジスタとＮチャネルＭＯＳトランジスタとは、トランジスタサイズ（ゲート長Ｌ、ゲート幅Ｗ）、しきい値電圧ＶＴＮおよび電流増幅係数βが等しいものとする。
式（１），（２）より、
ＶＧＳＡ＝ＶＴＮ＋（２・Ｉ０／β）1/2 ・・・（３）
ＶＧＳＢ＝ＶＴＮ＋（２・Ｉ０／β）1/2 ・・・（４）
の関係がそれぞれ導かれる。式（３），（４）から、ゲート・ソース間電圧ＶＧＳＡ，ＶＧＳＢは、トランジスタのしきい値電圧ＶＴＮに駆動電流Ｉ０による電圧上昇分が加算された形で表わされることが分かる。
なお、各トランジスタにおいて、ゲートとドレインとがスイッチ回路Ｔ１Ａ，Ｔ１Ｂによってダイオード接続されていることから、ドレイン・ソース間電圧ＶＤＳＡ，ＶＤＳＢは、ゲート・ソース間電圧ＶＧＳＡ，ＶＧＳＢとそれぞれ等電位となり、ＶＴＮ＋（２・Ｉ０／β）1/2が印加されることになる。
以上のブランキング期間に続いて動作期間になると、スイッチ回路Ｓ１〜Ｓｎは、Ｌレベルの制御信号に応答して、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレインと回路網１００とをそれぞれ電気的に結合する。
このとき、図２に示すように、スイッチ回路Ｔ１Ｂ〜ＴｎＢは、いずれもオフとなり、対応するＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレインとゲートとを電気的に分離する。スイッチ回路Ｔ１Ａ〜ＴｎＡについても同様に、いずれもオフとなり、対応する電流源トランジスタＱ１Ａ〜ＱｎＡのドレインとゲートとを電気的に分離する。
なお、各スイッチがオフとなる時刻は、同時でもよいが、図２に示すように、スイッチＴ１Ｂ〜ＴｎＢが先立って時刻ｔ１でオフし、続いてスイッチＴ１Ａ〜ＴｎＡが時刻ｔ２（＞ｔ１）でオフするように設定することが望ましい。スイッチＴ１Ｂ〜ＴｎＢが先にオフすることによって、ノードＮ１Ａの電位レベルが低下し、このレベルがｎ型ＴＦＴ素子のゲート電圧として保持されるのを回避するためである。
再び図３を参照して、この状態において、回路網１００から所定の電圧が供給されると、ノードＮＤ１Ｂの電位はそれぞれ上昇する。ここで、回路網１００からの供給電圧を図９に示すＶＤＳ２とすると、ノードＮＤ１Ｂの電位は先のＶＤＳよりも増加する。図１０のトランジスタ特性に示すように、ＶＤＳの増加に応じて、チャネル変調により、ＮチャネルＭＯＳトランジスタＱ１Ｂのドレイン・ソース間電流ＩＤＳは、ＩＤＳ１からＩＤＳ２に増加しようとする。
仮にドレイン・ソース間電流ＩＤＳがＩＤＳ２に増加したとすれば、同じ電流ＩＤＳ２が電流源トランジスタＱ１Ａにも駆動されることから、ノードＮＤ１Ａの電位も上昇することとなる。
しかしながら、ノードＮＤ１Ａの電位が上昇すれば、ＮチャネルＭＯＳトランジスタＱ１Ｂのゲート・ソース間電圧ＶＧＳＢが減少することになる。このゲート・ソース間電圧ＶＧＳＢの減少は、ＮチャネルＭＯＳトランジスタＱ１Ｂのドレイン・ソース間電流ＩＤＳを減少させる方向に作用する。
ここで、ドレイン・ソース間電流ＩＤＳが減少するとすれば、ノードＮＤ１Ａの電位は下降することになる。ノードＮＤ１Ａの電位の下降は、ゲート・ソース間電圧ＶＧＳＢを増加させることになり、ドレイン・ソース間電流ＩＤＳを増加させる方向に作用する。結果として、ノードＮＤ１Ａの電位はほとんど変化することがなく、電流源トランジスタＱ１Ａのドレイン・ソース間電圧ＶＤＳＡは一定レベルに保たれることとなる。すなわち、ＮチャネルＭＯＳトランジスタＱ１Ｂは、電流源トランジスタＱ１Ａのドレイン電圧の変動を抑える働きをする。したがって、電流源トランジスタＱ１Ａに駆動される電流ＩＤＳは、基準電流Ｉ０レベルを維持することとなる。
最終的に、回路網から電流源トランジスタに駆動される電流は、最小電流の経路で決まり、ブランキング期間に設定された基準電流Ｉ０となる。なお、本実施の形態では、電流源回路の各トランジスタをＮ型トランジスタで構成し、回路網から電流を流出させるタイプについて説明したが、回路網に電流を流入させるタイプについても、電流が逆方向となるだけで動作は同じである。
実施の形態１の変更例．
図４は、回路網１００に電流を流入させるタイプとしたときの電流源回路の構成を示す回路図である。
図４に示すように、電流源回路において、電流源トランジスタＱ１Ａ〜ＱｎＡおよびトランジスタＱ１Ｂ〜ＱｎＢは、ＰチャネルＭＯＳトランジスタで構成される。本構成において、電流源トランジスタＱ１Ａ〜ＱｎＡのドレインおよびＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレインは、それぞれ電源電圧ＶＨに接続される。
最初に、任意のブランキング期間において、スイッチ回路Ｓ１〜Ｓｎの各々は、Ｈレベルの制御信号に応答して、ＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレインと定電流源６０とを電気的に結合する。
このとき、スイッチ回路Ｔ１Ｂ〜ＴｎＢはオンし、ＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢにおいて、ドレインとゲートとが結合されたダイオード接続を形成する。さらに、スイッチ回路Ｔ１Ａ〜ＴｎＡもオンし、電流源トランジスタＱ１Ａ〜ＱｎＡにおいて、ドレインとゲートとが結合されたダイオード接続を形成する。
これにより、電源電圧ＶＨ〜電流源トランジスタ（Ｑ１Ａ〜ＱｎＡ）〜ＰチャネルＭＯＳトランジスタ（Ｑ１Ｂ〜ＱｎＢ）〜定電流源６０に至る電流経路が形成される。この電流経路において、両トランジスタは定電流源６０と電源電圧ＶＨとの間に直列接続されていることから、同じ電流Ｉ０が駆動されることとなる。
次に、動作期間になると、スイッチ回路Ｓ１〜Ｓｎは、Ｌレベルの制御信号に応答して、ＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレインと回路網１００とをそれぞれ電気的に結合する。
このとき、スイッチ回路Ｔ１Ｂ〜ＴｎＢは、いずれもオフとなり、対応するＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレインとゲートとを電気的に分離する。スイッチ回路Ｔ１Ａ〜ＴｎＡについても同様に、いずれもオフとなり、対応する電流源トランジスタＱ１Ａ〜ＱｎＡのドレインとゲートとを電気的に分離する。
この状態において、回路網１００から所定の電圧が供給されると、ノードＮＤ１Ｂ〜ＮＤｎＢの電位が変動する。ここで、ノードＮＤ１Ｂ〜ＮＤｎＢの電位が低下したとすれば、ＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレイン・ソース間電圧ＶＤＳが増加し、チャネル変調に起因してＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレイン・ソース間電流ＩＤＳが増加しようとする。
仮にドレイン・ソース間電流ＩＤＳが増加したとすれば、同じ電流ＩＤＳが電流源トランジスタＱ１Ａ〜ＱｎＡにも駆動されることから、ノードＮＤ１Ａの電位を低下させることとなる。
しかしながら、ノードＮＤ１Ａ〜ＮＤｎＡの電位が低下すれば、ＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのゲート・ソース間電圧ＶＧＳが減少することになる。このゲート・ソース間電圧ＶＧＳの減少は、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレイン・ソース間電流ＩＤＳを減少させる方向に作用する。
ここで、ドレイン・ソース間電流ＩＤＳが減少するとすれば、ノードＮＤ１Ａ〜ＮＤｎＡの電位は上昇することになる。ノードＮＤ１Ａ〜ＭＤｎＡの電位の上昇は、ゲート・ソース間電圧ＶＧＳを低下させることになり、ドレイン・ソース間電流ＩＤＳを減少させる方向に作用する。結果として、ノードＮＤ１Ａ〜ＮＤｎＡの電位はほとんど変化することがなく、電流源トランジスタＱ１Ａ〜ＱｎＡのドレイン・ソース間電圧ＶＤＳＡは一定レベルに保たれることとなる。すなわち、ＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢは、電流源トランジスタＱ１Ａ〜ＱｎＡのドレイン電圧の変動を抑える働きをする。したがって、電流源トランジスタＱ１Ａ〜ＱｎＡに駆動される電流ＩＤＳは、基準電流Ｉ０レベルを維持することとなる。
以上のように、この発明の実施の形態１によれば、電流源トランジスタのチャネル変調に影響されず、回路網に所望の電流を精度良く供給可能な電流源回路を実現することができる。
実施の形態２．
実施の形態２では、実施の形態１による電流源回路が、ＤＡ（デジタルアナログ）コンバータに適用される場合が示される。
図５は、この発明の実施の形態２によるＤＡコンバータの構成を示す回路図である。
図５を参照して、ＤＡコンバータは、実施の形態１に係る電流源回路に対して、定電流源として、互いに電流レベルの異なる複数個（たとえば３個）の定電流源６０，６２，６４が設けられる点でのみ異なる。したがって、重複する部位についての詳細な説明は繰り返さない。
３個の定電流源６０，６２，６４は、基準電流がそれぞれＩ０，２Ｉ０，４Ｉ０であり、２進数で重み付けされる。スイッチ回路Ｓ１〜Ｓ３は、定電流源６０，６２，６４の各々および回路網１００とＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ３Ｂのドレインとの間にそれぞれ配される。なお、図示は省略するが、スイッチ回路Ｓ４以降についても同様に、３個のスイッチ回路を一単位として、３個の定電流源６０，６２，６４および回路網１００とノードＮＤ４Ｂ，ＮＤ５Ｂ・・・とをそれぞれ結合するように配される。
スイッチ回路Ｓ１〜Ｓ３は、たとえば図５に示すように、図示しない３ビットのデジタル入力（たとえばＤ２Ｄ１Ｄ０とする）に応答して、対応するノードＮＤ１Ｂ〜ノードＮＤ３Ｂを定電流源６０，６２，６４および回路網１００のいずれか一方とを結合する。
詳細には、図５に示すように、スイッチ回路Ｓ１は、Ｈレベルのデジタル入力Ｄ０に応答して、ＮチャネルＭＯＳトランジスタＱ１Ｂのドレイン（ノードＮＤ１Ｂに相当）と定電流源６０とを電気的に結合する。一方、スイッチ回路Ｓ１は、Ｌレベルのデジタル入力Ｄ０に応答して、ＭチャネルＭＯＳトランジスタＱ１Ｂのドレインと回路網１００とを電気的に結合する。
スイッチ回路Ｓ２についても同様に、Ｈレベルのデジタル入力Ｄ１に応答して、ＮチャネルＭＯＳトランジスタＱ２Ｂのドレイン（ノードＮＤ２Ｂに相当）と定電流源６２と回路網１００とを電気的に結合し、Ｌレベルのデジタル入力Ｄ１に応答して、ＮチャネルＭＯＳトランジスタＱ２Ｂのドレインと回路網１００とを電気的に結合する。
スイッチ回路Ｓ３についても同様に、Ｈレベルのデジタル入力Ｄ２に応答して、ＮチャネルＭＯＳトランジスタＱ３Ｂのドレイン（ノードＮＤ３Ｂに相当）と定電流源６４と回路網１００とを電気的に結合し、Ｌレベルのデジタル入力Ｄ２に応答して、ＮチャネルＭＯＳトランジスタＱ３Ｂのドレインと回路網１００とを電気的に結合する。なお、図示しないスイッチ回路Ｓ４以降においても、１単位ごとに３ビットのデジタル入力に応答して、対応する定電流源と回路網とを選択的に結合する。以下においては、簡単のため、一単位のスイッチ回路Ｓ１〜Ｓ３におけるＤＡ変換動作について説明する。
電流源回路において、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ３Ｂ、スイッチ回路Ｔ１Ｂ〜Ｔ３Ｂおよび容量素子Ｃ１Ｂ〜Ｃ３Ｂは、実施の形態１で述べたように、対応する電流源トランジスタＱ１Ｂ〜Ｑ３Ｂのドレイン電圧を一定に保つドレイン電圧上昇制限回路を構成する。
詳細には、図５のＤＡコンバータにおいて、スイッチ回路Ｓ１〜Ｓ３は、ブランキング期間に応じて、いずれも定電流源側に接続される。定電流源６０，６２，６４は、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ３Ｂおよび電流源トランジスタＱ１Ａ〜Ｑ３Ａに基準電流Ｉ０，２Ｉ０，４Ｉ０をそれぞれ駆動する。これにより、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ３Ｂおよび電流源トランジスタＱ１Ａ〜Ｑ３Ａのゲートに接続される容量素子Ｃ１Ｂ〜Ｃ３Ｂ，Ｃ１Ａ〜Ｃ３Ａには、対応する基準電流に応じた電圧レベルが記憶される。
次に、動作期間においては、３ビットのデジタル入力（Ｄ２Ｄ１Ｄ０）に応じてスイッチ回路Ｓ１〜Ｓ３が切り換わり、回路網１００とＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ３Ｂのドレインとが選択的に結合される。
このとき、実施の形態１で述べたように、各電流源トランジスタＱ１Ａ〜Ｑ３Ａは、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ３Ｂによって、チャネル変調によるドレイン電圧の変動が抑えられ、一定に保持される。
これにより、電流源トランジスタＱ１Ａ〜Ｑ３Ａからは、ブランキング期間に記憶された基準電流に等しい電流が駆動される、結果として、回路網１００には、３ビットのデジタル入力（Ｄ２Ｄ１Ｄ０）によって指定される電流Ｉが駆動される。なお、回路網１００に供給される電流Ｉは、
Ｉ＝（４Ｉ０・Ｄ２＋２Ｉ０・Ｄ１＋Ｉ０・Ｄ０） ・・・（５）
となる。ただし、Ｄは１または０である。
なお、本実施の形態は、基準電流の重み付けが２進数のときに限定されず、いかなるｎ進数においても適用可能であることは言うまでもない。また、実施の形態１と同様に、各トランジスタをＰ型トランジスタで構成しても、電流の流れる方向が異なるのみで同様の動作を行なうことができる。
以上のように、この発明の実施の形態２によれば、各電流源トランジスタの電流が素子特性のばらつきに影響されないことから、正確な倍率の電流を得ることができ、精度の高いＤＡコンバータを実現することができる。
実施の形態３．
実施の形態３では、実施の形態１による電流源回路がエレクトロルミネッセンス表示装置（以下、ＥＬ表示装置とも称する）に適用される場合が示される。
近年、フラットパネル・ディスプレイの分野において注目される、低温ポリシリコン型ＴＦＴで構成されるＥＬ表示装置においては、装置小型化の観点から、従来外付けのＬＳＩによって構成されていた周辺回路を画像表示部と同一のガラス基板上に一体成形することが望まれている。
一方、ＥＬ表示装置においては、画素回路に印加する電圧を変化させることによって、画素回路ごとに設けられた電流駆動型発光素子である有機発光ダイオードに供給する電流を変化させることにより、有機発光ダイオードの表示輝度を変化させている。
ＥＬ表示装置の周辺回路には、画像データに応じた表示輝度で画素回路を駆動するためのデータ電流を画素回路が接続されるデータ線へ出力するソース駆動回路が含まれる。
階調表示を機能付けるソース駆動回路においては、高い動作安定性が求められており、その高い動作安定性を達成するためには、内部に含まれる電流源回路の安定動作が重要とされる。
しかしながら、ガラス基板上や樹枝基板上に形成されるポリシリコン型ＴＦＴにおいては、シリコン基板上に形成されるトランジスタと比べてしきい値電圧のばらつきが大きいことから、電流源回路をＴＦＴで構成したときには、駆動電流の設定精度において問題が生じてしまう。
そこで、本実施の形態では、ＥＬ表示装置に含まれるソース駆動回路に、実施の形態１に係る電流源回路を採用し、安定した動作を保証するものとする。
図６は、この発明の実施の形態３によるＥＬ表示装置の全体構成を示す概略ブロック図である。
図６を参照して、ＥＬ表示装置は、表示部２０と、ゲート駆動回路３０と、ソース駆動回路４０とを備える。
表示部２０は、行列状に配された複数の画素回路１０を含む。画素回路の行（以下、画素行とも称する）の各々に対応して、走査線ＳＬが配置される。また、画素回路の列（以下、画素列とも称する）のそれぞれに対応して、データ線ＤＬがそれぞれ設けられる。図５には、第１行の第１列から第３列の画素回路ならびにこれに対応する走査線ＳＬおよびデータ線ＤＬ（Ｒ），ＤＬ（Ｇ），ＤＬ（Ｂ）が代表的に示されている。
ゲート駆動回路３０は、所定の走査周期に基づいて、走査線ＳＬを走査期間において選択状態に設定し、それ以外の非走査期間において非選択状態に設定するように、走査線ＳＬの電圧を制御する。
ソース駆動回路４０は、Ｎビット（Ｎ：自然数）のデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電流をデータ線ＤＬに出力する。図６には、Ｎ＝６の場合、すなわち、表示信号ＳＩＧが表示信号ビットＤ０〜Ｄ５からなる場合の構成について代表的に示されている。６ビットの表示信号に基づいて、各画素において、２6＝６４段階の階調的な輝度表示が可能となる。
ソース駆動回路４０は、シフトレジスタ５０と、第１および第２のデータラッチ回路５２，５４と、電流源回路５６とを含む。
表示信号ＳＩＧは、画素回路１０ごとに表示輝度に対応してシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤ０〜Ｄ５は、表示部２０中の１つの画素回路１０における表示輝度を示している。
シフトレジスタ５０は、表示信号ＳＩＧの設定が切換えられる所定周期に同期したタイミングで、第１のデータラッチ回路５２に対して、表示信号ビットＤ０〜Ｄ５の取込を指示する。第１のデータラッチ回路５２は、シリアルに生成される１つの画素行分の表示信号ＳＩＧを、順に取込んで保持する。
１つの画素行分の表示信号ＳＩＧが第１のデータラッチ回路５２に取込まれたタイミングで、ラッチ信号ＬＴの活性化に応答して、第１のデータラッチ回路５２にラッチされた表示信号群は、第２のデータラッチ回路５４に伝達される。
電流源回路５６は、第２のデータラッチ回路５４から１つの画素行分の画素データ（６ビット）を受け、各画素回路１０において６４階調の表示を行なうため、６４レベルの表示電流ＩＥＬを発生し、列方向に配置されたデータ線ＤＬへ一斉に出力する。
ゲート駆動回路３０が走査対象行に対応する走査線ＳＬを活性化すると、その走査線ＳＬに接続される画素回路１０が一斉に活性化される。各画素回路１０は、対応するデータ線ＤＬに印加されている表示電流ＩＥＬに応じた輝度で表示を行ない、これによって１画素行分の画素データが表示される。
以上の動作を行方向に配置された走査線ＳＬごとに順次実行することにより、表示部２０に画像が表示される。
図７は、図６に示した画素回路１０の構成を示す回路図である。図７においては、データ線ＤＬ（Ｒ）および走査線ＳＬに接続される画素について示されるが、その他の画素についても、構成は同じである。
図７を参照して、画素回路１０は、有機発光ダイオードＯＬＥＤと、Ｐ型薄膜トランジスタ（以下、ＴＦＴとも称する）素子Ｑｄと、電圧保持キャパシタＣＨと、スイッチ回路ＳＷ１〜ＳＷ３とを含む。
有機発光ダイオードＯＬＥＤは、電流駆動型の発光素子であって、供給される電流に応じてその表示輝度が変化する。有機発光ダイオードＯＬＥＤのカソードは、電源電圧ＶＬに接続される。電源電圧ＶＬには、接地電圧または所定の負電圧が印加される。
Ｐ型ＴＦＴ素子Ｑｄは、電源電圧ＶＨと有機発光ダイオードＯＬＥＤのアノードとの間に接続される。Ｐ型ＴＦＴ素子Ｑｄのゲートは、電圧保持キャパシタＣＨを介してＰ型ＴＦＴ素子Ｑｄのソースに接続されるとともに、スイッチ回路ＳＷ２を介してＰ型ＴＦＴ素子のドレインに接続される。
スイッチ回路ＳＷ１は、Ｐ型ＴＦＴ素子Ｑｄのドレインとデータ線ＤＬとの間に接続される。スイッチ回路ＳＷ３は、Ｐ型ＴＦＴ素子Ｑｄのドレインと有機発光ダイオードＯＬＥＤのアノードとの間に接続される。
以上の構成からなる画素回路１０において、表示動作は２段階において行なわれる。
まず、アドレス周期に対応するデータ書込モードにおいては、有機発光ダイオードＯＬＥＤからの必要な出力を決定する表示電流ＩＥＬを画素回路１０からデータ線ＤＬを介して電流源回路５６に供給する。このとき、スイッチ回路ＳＷ１，ＳＷ２をオンして、Ｐ型ＴＦＴ素子Ｑｄをダイオード接続するとともに、スイッチ回路ＳＷ３をオフして、有機発光ダイオードＯＬＥＤを絶縁する。これにより、電源電圧ＶＨ〜Ｐ型ＴＦＴ素子Ｑｄ〜データ線ＤＬの電流経路が形成されて、当該電流経路に表示電流ＩＥＬが流れる。
さらに、スイッチ回路ＳＷ１，ＳＷ２をオフして、画素回路１０をデータ線ＤＬから絶縁するとともに、電圧保持キャパシタＣＨを絶縁する。これにより、電圧保持キャパシタＣＨの端子間電圧には、Ｐ型ＴＦＴ素子Ｑｄに表示電流ＩＥＬを流すのに必要なゲート・ソース間電圧ＶＧＳが格納される。
電圧保持キャパシタＣＨにゲート・ソース間電圧ＶＧＳが格納されてデータ書込モードが終了すると、スイッチ回路ＳＷ３をオンして有機発光ダイオードＯＬＥＤのカソードをＰ型ＴＦＴ素子Ｑｄのドレインに接続することにより、表示モードが開始する。
表示モードにおいては、Ｐ型ＴＦＴ素子Ｑｄは、先述の表示電流ＩＥＬによって決定される出力を有機発光ダイオードＯＬＥＤから発生するために、電圧保持キャパシタＣＨに格納される電圧ＶＧＳに応じた電流を有機発光ダイオードＯＬＥＤに駆動する。すなわち、Ｐ型ＴＦＴ素子Ｑｄが電流源として動作することにより、表示電流ＩＥＬに等しい電流が有機発光ダイオードＯＬＥＤを流れることになる。
なお、図７では、電流源となるトランジスタをＰ型ＴＦＴ素子で構成したが、印加される電圧の極性を逆にして、Ｎ型ＴＦＴ素子で構成することもできる。この場合の構成は、表示電流ＩＥＬの電流経路が図７とは逆方向となるが、各モードの動作は同じである。
図８は、図６における電流源回路５６の構成を示す回路図である。
図８を参照して、電流源回路５６は、実施の形態２に係るＤＡコンバータを基本とした構成からなる。電流源回路５６は、画素回路１０に接続される１本のデータ線ＤＬに対して配される図８の構成を１単位とし、連続して配列される複数単位（図示せず）と、６個の定電流源６０〜７０とを有する。
電流源回路５６は、１本のデータ線ＤＬに対して並列に接続される６個の電流源トランジスタＱ１Ａ〜Ｑ６Ａと、各電流源トランジスタＱ１Ａ〜Ｑ６Ａのドレインと定電流源６０〜７０および画素回路１０のいずれか一方と選択的に結合するスイッチ回路Ｓ１〜Ｓ６とを備える。
電流源回路５６は、電流源トランジスタＱ１Ａ〜Ｑ６Ａの各々について、ドレインとゲートとの間を電気的に結合／分離するスイッチ回路Ｔ１Ａ〜Ｔ６Ａと、ゲートとソースとの間に結合される容量素子Ｃ１Ａ〜Ｃ６Ａとをさらに備える。
電流源回路５６は、さらに、電流源トランジスタＱ１Ａ〜Ｑ６Ａのドレインとスイッチ回路Ｓ１〜Ｓ６との間にそれぞれ結合されるＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂを備える。
ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂは、ドレインがスイッチ回路Ｓ１〜Ｓ６にそれぞれ接続され、ソースが電流源トランジスタＱ１Ａ〜Ｑ６Ａのドレインにそれぞれ接続される。
電流源回路５６は、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂのドレイン・ゲート間を電気的に結合／分離するスイッチ回路Ｔ１Ｂ〜Ｔ６Ｂと、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂのゲートと電源電圧ＶＬとの間に結合される容量素子Ｃ１Ｂ〜Ｃ６Ｂとをさらに備える。
以上に示す電流源回路５６は、図１に示す電流源回路と同様の構成を有するものであるが、電流源トランジスタＱ１Ａ〜Ｑ６Ａと電気的に結合される定電流源６０〜７０が、それぞれ重み付けされた基準電流を有する点において異なる。
詳細には、６個の定電流源６０〜７０は、基準電流がそれぞれＩ０，２Ｉ０，４Ｉ０，８Ｉ０，１６Ｉ０，３２Ｉ０であり、２進数で重み付けされる。図８に示すように、定電流源６０は、スイッチ回路Ｓ１によって、ＮチャネルＭＯＳトランジスタＱ１Ｂのドレインと電気的に結合される。定電流源６２は、スイッチ回路Ｓ２によって、ＮチャネルＭＯＳトランジスタＱ２Ｂのドレインと電気的に結合される。定電流源６４は、スイッチ回路Ｓ３によって、ＮチャネルＭＯＳトランジスタＱ３Ｂのドレインと電気的に結合される。定電流源６６は、スイッチ回路Ｓ４によって、ＮチャネルＭＯＳトランジスタＱ４Ｂのドレインと電気的に結合される。定電流源６８は、スイッチ回路Ｓ５によって、ＮチャネルＭＯＳトランジスタＱ５Ｂのドレインと電気的に結合される。定電流源７０は、スイッチ回路Ｓ６によって、ＮチャネルＭＯＳトランジスタＱ６Ｂのドレインと電気的に結合される。
スイッチ回路Ｓ１〜Ｓ６はそれぞれ、図６における第２のデータラッチ回路５４から伝達される表示信号ビットＤ０〜Ｄ５に応じて、対応する定電流源およびデータ線ＤＬのいずれか一方と、対応するＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂのドレインとを選択的に結合する。
電流源回路５６において、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂ、スイッチ回路Ｔ１Ｂ〜Ｔ６Ｂおよび容量素子Ｃ１Ｂ〜Ｃ６Ｂは、実施の形態１で述べたように、対応する電流源トランジスタＱ１Ａ〜Ｑ６Ａのドレイン電圧を一定に保つ、ドレイン電圧上昇制限回路として機能する。
図８の電流源回路５６においては、データ書込モードの開始時に、スイッチ回路Ｓ１〜Ｓ６が表示信号ビットＤ０〜Ｄ６に応答して、定電流源６０〜７０側に接続される。このとき、たとえば、対応する表示信号ビットがＨレベル（＝１）であれば、対応するノードＮＤ１Ｂ〜ＮＤ６Ｂと定電流源６０〜７０とが電気的に結合される。一方、対応する表示信号ビットがＬレベル（＝０）であれば、対応するノードＮＤ１Ｂ〜ＮＤ６Ｂと定電流源６０〜７０とが電気的に結合される。
これにより、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂおよび電流源トランジスタＱ１Ａ〜Ｑ６Ａには、基準電流Ｉ０，２Ｉ０，・・・３２Ｉ０が選択的に駆動される。これにより、容量素子Ｃ１Ａ〜Ｃ６ＡおよびＣ１Ｂ〜Ｃ６Ｂには、対応するＮチャネルＭＯＳトランジスタおよび電流源トランジスタに基準電流を駆動するために必要な電圧が記憶される。
続いて、６ビットの表示信号ビットＤ０〜Ｄ５に応じてスイッチ回路Ｓ１〜Ｓ６を画素回路１０側に切換えられ、データ線ＤＬとＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂのドレインとが電気的に結合される。
これにより、画素回路１０には、６ビットの表示信号ビットＤ５〜Ｄ０によって指定される表示電流ＩＥＬが駆動される。電流源トランジスタＱ１Ａ〜Ｑ６Ａからは、ドレイン電圧上昇制限回路によって基準電流に等しい電流がそれぞれ供給されるため、表示電流ＩＥＬは、
ＩＥＬ＝（３２Ｉ０・Ｄ５＋１６Ｉ０・Ｄ４＋８Ｉ０・Ｄ３＋４Ｉ０・Ｄ２＋２Ｉ０・Ｄ１＋Ｉ０・Ｄ０） ・・・（６）
となる。ただし、Ｄは１または０である。
この表示電流ＩＥＬは、電流源回路５６によって、６ビットの表示信号によって指定される電流値に正確に調整されている。画素回路１０は、図７に示したように、データ書込モードにおいて、この表示電流ＩＥＬを電圧保持キャパシタＣＨに記憶し、表示モードにおいて、記憶した電流を有機発光ダイオードＯＬＥＤに駆動する。結果として、画素回路１０の有機発光ダイオードＯＬＥＤには、表示輝度に応じて設定された電流ＩＥＬが高い精度を持って駆動され、表示むらの発生を抑えることができる。なお、本実施の形態では、表示電流が画素回路１０からデータ線ＤＬに流出する構成について説明したが、電流源回路５６の各トランジスタをＰ型トランジスタで構成すれば、画素回路１０に表示電流が流入する構成とすることもできる。
以上のように、この発明の実施の形態３によれば、ＴＦＴ素子のしきい値電圧のばらつきに起因する駆動回路の誤動作を防止することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
この発明の実施の形態１に従う電流源回路の構成を示す回路図である。 図１におけるスイッチ回路ＴｉＡ，ＴｉＢの動作を示すタイミング図である。 ブランキング期間における図１の定電流回路の等価回路図である。 この発明の実施の形態１の変更例に従う電流源回路の構成を示す回路図である。 この発明の実施の形態２に従うＤＡコンバータの構成を示す回路図である。 この発明の実施の形態３に従うＥＬ表示装置の全体構成を示す概略ブロック図である。 図６における画素回路の構成を示す回路図である。 図６における電流源回路の構成を示す回路図である。 従来の電流源回路の一例を示す回路図である。 一般的な電界効果型トランジスタにおけるドレイン・ソース間電流ＩＤＳとドレイン・ソース間電圧ＶＤＳとの関係を示す図である。
符号の説明
１０ 画素回路、２０ 表示部、３０ ゲート駆動回路、４０ ソース駆動回路、５０ シフトレジスタ、５２ 第１のデータラッチ回路、５４ 第２のデータラッチ回路、５６ 電流源回路、６０，６２，６４，６６，６８，７０ 定電流源、１００ 回路網、Ｃ１Ａ〜ＣｎＡ，Ｃ１Ｂ〜ＣｎＢ 容量素子、ＣＨ 電圧保持キャパシタ、Ｍ１〜Ｍｎ，Ｑ１Ａ〜ＱｎＡ 電流源トランジスタ、Ｑ１Ｂ〜ＱｎＢ ＮチャネルＭＯＳトランジスタ、Ｑｄ Ｐ型ＴＦＴ素子、ＯＬＥＤ 有機発光ダイオード、ＤＬ データ線、ＳＬ 走査線、Ｓ１〜Ｓｎ，ＳＷ１〜ＳＷ３，Ｔ１Ａ〜ＴｎＡ，Ｔ１Ｂ〜ＴｎＢ スイッチ回路。

Claims (10)

  1. 基準電流に応じた電流を回路網に供給する電流源回路であって、
    第１のモードにおいて、第１の電圧源と電気的に結合されて前記基準電流を流入または流出し、前記第１のモードの後に実行される第２のモードにおいて、前記第１の電圧源と電気的に分離されるとともに、前記回路網と電気的に結合されるノードと、
    前記ノードと第２の電圧源との間に接続され、前記第１のモードにおいて、前記ノードに流入または流出される前記基準電流が通過するとともに、前記第２のモードにおいて、通過した前記基準電流に応じた電流を前記回路網に駆動する電流駆動部とを備え、
    前記電流駆動部は、
    前記ノードと前記第２の電圧源との間に直列に接続され、前記第１のモードにおいて、前記基準電流が通過する第１および第２のトランジスタと、
    前記第１のモードにおいて、前記第１および第２のトランジスタのゲート電極に前記基準電流によって決定される電圧をそれぞれ保持するように接続される第１および第２の容量素子とを含む、電流源回路。
  2. 前記電流駆動部は、
    前記第１および第２のトランジスタのゲート電極と第１の電極との間にそれぞれ配され、前記第１のモードにおいてオンする一方で、前記第２のモードにおいてオフする第１および第２のスイッチ素子をさらに含む、請求項１に記載の電流源回路。
  3. 前記第１のモードにおいて、前記ノードと前記第１の電圧源とを選択的に結合し、前記第２のモードにおいて、前記ノードと前記回路網とを選択的に結合する第３のスイッチ素子をさらに備える、請求項２に記載の電流源回路。
  4. 前記第１のトランジスタは、前記第１の電極が前記ノードに接続され、第２の電極が前記第２のトランジスタの前記第１の電極に接続され、
    前記第２のトランジスタは、前記第２の電極が前記第１の電圧源に接続され、
    前記第１および第２のスイッチ素子は、前記第１のモードにおいて、前記第１のスイッチ素子が、前記第２のスイッチ素子よりも少なくとも先にオフするように設定される、請求項２または３に記載の電流源回路。
  5. ｍ（ｍは自然数）ビットからなるデジタル信号に対応する電流を回路網に供給するデジタルアナログ変換回路であって、
    第１のモードにおいて、前記デジタル信号に応じて、各々がｎ（ｎは２以上の自然数）進数で重み付けられた基準電流を供給するｍ個の定電流源と選択的に結合されて所望の電流を流入または流出し、前記第１のモードの後に実行される第２のモードにおいて、前記選択的に結合された定電流源と電気的に分離されるとともに、前記回路網と電気的に結合されるｍ個のノードと、
    前記ｍ個の定電流源と前記ｍ個のノードとの間にそれぞれ配され、前記ｍビットからなるデジタル信号の各ビットに応じて、対応するノードと前記定電流源および前記回路網のいずれか一方とを電気的に結合するｍ個のスイッチ素子と、
    各前記ｍ個のノードと第２の電圧源との間にそれぞれ接続され、前記第１のモードにおいて、前記対応するノードを流入または流出する前記基準電流が通過するとともに、前記第２のモードにおいて、通過した前記基準電流に応じた電流を前記回路網に駆動するｍ個の電流駆動部とを備え、
    各前記ｍ個の電流駆動部は、
    前記ノードと前記第２の電圧源との間に直列に接続され、前記第１のモードにおいて、前記基準電流が通過する第１および第２のトランジスタと、
    前記第１のモードにおいて、前記第１および第２のトランジスタのゲート電極に前記基準電流によって決定される電圧をそれぞれ保持するように接続される第１および第２の容量素子とを含む、デジタルアナログ変換回路。
  6. 各前記ｍ個の電流駆動部は、
    前記第１および第２のトランジスタのゲート電極と第１の電極との間にそれぞれ配され、前記第１のモードにおいてオンする一方で、前記第２のモードにおいてオフする第１および第２のスイッチ素子をさらに含む、請求項５に記載のデジタルアナログ変換回路。
  7. 前記第１のトランジスタは、前記第１の電極が前記ノードに接続され、第２の電極が前記第２のトランジスタの前記第１の電極に接続され、
    前記第２のトランジスタは、前記第２の電極が前記第１の電圧源に接続され、
    前記第１および第２のスイッチ素子は、前記第１のモードにおいて、前記第１のスイッチ素子が、前記第２のスイッチ素子よりも少なくとも先にオフするように設定される、請求項６に記載のデジタルアナログ変換回路。
  8. 行列状に配列され、各々が電流駆動型発光素子を備える複数の画素回路と、
    前記複数の画素回路の行にそれぞれ対応して配置され、一定周期で順に選択される複数の走査線と、
    前記複数の画素回路の列に対応して配置される複数のデータ線と、
    各前記複数のデータ線に対応して配置され、前記複数の画素回路のうちの走査対象の画素回路での表示輝度を指示するｋ（ｋは自然数）ビットの表示信号に対応して設定される表示電流を各前記複数のデータ線に供給する電流源回路とを備え、
    前記電流源回路は、
    第１のモードにおいて、前記表示信号に応じて、各々がｎ進数で重み付けられた基準電流を供給するｋ個（ｋは自然数）の定電流源と選択的に結合されて所望の電流を流入または流出し、前記第１のモードの後に実行される第２のモードにおいて、前記選択的に結合された定電流源と電気的に分離されるとともに、前記回路網と電気的に結合されるｋ個のノードと、
    前記ｋ個の定電流源と前記ｋ個のノードとの間にそれぞれ配され、前記ｋビットの表示信号の各ビットに応じて、対応するノードと前記定電流源および前記回路網のいずれか一方とを電気的に結合するｋ個のスイッチ素子と、
    各前記ｋ個のノードと第２の電圧源との間に接続され、前記第１のモードにおいて、前記対応するノードを流入または流出する前記基準電流が通過するとともに、前記第２のモードにおいて、通過した前記基準電流に応じた電流を前記回路網に駆動するｋ個の電流駆動部とを含み、
    各前記ｋ個の電流駆動部は、
    前記ノードと前記第２の電圧源との間に直列に接続され、前記第１のモードにおいて、前記基準電流が通過する第１および第２のトランジスタと、
    前記第１のモードにおいて、前記第１および第２のトランジスタのゲート電極に前記基準電流によって決定される電圧をそれぞれ保持するように接続される第１および第２の容量素子とを含む、画像表示装置。
  9. 各前記ｋ個の電流駆動部は、
    前記第１および第２のトランジスタのゲート電極と第１の電極との間にそれぞれ配され、前記第１のモードにおいてオンする一方で、前記第２のモードにおいてオフする第１および第２のスイッチ素子をさらに含む、請求項８に記載の画像表示装置。
  10. 前記第１のトランジスタは、前記第１の電極が前記ノードに接続され、第２の電極が前記第２のトランジスタの前記第１の電極に接続され、
    前記第２のトランジスタは、前記第２の電極が前記第１の電圧源に接続され、
    前記第１および第２のスイッチ素子は、前記第１のモードにおいて、前記第１のスイッチ素子が、前記第２のスイッチ素子よりも少なくとも先にオフするように設定される、請求項９に記載の画像表示装置。
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