JP3546644B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶装置に関し、特に半導体基板や、半導体基板表面に形成されたウェル等のチャネル形成領域上に、トンネル膜、絶縁膜、ゲート電極を下層から順に積層してなる不揮発性記憶装置に関する。
【０００２】
【従来の技術】
ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） 型やＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） 型の不揮発性記憶装置（以下、ＭＩＯＳ型ともいう）は、ゲート電極が単層であり、ゲート電極が２層構造であるフローティングゲート（以下、ＦＧと記す）型の不揮発性記憶装置と比較して単純な素子構造を有している。
図１１には、ＭＯＮＯＳ型の不揮発性記憶装置の断面図を示す。この図に示すように、ＭＯＮＯＳ型の不揮発性記憶装置６は、半導体基板１１のチャネル形成領域１１ａ上に、酸化シリコン膜または酸化窒化膜などからなるトンネル膜１２、窒化シリコン膜１３ａとその上層の酸化シリコン膜１３ｂとからなる絶縁膜１３、ゲート電極１４を下層から順に積層した構造になっている。本発明で「チャネル形成領域」とは、その表面側内部に、電子または正孔が導電するチャネルが形成される領域をいい、たとえば、半導体基板そのものの表面部分、半導体基板表面に形成されたウェルの表面部分等、各種の形態が存在する。
【０００３】
上記ＭＯＮＯＳ型の不揮発性記憶装置におけるトンネル膜１２は、その膜厚が記憶素子としての諸特性を決定する意味で重要であり、例えば一例を挙げるならば、Ｃｈｅｎｇ Ｗａｎｇ著「Ｈｏｔ Ｃａｒｒｉｅｒ Ｄｅｓｉｇｎ Ｃｏｎｓｉｄｅｒａｔｉｏｎ ｆｏｒ ＭＯＳ Ｄｅｖｉｃｅｓ ａｎｄ Ｃｉｒｃｕｉｔｓ 」ｐ．２１９では、上記トンネル膜１２の膜厚がＴ＝１．５ｎｍ〜２．０ｎｍ程度の範囲内に設定されている。これは、上記絶縁膜１３が窒化シリコン膜１３ａの単層からなるＭＮＯＳ型の不揮発性記憶装置でも同様である。
そして、上記トンネル膜１２の膜厚は、ＦＧ型の不揮発性記憶装置におけるトンネル酸化膜の膜厚と比較して、１／５程度の薄さである。
【０００４】
また、これらＭＩＯＳ型の不揮発性記憶装置は、上記のようにトンネル膜１２が薄いため、ＦＧ型の不揮発性記憶装置と比較して低電圧での電荷注入が可能であり、書き込み特性に優れている。
【０００５】
【発明が解決しようとする課題】
しかし、上記ＭＩＯＳ型の不揮発性記憶装置は、ＦＧ型の不揮発性記憶装置と比較してデータの保持特性が劣るものであった。一般に、ＦＧ型の不揮発性記憶装置におけるデータ保持の保証期間は、１２５℃で１０年である。これに対して、ＭＩＯＳ型の不揮発性記憶装置におけるデータ保持の保証期間は、８５℃で１０年である。
【０００６】
また、上記ＭＩＯＳ型の不揮発性記憶装置では、上述のように低電圧での書き込み特性が優れている反面、リードディスターブ、すなわち、読み出し時の低いゲート電圧で絶縁膜に電荷が蓄積され、これによって誤書き込みが発生するという問題があった。このため、各記憶素子ごとに選択トランジスタを個別に設けた２トランジスタ構成にすることによって、上記リードディスターブによる誤書き込みの発生を防止してきた。したがって、従来のＭＩＯＳ型の不揮発性記憶装置は、各記憶素子ごとに選択トランジスタを設ける必要のないＦＧ型の不揮発性記憶装置との比較において、セル面積が１．５倍以上にもなっていた。
【０００７】
本発明は、かかる実情に鑑みてなされ、データ保持特性およびリードディスターブ耐性を向上させた不揮発性半導体記憶装置を提供することを目的とする。また、本発明の目的は、リードディスターブ耐性を向上させることにより、望ましくは更に記憶素子をエンハンスメント形とすることにより、選択トランジスタを設けない、いわゆる１トランジスタセル構成を実現することにある。
【０００８】
【課題を解決するための手段】
前記した従来技術の問題点を解決し、上記目的を達成するために、本発明にかかる不揮発性半導体記憶装置は、メモリセルが１つのトランジスタから構成され、当該トランジスタが、半導体のチャネル形成領域上に、トンネル膜、窒化膜、トップ酸化膜、ゲート電極を下層から順に積層してなる不揮発性半導体記憶装置であって、前記トンネル膜が２．２ｎｍ以上で３．５ｎｍ以下の膜厚を有し、前記トップ酸化膜が４ｎｍより薄い膜厚を有し、前記チャネル形成領域側から電荷をダイレクトトンネリングさせることにより、前記メモリセルにデータの書き込みを行う。
【０００９】
上記不揮発性半導体記憶装置では、チャネル形成領域中の電荷がトンネル膜をダイレクトトンネリングする範囲に当該トンネル膜の膜厚が設定されていることから、従来と同様なModified Ｆ−Ｎ（Fowler-Nordheim)Tunnelingのメカニズムによって上記絶縁膜に電荷が注入される。また、トンネル膜の膜厚が２．２ｎｍ以上で３．５ｎｍ以下と従来のＭＩＯＳ型不揮発性記憶装置と比較して厚いため、このトンネル膜がバリアになって絶縁膜に注入された電荷が半導体基板中にリークし難くなり、データ保持特性が向上する。これとともに、読み出しの際の低いゲート電圧では絶縁膜に電荷が注入されにくくなる。
また、トップ酸化膜を従来の４ｎｍより薄くしていることから、トンネル膜を厚くしたことにより書き込み電圧の増加が抑制され、また、トンネル膜側とトップ酸化膜側の電界強度が近づくように最適化される。
【００１０】
また、上記不揮発性記憶装置において、上記絶縁膜は化学量論比であるＳｉ３ Ｎ４ （Ｓｉ：Ｎ＝３：４）よりもシリコンの含有比が多いことを特徴とする。
【００１１】
上記のようなシリコンの含有比が多い窒化シリコンで絶縁膜を構成することによって、当該絶縁膜における電荷のトラップ密度が増加し、当該絶縁膜の導電性が高くなる。このため、ゲート電極に電圧を印加した際には、トンネル膜に対しより強い電界がかかるようになり、トンネル膜を従来より厚くすることによる書き込み／消去時の印加電圧の上昇を低く抑えることができる。
【００１２】
本発明にかかる他の不揮発性半導体記憶装置は、メモリセルが１つのトランジスタから構成され、当該トランジスタが、半導体のチャネル形成領域上に、トンネル膜、窒化膜、トップ酸化膜、ゲート電極を下層から順に積層してなる不揮発性半導体記憶装置であって、前記トンネル膜が２．２ｎｍ以上で３．５ｎｍ以下の膜厚を有し、前記トップ酸化膜の膜厚は、そのトップ酸化膜を通過するキャリアの遷移量が前記トンネル膜を通過するキャリアの遷移量とほぼ等しいか多くなる膜厚に設定され、前記チャネル形成領域側から電荷をダイレクトトンネリングさせることにより、前記メモリセルにデータの書き込みを行う。
好ましくは、前記トップ酸化膜は、前記トンネル膜の膜厚より薄い膜厚に設定されている。
【００１３】
上述したように、トンネル膜を厚くすると読み出しの際の低いゲート電圧では絶縁膜に電荷が注入され難くなる。これに加えて、トップ酸化膜を薄くすると、データ読み出し時の消去側のトンネル膜と書き込み側のトップ酸化膜とにかかる電界強度を均衡する方向に膜厚が調整され、リードディスターブが起こり難くなる。すなわち、注入された電荷が厚いトップ酸化膜でブロッキングされるようなことがなくなり、特に消去側のしきい値電圧上昇が抑えられ、読み出し時の誤書き込みが防止される。
これらの構成により、リードディスターブが改善されるので、読み出し時に選択トランジスタが不要となり、いわゆる１トランジスタセルが実現可能となる。さらに、トンネル膜を規定の値（３．４ｎｍ）以上に厚くすると、記憶素子についてエンハンスメント形の範囲で書き込み、消去動作が可能となり、１トランジスタセル構成に有利となる。
【００１４】
【発明の実施の形態】
以下、本発明の不揮発性記憶装置の実施の形態を説明する。
ここでは、ＭＩＯＳ型の不揮発性記憶装置の一つであるＭＯＮＯＳ型の不揮発性記憶装置を例に、本発明の実施形態を説明する。
【００１５】
第１実施形態
図１は、ＭＯＮＯＳ型の不揮発性記憶装置の断面図である。図１に示すように、この不揮発性記憶装置１と、従来のＭＯＮＯＳ型の不揮発性記憶装置とが異なるところは、半導体基板の一部をなすチャネル形成領域１１ａ上のトンネル膜１２の膜厚Ｔにある。なお、先に記述したチャネル形成領域の定義から明らかなように、チャネル形成領域１１ａはウェルまたはエピタキシャル成長層やＳＯＩの半導体層等に形成される場合もあり得る。
【００１６】
従来のＭＩＯＳ型の不揮発性記憶装置では、上記トンネル酸化膜の膜厚が通常、１．５〜２．０ｎｍに設定されていたのに対して、この不揮発性記憶装置１のトンネル膜１２の膜厚Ｔは、チャネル形成領域１１ａ中の電荷が当該トンネル膜１２をダイレクトにトンネリングする範囲でかつ２．２ｎｍ以上に設定されている。具体的な一例としては、トンネル膜１２は、これに１０ＭＶ／ｃｍの電界がかけられる条件下において、２．２ｎｍ〜３．５ｎｍの範囲に設定され、好ましくは、例えば動作電圧の印加範囲でエンハンスメント形でのみ動作を可能にする膜厚に設定されている。エンハンスメント形のみでの動作を可能とするためには、トンネル膜１２を３．４ｎｍ以上の膜厚とすることが望ましい。
なお、上記トンネル膜１２は、熱酸化法、酸窒化法またはＣＶＤ法等によってチャネル形成領域１１ａの表面に生成した酸化シリコンや酸化窒化シリコンからなる。
【００１７】
上記構成の不揮発性記憶装置１では、トンネル膜１２の膜厚Ｔが、半導体基板１１中の電荷が当該トンネル膜１２をダイレクトにトンネリングする範囲に設定されていることから、書き込みの際に絶縁膜１３には従来と同様のメカニズム、すなわち Ｍｏｄｉｆｉｅｄ Ｆ−Ｎ Ｔｕｎｎｅｌｉｎｇによって電荷が注入される。したがって、書き込み特性を従来と同様に維持できるとともに、従来と同様にトンネル膜１２にダメージを及ぼすことなく書き込みを行うことができる。
【００１８】
また、上記トンネル膜１２の膜厚Ｔは、２．２ｎｍ以上と従来のＭＩＯＳ型の不揮発性記憶装置と比較して厚いため、このトンネル膜１２がバリアになって絶縁膜に注入された電荷が半導体基板１１中にリークしにくくなる。
図２には、トンネル膜１２の膜厚Ｔに対する不揮発性記憶装置１のデータ保持特性のグラフを示す。このグラフに示すように、トンネル膜１２の膜厚Ｔが２．２ｎｍ以上の範囲では、データの保持時間はトンネル膜１２の膜厚Ｔに依存して上昇することがわかる。このため、上述のように、トンネル膜１２の膜厚Ｔが２．２ｎｍ以上に設定された不揮発性記憶装置１では、従来のトンネル酸化膜の膜厚が１．５〜２．０ｎｍに設定されたＭＩＯＳ型の不揮発性記憶装置よりもデータ保持特性が良好なものになる。
【００１９】
また、上述のようにトンネル膜１２の膜厚Ｔを厚くしたことによって、読み出しの際の低いゲート電圧では絶縁膜に電荷が注入されにくくなり、ディスターブによる誤書き込みが生じにくくなる。
これとともに、絶縁膜１３中にホールが注入されにくくなることから、消去特性がデプレッションになりずらいメモリ特性が得られる。図３は、ＭＯＮＯＳ型の不揮発性記憶装置のヒステリシス特性をトンネル膜の膜厚ごとに示したグラフである。ただし、この測定時の不揮発性記憶装置は、窒化シリコン膜１３ａがアンモニアガスとジクロロシランガスとを２２ｓｃｃｍ：４０ｓｃｃｍの流量に設定して１４ｎｍの膜厚で成膜され、トップ酸化膜１３ｂが４．０ｎｍの膜厚を有するものである。また、しきい値電圧Ｖｔｈの測定は、プログラム電圧Ｖｐｐの印加時間を１秒に設定して行っている。
【００２０】
このグラフに示すように、消去側のしきい値電圧は、トンネル膜１２の膜厚Ｔを厚くすると＋側、すなわちエンハンスメント形の動作範囲にシフトしていく。そして、上記設定の不揮発性記憶装置におけるトンネル膜１２の膜厚Ｔについて、図３の実験値を内挿して求めた３．４ｎｍ以上の範囲では、エンハンスメント側、すなわちしきい値電圧Ｖｔｈがプラスになる範囲のみでのプログラム制御が可能になることが読み取れる。
【００２１】
以上のことから、エンハンスメント形のみでの動作が可能になり、デプレッション形での動作を防止するための制御回路を設ける必要がなくなる。これとともに、各記憶素子ごとに選択トランジスタを個別に設けた回路構成にする必要はなく、ＮＯＲ型、ＮＡＮＤ型、ＤＩＮＯＲ型のような回路を構成することが可能になる。本発明では、１トランジスタセル構成と呼ぶことにする。１トランジスタセル構成では、選択トランジスタがないぶん従来よりもセル面積を縮小化することができる。
【００２２】
また、絶縁膜１３中にホールが注入されにくくなることから、トンネル膜１２、窒化シリコン膜１３ａの劣化が防止され、書き込み消去の繰り返し特性が向上する。
【００２３】
また、上記実施形態のＭＯＮＯＳ型の不揮発性記憶装置１において、電荷の蓄積部になる絶縁膜１３を構成する窒化シリコン膜１３ａを、化学量論比であるＳｉ３ Ｎ４ （Ｓｉ：Ｎ＝３：４）よりもシリコンの含有比を多くしてもよい。
【００２４】
このような構成にした場合、絶縁膜１３における電荷のトラップ密度が増加して、絶縁膜１３の導電性が向上する。このため、ゲートに印加した際にトンネル膜１２により高い電界がかかるようになり、動作電圧を低電圧化することが可能になる。また、蓄積電荷量が多くなり、エンハンスメント形のみでの動作が、より容易になる。
【００２５】
図４は、動作電圧として６Ｖの低電圧を印加した場合におけるＭＯＮＯＳ型の不揮発性記憶装置の電圧印加時間に対するしきい値電圧Ｖｔｈを、上記窒化シリコン膜からなる絶縁膜の成膜条件ごとに示すグラフである。図４（ａ）は書き込み、図４（ｂ）は消去の場合である。
各絶縁膜１３は、ＬＰ−ＣＶＤ（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法によって成膜されたものであり、成膜の際の反応ガス（アンモニアガスＮＨ３ とジクロロシランＳｉＨ２ Ｃｌ２ ：ＤＣＳ）の流量比を変化させている。この際、ジクロロシランの流量をほぼ一定にしてアンモニアガスの流量を変化させている。
なお、成膜時の基板温度は６８０℃に設定した。また、測定を行った不揮発性記憶装置においては、トンネル膜１２は２．２ｎｍの膜厚に設定され、トップ酸化膜１３ｂの膜厚は４ｎｍに設定されたものである。
【００２６】
上記図中におけるグラフ▲１▼は、化学量論比であるＳｉ３ Ｎ４ （Ｓｉ：Ｎ＝３：４）よりもシリコンの含有比が多い窒化シリコンが生成される反応ガスの流量比（ＮＨ３ ：ＤＣＳ＝２０：２０）で窒化シリコン膜１３ａを成膜してなる不揮発性記憶装置に関するものである。また、グラフ▲２▼は、化学量論比であるＳｉ３ Ｎ４ が生成される反応ガスの流量比（ＮＨ３ ：ＤＣＳ＝１５０：２２）で窒化シリコン膜１３ａを成膜してなる不揮発性記憶装置に関するものである。さらに、グラフ▲３▼は、化学量論比であるＳｉ３ Ｎ４ よりも窒素の含有比が多い窒化シリコンが生成される反応ガスの流量比（ＮＨ３ ：ＤＣＳ＝６６０：３３）で窒化シリコン膜１３ａを成膜してなる不揮発性記憶装置に関するものである。
【００２７】
これらのグラフ▲１▼〜▲３▼に示すように、書き込み動作においては、シリコンの含有比が多いほど、より短時間の電圧印加でしきい値電圧Ｖｔｈが上昇し、消去動作においてはシリコンの含有比が多いほど、より短時間でしきい値電圧Ｖｔｈが降下する。しかも、シリコンの含有比の増加にともない、急激なしきい値電圧Ｖｔｈの増加がみられる。このことから、絶縁膜１３を構成する窒化シリコン膜１３ａにおけるシリコンの含有比を化学量論比よりも多くすることで、より低電圧での動作が可能になることがわかる。
【００２８】
また、上記のように動作電圧が低電圧化されることから、書き込み消去の際に用いるプログラム回路のトランジスタを、高耐圧トランジスタとして形成する必要がなくなる。このため、例えば読み出しの際に用いる論理回路のトランジスタと、上記プログラム回路のトランジスタとを同一工程で形成することが可能になる。これにともなって、工程削減ができ、同時にフォトマスクの枚数削減が可能となる。一例を挙げると、ゲートエッチング，しきい値電圧Ｖｔｈ調整用のイオン注入，ドレイン耐圧を上げるためのＳ／Ｄ形成用イオン注入に用いる各マスク等を減らすことができる。
【００２９】
上記実施形態では、本発明をＭＯＮＯＳ型の不揮発性記憶装置１に適用した場合を例にとって説明を行った。しかし、本発明は、図５に示すようなＭＮＯＳ型の不揮発性記憶装置５にも適用可能であり、この場合も上記実施形態のＭＯＮＯＳ型の不揮発性記憶装置１と同様に、チャネル形成領域１１ａと絶縁膜１３との間のトンネル膜１２の膜厚Ｔを設定することとする。
【００３０】
第２実施形態
本実施形態は、第１実施形態でトンネル膜１２を従来より厚くすることに対応して、トップ酸化膜１３ｂを薄くし、リードディスターブ耐性を向上させたＭＯＮＯＳ型の不揮発性記憶装置に関する。
図１に示すＭＯＮＯＳ型の不揮発性記憶装置１は、絶縁膜１３の厚みをＭＮＯＳ型より薄くでき、プログラム電圧Ｖｐｐを最小にしている。本実施形態では、プログラム電圧Ｖｐｐを最小に保つために、必要な書き込み時のしきい値電圧Ｖｔｈが得られる範囲内で、トンネル膜１２とトップ酸化膜１３ｂの膜厚の和を余り変化させずに、両者の膜厚を最適化する。
【００３１】
以下では、トップ酸化膜１３ｂが４ｎｍ程度と比較的に厚い従来に近い場合と、逆に薄い（ここでは、０ｎｍ）場合の問題点をそれぞれ指摘した後、トップ酸化膜１３ｂをトンネル膜１２に対し最適化する。
【００３２】
図６は、トップ酸化膜が４ｎｍ程度と比較的に厚いときのリードディスターブ耐性を示すグラフである。ここでのトンネル膜１２は、その膜厚が２．３ｎｍと図２のデータ保持時間が上昇し始める変曲点付近である。電気的なストレス条件としては、ソースおよびドレインをＧＮＤにし、ゲート電圧Ｖｇ を０Ｖ〜５Ｖまで変化させている。また、ＲＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｚａｔｉｏｎ） を行っており、条件的には厳しいものとなっている。この条件下、図６は、書き込み状態および消去状態のしきい値電圧Ｖｔｈの変化を、ストレス印加時間の経過でプロットしたものである。
Ｖｇ ＝０Ｖがデータ保持時間の測定時（図２）と同じ条件であり、書き込み側で既に劣化が始まっている。また、実際の使われかたでは、電源電圧が３Ｖの場合はＶｇ ＝２〜３Ｖ程度であり、このときの劣化はみられない。しかし、より差を明確にするためにＶｇ ＝５Ｖとすると、消去側のしきい値電圧Ｖｔｈが大幅に上昇し、リードディスターブ耐性が劣化していることがわかる。
【００３３】
この消去側のしきい値電圧Ｖｔｈの上昇は、トンネル膜１２の膜厚に対して、トップ酸化膜１３ｂが厚いことに起因する。すなわち、トンネル膜１２が２．３ｎｍと未だ薄くトップ酸化膜１３ｂが４ｎｍと厚すぎると、トンネル膜１２にかかる電界が、蓄積されている正孔（ホール）の電荷量分だけトップ側よりきつくなる。消去時に、溜まっている電荷がホールの場合のしきい値電圧Ｖｔｈが上昇するメカニズムは、まず蓄積されているホールがチャネル形成領域１１ａに抜けるが、厚いトップ酸化膜１３ｂ側からはホールが注入されにくい一方で基板側へは抜けやすく、膜中のホールの蓄積量が減少する結果、しきい値電圧Ｖｔｈが上昇する。前記のように、トンネル膜１２にかかる電界がトップ酸化膜１３ｂにかかる電界より大きいと、このホールの放出が効率よく行われ、図６に示したようにリードディスターブ特性が早く劣化する。
【００３４】
書き込み側の溜まっている電荷が電子の場合にも同様で、トンネル膜１２にかかる電界は消去時にトンネル膜１２にかかる電界より小さいが、蓄積電子は厚いトップ酸化膜１３ｂにブロックされて抜けにくい一方で、膜厚が薄くてしかも電界がきついトンネル膜１２を介して基板側から電子が効率よく注入される。この結果、絶縁膜１３中の電子の蓄積量が増大し、しきい値電圧Ｖｔｈが上昇する。
【００３５】
先に説明した図３は、トンネル膜厚が異なるものを同一グラフにプロットしたヒステリシス特性であった。これに対し、図７には、トップ酸化膜厚を変化させたときのヒステリシス特性を示す。この測定時のトンネル膜１２は３．０ｎｍとやや厚く、トップ酸化膜１３ｂを６．５ｎｍから０ｎｍまで変化させている。しきい値電圧Ｖｔｈの測定は、図３と同様、プログラム電圧Ｖｐｐの印加時間を１秒に設定して行っている。
このグラフからは、トップ酸化膜１３ｂの膜厚を薄くすると、図３とは逆に書き込み時のヒステリシスカーブが下方シフトし、書き込み／消去でしきい値電圧差がとれなくなることがわかる。ただし、実用上、しきい値電圧差は、例えば０．５〜２Ｖは必要であることから、この図７からはトップ酸化膜１３ｂを全く無くすとメモリ特性上問題であることがわかる。また、実用上のしきい値電圧差０．５〜２Ｖを確保するためには、トップ酸化膜１３ｂの膜厚が従来の４ｎｍより薄くてもよいことがわかり、しかも、その時のプログラム電圧Ｖｐｐは同じしきい値電圧差を得るためには低下できることがわかる。なお、ＭＮＯＳ型の不揮発性記憶装置の場合は、窒化シリコン膜を更に厚くしてトップ酸化膜がなくてもメモリ特性がとれる構造としている。
【００３６】
このトップ酸化膜１３ｂの薄膜化に伴うプログラム時の最大しきい値電圧差の低下というメモリ特性の劣化は、トップ酸化膜１３ｂが薄すぎるとトップ側にかかる電界がきつくなり、プログラム電圧Ｖｐｐの上昇にともなって注入された電子がトップ側から抜けていくことから起こる。
また、リードディスターブ特性の点からは、トップ酸化膜１３ｂの薄膜化によりトップ側の電界がきつくなると、トンネル膜１２側の電界は緩和されて消去側のリードディスターブマージンは向上するが、今度は、この書き込み側のしきい値電圧Ｖｔｈの低下によって、書き込み側のリードディスターブ特性は低下する。次の図８および図９でこの点を示す。
【００３７】
図８および図９は、トンネル膜厚に対してトップ酸化膜厚が最適に近いときのリードディスターブ耐性を示すグラフである。ここで、図８は書き込み側、図９は消去側を示す。この測定時のトンネル膜１２は３．０３ｎｍとやや厚くしている。この膜厚増加に応じて、トップ酸化膜１３ｂを従来の４ｎｍより薄く、さらにトンネル膜１２よりも薄い２．６４ｎｍにしている。この両方の膜厚の和は、図６の場合よりやや薄いもののさほど大きくは変化させていないため、書き込み電圧の増加は起きていない。また、ストレス条件等は、図６の場合と同様である。
Ｖｇ ＝５Ｖで図６と比較すると、書き込み側のしきい値電圧Ｖｔｈが低下傾向にある一方で、消去側のしきい値電圧Ｖｔｈ上昇が大幅に改善されている。また、トンネル膜１２を図６の場合よりも厚くしたこと、及び書き込み側のしきい値電圧Ｖｔｈを図６の場合よりも、実用的なしきい値電圧が得られる範囲で低くしたことによって、書き込み側のデータ保持（Ｖｇ ＝０Ｖ）が良くなっている。
【００３８】
図１０は、データ保持時と読み出し状態のエネルギーバンドを、書き込み側と消去側で対比させて模式的に示す説明図である。なお、ここでは便宜上、消去側の電荷を電子として説明する。
トンネル膜厚に対するトップ酸化膜の最適化は、図１０の読み出し状態のエネルギーバンドに示すように、書き込み側のトップ酸化膜１３ｂにかかる電界強度と消去側のトンネル膜１２にかかる電界強度とを均衡させるように行なう。両者の電界強度を等しくするのが好ましいが、より電界強度を近づける方向であればゲートディスターブマージンがそれだけ大きくなる効果が得られる。
【００３９】
このときの消去側は、トンネル膜１２を厚くしたことによって、従来より電界が緩和され障壁電位の高さと膜厚できまるトンネリング効果が低下し、消去側の読み出し時の基板から窒化シリコン膜１３ａへの電子の注入量が抑制され、ディスターブが改善される。このとき、トップ酸化膜１３ｂの膜厚を、電界がよりきついトンネル膜１２より薄く設定すると、注入された電荷量とほぼ等しい量の電荷をゲート電極側に消失させることができる。
また、書き込み側は、トップ酸化膜１３ｂを４ｎｍより薄くしたことによって、従来より電界がきつくなり、電子がゲート電極側に多少抜けていく。図８のＶｇ ＝５Ｖでの低下傾向は、この蓄積電荷がゲート電極側に抜けることを反映したものである。このしきい値電圧の低下と、ゲート電圧０Ｖでのデータ保持時の低下の何れか低くなった方の特性でデバイスの寿命が決まる。このため、書き込み値でのゲート電圧０Ｖでの特性と、実使用時のゲート電圧３Ｖ程度での特性劣化が一致するまで、トップ酸化膜１３ｂは薄膜化できることとなる。
また、トンネル膜１２とトップ酸化膜１３ｂの膜厚合計を従来と余り変えないことで、プログラム電圧Ｖｐｐの上昇は最小限に抑えられている。
【００４０】
【発明の効果】
以上説明したように、本発明の不揮発性記憶装置によれば、ＭＩＯＳ型の不揮発性記憶装置においてトンネル膜を２．２ｎｍ以上で３．５ｎｍ以下の膜厚に設定し、かつ、トップ酸化膜を４ｎｍより薄い膜厚にし、あるいは、トップ酸化膜の膜厚を、そのトップ酸化膜を通過するキャリアの遷移量がトンネル膜を通過するキャリアの遷移量とほぼ等しいか多くなる膜厚に設定して、チャネル形成領域側から電荷をダイレクトトンネリングさせることで、従来のＭＩＯＳ型の不揮発性記憶装置よりもデータの保持特性が向上する。これとともに、読み出しの際の低いゲート電圧では絶縁膜に電荷が注入されにくくなることから、ディスターブの発生を抑えることができ、回路を単一トランジスタ構成にすることが可能になる。したがって、セル面積の縮小化を図ることができる。また、従来のModified Ｆ−Ｎ Tunnelingのメカニズムにより、書き込み特性の劣化を少なくできる。さらにホールの注入が抑えられるため、書き込み消去の繰り返し特性の向上が図られる。
【００４１】
また、上記不揮発性記憶装置において、化学量論比であるＳｉ３ Ｎ４ （Ｓｉ：Ｎ＝３：４）よりもシリコンの含有比が多い窒化シリコン膜を絶縁膜に用いた場合には、絶縁膜の導電性の向上を図ることが可能になり、動作電圧を低電圧化することができる。
【００４２】
トンネル膜を厚くすることに対応して、トップ酸化膜を従来の４ｎｍより薄くすると、両方の膜にかかる電界を均衡させることができ、特に消去側のしきい値電圧の上昇を抑え、リードディスターブに強いデバイスとすることができ、また、プログラム電圧を低下させることができる。このとき、トップ酸化膜は、ヒステリシス特性（しきい値電圧の変化幅）が十分に確保できる範囲で、かつ、書き込み側のゲート電圧０Ｖでのしきい値の低下と使用電圧をゲートに印加した際のしきい値の低下とが一致する範囲で薄膜化できる。
【００４３】
以上より、データ保持特性およびリードディスターブ耐性を向上させた不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかるＭＯＮＯＳ型不揮発性記憶装置の概略断面図である。
【図２】トンネル膜の膜厚に対するデータの保持時間を示すグラフである。
【図３】トンネル膜厚を変えてプロットしたヒステリシスを示すグラフである。
【図４】窒化シリコン膜の組成を変えてプロットした電圧印加時間としきい値電圧との関係を示す図である。
【図５】本発明が適用可能な他の形態の不揮発性記憶装置（ＭＮＯＳ型）の概略断面図である。
【図６】トップ酸化膜が４ｎｍと厚い場合のリードディスターブ耐性を示すグラフである。
【図７】トップ酸化膜厚を変えてプロットしたヒステリシスを示すグラフである。
【図８】トンネル膜厚に対してトップ酸化膜厚が最適に近いときの書き込み側のリードディスターブ耐性を示すグラフである。
【図９】トンネル膜厚に対してトップ酸化膜厚が最適に近いときの消去側のリードディスターブ耐性を示すグラフである。
【図１０】データ保持時と読み出し状態のエネルギーバンドを、書き込み側と消去側で対比させて示す図である。
【図１１】従来のＭＯＮＯＳ型の不揮発性記憶装置の概略断面図である。
【符号の説明】
１，５…不揮発性記憶装置、１１…半導体基板、１１ａ…チャネル形成領域、１２…トンネル膜、１３…絶縁膜、１３ａ…窒化シリコン膜（窒化膜）、１３ｂ…トップ酸化膜、１４…ゲート電極、Ｔ…トンネル膜の膜厚。
【発明の属する技術分野】
本発明は、不揮発性記憶装置に関し、特に半導体基板や、半導体基板表面に形成されたウェル等のチャネル形成領域上に、トンネル膜、絶縁膜、ゲート電極を下層から順に積層してなる不揮発性記憶装置に関する。
【０００２】
【従来の技術】
ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） 型やＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） 型の不揮発性記憶装置（以下、ＭＩＯＳ型ともいう）は、ゲート電極が単層であり、ゲート電極が２層構造であるフローティングゲート（以下、ＦＧと記す）型の不揮発性記憶装置と比較して単純な素子構造を有している。
図１１には、ＭＯＮＯＳ型の不揮発性記憶装置の断面図を示す。この図に示すように、ＭＯＮＯＳ型の不揮発性記憶装置６は、半導体基板１１のチャネル形成領域１１ａ上に、酸化シリコン膜または酸化窒化膜などからなるトンネル膜１２、窒化シリコン膜１３ａとその上層の酸化シリコン膜１３ｂとからなる絶縁膜１３、ゲート電極１４を下層から順に積層した構造になっている。本発明で「チャネル形成領域」とは、その表面側内部に、電子または正孔が導電するチャネルが形成される領域をいい、たとえば、半導体基板そのものの表面部分、半導体基板表面に形成されたウェルの表面部分等、各種の形態が存在する。
【０００３】
上記ＭＯＮＯＳ型の不揮発性記憶装置におけるトンネル膜１２は、その膜厚が記憶素子としての諸特性を決定する意味で重要であり、例えば一例を挙げるならば、Ｃｈｅｎｇ Ｗａｎｇ著「Ｈｏｔ Ｃａｒｒｉｅｒ Ｄｅｓｉｇｎ Ｃｏｎｓｉｄｅｒａｔｉｏｎ ｆｏｒ ＭＯＳ Ｄｅｖｉｃｅｓ ａｎｄ Ｃｉｒｃｕｉｔｓ 」ｐ．２１９では、上記トンネル膜１２の膜厚がＴ＝１．５ｎｍ〜２．０ｎｍ程度の範囲内に設定されている。これは、上記絶縁膜１３が窒化シリコン膜１３ａの単層からなるＭＮＯＳ型の不揮発性記憶装置でも同様である。
そして、上記トンネル膜１２の膜厚は、ＦＧ型の不揮発性記憶装置におけるトンネル酸化膜の膜厚と比較して、１／５程度の薄さである。
【０００４】
また、これらＭＩＯＳ型の不揮発性記憶装置は、上記のようにトンネル膜１２が薄いため、ＦＧ型の不揮発性記憶装置と比較して低電圧での電荷注入が可能であり、書き込み特性に優れている。
【０００５】
【発明が解決しようとする課題】
しかし、上記ＭＩＯＳ型の不揮発性記憶装置は、ＦＧ型の不揮発性記憶装置と比較してデータの保持特性が劣るものであった。一般に、ＦＧ型の不揮発性記憶装置におけるデータ保持の保証期間は、１２５℃で１０年である。これに対して、ＭＩＯＳ型の不揮発性記憶装置におけるデータ保持の保証期間は、８５℃で１０年である。
【０００６】
また、上記ＭＩＯＳ型の不揮発性記憶装置では、上述のように低電圧での書き込み特性が優れている反面、リードディスターブ、すなわち、読み出し時の低いゲート電圧で絶縁膜に電荷が蓄積され、これによって誤書き込みが発生するという問題があった。このため、各記憶素子ごとに選択トランジスタを個別に設けた２トランジスタ構成にすることによって、上記リードディスターブによる誤書き込みの発生を防止してきた。したがって、従来のＭＩＯＳ型の不揮発性記憶装置は、各記憶素子ごとに選択トランジスタを設ける必要のないＦＧ型の不揮発性記憶装置との比較において、セル面積が１．５倍以上にもなっていた。
【０００７】
本発明は、かかる実情に鑑みてなされ、データ保持特性およびリードディスターブ耐性を向上させた不揮発性半導体記憶装置を提供することを目的とする。また、本発明の目的は、リードディスターブ耐性を向上させることにより、望ましくは更に記憶素子をエンハンスメント形とすることにより、選択トランジスタを設けない、いわゆる１トランジスタセル構成を実現することにある。
【０００８】
【課題を解決するための手段】
前記した従来技術の問題点を解決し、上記目的を達成するために、本発明にかかる不揮発性半導体記憶装置は、メモリセルが１つのトランジスタから構成され、当該トランジスタが、半導体のチャネル形成領域上に、トンネル膜、窒化膜、トップ酸化膜、ゲート電極を下層から順に積層してなる不揮発性半導体記憶装置であって、前記トンネル膜が２．２ｎｍ以上で３．５ｎｍ以下の膜厚を有し、前記トップ酸化膜が４ｎｍより薄い膜厚を有し、前記チャネル形成領域側から電荷をダイレクトトンネリングさせることにより、前記メモリセルにデータの書き込みを行う。
【０００９】
上記不揮発性半導体記憶装置では、チャネル形成領域中の電荷がトンネル膜をダイレクトトンネリングする範囲に当該トンネル膜の膜厚が設定されていることから、従来と同様なModified Ｆ−Ｎ（Fowler-Nordheim)Tunnelingのメカニズムによって上記絶縁膜に電荷が注入される。また、トンネル膜の膜厚が２．２ｎｍ以上で３．５ｎｍ以下と従来のＭＩＯＳ型不揮発性記憶装置と比較して厚いため、このトンネル膜がバリアになって絶縁膜に注入された電荷が半導体基板中にリークし難くなり、データ保持特性が向上する。これとともに、読み出しの際の低いゲート電圧では絶縁膜に電荷が注入されにくくなる。
また、トップ酸化膜を従来の４ｎｍより薄くしていることから、トンネル膜を厚くしたことにより書き込み電圧の増加が抑制され、また、トンネル膜側とトップ酸化膜側の電界強度が近づくように最適化される。
【００１０】
また、上記不揮発性記憶装置において、上記絶縁膜は化学量論比であるＳｉ３ Ｎ４ （Ｓｉ：Ｎ＝３：４）よりもシリコンの含有比が多いことを特徴とする。
【００１１】
上記のようなシリコンの含有比が多い窒化シリコンで絶縁膜を構成することによって、当該絶縁膜における電荷のトラップ密度が増加し、当該絶縁膜の導電性が高くなる。このため、ゲート電極に電圧を印加した際には、トンネル膜に対しより強い電界がかかるようになり、トンネル膜を従来より厚くすることによる書き込み／消去時の印加電圧の上昇を低く抑えることができる。
【００１２】
本発明にかかる他の不揮発性半導体記憶装置は、メモリセルが１つのトランジスタから構成され、当該トランジスタが、半導体のチャネル形成領域上に、トンネル膜、窒化膜、トップ酸化膜、ゲート電極を下層から順に積層してなる不揮発性半導体記憶装置であって、前記トンネル膜が２．２ｎｍ以上で３．５ｎｍ以下の膜厚を有し、前記トップ酸化膜の膜厚は、そのトップ酸化膜を通過するキャリアの遷移量が前記トンネル膜を通過するキャリアの遷移量とほぼ等しいか多くなる膜厚に設定され、前記チャネル形成領域側から電荷をダイレクトトンネリングさせることにより、前記メモリセルにデータの書き込みを行う。
好ましくは、前記トップ酸化膜は、前記トンネル膜の膜厚より薄い膜厚に設定されている。
【００１３】
上述したように、トンネル膜を厚くすると読み出しの際の低いゲート電圧では絶縁膜に電荷が注入され難くなる。これに加えて、トップ酸化膜を薄くすると、データ読み出し時の消去側のトンネル膜と書き込み側のトップ酸化膜とにかかる電界強度を均衡する方向に膜厚が調整され、リードディスターブが起こり難くなる。すなわち、注入された電荷が厚いトップ酸化膜でブロッキングされるようなことがなくなり、特に消去側のしきい値電圧上昇が抑えられ、読み出し時の誤書き込みが防止される。
これらの構成により、リードディスターブが改善されるので、読み出し時に選択トランジスタが不要となり、いわゆる１トランジスタセルが実現可能となる。さらに、トンネル膜を規定の値（３．４ｎｍ）以上に厚くすると、記憶素子についてエンハンスメント形の範囲で書き込み、消去動作が可能となり、１トランジスタセル構成に有利となる。
【００１４】
【発明の実施の形態】
以下、本発明の不揮発性記憶装置の実施の形態を説明する。
ここでは、ＭＩＯＳ型の不揮発性記憶装置の一つであるＭＯＮＯＳ型の不揮発性記憶装置を例に、本発明の実施形態を説明する。
【００１５】
第１実施形態
図１は、ＭＯＮＯＳ型の不揮発性記憶装置の断面図である。図１に示すように、この不揮発性記憶装置１と、従来のＭＯＮＯＳ型の不揮発性記憶装置とが異なるところは、半導体基板の一部をなすチャネル形成領域１１ａ上のトンネル膜１２の膜厚Ｔにある。なお、先に記述したチャネル形成領域の定義から明らかなように、チャネル形成領域１１ａはウェルまたはエピタキシャル成長層やＳＯＩの半導体層等に形成される場合もあり得る。
【００１６】
従来のＭＩＯＳ型の不揮発性記憶装置では、上記トンネル酸化膜の膜厚が通常、１．５〜２．０ｎｍに設定されていたのに対して、この不揮発性記憶装置１のトンネル膜１２の膜厚Ｔは、チャネル形成領域１１ａ中の電荷が当該トンネル膜１２をダイレクトにトンネリングする範囲でかつ２．２ｎｍ以上に設定されている。具体的な一例としては、トンネル膜１２は、これに１０ＭＶ／ｃｍの電界がかけられる条件下において、２．２ｎｍ〜３．５ｎｍの範囲に設定され、好ましくは、例えば動作電圧の印加範囲でエンハンスメント形でのみ動作を可能にする膜厚に設定されている。エンハンスメント形のみでの動作を可能とするためには、トンネル膜１２を３．４ｎｍ以上の膜厚とすることが望ましい。
なお、上記トンネル膜１２は、熱酸化法、酸窒化法またはＣＶＤ法等によってチャネル形成領域１１ａの表面に生成した酸化シリコンや酸化窒化シリコンからなる。
【００１７】
上記構成の不揮発性記憶装置１では、トンネル膜１２の膜厚Ｔが、半導体基板１１中の電荷が当該トンネル膜１２をダイレクトにトンネリングする範囲に設定されていることから、書き込みの際に絶縁膜１３には従来と同様のメカニズム、すなわち Ｍｏｄｉｆｉｅｄ Ｆ−Ｎ Ｔｕｎｎｅｌｉｎｇによって電荷が注入される。したがって、書き込み特性を従来と同様に維持できるとともに、従来と同様にトンネル膜１２にダメージを及ぼすことなく書き込みを行うことができる。
【００１８】
また、上記トンネル膜１２の膜厚Ｔは、２．２ｎｍ以上と従来のＭＩＯＳ型の不揮発性記憶装置と比較して厚いため、このトンネル膜１２がバリアになって絶縁膜に注入された電荷が半導体基板１１中にリークしにくくなる。
図２には、トンネル膜１２の膜厚Ｔに対する不揮発性記憶装置１のデータ保持特性のグラフを示す。このグラフに示すように、トンネル膜１２の膜厚Ｔが２．２ｎｍ以上の範囲では、データの保持時間はトンネル膜１２の膜厚Ｔに依存して上昇することがわかる。このため、上述のように、トンネル膜１２の膜厚Ｔが２．２ｎｍ以上に設定された不揮発性記憶装置１では、従来のトンネル酸化膜の膜厚が１．５〜２．０ｎｍに設定されたＭＩＯＳ型の不揮発性記憶装置よりもデータ保持特性が良好なものになる。
【００１９】
また、上述のようにトンネル膜１２の膜厚Ｔを厚くしたことによって、読み出しの際の低いゲート電圧では絶縁膜に電荷が注入されにくくなり、ディスターブによる誤書き込みが生じにくくなる。
これとともに、絶縁膜１３中にホールが注入されにくくなることから、消去特性がデプレッションになりずらいメモリ特性が得られる。図３は、ＭＯＮＯＳ型の不揮発性記憶装置のヒステリシス特性をトンネル膜の膜厚ごとに示したグラフである。ただし、この測定時の不揮発性記憶装置は、窒化シリコン膜１３ａがアンモニアガスとジクロロシランガスとを２２ｓｃｃｍ：４０ｓｃｃｍの流量に設定して１４ｎｍの膜厚で成膜され、トップ酸化膜１３ｂが４．０ｎｍの膜厚を有するものである。また、しきい値電圧Ｖｔｈの測定は、プログラム電圧Ｖｐｐの印加時間を１秒に設定して行っている。
【００２０】
このグラフに示すように、消去側のしきい値電圧は、トンネル膜１２の膜厚Ｔを厚くすると＋側、すなわちエンハンスメント形の動作範囲にシフトしていく。そして、上記設定の不揮発性記憶装置におけるトンネル膜１２の膜厚Ｔについて、図３の実験値を内挿して求めた３．４ｎｍ以上の範囲では、エンハンスメント側、すなわちしきい値電圧Ｖｔｈがプラスになる範囲のみでのプログラム制御が可能になることが読み取れる。
【００２１】
以上のことから、エンハンスメント形のみでの動作が可能になり、デプレッション形での動作を防止するための制御回路を設ける必要がなくなる。これとともに、各記憶素子ごとに選択トランジスタを個別に設けた回路構成にする必要はなく、ＮＯＲ型、ＮＡＮＤ型、ＤＩＮＯＲ型のような回路を構成することが可能になる。本発明では、１トランジスタセル構成と呼ぶことにする。１トランジスタセル構成では、選択トランジスタがないぶん従来よりもセル面積を縮小化することができる。
【００２２】
また、絶縁膜１３中にホールが注入されにくくなることから、トンネル膜１２、窒化シリコン膜１３ａの劣化が防止され、書き込み消去の繰り返し特性が向上する。
【００２３】
また、上記実施形態のＭＯＮＯＳ型の不揮発性記憶装置１において、電荷の蓄積部になる絶縁膜１３を構成する窒化シリコン膜１３ａを、化学量論比であるＳｉ３ Ｎ４ （Ｓｉ：Ｎ＝３：４）よりもシリコンの含有比を多くしてもよい。
【００２４】
このような構成にした場合、絶縁膜１３における電荷のトラップ密度が増加して、絶縁膜１３の導電性が向上する。このため、ゲートに印加した際にトンネル膜１２により高い電界がかかるようになり、動作電圧を低電圧化することが可能になる。また、蓄積電荷量が多くなり、エンハンスメント形のみでの動作が、より容易になる。
【００２５】
図４は、動作電圧として６Ｖの低電圧を印加した場合におけるＭＯＮＯＳ型の不揮発性記憶装置の電圧印加時間に対するしきい値電圧Ｖｔｈを、上記窒化シリコン膜からなる絶縁膜の成膜条件ごとに示すグラフである。図４（ａ）は書き込み、図４（ｂ）は消去の場合である。
各絶縁膜１３は、ＬＰ−ＣＶＤ（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法によって成膜されたものであり、成膜の際の反応ガス（アンモニアガスＮＨ３ とジクロロシランＳｉＨ２ Ｃｌ２ ：ＤＣＳ）の流量比を変化させている。この際、ジクロロシランの流量をほぼ一定にしてアンモニアガスの流量を変化させている。
なお、成膜時の基板温度は６８０℃に設定した。また、測定を行った不揮発性記憶装置においては、トンネル膜１２は２．２ｎｍの膜厚に設定され、トップ酸化膜１３ｂの膜厚は４ｎｍに設定されたものである。
【００２６】
上記図中におけるグラフ▲１▼は、化学量論比であるＳｉ３ Ｎ４ （Ｓｉ：Ｎ＝３：４）よりもシリコンの含有比が多い窒化シリコンが生成される反応ガスの流量比（ＮＨ３ ：ＤＣＳ＝２０：２０）で窒化シリコン膜１３ａを成膜してなる不揮発性記憶装置に関するものである。また、グラフ▲２▼は、化学量論比であるＳｉ３ Ｎ４ が生成される反応ガスの流量比（ＮＨ３ ：ＤＣＳ＝１５０：２２）で窒化シリコン膜１３ａを成膜してなる不揮発性記憶装置に関するものである。さらに、グラフ▲３▼は、化学量論比であるＳｉ３ Ｎ４ よりも窒素の含有比が多い窒化シリコンが生成される反応ガスの流量比（ＮＨ３ ：ＤＣＳ＝６６０：３３）で窒化シリコン膜１３ａを成膜してなる不揮発性記憶装置に関するものである。
【００２７】
これらのグラフ▲１▼〜▲３▼に示すように、書き込み動作においては、シリコンの含有比が多いほど、より短時間の電圧印加でしきい値電圧Ｖｔｈが上昇し、消去動作においてはシリコンの含有比が多いほど、より短時間でしきい値電圧Ｖｔｈが降下する。しかも、シリコンの含有比の増加にともない、急激なしきい値電圧Ｖｔｈの増加がみられる。このことから、絶縁膜１３を構成する窒化シリコン膜１３ａにおけるシリコンの含有比を化学量論比よりも多くすることで、より低電圧での動作が可能になることがわかる。
【００２８】
また、上記のように動作電圧が低電圧化されることから、書き込み消去の際に用いるプログラム回路のトランジスタを、高耐圧トランジスタとして形成する必要がなくなる。このため、例えば読み出しの際に用いる論理回路のトランジスタと、上記プログラム回路のトランジスタとを同一工程で形成することが可能になる。これにともなって、工程削減ができ、同時にフォトマスクの枚数削減が可能となる。一例を挙げると、ゲートエッチング，しきい値電圧Ｖｔｈ調整用のイオン注入，ドレイン耐圧を上げるためのＳ／Ｄ形成用イオン注入に用いる各マスク等を減らすことができる。
【００２９】
上記実施形態では、本発明をＭＯＮＯＳ型の不揮発性記憶装置１に適用した場合を例にとって説明を行った。しかし、本発明は、図５に示すようなＭＮＯＳ型の不揮発性記憶装置５にも適用可能であり、この場合も上記実施形態のＭＯＮＯＳ型の不揮発性記憶装置１と同様に、チャネル形成領域１１ａと絶縁膜１３との間のトンネル膜１２の膜厚Ｔを設定することとする。
【００３０】
第２実施形態
本実施形態は、第１実施形態でトンネル膜１２を従来より厚くすることに対応して、トップ酸化膜１３ｂを薄くし、リードディスターブ耐性を向上させたＭＯＮＯＳ型の不揮発性記憶装置に関する。
図１に示すＭＯＮＯＳ型の不揮発性記憶装置１は、絶縁膜１３の厚みをＭＮＯＳ型より薄くでき、プログラム電圧Ｖｐｐを最小にしている。本実施形態では、プログラム電圧Ｖｐｐを最小に保つために、必要な書き込み時のしきい値電圧Ｖｔｈが得られる範囲内で、トンネル膜１２とトップ酸化膜１３ｂの膜厚の和を余り変化させずに、両者の膜厚を最適化する。
【００３１】
以下では、トップ酸化膜１３ｂが４ｎｍ程度と比較的に厚い従来に近い場合と、逆に薄い（ここでは、０ｎｍ）場合の問題点をそれぞれ指摘した後、トップ酸化膜１３ｂをトンネル膜１２に対し最適化する。
【００３２】
図６は、トップ酸化膜が４ｎｍ程度と比較的に厚いときのリードディスターブ耐性を示すグラフである。ここでのトンネル膜１２は、その膜厚が２．３ｎｍと図２のデータ保持時間が上昇し始める変曲点付近である。電気的なストレス条件としては、ソースおよびドレインをＧＮＤにし、ゲート電圧Ｖｇ を０Ｖ〜５Ｖまで変化させている。また、ＲＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｚａｔｉｏｎ） を行っており、条件的には厳しいものとなっている。この条件下、図６は、書き込み状態および消去状態のしきい値電圧Ｖｔｈの変化を、ストレス印加時間の経過でプロットしたものである。
Ｖｇ ＝０Ｖがデータ保持時間の測定時（図２）と同じ条件であり、書き込み側で既に劣化が始まっている。また、実際の使われかたでは、電源電圧が３Ｖの場合はＶｇ ＝２〜３Ｖ程度であり、このときの劣化はみられない。しかし、より差を明確にするためにＶｇ ＝５Ｖとすると、消去側のしきい値電圧Ｖｔｈが大幅に上昇し、リードディスターブ耐性が劣化していることがわかる。
【００３３】
この消去側のしきい値電圧Ｖｔｈの上昇は、トンネル膜１２の膜厚に対して、トップ酸化膜１３ｂが厚いことに起因する。すなわち、トンネル膜１２が２．３ｎｍと未だ薄くトップ酸化膜１３ｂが４ｎｍと厚すぎると、トンネル膜１２にかかる電界が、蓄積されている正孔（ホール）の電荷量分だけトップ側よりきつくなる。消去時に、溜まっている電荷がホールの場合のしきい値電圧Ｖｔｈが上昇するメカニズムは、まず蓄積されているホールがチャネル形成領域１１ａに抜けるが、厚いトップ酸化膜１３ｂ側からはホールが注入されにくい一方で基板側へは抜けやすく、膜中のホールの蓄積量が減少する結果、しきい値電圧Ｖｔｈが上昇する。前記のように、トンネル膜１２にかかる電界がトップ酸化膜１３ｂにかかる電界より大きいと、このホールの放出が効率よく行われ、図６に示したようにリードディスターブ特性が早く劣化する。
【００３４】
書き込み側の溜まっている電荷が電子の場合にも同様で、トンネル膜１２にかかる電界は消去時にトンネル膜１２にかかる電界より小さいが、蓄積電子は厚いトップ酸化膜１３ｂにブロックされて抜けにくい一方で、膜厚が薄くてしかも電界がきついトンネル膜１２を介して基板側から電子が効率よく注入される。この結果、絶縁膜１３中の電子の蓄積量が増大し、しきい値電圧Ｖｔｈが上昇する。
【００３５】
先に説明した図３は、トンネル膜厚が異なるものを同一グラフにプロットしたヒステリシス特性であった。これに対し、図７には、トップ酸化膜厚を変化させたときのヒステリシス特性を示す。この測定時のトンネル膜１２は３．０ｎｍとやや厚く、トップ酸化膜１３ｂを６．５ｎｍから０ｎｍまで変化させている。しきい値電圧Ｖｔｈの測定は、図３と同様、プログラム電圧Ｖｐｐの印加時間を１秒に設定して行っている。
このグラフからは、トップ酸化膜１３ｂの膜厚を薄くすると、図３とは逆に書き込み時のヒステリシスカーブが下方シフトし、書き込み／消去でしきい値電圧差がとれなくなることがわかる。ただし、実用上、しきい値電圧差は、例えば０．５〜２Ｖは必要であることから、この図７からはトップ酸化膜１３ｂを全く無くすとメモリ特性上問題であることがわかる。また、実用上のしきい値電圧差０．５〜２Ｖを確保するためには、トップ酸化膜１３ｂの膜厚が従来の４ｎｍより薄くてもよいことがわかり、しかも、その時のプログラム電圧Ｖｐｐは同じしきい値電圧差を得るためには低下できることがわかる。なお、ＭＮＯＳ型の不揮発性記憶装置の場合は、窒化シリコン膜を更に厚くしてトップ酸化膜がなくてもメモリ特性がとれる構造としている。
【００３６】
このトップ酸化膜１３ｂの薄膜化に伴うプログラム時の最大しきい値電圧差の低下というメモリ特性の劣化は、トップ酸化膜１３ｂが薄すぎるとトップ側にかかる電界がきつくなり、プログラム電圧Ｖｐｐの上昇にともなって注入された電子がトップ側から抜けていくことから起こる。
また、リードディスターブ特性の点からは、トップ酸化膜１３ｂの薄膜化によりトップ側の電界がきつくなると、トンネル膜１２側の電界は緩和されて消去側のリードディスターブマージンは向上するが、今度は、この書き込み側のしきい値電圧Ｖｔｈの低下によって、書き込み側のリードディスターブ特性は低下する。次の図８および図９でこの点を示す。
【００３７】
図８および図９は、トンネル膜厚に対してトップ酸化膜厚が最適に近いときのリードディスターブ耐性を示すグラフである。ここで、図８は書き込み側、図９は消去側を示す。この測定時のトンネル膜１２は３．０３ｎｍとやや厚くしている。この膜厚増加に応じて、トップ酸化膜１３ｂを従来の４ｎｍより薄く、さらにトンネル膜１２よりも薄い２．６４ｎｍにしている。この両方の膜厚の和は、図６の場合よりやや薄いもののさほど大きくは変化させていないため、書き込み電圧の増加は起きていない。また、ストレス条件等は、図６の場合と同様である。
Ｖｇ ＝５Ｖで図６と比較すると、書き込み側のしきい値電圧Ｖｔｈが低下傾向にある一方で、消去側のしきい値電圧Ｖｔｈ上昇が大幅に改善されている。また、トンネル膜１２を図６の場合よりも厚くしたこと、及び書き込み側のしきい値電圧Ｖｔｈを図６の場合よりも、実用的なしきい値電圧が得られる範囲で低くしたことによって、書き込み側のデータ保持（Ｖｇ ＝０Ｖ）が良くなっている。
【００３８】
図１０は、データ保持時と読み出し状態のエネルギーバンドを、書き込み側と消去側で対比させて模式的に示す説明図である。なお、ここでは便宜上、消去側の電荷を電子として説明する。
トンネル膜厚に対するトップ酸化膜の最適化は、図１０の読み出し状態のエネルギーバンドに示すように、書き込み側のトップ酸化膜１３ｂにかかる電界強度と消去側のトンネル膜１２にかかる電界強度とを均衡させるように行なう。両者の電界強度を等しくするのが好ましいが、より電界強度を近づける方向であればゲートディスターブマージンがそれだけ大きくなる効果が得られる。
【００３９】
このときの消去側は、トンネル膜１２を厚くしたことによって、従来より電界が緩和され障壁電位の高さと膜厚できまるトンネリング効果が低下し、消去側の読み出し時の基板から窒化シリコン膜１３ａへの電子の注入量が抑制され、ディスターブが改善される。このとき、トップ酸化膜１３ｂの膜厚を、電界がよりきついトンネル膜１２より薄く設定すると、注入された電荷量とほぼ等しい量の電荷をゲート電極側に消失させることができる。
また、書き込み側は、トップ酸化膜１３ｂを４ｎｍより薄くしたことによって、従来より電界がきつくなり、電子がゲート電極側に多少抜けていく。図８のＶｇ ＝５Ｖでの低下傾向は、この蓄積電荷がゲート電極側に抜けることを反映したものである。このしきい値電圧の低下と、ゲート電圧０Ｖでのデータ保持時の低下の何れか低くなった方の特性でデバイスの寿命が決まる。このため、書き込み値でのゲート電圧０Ｖでの特性と、実使用時のゲート電圧３Ｖ程度での特性劣化が一致するまで、トップ酸化膜１３ｂは薄膜化できることとなる。
また、トンネル膜１２とトップ酸化膜１３ｂの膜厚合計を従来と余り変えないことで、プログラム電圧Ｖｐｐの上昇は最小限に抑えられている。
【００４０】
【発明の効果】
以上説明したように、本発明の不揮発性記憶装置によれば、ＭＩＯＳ型の不揮発性記憶装置においてトンネル膜を２．２ｎｍ以上で３．５ｎｍ以下の膜厚に設定し、かつ、トップ酸化膜を４ｎｍより薄い膜厚にし、あるいは、トップ酸化膜の膜厚を、そのトップ酸化膜を通過するキャリアの遷移量がトンネル膜を通過するキャリアの遷移量とほぼ等しいか多くなる膜厚に設定して、チャネル形成領域側から電荷をダイレクトトンネリングさせることで、従来のＭＩＯＳ型の不揮発性記憶装置よりもデータの保持特性が向上する。これとともに、読み出しの際の低いゲート電圧では絶縁膜に電荷が注入されにくくなることから、ディスターブの発生を抑えることができ、回路を単一トランジスタ構成にすることが可能になる。したがって、セル面積の縮小化を図ることができる。また、従来のModified Ｆ−Ｎ Tunnelingのメカニズムにより、書き込み特性の劣化を少なくできる。さらにホールの注入が抑えられるため、書き込み消去の繰り返し特性の向上が図られる。
【００４１】
また、上記不揮発性記憶装置において、化学量論比であるＳｉ３ Ｎ４ （Ｓｉ：Ｎ＝３：４）よりもシリコンの含有比が多い窒化シリコン膜を絶縁膜に用いた場合には、絶縁膜の導電性の向上を図ることが可能になり、動作電圧を低電圧化することができる。
【００４２】
トンネル膜を厚くすることに対応して、トップ酸化膜を従来の４ｎｍより薄くすると、両方の膜にかかる電界を均衡させることができ、特に消去側のしきい値電圧の上昇を抑え、リードディスターブに強いデバイスとすることができ、また、プログラム電圧を低下させることができる。このとき、トップ酸化膜は、ヒステリシス特性（しきい値電圧の変化幅）が十分に確保できる範囲で、かつ、書き込み側のゲート電圧０Ｖでのしきい値の低下と使用電圧をゲートに印加した際のしきい値の低下とが一致する範囲で薄膜化できる。
【００４３】
以上より、データ保持特性およびリードディスターブ耐性を向上させた不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかるＭＯＮＯＳ型不揮発性記憶装置の概略断面図である。
【図２】トンネル膜の膜厚に対するデータの保持時間を示すグラフである。
【図３】トンネル膜厚を変えてプロットしたヒステリシスを示すグラフである。
【図４】窒化シリコン膜の組成を変えてプロットした電圧印加時間としきい値電圧との関係を示す図である。
【図５】本発明が適用可能な他の形態の不揮発性記憶装置（ＭＮＯＳ型）の概略断面図である。
【図６】トップ酸化膜が４ｎｍと厚い場合のリードディスターブ耐性を示すグラフである。
【図７】トップ酸化膜厚を変えてプロットしたヒステリシスを示すグラフである。
【図８】トンネル膜厚に対してトップ酸化膜厚が最適に近いときの書き込み側のリードディスターブ耐性を示すグラフである。
【図９】トンネル膜厚に対してトップ酸化膜厚が最適に近いときの消去側のリードディスターブ耐性を示すグラフである。
【図１０】データ保持時と読み出し状態のエネルギーバンドを、書き込み側と消去側で対比させて示す図である。
【図１１】従来のＭＯＮＯＳ型の不揮発性記憶装置の概略断面図である。
【符号の説明】
１，５…不揮発性記憶装置、１１…半導体基板、１１ａ…チャネル形成領域、１２…トンネル膜、１３…絶縁膜、１３ａ…窒化シリコン膜（窒化膜）、１３ｂ…トップ酸化膜、１４…ゲート電極、Ｔ…トンネル膜の膜厚。
Claims (5)
- メモリセルが１つのトランジスタから構成され、当該トランジスタが、半導体のチャネル形成領域上に、トンネル膜、窒化膜、トップ酸化膜、ゲート電極を下層から順に積層してなる不揮発性半導体記憶装置であって、
前記トンネル膜が２．２ｎｍ以上で３．５ｎｍ以下の膜厚を有し、
前記トップ酸化膜が４ｎｍより薄い膜厚を有し、
前記チャネル形成領域側から電荷をダイレクトトンネリングさせることにより、前記メモリセルにデータの書き込みを行う
不揮発性半導体記憶装置。 - 前記絶縁膜は窒化シリコンからなり、当該窒化シリコンは、化学量論比であるＳｉ３Ｎ４（Ｓｉ：Ｎ＝３：４）よりもシリコンの含有比が多い
請求項１に記載の不揮発性半導体記憶装置。 - 前記トンネル膜は、その膜厚が３．４ｎｍ以上である
請求項１に記載の不揮発性半導体記憶装置。 - メモリセルが１つのトランジスタから構成され、当該トランジスタが、半導体のチャネル形成領域上に、トンネル膜、窒化膜、トップ酸化膜、ゲート電極を下層から順に積層してなる不揮発性半導体記憶装置であって、
前記トンネル膜が２．２ｎｍ以上で３．５ｎｍ以下の膜厚を有し、
前記トップ酸化膜の膜厚は、そのトップ酸化膜を通過するキャリアの遷移量が前記トンネル膜を通過するキャリアの遷移量とほぼ等しいか多くなる膜厚に設定され、
前記チャネル形成領域側から電荷をダイレクトトンネリングさせることにより、前記メモリセルにデータの書き込みを行う
不揮発性半導体記憶装置。 - 前記トップ酸化膜は、前記トンネル膜の膜厚より薄い膜厚に設定されている
請求項３に記載の不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13896597A JP3546644B2 (ja) | 1996-06-04 | 1997-05-28 | 不揮発性半導体記憶装置 |
| US08/985,278 US6518617B1 (en) | 1996-12-31 | 1997-12-04 | Nonvolatile semiconductor memory device |
| EP97403194A EP0851509A3 (en) | 1996-12-31 | 1997-12-31 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14126896 | 1996-06-04 | ||
| JP8-357562 | 1996-12-31 | ||
| JP35756296 | 1996-12-31 | ||
| JP8-141268 | 1996-12-31 | ||
| JP13896597A JP3546644B2 (ja) | 1996-06-04 | 1997-05-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10247694A JPH10247694A (ja) | 1998-09-14 |
| JP3546644B2 true JP3546644B2 (ja) | 2004-07-28 |
Family
ID=27317776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13896597A Expired - Fee Related JP3546644B2 (ja) | 1996-06-04 | 1997-05-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3546644B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4198903B2 (ja) * | 2001-08-31 | 2008-12-17 | 株式会社東芝 | 半導体記憶装置 |
| JP4329293B2 (ja) * | 2002-01-10 | 2009-09-09 | ソニー株式会社 | 不揮発性半導体メモリ装置および電荷注入方法 |
-
1997
- 1997-05-28 JP JP13896597A patent/JP3546644B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10247694A (ja) | 1998-09-14 |
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