JP2007109954A - 半導体記憶装置、その製造方法及びその動作方法 - Google Patents

Abstract

【課題】１セルにおいて複数ビットの記憶を従来以上の信頼性で行いうる半導体記憶装置を提供することを課題とする。
【解決手段】半導体層上に形成された、電荷を局在的に蓄積する機能を有する電荷保持膜と、前記電荷保持膜の一部の上に形成されたゲート電極と、前記ゲート電極の両側の前記上記半導体層に形成された拡散領域とを備え、前記拡散領域の前記ゲート電極側の端部が、前記ゲート電極直下よりも外側に位置し、前記電荷保持膜が、少なくとも前記拡散領域の前記ゲート電極側の端部上にまで延在していることを特徴とする半導体記憶装置により上記課題を解決する。
【選択図】図１

Description

本発明は、半導体記憶装置、その製造方法及びその動作方法に関する。更に詳しくは、本発明は、電荷を蓄積する機能を有する絶縁膜をゲート電極の下に有し、１セルにおいて複数ビットの記憶を従来以上の信頼性で行いうる半導体記憶装置、その製造方法及びその動作方法に関する。

半導体記憶装置として、種々の装置が報告されており、その中でＮＲＯＭ（窒化物含有の、プログラム可能な読み取り専用メモリ）が特開２００１−１５６１８９号公報（特許文献１）で報告されている。以下、この公報に記載されたＮＲＯＭについて図１６〜図２１を用いて説明する。

図１６は、従来のＮＲＯＭの概略断面図である。このＮＲＯＭは、ＮＭＯＳＦＥＴの形成に準じて形成されている。このＮＲＯＭは、ｐ型の半導体基板２０１上に第１の絶縁膜２０２、電荷蓄積絶縁膜２０３、第２の絶縁膜２０４、ゲート電極２０５を有している。一般にはそれぞれ、半導体基板２０１としてはシリコン基板、第１の絶縁膜２０２及び第２の絶縁膜２０４としてはシリコン酸化膜、電荷蓄積絶縁膜２０３としてはシリコン窒化膜、ゲート電極２０５としてはポリシリコン膜が用いられる。

これらは周知の方法で形成できる。すなわち、第１の絶縁膜２０２は半導体基板２０１表面の熱酸化によって、また、電荷蓄積絶縁膜２０３、第２の絶縁膜２０４及びゲート電極２０５は化学気相成長法（ＣＶＤ法）によって形成した材料膜を、リソグラフィ及びドライエッチングによって加工することで形成できる。

ゲート電極２０５の両側には、その一部をゲート電極２０５とオーバーラップする形で、イオン注入及び活性化アニールによって形成された、ｎ型拡散領域２０６と２０７を有する。

拡散領域２０６と２０７間に電位差を設けた状態で、ゲート電極２０５へ正電圧を印加することにより、ゲート電極２０５下のチャネル領域２０８を介して拡散領域２０６と２０７間に電流が流れる。

なお、しばしば、拡散領域２０６及び２０７と、チャネル領域２０８との境界部に、ウェルよりもｐ型不純物濃度の濃いハロー領域（ポケット注入領域）２０９と２１０が設けられる。このハロー領域２０９と２１０は、一般に微細ＭＯＳＦＥＴにおいて短チャネル効果を抑制し、オフリークを抑える働きがある。加えて、特にＮＲＯＭでは後述のように、多数回書込み消去を行った場合にも装置特性の低下を防ぐ効果があると、上記公報で説明されている。

ＮＲＯＭの書込み及び読出し動作を図１７〜１９を用いて説明する。
図１７は、書込みメカニズムの概略説明図である。書込みの際には、拡散領域２０７とゲート電極２０５に、正の高いプログラミング電圧を印加する。この時、通常のＭＯＳＦＥＴ動作と同様に、チャネル領域２０８に反転層２１１が形成され、拡散領域２０６をソース、拡散領域２０７をドレインとして、ソースからドレインへ電子が流れる。この場合、反転層２１１が拡散領域２０７近傍でピンチオフするため、拡散領域２０７近傍で電子が高電界によって加速され、ホットエレクトロンが発生する。このホットエレクトロンの一部は、高い正電圧が印加されたゲート電極２０５に引っ張られて紙面上方向へ走り、電荷蓄積絶縁膜２０３へトラップされる。この膜は絶縁膜であるため、トラップされた電子（電荷）２１２は膜中をほとんど移動せず、拡散領域２０７端近傍上に局在することになる。

図１８は、読出しメカニズムの概略説明図である。書込みの際には上述のように拡散領域２０７へ正電圧を印加したが、読出しの際には、逆に拡散領域２０６へ正の読出し電圧を印加し、拡散領域２０７及び半導体基板２０１の電位はグラウンドとする。ここでゲート電極２０５へ正電圧を印加すると、今度は拡散領域２０６をドレイン、拡散領域２０７をソースとして、ソースからドレインへ電子が流れる。この場合、図１８のように拡散領域２０７（ソース）端近傍の電荷蓄積絶縁膜２０３にトラップされた電子２１２が存在する場合、そのポテンシャルの影響により、電子２１２が存在しない場合に比較して電流２１３が小さなものになる。つまり、電子２１２の有無、ないし多寡を、ＭＯＳＦＥＴのドレイン電流の大小で検出できる、ということになる。ここで、２１３は読出し電流を意味する。

一方、図１９は、拡散領域２０６をソース、拡散領域２０７をドレインとして、同じ電荷蓄積状態を読出した場合を表す。反転層がピンチオフした状態、いわゆる飽和領域においては、電子２１２の直下には反転層が形成されないため、読出し電流２１４は、電子２１２のポテンシャルの影響を受けにくい。つまり、拡散領域２０７端付近に電子２１２を生じさせる書込み方法（図１７）による情報は、拡散領域２０７をソースとする図１８の方法によれば検出される。しかし、拡散領域２０６をソースとする図１９の方法によればほとんど検出されない。

更に、図１７の書込み方法に準拠し、拡散領域２０７の代わりに拡散領域２０６へプログラミング電圧を印加すれば、今度は拡散領域２０６端近傍の電荷蓄積絶縁膜２０３へ電子を蓄積することができ、この場合は、拡散領域２０６をソースとしたときに検出可能となる。
このような方法によって、ＮＲＯＭは、１トランジスタで２ビットの情報を記憶することが可能である。

図２０及び２１に消去メカニズムの概略を示す。図２０はＮＲＯＭの概略断面図、図２１は図２０のバンド模式図である。
拡散領域２０７端部上の消去の際には、ゲート電極２０５へ負の高い消去電圧、拡散領域２０７へ正の高い消去電圧を印加し、半導体基板２０１は例えばグラウンド電位とする。特に、拡散領域２０７と半導体基板２０１の間の接合部にｐ型ハロー領域２１０が存在する場合、拡散領域２０７とハロー領域２１０のＰＮ接合は急峻なプロファイルになっており、更に高い逆方向バイアスが印加される。そのため、図２１のバンド図に示すように、ハロー領域２１０の荷電子帯から拡散領域２０７の伝導帯へ、一部の電子がバンド間トンネルによって流れ込む。このトンネル電子２１５は電界によって加速され、基板のシリコン原子と衝突し、ホットホール２１６とホットエレクトロン２１７のペアを生成する。このうちホットホール２１６の一部は、負バイアスが印加されたゲート電極２０５へ引っ張られ、電荷蓄積絶縁膜２０３へ入るため、すでに蓄積されていた電子と再結合し、蓄積していた電子を消滅させる。これによって、拡散領域２０７端部付近の紙面右側の電子のみを消去することができる。同様の方法で、拡散領域２０６端部付近の紙面左側の電子のみの消去も可能である。

なお、上述のハロー領域２０９と２１０を備えることにより、書込み消去時の高度な電界を拡散領域近傍のみに発生させることができる。この時、電荷蓄積絶縁膜２０３における、書込み時に電子が注入される領域と、消去時にホールが注入される領域とを整合させることができ、消去動作で消去し切れない電子がチャネル領域上の電荷蓄積絶縁膜２０３内に残ることがない。そのため、繰り返し書込み消去を行った場合に、未消去電子の蓄積による装置特性低下を防止できるという効果があることが、上記公報に記載されている。
特開２００１−１５６１８９号公報

前記従来のＮＲＯＭには、微細化が困難という問題点がある。
すなわち、ゲート長の小さい微細装置では、上述のように２ビットメモリとして使用した場合、各ビットの蓄積電荷の位置が互いに過度に接近してしまう。この接近が、メモリ機能の信頼性等に悪影響を及ぼすことになる。例えば、一方のビットのみに書込みを行った場合、蓄積電荷位置が互いに十分離れていれば、消去状態であるもう一方のビットの読出し時には、上述したように、この書込み側ビットの蓄積電荷の影響をほとんど受けない。そのため、「消去状態」と「書込み状態」の差を明確に得ることができる。

しかし、微細化により、互いの電荷蓄積位置が接近してくると、読出しの際に逆ビットの情報の影響を受けやすくなる。その結果、読出し側ビットの情報だけでなく、逆ビットが「書込み状態」か「消去状態」かによっても読出し側ビットの読出し電流に差が生じてしまう。この差が生じる分、「書込み状態」と「消去状態」の読出しマージンが小さくなってしまい、メモリの信頼性を低下させる。

また、長期保持の観点からも、両ビットの電荷蓄積位置が過度に近いことは好ましくない。電荷は絶縁膜中にトラップされているため、短期的に見れば、電荷はほとんど移動せず局在化している。しかし有限温度のもとでは、蓄積電荷の一部が電荷蓄積絶縁膜内でわずかずつ移動し、長期的にはやがて両ビットの情報が次第に混ざり合ってしまう恐れがあり、長期保持の信頼性を低下させる原因となる。

特に、昨今の情報化社会においては多くの情報量を扱うことから、半導体記憶装置に対しては、単位面積あたりの記憶容量を増やすことが望まれている。そのため、蓄積電荷の有無の２段階だけではなく、段階的に多寡をもたせてそれぞれを情報記憶に利用する、多数ビット化への要望がある。しかし、上記のような信頼性の問題は、多数ビット化への障害となりうる。

更には、微細化に伴うオフリーク増大の問題もある。ゲート電極下部の電荷蓄積機能を有する絶縁膜は、ゲート絶縁膜としての役割を兼ね、かつ第１の絶縁膜・電荷蓄積絶縁膜・第２の絶縁膜からなる層構造を持っている。第１の絶縁膜、第２の絶縁膜は、電荷蓄積絶縁膜から外部へ蓄積電荷が流出することを防いでいる。電荷を長期保持するためには、第１、第２の絶縁膜の膜厚は、トンネル現象による電荷流出を極力抑えられるだけの厚さが必要である。これがゲート絶縁膜の薄膜化を阻害している。そのため、微細装置では、オフリークの増大の原因となる。

かくして本発明によれば、半導体層上に形成された電荷を局在的に蓄積する機能を有する電荷保持膜と、
前記電荷を局在的に蓄積する機能を有する電荷保持膜の一部の上に形成されたゲート電極と、
前記ゲート電極の両側の前記上記半導体層に形成された拡散領域とを備え、
前記拡散領域の前記ゲート電極側の端部が、前記ゲート電極直下よりも外側に位置し、
前記電荷を局在的に蓄積する機能を有する電荷保持膜が、少なくとも前記拡散領域の前記ゲート電極側の端部上にまで延在していることを特徴とする半導体記憶装置が提供される。

また、本発明によれば、上記半導体記憶装置の製造方法であって、
前記電荷を局在的に蓄積する機能を有する電荷保持膜を形成する工程と、前記電荷保持膜上に導電体膜を堆積する工程と、リソグラフィ及びエッチングによって前記導電体膜を加工することでゲート電極を形成する工程と、
前記ゲート電極の側面に絶縁体からなるサイドウォールスペーサを形成する工程と、
不純物注入及びアニールを行って前記拡散領域を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法が提供される。

更に、本発明によれば、上記半導体記憶装置の動作方法であって、
前記半導体層の電位に対して、前記ゲート電極の電位と前記拡散領域の電位とが互いに逆のバイアスとなるように電圧印加を行うことで、前記電荷を局在的に蓄積する機能を有する電荷保持膜中の電荷の一部のみを消去することを特徴とする半導体記憶装置の動作方法が提供される。

本発明の半導体記憶装置は、拡散領域のゲート電極側の端部がゲート電極直下よりも外側にある、いわゆるオフセット構造を有しており、かつ電荷を局在的に蓄積する機能を有する電荷保持膜がゲート電極下より外の拡散領域のゲート電極側の端部上にまで広がっている。この装置を２ビットメモリセルとして使用した際、左右のビットの電荷蓄積部位を互いに離すことができる。その結果、微細装置においても、両ビットの情報を各々明確に取り出すことができ、書込み状態と消去状態の読出しマージンが大きくなって、メモリとしての信頼性を高めることができる。また、拡散領域同士の距離がゲート長よりも大きくなっているオフセット構造のため、従来の半導体記憶装置よりも短チャネル効果が抑えられ、オフリークをより低くできる。よって、消費電力の低い半導体記憶装置が提供できる。

また更に、電荷保持膜中において電荷が蓄積される部位は、ゲート電極端付近から、ゲート電極外側のオフセット部分にかけてである。ゲート電極端部とオフセット部分との、両方に蓄積電荷がある場合（書込み状態）・片方のみに電荷がある場合（中間状態）・両方とも電荷がない場合（消去状態）、の３つの状態を情報記憶に利用することで、１セル当りに記憶できる情報量を増加させることができ、１セルあたり２ビット以上の記憶容量をもつ装置の実現も可能となる。

また、電荷を局在的に蓄積する機能を有する電荷保持膜が、少なくともその一部において、半導体層側より順に、第１の絶縁膜、電荷蓄積機能を有する絶縁体、及び第２の絶縁膜、からなる構造を有する場合、以下の効果を奏する。

すなわち、電荷蓄積機能を有する絶縁体に蓄積された電荷は、第１の絶縁膜、第２の絶縁膜によって、ゲート電極や半導体層等への流出が防がれる。その結果、特に長期保持時の信頼性を高めることができる。

また、第１の絶縁膜の膜厚が、ゲート電極の下と、ゲート電極の外側の部位とで、互いに異なる場合、次の効果を奏する。電荷消去速度は、第１の絶縁膜の膜厚に強く依存する。そのため、ゲート電極端部の電荷蓄積機能を有する絶縁体からの電荷消去と、オフセット部分の電荷蓄積機能を有する絶縁体からの電荷消去の速度とを、大きく変えることができる。その結果、ゲート電極端部とオフセット部のうちの一方の部位のみに蓄積電荷が存在する中間状態を、制御よく、比較的容易に形成することができる。制御性が高まることは、装置の信頼性向上や、装置動作の高速化につながるメリットとなる。

また、第１の絶縁膜の膜厚が、ゲート電極の下部よりも、ゲート電極の外側の部位の方が薄い場合、次の効果を奏する。すなわち、ゲート電極端部付近の電荷の消去よりも、オフセット部分の電荷の消去を、より効果的に速くすることができ、中間状態の形成を、より制御よく実現できる。

また、第１の絶縁膜のバンドギャップが、ゲート電極の下と、ゲート電極の外側の部位とで、互いに異なる場合、次の効果を奏する。すなわち、ゲート電極端部からの電荷消去と、オフセット部分の電荷消去の速度を変えることができる。その結果、ゲート電極端部とオフセット部分のうちの一方のみに蓄積電荷が存在する上記中間状態を、制御よく、比較的容易に形成することができる。制御性が高まることは、装置の信頼性向上や、装置動作の高速化につながるメリットとなる。

また、第１の絶縁膜のバンドギャップが、ゲート電極の下部よりも、ゲート電極の外側の部位の方が小さい場合、次の効果を奏する。すなわち、ゲート電極端部付近の電荷の消去よりも、オフセット部分の電荷の消去を、より効果的に速くすることができ、中間状態の形成を、より制御よく実現できる。

また、本発明の半導体記憶装置の製造方法によれば、本発明の半導体記憶装置を、通常の半導体プロセス装置を用い、複雑なプロセスを経ることなく、比較的低コストで製造することができる利点がある。

また、サイドウォールスペーサを、ゲート電極の表面を熱酸化することによって形成できる。そのため、簡便かつ安価にサイドウォールスペーサを形成することができる。

また、ゲート電極の側面にサイドウォールスペーサを、表面へ絶縁膜を堆積する工程と、異方性エッチング法を用いて絶縁膜をエッチバックする工程により形成できる。この形成方法は、熱酸化によらない比較的低温のプロセスである。そのため、サイドウォールスペーサ形成前に半導体層にハロー領域形成のための不純物注入等を行っても、サイドウォールスペーサ形成工程が不純物プロファイルへ与える影響が小さくてすむ。よって、プロファイル設計の制御性を高めることができる。これによって、所望の装置特性を実現するための設計の自由度が増す他、装置特性のバラツキを抑えて歩留まりを高める効果がある。

また、製造方法が、ゲート電極下部以外の部分の電荷を局在的に蓄積する機能を有する電荷保持膜形成用の材料膜を除去することで第１の電荷を局在的に蓄積する機能を有する電荷保持膜を形成する工程と、表面へ第２の電荷を局在的に蓄積する機能を有する電荷保持膜形成用の材料膜を形成する工程と、異方性エッチング法を用いて、第２の材料膜をエッチバックすることで第２の電荷を局在的に蓄積する機能を有する電荷保持膜を形成する工程とを有することで以下の効果を奏する。

すなわち、電荷を局在的に蓄積する機能を有する電荷保持膜の膜厚がゲート電極の下とゲート電極の外側の部位とで互いに異なる半導体記憶装置を、特殊なプロセスを用いることなく、既存の製造装置（ライン装置）を用いて製造することができる。

また、ゲート電極及び／又は拡散領域の上面の少なくとも一部に、高融点金属と半導体との化合物膜を有する。化合物膜は低抵抗であるため、シート抵抗を低下でき、より消費電力の低い半導体記憶装置を実現できる。

また、化合物膜を、拡散領域の形成後、高融点金属を堆積する工程と、熱処理によって、少なくとも拡散領域表面の半導体と高融点金属を反応させる工程と、未反応の高融点金属を除去する工程とを経て形成できる。そのため化合物膜を、自己整合的に簡便に形成することができて、しかも化合物膜間の電気的短絡を防止できる。

また、本発明の半導体記憶装置の動作方法では、半導体層の電位に対して、ゲート電極の電位と拡散領域の電位とが互いに逆のバイアスとなるように電圧印加を行うことで、電荷を局在的に蓄積する機能を有する電荷保持膜中の電荷の一部のみを消去することができる。よって、書込み状態と消去状態の中間的状態を安定して制御よく得ることができる。そのため、動作の信頼性と、動作の速度を向上できる。

本発明の半導体記憶装置は、半導体層、絶縁膜、ゲート電極及び拡散領域を有している。
半導体層は、半導体装置に使用されるものであれば特に限定されない。半導体層には、基板上に形成された半導体層のみならず、半導体基板も含まれる。例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板；ＳＯＩ基板、ＳＯＳ基板又は多層ＳＯＩ基板；ガラスやプラスチック基板上に形成された半導体層（上記元素半導体や化合物半導体からなる層）が挙げられる。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体層は、単結晶、多結晶又はアモルファスのいずれであってもよい。

半導体層上に形成されている電荷保持膜は、電荷を局在的に蓄積する機能を有していさえすれば、特に限定されず、半導体装置に使用される絶縁膜をいずれも使用できる。例えば、半導体層側から第１の絶縁膜、電荷蓄積絶縁体膜及び第２の絶縁膜の順で積層された絶縁膜、電荷蓄積可能な微細ドットを複数含有した絶縁膜等が挙げられる。なお、本明細書において、電荷とは、電子又は正孔を意味する。また、局在的にとは、電荷保持膜に注入された電荷が、その注入された位置に保持され、他の部分へ移動しないで存在することを意味する。

上記例示中、前者の絶縁膜の第１絶縁膜及び第２絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電材料膜（例えば、酸化アルミニウム、酸化ハフニウム、酸化ハフニウム−酸化シリコン混合物、酸化ジルコニウム、酸化ジルコニウム−酸化シリコン混合物、酸化イットリウム、酸化ランタン、酸化ランタン−酸化シリコン混合物、酸化プラセオジウム、酸化セリウム）等が挙げられる。電荷蓄積絶縁体膜としては、シリコン窒化膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等が挙げられる。第１絶縁膜及び第２絶縁膜は、同一種の膜からなっていても、異なる種類の膜からなっていてもよいが、特に第１絶縁膜としては膜中のトラップ準位密度が低い材質の膜を用いるのが好ましい。トラップ準位密度が低い材質の膜としては、シリコン酸化膜、酸化アルミニウム膜等が挙げられる。構造の一例としては、第１の絶縁膜・電荷蓄積絶縁体膜・第２の絶縁膜すべてに酸化アルミニウム膜を用い、そのうち電荷蓄積絶縁体膜のみをトラップ準位密度の高いアルミニウムリッチな組成とした構造をとることも可能であるが、この場合は、同一のプロセス装置で上記３つの層すべてを形成できるメリットがある。

後者の微細ドットとしては、窒化シリコン等の窒化物；酸化アルミニウム、酸化チタニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化亜鉛等の酸化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；強誘電体；金属等のドットが挙げられる。ドットの形状及び大きさは、所望する電荷の蓄積量に応じて適宜設定できる。ドットを含有する絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電材料膜等が挙げられる。

電荷を局在的に蓄積する機能を有する電荷保持膜は、第１の絶縁膜、電荷蓄積絶縁体膜及び第２の絶縁膜の順で積層された絶縁膜が、製造が容易であるという観点から好ましい。

電荷を局在的に蓄積する機能を有する電荷保持膜の一部の上にはゲート電極が形成されている。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されない。例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。なお、ゲート電極下の半導体層にはチャネル領域が位置している。

ゲート電極の両側の上記半導体層には拡散領域が形成されている。この拡散領域は、半導体層において、チャネル領域の両側に位置し、ソース／ドレイン領域として機能する。拡散領域の導電型及び不純物濃度は、半導体記憶装置の性能に応じて適宜設定できる。拡散領域の表面層には高融点金属のシリサイド層を備えていてもよい。

拡散領域は、半導体層に形成されたウェル領域内に位置していてもよい。ウェル領域は、拡散領域と異なる導電型を有していることが好ましい。この場合、拡散領域の導電型を第１導電型、ウェル領域の導電型を第２導電型とする。

更に、本発明の半導体記憶装置は、拡散領域のゲート電極側の端部が、チャネル長方向において、ゲート電極直下よりも外側に位置している。この構造をオフセット構造と称し、ゲート電極と拡散領域間で、ゲート電極と拡散領域が存在しない箇所の半導体層をオフセット部分と称する。オフセット部分のゲート長（チャネル長）方向における長さは、半導体記憶装置の性能に応じて適宜設定できる。

オフセット部分は、ゲート電極の少なくとも一方の端部側に位置している。オフセット部分は、ゲート電極の両側に位置することが好ましい。両側にオフセット部分を有する場合、オフセット部分のゲート長方向の長さは、同一でも異なっていてもよく、同一が好ましい。
オフセット部分が両側にある場合、拡散領域間の幅は、ゲート長の１．０５倍〜１．５倍であることが好ましい。

また、本発明では、電荷を局在的に蓄積する機能を有する電荷保持膜が、少なくとも拡散領域の前記ゲート電極側の端部上にまで延在している。電荷を局在的に蓄積する機能を有する電荷保持膜が、ゲート電極下から拡散領域のゲート電極側の端部上にまで延在していることで、拡散領域から絶縁膜への電荷の注入及び放出を容易に行うことができる。

拡散領域のゲート電極側の端部は、電荷を局在的に蓄積する機能を有する電荷保持膜とオーバーラップしていることが好ましい。このオーバーラップ幅に特に上限は無いが、電荷の長期保持の観点からは、電荷を局在的に蓄積する機能を有する電荷保持膜中の電荷の拡散を極力防ぐことが、長期保持能力のさらなる改善につながるため、例えばオーバーラップ幅を０〜７０ｎｍ程度とすると、より好ましい。

更に、本発明では、以下の構成を備えていてもよい。
まず、拡散領域のゲート電極側の端部には、オフリークの抑制、読出し電流の低下防止等のために、拡散領域と同一又は異なる導電型の不純物領域を更に備えていてもよい。この不純物領域のゲート電極側端部は、ゲート電極に対してオフセット構造を有していてもいなくてもよい。

次に、電荷を局在的に蓄積する機能を有する電荷保持膜において、電荷蓄積機能を有する部分は、少なくとも上記延在している部分に存在していることが好ましい。更に、電荷蓄積機能を有する部分は、ゲート電極端部でかつ直下にも存在していることが好ましい。この部分がゲート電極端部でかつ直下に存在することで、ゲート電極下部と延在している部分とで、蓄積される電荷の注入及び放出し易さを変化させることができる。この注入及び放出し易さを利用して、電荷の蓄積状態の種類を増やすことができる。よって、より多数ビット化を実現できる。

更に、電荷蓄積機能を有する部分は、ゲート電極直下全面に存在してもよいし、左右に二分してゲート電極端付近にのみ存在する構造をとってもよい。前者は、複雑な工程を経ることなく簡便に形成できるメリットがある。後者は、長期保持時に蓄積電荷が電荷保持膜に沿って徐々に移動し左右の情報が混合してしまうことを、より効果的に防止できるため、さらに保持特性を改善することができるメリットがある。目的に応じ、どちらかの構造を選択することができる。

また、電荷を局在的に蓄積する機能を有する電荷保持膜が、第１の絶縁膜、電荷蓄積絶縁体膜及び第２の絶縁膜の順で積層された絶縁膜の場合、第１の絶縁膜が、ゲート電極下部と延在している部分とで、互いに異なる膜厚及び／又はバンドギャップを有していてもよい。このことによりゲート電極下部と延在している部分とで、蓄積される電荷の注入及び放出し易さを変化させることができる。よって、より多数ビット化を実現できる。更に、延在している部分の第１の絶縁膜の膜厚を薄く及び／又はバンドギャップを小さくすることで、この部分の電荷の注入及び放出し易さを、ゲート電極下部より向上することができる。

なお、延在している部分の第１の絶縁膜の膜厚は、上記利点を効果的に実現するためには、ゲート電極下部より１０％以上小さいことが好ましく、一方、蓄積電荷の外部への流出を防ぎ長期保持を実現するという観点からは、３ｎｍ以上の膜厚を有することが、より好ましい。

また、延在している部分の第１の絶縁膜のバンドギャップは、上記利点を効果的に実現するためには、ゲート電極下部より１０％以上小さいことが好ましく、一方、蓄積電荷の外部への流出を防ぎ長期保持を実現するという観点からは、半導体層に対し、１ｅＶ以上の障壁を第１の絶縁膜が有することが、より好ましい。

また、ゲート電極下部と延在している部分とで、電荷蓄積絶縁体膜の種類を代えることで、蓄積される電荷の注入及び放出し易さを変化させることもできる。
本明細書では、ゲート電極下部に位置する電荷を局在的に蓄積する機能を有する電荷保持膜を第１の電荷保持膜と、延在している部分に位置する電荷保持膜を第２の電荷保持膜とも称する。

（動作方法）
上記半導体記憶装置は、例えば、以下のように動作させることができる。

すなわち、半導体層の電位に対して、ゲート電極の電位と拡散領域の電位とが互いに逆のバイアスとなるように電圧印加を行う。この電圧印加により、電荷を局在的に蓄積する機能を有する電荷保持膜中の電荷を消去することができる。電荷の消去及び未消去を利用して、情報を書込み及び消去することができる。また、消去される電荷は、電荷保持膜中の電荷全部でも一部でもよい。

（製造方法）
上記半導体記憶装置は、例えば以下のように製造できる。
すなわち、まず、半導体層上に電荷を局在的に蓄積する機能を有する電荷保持膜を形成する。次いで、電荷保持膜上に導電体膜を堆積する。更に、リソグラフィ及びエッチングによって導電体膜を加工することでゲート電極を形成する。この後、ゲート電極が電荷保持膜の一部の上に位置するように、ゲート電極の側面に絶縁体からなるサイドウォールスペーサを形成する。次に、不純物注入及びアニールを行って前記拡散領域を形成することで半導体記憶装置を製造できる。

サイドウォールスペーサは、例えば、ゲート電極の側面を熱酸化する方法、全面にサイドウォールスペーサ形成用膜を積層し、異方性エッチングによりエッチバックする方法等により形成できる。

また、拡散領域の表面層に高融点金属の化合物膜を備える場合、この化合物膜は、例えば以下の方法により得ることができる。まず、拡散領域形成後、前面に高融点金属層を積層する。次いで、熱処理に付して半導体層と高融点金属層とを反応させて化合物膜を形成する。更に、未反応の高融点金属層を除去することで、拡散領域の表面層のみに化合物膜を形成できる。

電荷を局在的に蓄積する機能を有する電荷保持膜が、第１の電荷保持膜と第２の電荷保持膜からなる場合、例えば、以下のようにこれらの膜を形成できる。
まず、ゲート電極形成後、ゲート電極直下以外の電荷を局在的に蓄積する機能を有する電荷保持膜形成用材料膜を除去することで第１の電荷保持膜を形成する。次いで、少なくともゲート電極側面を覆うように第２の電荷保持膜形成用の材料膜を形成する。更に、異方性エッチング法を用いて、第２の材料膜をエッチバックすることで第２の電荷保持膜を形成することができる。

（実施形態）
以下、図を用いて本発明をより詳細に説明する。なお、以下においてはｎ型装置（拡散領域がｎ型の装置）について説明するが、不純物の導電型とバイアスを逆にすれば、ｐ型装置として形成することも可能である。また、ここでは、電荷を電子とし、電荷保持膜に電子が蓄積された状態を書込み状態、蓄積されていない場合を消去状態と定義している。

第１実施形態
図１(ａ）及び（ｂ）を用いて第１実施形態における半導体記憶装置の構成を説明する。図１（ａ）は、第１実施形態の半導体装置の断面の模式図である。ｐ型半導体層１０１上に、第１の絶縁膜１０２、電荷蓄積絶縁膜１０３、及び第２の絶縁膜１０４を有する。更にその上部に、ポリシリコン等よりなるゲート電極１０５、及びゲート電極１０５側面に絶縁体よりなるサイドウォールスペーサ１０６と１０７を有する。ゲート電極１０５の左右の半導体層１０１には、ｎ型拡散領域１０９と１１０が形成されている。半導体層１０１としては例えばｐ型シリコン基板を用いる。ここで、拡散領域１０９及び１１０とゲート電極１０５とはオーバーラップせず、オフセットの位置関係にある（図中、１１１と１１２はオフセット部分）。また、少なくとも拡散領域１０９と１１０のゲート電極寄りの端の位置の上にまで、第1の絶縁膜１０２、電荷蓄積絶縁膜１０３が伸びている。また、ゲート電極１０５下の半導体層１０１にはチャネル領域１０８が位置している。

以上より、電荷蓄積絶縁膜１０３が、下部を第１の絶縁膜１０２、上部を第２の絶縁膜１０４又はサイドウォールスペーサ１０６と１０７で挟まれた構造をなし、これがメモリ機能体としての働きをもつ。第１の絶縁膜１０２と第２の絶縁膜１０４は、電荷蓄積絶縁膜１０３に蓄積される電荷にとっての障壁となり、電荷が半導体層１０１やゲート電極１０５へ簡単に流出することを防ぐ働きがある。

なお、ここでは、半導体層上に設けられる素子分離帯や、層間絶縁膜、電極、コンタクトプラグ等は図示省略している。またこれも図示しないが、オフセット部分１１１と１１２の基板中にホウ素濃度の濃いハロー領域を形成してもよい。

本実施形態の半導体記憶装置は、ゲート電極１０５と拡散領域１０９及び１１０とがオフセットしている。このため、従来の半導体記憶装置に比べ、拡散領域１０９〜１１０間距離が大きく、微細装置においても、短チャネル効果によるオフリークをより小さくできるメリットがある。

本実施形態の半導体記憶装置の書込み、消去、読出し動作は、上記背景技術での書込み、消去、読出し方法に準じて行えばよい。すなわち、例えば書込みを行う場合、拡散領域１１０に６Ｖ程度の正の書込み電圧、ゲート電極に６Ｖ程度の正の書込み電圧を印加し、ｐ型半導体層及び拡散領域１０９を０Ｖとする。この時、図１（ｂ）に示すように、ゲート電極下に反転層１１３が形成され、拡散領域１０９から１１０へ電子が流れる。しかし、反転層１１３が拡散領域１１０近傍でピンチオフするため、拡散領域１１０近傍で電子が高電界によって加速され、ホットエレクトロンが発生する。このホットエレクトロンの一部は、ゲート電極１０５の電界に引っ張られて紙面の上方向へ走り、電荷蓄積絶縁膜１０３でトラップされ、蓄積電荷１１４となる。この蓄積電荷１１４は、サイドウォールスペーサ１０７下部から、拡散領域１１０寄りのゲート電極１０５下部にかけての部位の電荷蓄積絶縁膜１０３中にトラップされることになる。

この電荷（上記書込み操作によって、装置に対し紙面右側に蓄積された電荷）の読出しは、以下のように行う。すなわち、拡散領域１１０を０Ｖとし、拡散領域１０９に２Ｖ程度の正の読出し電圧を印加する。更にゲート電極１０５へ３Ｖ程度の正の読出し電圧を印加する。その結果、拡散領域１１０から拡散領域１０９へ電子が流れるが、蓄積電荷１１４の多寡によって、そのポテンシャルの影響により電子の流れにも大小が生じる。すなわち、蓄積電荷１１４の多寡を電流の大小として読出すことが可能であり、これを情報記憶として用いることができる。

一方、書込みの際に、上記とは逆に拡散領域１０９に正電圧、拡散領域１１０に０Ｖを印加した場合には、上述とは逆に紙面の左側、すなわちサイドウォールスペーサ１０６下部から、拡散領域１０９寄りのゲート電極１０５下部にかけての部位の電荷蓄積絶縁膜１０３中に電荷がトラップされる。

この左側の電荷の読出しは、拡散領域１０９に０Ｖ、拡散領域１１０に例えば２Ｖの正電圧、ゲート電極に例えば３Ｖの正電圧を印加することで、拡散領域１０９と１１０間に流れる電流の大小として検出することにより行える。この場合、左側に蓄積された電荷の多寡が電流の大小に大きな影響を与えるが、右側に蓄積された電荷の多寡は、電流の大小にあまり大きな影響を与えない。上記従来技術の欄でも説明した通り、読出し時に紙面右の拡散領域１１０に印加される正電圧によって、付近の反転層がピンチオフするためである。

逆に右側の電荷多寡情報を読出す際は、左の拡散領域１０９に正電圧を印加することで、左側の電荷多寡情報は無視され右側の電荷多寡情報が電流量に主として反映される。つまり、上述した背景技術の手法に従って、読出し方向を各々逆にすることにより、左側の蓄積電荷の有無、右側の蓄積電荷の有無を、個別に取り出すことができ、１つの装置に２ビットの情報を記憶させることができる。

本実施形態では、電荷蓄積絶縁膜１０３が、ゲート電極１０５下よりも外部にまで延在している。そのため、サイドウォールスペーサ１０７（１０６）下部から、拡散領域１１０（１０９）寄りのゲート電極１０５下部にかけての部位の電荷蓄積絶縁膜１０３中に電荷が蓄積される。その結果、左右両ビットの電荷蓄積位置が互いに離れることになる。このため、両ビットの情報を明確に切り分けることができ、長期保持の際の信頼性も高くなる。

消去の場合も、背景技術と同様の方法で、例えばゲート電極１０５に−６Ｖ程度の負の消去電圧、右の拡散領域１１０へ６Ｖ程度の正の消去電圧を印加し、半導体層１０１を０Ｖとする。この時、半導体層の荷電子帯から拡散領域１１０の伝導帯へ、一部の電子がバンド間トンネルによって流れ込み、更に電界加速されて半導体層１０１中のシリコン原子と衝突してホットホール・ホットエレクトロンのペアを生成する。ホットホールの一部はゲート電極１０５の電界に引っ張られ、電荷蓄積絶縁膜１０３に入って蓄積電荷１１４と再結合して電荷を消滅させる。これによって、右側に蓄積されていた電荷のみを消去させることができる。左側蓄積電荷の消去の場合は、左の拡散領域１０９へ正電圧印加を行う。

以上のように、書込み・読出し・消去は、背景技術と同様の方法を使用できる。ここで、本実施形態の場合、左右の電荷蓄積位置は、ゲート電極１０５の端部からオフセット部分１１１と１１２上にかけてであり、上記背景技術よりも更に互いに距離を離すことができる。このため、両者の情報を分離しやすい。特に左右ビットの一方を書込み状態、一方を消去状態としたまま長期保持させたとき、電荷蓄積絶縁膜１０３中のトラップ準位等を介して書込み側ビットから蓄積電荷が徐々に横方向に移動する。蓄積電荷が消去側ビットにまで達してしまうと、書込み側読出しと消去側読出しの差が小さくなり、判別が困難になる。左右の電荷蓄積位置が互いに離れている本実施形態では、このような情報の混合がより起こりにくく、従って情報の長期保持に有利である。

次に図２〜図５を用いて、第１実施形態の半導体記憶装置の製造方法を説明する。
まず、図２に示すように、ｐ型半導体層１０１上に、第１の絶縁膜１０２、電荷蓄積絶縁膜１０３、第２の絶縁膜１０４より構成されるゲート絶縁膜、ゲート電極１０５を順次形成する。

ここでは半導体層１０１として一般的な、素子分離領域を有するシリコン基板を用いたが、シリコン−ゲルマニウム基板等を用いてもよい。また、ガラス基板上に設けた半導体層（例えばシリコン層）を用いてもよい。

第１の絶縁膜１０２は、シリコン基板１０１の表面を熱酸化することによって得た。膜厚は１ｎｍ〜１０ｎｍ程度が好ましく、ここでは５ｎｍとした。膜の材質は、上記熱酸化膜以外に、ＣＶＤ酸化膜、高誘電材料膜、ラジカル酸化により得た酸化膜等を用いてもよい。また、これら膜の組み合わせでもよい。

電荷蓄積絶縁膜１０３としては、シリコン窒化膜を用いたが、酸化アルミニウムや、酸化ハフニウム等、他の材質を用いてもよいし、電荷蓄積可能な微細ドットを複数含有した絶縁膜（シリコン酸化膜等）を用いることも可能である。またこれらの膜の組み合わせでもよい。シリコン窒化膜を使用した本実施形態では、膜厚は１ｎｍ〜１５ｎｍ、例えば５ｎｍとした。特に薄膜化した場合には、蓄積電荷の横方向拡散を抑え、保持能力を高める利点がある。

第２の絶縁膜１０４は、ここではＣＶＤ酸化膜を用い、厚さは例えば８ｎｍとした。ＣＶＤ酸化膜以外にも、上記シリコン窒化膜の表面を熱酸化して酸化膜を得ることも可能であるし、また、高誘電材料膜を用いることもできる。これらの膜の組み合わせでもよい。シリコン窒化膜表面を熱酸化する場合には、シリコン窒化膜の表面の一部が酸化膜として消費されるため、最終的に所望の膜厚のシリコン窒化膜が残るように、酸化による消費分を上乗せしたシリコン窒化膜を形成しておく。

ゲート電極１０５は、ポリシリコンを使用した。ゲート電極は、ポリシリコン膜を、周知のリソグラフィ及びドライエッチングによって形成できる。なお、ここでは、ゲート長を１３０ｎｍとし、ゲート幅を２００ｎｍとした。

ただし、本実施形態では、第２の絶縁膜１０４でエッチングを止めることで、これより下の膜を残す。更に、ゲート電極１０５直下以外の第２の絶縁膜をウェットエッチングによって取り除く。この工程は必須ではないが、第２の絶縁膜表面はゲートエッチ時にエッチング種のプラズマによるダメージが入っている恐れがある。そのため、メモリ装置としての信頼性を高める上で、ゲート電極１０５直下以外の第２の絶縁膜を除去しておく方が好ましい。このようにして、図３の形状が得られる。

次に、ゲート電極１０５の側面に、膜厚２０ｎｍ〜１５０ｎｍ程度の絶縁体からなるサイドウォールスペーサ１０６と１０７を形成する。これは、基板上の全面にＣＶＤ法によってシリコン酸化膜等の絶縁膜を形成した後、エッチバックによって形成することも可能である。また、ゲート電極の表面を熱酸化することによって得ることもできる（図４）。特に後者の方法は簡便であり、製造コストを下げられる利点がある。ここでは後者の方法を採用する（前者の方法の利点については、後述する第２実施形態で言及する）。ここでは、サイドウォールスペーサ１０６と１０７のゲート長方向の幅を５０ｎｍとした。

次に、拡散領域形成工程を行う。本実施形態の拡散領域形成工程では、シリコン層表面に残存している第１の絶縁膜１０２及び電荷蓄積絶縁膜１０３をそのまま注入保護膜として使用している。更にこの上にＣＶＤ酸化膜等を堆積して、注入保護膜厚を調整してもよい。また、表面に露出している電荷蓄積絶縁膜１０３とその下の第１の絶縁膜１０２をエッチング除去した後、熱酸化ないしＣＶＤ酸化膜の堆積によって新たに注入保護膜を形成してもよい。

しかる後、例えば、３０ｋｅＶにエネルギーが制御された砒素イオンを、５×１０¹⁵ｃｍ^-2の面積密度で注入して、シリコン基板１０１の表面及びゲート電極１０５にｎ型不純物である砒素イオンをドープする。このとき、ゲート下のチャネル領域１０８、及びサイドウォールスペーサ１０６と１０７の下には砒素イオンがドープされない。

しかる後、窒素雰囲気下でアニール、例えば１０５０℃で１０秒のＲＴＡ処理によって、注入イオンの活性化処理を行う。このようにして、図５に示すように、シリコン基板１０１内に、紙面においてゲート電極１０５を中心にして略左右対称に、第２導電型の一例としてのｎ型拡散領域１０９と１１０を形成する。このアニールの際、砒素イオンのシリコン中拡散のため、サイドウォールスペーサ１０６と１０７の下部にまで砒素イオンが進入し、拡散領域１０９と１１０の一部はサイドウォールスペーサ１０６と１０７下にまで延伸する。上記アニールの条件を適当に設定することにより、拡散領域１０９と１１０の端（ウェル領域との接合）をサイドウォールスペーサ１０６と１０７の下に位置させ、かつ拡散領域１０６と１０７及びゲート電極１０５との間にオフセット部分１１１と１１２を形成することができる。

ここで、拡散領域１０６及び１０７と電荷蓄積絶縁膜１０３とのゲート長方向のオーバーラップ幅は４０ｎｍとした。また、オフセット部分１１１と１１２のゲート長方向の幅は１０ｎｍとした。

なお、上記アニール工程の前に、ハロー注入を行ってもよい。ハロー注入は、上記砒素イオン注入工程の前ないし後に行われる。ハロー注入は、ｐ型不純物であるホウ素の、２０〜６０ｋｅＶの注入エネルギーで、上記砒素の面積密度よりも少ない１×１０¹³〜１×１０¹⁴ｃｍ^-2程度の面積密度で、垂直方向に対して１５°から４５°の間の角度でサイドウォールスペーサ１０６と１０７の下部への注入を意味する。ハロー注入後、アニールを行う事によって、各拡散領域１０９と１１０端部付近のオフセット部分１１１と１１２に、ｐ型不純物であるホウ素の濃度が濃いハロー領域を形成する（図示せず）。このハロー領域を形成することによって、拡散領域１０９と１１０がゲート電極１０５下にまで拡散することを抑え、オフセット部分１１１と１１２を安定して形成することができる。

なお、上記各種構成部材形成前は、第１導電型であるｐ型ウェル領域は、当初、シリコン基板１０１の全体であった。シリコン基板１０１に、拡散領域１０９、１１０を形成したことにより、第１導電型であるｐ型ウェル領域が、シリコン基板１０１における拡散領域１０９と１１０が形成されなかった領域まで、減少することは勿論である。

以上の工程を経て、図１に示した第１実施形態の装置構造が得られる。ここで必要に応じて、ゲート電極１０５上部の絶縁膜や、表面に露出した部分の電荷蓄積絶縁膜１０３をエッチング除去してもよい。

第２実施形態
第２実施形態を、図６及び７を用いて説明する。第２実施形態では、サイドウォールスペーサ１０６と１０７の形成前に、ハロー注入及び表面近傍のハロー濃度を下げるためのｎ型不純物による打ち返し注入を行う。すなわち、第１実施形態に従って図３のようにゲート電極を加工した後、必要に応じて表面に注入保護膜（図示せず）を形成する。この後、ｐ型不純物であるホウ素を、１５〜２０ｋｅＶのエネルギーで、１×１０¹³〜１×１０¹⁴ｃｍ^-2程度の面積密度で、垂直方向に対して１０°以下の角度で注入する。更に本実施形態では、エネルギーが２０〜４０ｋｅＶに設定されたｎ型不純物である砒素を、ホウ素の面積密度以下で、垂直方向に対して１０°以下の角度で注入する（図６）。

しかる後、サイドウォールスペーサ１０６と１０７を形成する。ここでは、ゲート電極１０５の表面を直接熱酸化する方法よりも、ＣＶＤ法によって全面に絶縁膜を堆積した後、反応性イオンエッチング（ＲＩＥ）を用いたエッチバックによってサイドウォールスペーサを形成する方法が好ましい。この方法は、熱酸化方法よりも低温の方法であるため、先に注入したホウ素と砒素の半導体層中の熱拡散を抑えることができる。

この後、例えば、３０ｋｅＶにエネルギーが制御された砒素イオンを、５×１０¹⁵ｃｍ^-2の面積密度で注入する。次いで、ＲＴＡ等のアニール処理を行うことで、サイドウォールスペーサ１０６と１０７の下の一部にまで伸びた拡散領域１０９と１１０、サイドウォールスペーサ１０６と１０７下のｐ型濃度が濃いハロー領域１１５と１１６、更にその上部、第１の絶縁膜１０２との境界近くに、砒素打ち返しによってハロー濃度が下げられたハロー打ち返し領域１１７と１１８が形成される。このハロー打ち返し領域は必須ではないため、形成工程を省略してもかまわない。しかし、これを設けることで、サイドウォールスペーサ１０６と１０７下のハロー濃度が高くなりすぎて読出し電流が低下してしまうことを防ぐことができる利点がある。

本実施形態では、サイドウォールスペーサ１０６と１０７の形成前にハロー注入を行っている。そのため、サイドウォールスペーサ１０６と１０７下部領域へハロー注入を、鉛直に近い角度で比較的低いエネルギーで行うことができる。その結果、所望の深さに精度よく注入することができる。ハロー打ち返し注入に関しても同様である。また、これらの注入の後でサイドウォールスペーサ１０６と１０７を形成するにあたっては、これらを熱酸化で形成するよりも、ＣＶＤ膜の堆積とエッチバックによって形成するほうが好ましい。後者の方法は、処理温度が低いため、注入プロファイルへの影響が少なく、高い精度で不純物プロファイルを制御できる利点がある。
以下、層間絶縁膜やコンタクトプラグ等の形成を適宜行うことにより、第２実施形態の半導体記憶装置が作製される。

第３実施形態
第３実施形態は、本発明の半導体記憶装置の消去方法に関するものであり、本実施形態により、１つのセルに記憶できる情報量を更に増やすことができる。

第１実施形態では、バンド間トンネル電子によって生成されるホットホールを用いて、電荷蓄積絶縁膜中に蓄積されている電荷を消去したが、本実施形態では、電界によるＦＮトンネル（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）を用いて蓄積電荷を抜き取る方法をとる。本方法では、蓄積電荷の一部のみを抜き取ることができる。図８（ａ）及び（ｂ）を用いてこれを説明する。

図８（ａ）は、第１実施形態の図１（ｂ）に従って紙面右側のビットに書込みを行い、電荷が蓄積された状態である。ゲート電極１０５右端付近の下からサイドウォールスペーサ１０７の下にかけての電荷蓄積絶縁膜１０３中に電荷が蓄積されている。ここで便宜的に、これらの電荷のうち概ねゲート電極端下部付近に存在する電荷を１１４ａ、概ねサイドウォールスペーサ下部付近に存在する電荷を１１４ｂとして表すことにする。この状態において左の拡散領域１０９をドレイン、右の拡散領域１１０をソースとして読出しを行うと、右側ビットの蓄積電荷１１４ａと１１４ｂの両方のポテンシャルにより読出し電流が小さくなり、「書込み状態」として認識することができる（蓄積電荷１１４ａと１１４ｂがともに無ければ、読出し電流が大きくなり「消去状態」として認識される）。

ここで、ゲート電極１０５に高い負の電圧、例えば−１４Ｖを印加し、右の拡散領域１１０に４Ｖ程度の正電圧を印加する。半導体層１０１の電位は０Ｖとする。この時、ゲート電極１０５と右の拡散領域１１０との間の強い電界により、蓄積電荷のうちの一部、すなわちサイドウォールスペーサ１０７下の、拡散領域１１０端近くの蓄積電荷１１４ｂのみが、ＦＮトンネルによって、拡散領域１１０へと抜き取られる。一方、拡散領域１１０端から離れた部位の蓄積電荷１１４ａはそのまま電荷蓄積絶縁膜１０３中に残る。

このようにして、図８（ｂ）に示すように右側ビットの電荷の一部が抜き取られた状態が得られる。この状態で、左側拡散領域１０９をドレイン、右側拡散領域１１０をソースとして右側ビットの読出しを行う。この場合、読出し電流１１９は、電荷１１４ｂ抜き取り前の図８（ａ）の状態に対する読出し電流よりも大きく、消去状態に対する読出し電流よりも小さくなる。つまり、図８（ａ）の状態と消去状態の中間的状態として認識することができる。つまり、消去状態・中間状態・書込み状態の、３つの状態を情報記憶に利用することができ、１つのセルに記憶できる情報量を増やすことができる。これによって、単位面積あたりの記憶容量が高い高密度記憶容量メモリセルアレイが実現できる。

なお、残された蓄積電荷を消去する場合、あるいは蓄積電荷すべてを一度に消去する場合には、第１実施形態と同様、バンド間トンネルによるホットホール生成を用いることもできるし、あるいはＦＮトンネルによって電荷を消去することも可能である。

ＦＮトンネルによる電荷消去を行う場合には、例えばゲート電極１０５に−１８Ｖ程度の高い負電圧、半導体層１０１と拡散領域１１０に０Ｖを印加する。これにより、電荷蓄積絶縁膜全面に紙面上下方向の強い電界がかかり、蓄積電荷をすべて消去することができる。

以上は、紙面右側の蓄積電荷の消去に関して述べたが、紙面左側の蓄積電荷の消去に関しても、左右を逆に読みかえて同様に行うことができる。
なお、第１の絶縁膜１０２、電荷蓄積絶縁膜１０３、第２の絶縁膜１０４の膜厚をより薄くすれば、消去時の各電圧を低くすることもできる。よって、目的に応じた電荷保持能力を損なわない範囲で、膜厚を適宜設定すればよい。

第４実施形態
第４実施形態を、図９〜図１４を用いて説明する。まず、第１実施形態の図３のようにリソグラフィ技術とエッチング技術を用いてゲート電極を形成する。この実施形態では、ゲートエッチ後更に続けて、ゲート電極１０５下部以外の第２の絶縁膜１０４と電荷蓄積絶縁膜１０３も除去しておく。更にフッ酸溶液を用いたエッチング等の方法で、ゲート電極１０５下部以外の第１の絶縁膜１０２も除去する（図９）。その結果、ゲート電極１０５下部に第１の電荷保持膜が形成される。

更にこの後、半導体層１０１の露出した表面に対して熱酸化を行い、これをフッ酸溶液等でウェットエッチング除去する、いわゆる犠牲酸化処理を行ってもよい。この犠牲酸化処理を行うことで、エッチング工程や上記の電荷蓄積絶縁膜除去工程において半導体層１０１表面がプラズマによるダメージを受けていても、このダメージを除去することができ、メモリの信頼性を更に高めることができる。

次に、図１０に示すように、表面への熱酸化を行うことで、露出している半導体層１０１の表面へ絶縁膜１２１、ゲート電極１０５の側面及び上面に絶縁膜１２２を設ける。引き続きＣＶＤ法を用いて、シリコン窒化膜等の電荷蓄積絶縁膜１２３、シリコン酸化膜等の絶縁膜１２４を順次堆積する。ここで、半導体層１０１上の絶縁膜１２１の膜厚は、本実施形態では、第１の絶縁膜１０２よりも薄い膜厚とする。例えば、第１の絶縁膜の膜厚を５ｎｍ、半導体層１０１上の絶縁膜１２１の膜厚を４ｎｍとする。電荷蓄積絶縁膜１２３の膜厚は、ゲート電極下の電荷蓄積絶縁膜１０３と同程度でよく、例えば５ｎｍとする。絶縁膜１２４の膜厚は２０ｎｍ〜１５０ｎｍ程度とする。

続いて、ＲＩＥを用いて、全面をエッチバックすることにより、図１１に示すように、ゲート電極１０５側面部分に、絶縁膜１２２、電荷蓄積絶縁膜１２３、絶縁膜１２４からなるサイドウォールスペーサが形成される。このサイドウォールスペーサは、ゲート電極１０５下のメモリ機能体と類似の構造をなし、第２の電荷保持膜としての働きをもつ。つまり、ゲート電極１０５下には、紙面下より順に、第１の絶縁膜１０２、電荷蓄積絶縁膜１０３及び第２の絶縁膜１０４の３層からなるゲート絶縁膜が存在し、これがメモリ機能体としての働きを持っている。一方、サイドウォールスペーサ部も同様に、絶縁膜１２０と１２１・電荷蓄積絶縁膜１２３・絶縁膜１２４の３つの部分からなるメモリ機能体を有している。特にこのサイドウォールスペーサの下部では、ゲート電極１０５下と同様、電荷蓄積絶縁膜１２３の一部が絶縁膜１２０と１２１を介して半導体層１０１と向かい合う構造になっている。

ところで本実施形態のエッチバックは、まず電荷蓄積絶縁膜１２３をエッチングストッパーとしてゲート電極側壁部以外の絶縁膜１２４を除去し、続いて絶縁膜１２０と１２１をエッチングストッパーとしてゲート電極側壁部以外の電荷蓄積絶縁膜１２３を除去する、という手法を用いている。しかし、これらの膜は必ずしもすべて除去しなければならないわけではなく、適度な膜厚を残し、後の注入工程における注入保護膜として流用することも可能である。

ただし、これらの膜を一度除去し、再度注入保護膜を形成した方が、サイドウォールスペーサ部の膜の膜厚制御性が高いため、本実施形態では、サイドウォールスペーサ部以外の膜をすべて除去することとする。つまり、まず、ゲート電極１０５側面部以外の絶縁膜１２４、電荷蓄積絶縁膜１２３をエッチバックによって除去する。更に、フッ酸等によるウェットエッチングによって、半導体層１０１表面に露出した絶縁膜１２０と１２１も除去する。この後、熱酸化やＣＶＤによって注入保護膜（図示せず）を適宜形成する。しかる後、例えば、３０ｋｅＶにエネルギーが制御された砒素イオンを、５×１０¹⁵ｃｍ^-2の面積密度で注入し、ＲＴＡ等のアニール処理を行う。この結果、拡散領域１０９と１１０が形成される（図１２）。

以上の工程により、第１実施形態の図１と同じく、ゲート電極と拡散領域とがオフセットし、かつメモリ機能体がゲート電極下から拡散領域端にまで延在した構造を得ることができる。

本実施形態では、電荷蓄積絶縁膜１０３及び１２３と半導体層１０１の間に設けられる絶縁膜、すなわちゲート電極１０５下の第１の絶縁膜１０２と、サイドウォールスペーサ下部の絶縁膜１２０と１２１とが、別の工程で形成されるため、互いに異なる膜厚とすることが比較的容易にできる。

なお、第２実施形態の手法に従い、ハロー領域やハロー打ち返し領域を形成してもよい。この場合は、電荷蓄積絶縁膜１２３を堆積した後、絶縁膜１２４を堆積する前に、第２実施形態に倣ってハロー注入やハロー打ち返し注入を行えばよい。この時、電荷蓄積絶縁膜１２３をそのまま注入保護膜として利用することができる。また、これらの注入を行った後に絶縁膜１２４を堆積し、エッチバックしてサイドウォールを形成することで、サイドウォールスペーサ下に注入種を導入することができる（第２実施形態の図６、７参照）。

本実施形態の半導体記憶装置への書込みは、第１実施形態と同じ方法でなされる。すなわち、例えば紙面右側の電荷蓄積絶縁体へ電子を注入する場合、半導体層１０１及び拡散領域１０９を０Ｖ、拡散領域１１０を正の書込み電圧、ゲート電極１０５に正の書込み電圧を印加する。この結果、拡散領域１０９から拡散領域１１０間へ電子が流れ、拡散領域１１０近傍の高電界で加速されることでホットエレクトロンを生じる。このホットエレクトロンが電荷蓄積絶縁膜中へトラップされる。この時、図１３に示すように、本実施形態において電荷が蓄積されるのは、ゲート電極１０５下の電荷蓄積絶縁膜１０３の紙面右側部分（蓄積電荷１２５）、及び、右側サイドウォールスペーサ中の電荷蓄積絶縁膜１２３の下部（蓄積電荷１２６）である。読出しも、第１実施形態に倣って行われる。

消去もまた、第１実施形態に準じて行うが、本実施形態では、消去時間を調節することによって、１セルあたりの記憶情報量を増やすことができる。
紙面右側の蓄積電荷の消去を行う場合には、第１実施形態に倣い、ゲート電極１０５に負の消去電圧、拡散領域１１０に正の消去電圧、半導体層１０１に０Ｖを印加する。その結果、拡散領域１１０と半導体層１０１の間にバンド間トンネル電流１２７が発生し、その電子が更に電界による加速を受けてホットホール１２８を生じさせる。その一部が電荷蓄積絶縁膜中の電荷を消滅させる。このプロセスは第１実施形態にて説明した通りである。

ここで、本実施形態での特徴は、サイドウォールスペーサ下部の絶縁膜１２１の膜厚を、ゲート電極下の第１の絶縁膜１０２よりも薄く設定したことにある。消去時に単位時間あたり絶縁膜を越えて電荷蓄積絶縁膜へ到達するホットホールの数は、特に絶縁膜厚に敏感に依存するため、薄い絶縁膜１２１を越えて電荷蓄積絶縁膜１２３へ入るホットホールの方が、第１の絶縁膜１０２を越えて電荷蓄積絶縁膜１０３へ入るホットホールよりも多くなり、電荷蓄積絶縁膜１２３中の電荷が優先的に消去される。これを利用し、適当な時間の消去パルスを印加することで、電荷蓄積絶縁膜１０３中の電荷１２５をできるだけ残しながら、サイドウォールスペーサ部の電荷蓄積絶縁膜１２３中の電荷を消去できる。この図１４の状態は、書込みと消去の中間状態である。第３実施形態にて説明したように、この中間状態も記憶情報の一状態として利用することで、１セル当りに記憶できる情報量を増やすことができる。本実施形態では、バンド間トンネルを利用した消去方法を用いながら、この中間状態を制御よく実現できるため、高速にこれを実現できるメリットがある。

中間状態から、更に完全な消去状態にするには、上述のバンド間トンネル消去を更に長時間行ってもよいし、ゲート電極１０５と半導体層１０１に電界をかけてＦＮトンネルによって電荷を引き抜いてもよい。これは、第３実施形態にて説明した通りである。

また、本実施形態では、バンド間トンネルによる消去を用いたが、第３実施形態と同様の手法で、ＦＮトンネルによるサイドウォール部電荷の優先的引き抜きを行って、中間状態を作ることも可能である。特に、サイドウォールスペーサ部の絶縁膜１２１膜厚を薄く設定していることで、サイドウォールスペーサ内の電荷１２６（図１３）がより引き抜きやすくなっている。そのため中間状態をより制御よく作り出すことができる。特にＦＮトンネルを用いた消去では、電流が殆ど流れないため、低消費電力装置の実現に有効である。

更に、本実施形態では、ゲート電極１０５下の第１の絶縁膜１０２の膜厚よりも、サイドウォールスペーサ下部の絶縁膜１２０と１２１の膜厚を薄く設定したが、これを逆にすることも可能である。この場合には、ゲート電極１０５下の蓄積電荷１２５が消去時に優先的に消去される。よって、この電荷１２５が消去されサイドウォールスペーサ部の電荷１２６が残存している状態まで消去を行うことで、中間状態が実現できる。

ただし、上述した実施形態のようにサイドウォールスペーサ下部の絶縁膜１２１の方を薄く設定した方が、より高い制御性を実現できるメリットがある。すなわち、消去時に、ゲート電極１０５に負電圧、拡散領域１１０に正電圧、半導体層１０１に０Ｖを印加した際、ゲート電極１０５〜拡散領域１１０間に、ゲート電極１０５〜半導体層１０１間よりも強い電界がかかることになる。更にこの時サイドウォールスペーサ下の絶縁膜１２０と１２１の膜厚が薄ければ、強い電界と薄い膜厚の相乗効果によってサイドウォールスペーサ部の電荷１２６をより高速に消去することができる。

これにより、サイドウォールスペーサ部電荷１２６の消去速度と、ゲート電極１０５下電荷１２５の消去速度との差をより大きくできる。そのため、ゲート電極１０５下電荷１２５のみが残存する中間状態を、安定して高速に作り出すことができる。

第５実施形態
第５実施形態の半導体記憶装置も、概ね第４実施形態にそって作製されるが、図１２において、ゲート電極下の第１の絶縁膜１０２と、サイドウォールスペーサ下部の絶縁膜１２０と１２１との材料を異なるものとし、異なるバンドギャップを有する材質とすることを特徴とする。例えば第１の絶縁膜１０２としてシリコン酸化膜、サイドウォールスペーサ下絶縁膜１２０と１２１として、よりバンドギャップの小さいシリコン酸窒化膜を利用する。このように、両者の材質を異なるものとし、異なるバンドギャップとすることで、ホットキャリアにとっての電気的障壁高さに差をつけることができる。

この方法によっても、第４実施形態で説明したように、ゲート電極下電荷蓄積絶縁膜１０３中の電荷の消去速度と、サイドウォールスペーサ中電荷蓄積絶縁膜１２３下部の電荷の消去速度に差をつけることができる。その結果、書込みと消去の中間状態を制御よく作ることができる。
なお、第１の絶縁膜１０２や、絶縁膜１２０と１２１は、ＣＶＤ法等を用いて形成することも可能であり、上記以外の材料の膜を使用してもよい。

また、上述の実施形態とは逆に、サイドウォールスペーサ下絶縁膜１２０と１２１よりもゲート電極１０５下の第１の絶縁膜１０２の方が、バンドギャップが小さく電気的障壁の低い材質を用いることも可能である。しかし、上記第４実施形態で述べたと同様の理由から、サイドウォールスペーサ下部の絶縁膜１２０と１２１に、よりバンドギャップの小さい材料を使用した方が、消去時に、ゲート電極１０５下の電荷１２５が消去される速度と、サイドウォールスペーサ部の電荷１２６が消去される速度に大きな差をつけることができる。このため、サイドウォールスペーサ下部電荷１２６が消去されゲート電極１０５下電荷１２５が残存する中間状態を、より容易に作り出すことができる。

第６実施形態
第６実施形態を、図１５（ａ）及び（ｂ）を用いて説明する。第６実施形態は、半導体記憶装置の電極形成に関するものであり、半導体記憶装置をより高性能化することができる。

まず、第１実施形態の説明に従って得られる図１（ａ）に示す構造に対し、フッ酸系溶液によって拡散領域１０９、１１０上及びゲート電極１０５上の自然酸化膜を極力除去する。この後、図１５（ａ）に示すように、上面全面に、高融点金属膜１２９を堆積する。高融点金属膜１２９の材料としては、チタン、コバルト、ニッケル等の金属が挙げられる。この堆積工程は、スパッタリング法を用いるのが一般的であるが、他にＣＶＤ法等を用いてもよく、特に手段は問わない。適当な手段により、１０〜５０ｎｍ程度の膜厚で高融点金属１２９を堆積する。

次に、第１及び第２の２段階熱処理を行う。まず、第１の熱処理として、４００℃〜７００℃程度の温度範囲で、１０秒〜３０秒程度のＲＴＡ処理を行う。この第１の熱処理によって、拡散領域１０９と１１０上面が高融点金属膜１２９と接触している部分、及びゲート電極１０５上面が高融点金属膜１２９と接触している部分において、シリコンと高融点金属が反応し、高融点金属シリサイド膜が形成される。一方、上記のような比較的低温の温度では、高融点金属膜１２９と、シリコン酸化膜等からなる絶縁膜１０６との反応は抑えられ、高融点金属シリサイド膜は形成されない。本明細書では特に図示していないが、素子分離領域上も同じ理由により、高融点金属シリサイド膜は形成されない。このため、シリコンが高融点金属と接触している部位のみに選択的に高融点金属シリサイド膜を形成することができる。

続いて、硫酸と過酸化水素水との混合溶液によるウェットエッチングによって未反応の高融点金属膜を除去する。これにより、図１５（ｂ）に示すように、拡散領域１０９と１１０上に高融点金属シリサイド膜１３１と１３２が形成され、ゲート電極１０５上に高融点金属シリサイド膜１３０が形成されて、なおかつこれらが互いに電気的に絶縁されている構造を得ることができる。

この後、第２の熱処理として、８００℃〜１０００℃程度の温度範囲で、１０秒〜３０秒程度のＲＴＡ処理を行うことにより、高融点金属シリサイド膜１３０、１３１及び１３２の抵抗を更に低下させることができる。以上の工程により、自己整合的に、ゲート電極１０５及び拡散領域１０９と１１０上に低抵抗な高融点金属シリサイド膜を形成することができる。これによって、ゲート電極１０５及び拡散領域１０９と１１０のシート抵抗が低下するため、半導体記憶装置の低消費電力化、動作の高速化を実現できる。

なお、本実施形態で説明した手法は、いわゆるサリサイド技術に基づくものであるが、本発明の半導体記憶装置がゲート電極側面部に絶縁体サイドウォールスペーサを有しているが故に、この手法が可能となっている。つまり、ここでは第１実施形態の半導体記憶装置に対して本手法を適用した例を説明したが、上記の他の実施形態に対しても、まったく同じ手法の適用が可能である。

本発明の第１実施形態の半導体記憶装置の要部の概略断面図及び書込み動作を説明する概略断面図である。 本発明の第１実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 本発明の第１実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 本発明の第１実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 本発明の第１実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 本発明の第２実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 本発明の第２実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 本発明の第３実施形態の半導体記憶装置における、書込み状態と消去状態との中間状態を形成するための動作と、中間状態の読出し動作を説明する概略断面図である。 本発明の第４実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 本発明の第４実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 本発明の第４実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 本発明の第４実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 本発明の第４実施形態の半導体記憶装置の書込み状態を説明する概略断面図である。 本発明の第４実施形態の半導体記憶装置において、書込み状態と消去状態の中間状態を形成するための動作を説明する概略断面図である。 本発明の第６実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 従来の半導体記憶装置の要部の概略断面図である。 従来の半導体記憶装置の書込み動作を説明する概略断面図である。 従来の半導体記憶装置において、図１７の書込み動作によって書込まれた部位を読出すための読出し動作を説明する概略断面図である。 従来の半導体記憶装置において、図１７の書込み動作によって書込まれた部位とは反対側の部位を読出すための読出し動作を説明する概略断面図である。 従来の半導体記憶装置の消去動作を説明する概略断面図である。 従来の半導体記憶装置の消去動作を説明するＰＮ接合部のバンド模式図である。

符号の説明

１０１ 半導体層
１０２、２０２ 第１の絶縁膜
１０３、１２３、２０３ 電荷蓄積絶縁膜
１０４、２０４ 第２の絶縁膜
１０５、２０５ ゲート電極
１０６、１０７ サイドウォールスペーサ
１０８、２０８ チャネル領域
１０９、１１０、２０６、２０７ 拡散領域
１１１、１１２ オフセット部分
１１３、２１１ 反転層
１１４ 蓄積電荷
１１４ａ ゲート電極端付近下部の蓄積電荷
１１４ｂ サイドウォールスペーサ下部の蓄積電荷
１１５、１１６、２０９、２１０ ハロー領域
１１７、１１８ ハロー打ち返し領域
１１９、２１４ 読出し電流
１２０、１２１、１２２、１２４ 絶縁膜
１２５ 電荷蓄積絶縁膜１０３中の蓄積電荷
１２６ 電荷蓄積絶縁膜１２３中の蓄積電荷
１２７ バンド間トンネル電流
１２８、２１６ ホットホール
１２９ 高融点金属膜
１３０、１３１、１３２ 化合物膜
２０１ 半導体基板
２１２ 電子
２１３、２１４ 読出し電流
２１５ トンネル電子
２１７ ホットエレクトロン

Claims (16)

1. 半導体層上に形成された、電荷を局在的に蓄積する機能を有する電荷保持膜と、
   前記電荷を局在的に蓄積する機能を有する電荷保持膜の一部の上に形成されたゲート電極と、
   前記ゲート電極の両側の前記上記半導体層に形成された拡散領域とを備え、
   前記拡散領域の前記ゲート電極側の端部が、前記ゲート電極直下よりも外側に位置し、
   前記電荷を局在的に蓄積する機能を有する電荷保持膜が、少なくとも前記拡散領域の前記ゲート電極側の端部上にまで延在していることを特徴とする半導体記憶装置。
2. 前記半導体層が、第１導電型のウェル領域を備え、前記拡散領域が前記ウェル領域内に位置し、かつ第２導電型である請求項１に記載の半導体記憶装置。
3. 前記電荷を局在的に蓄積する機能を有する電荷保持膜が、少なくともその一部において、半導体層側より順に、第１の絶縁膜、電荷蓄積機能を有する絶縁体、及び第２の絶縁膜からなる構造を有する請求項１に記載の半導体記憶装置。
4. 前記第１の絶縁膜が、前記ゲート電極直下と、前記ゲート電極の端部から前記拡散領域側とで、互いに異なる膜厚を有する請求項３に記載の半導体記憶装置。
5. 前記第１の絶縁膜が、前記ゲート電極直下より、前記ゲート電極の端部から前記拡散領域側の方が薄い膜厚を有する請求項４に記載の半導体記憶装置。
6. 前記第１の絶縁膜が、前記ゲート電極直下と、前記ゲート電極の端部から前記拡散領域側とで、互いに異なるバンドギャップを有する請求項３に記載の半導体記憶装置。
7. 前記第１の絶縁膜が、前記ゲート電極直下より、前記ゲート電極の端部から前記拡散領域側の方が小さいバンドギャップを有する請求項６に記載の半導体記憶装置。
8. 前記電荷を局在的に蓄積する機能を有する電荷保持膜が、前記ゲート電極直下に位置する第１の電荷を局在的に蓄積する機能を有する電荷保持膜と、前記ゲート電極の端部から前記拡散領域側に延在する第２の電荷を局在的に蓄積する機能を有する電荷保持膜とからなる請求項１に記載の半導体記憶装置。
9. 前記ゲート電極、前記拡散領域、又は前記ゲート電極及び前記拡散領域が、それらの上面の少なくとも一部に、高融点金属の化合物膜を有する請求項１に記載の半導体記憶装置。
10. 前記拡散領域のゲート電極の端部が、前記電荷を局在的に蓄積する機能を有する電荷保持膜と０ｎｍより大きい幅でオーバーラップしている請求項１に記載の半導体記憶装置。
11. 請求項１に記載の半導体記憶装置の製造方法であって、
    前記電荷を局在的に蓄積する機能を有する電荷保持膜を形成する工程と、前記電荷を局在的に蓄積する機能を有する電荷保持膜上に導電体膜を堆積する工程と、リソグラフィ及びエッチングによって前記導電体膜を加工することでゲート電極を形成する工程と、
    前記ゲート電極の側面に絶縁体からなるサイドウォールスペーサを形成する工程と、
    不純物注入及びアニールを行って前記拡散領域を形成する工程と
    を有することを特徴とする半導体記憶装置の製造方法。
12. 前記サイドウォールスペーサが、前記ゲート電極の表面の熱酸化により形成される請求項１１に記載の半導体記憶装置の製造方法。
13. 前記サイドウォールスペーサが、
    前記電荷を局在的に蓄積する機能を有する電荷保持膜及び前記ゲート電極を覆うサイドウォールスペーサ形成材料膜を堆積する工程と、
    異方性エッチング法により前記材料膜をエッチバックする工程と
    を経ることで形成される請求項１１に記載の半導体記憶装置の製造方法。
14. 請求項８に記載の半導体記憶装置の製造方法であって、
    前記第１の電荷を局在的に蓄積する機能を有する電荷保持膜形成用の材料膜を形成する工程と、前記第１の材料膜上に導電体膜を堆積する工程と、リソグラフィ及びエッチングによって前記導電体膜を加工することでゲート電極を形成する工程と、
    前記ゲート電極直下以外の前記第１の材料膜を除去することで第１の電荷を局在的に蓄積する機能を有する電荷保持膜を形成する工程と、
    少なくとも前記ゲート電極側面を覆うように第２の電荷を局在的に蓄積する機能を有する電荷保持膜形成用の材料膜を形成する工程と、
    異方性エッチング法を用いて、前記第２の材料膜をエッチバックすることで第２の電荷を局在的に蓄積する機能を有する電荷保持膜を形成する工程と、
    不純物注入及びアニールを行って前記拡散領域を形成する工程と
    を有することを特徴とする半導体記憶装置の製造方法。
15. 前記拡散領域を形成する工程後、
    高融点金属を上記拡散領域上面の少なくとも一部を覆うように堆積する工程と、
    熱処理によって、前記拡散領域表面の半導体と前記高融点金属とを反応させることで高融点金属の化合物膜を形成する工程と、
    未反応の高融点金属を除去する工程と
    を有する請求項１１に記載の半導体記憶装置の製造方法。
16. 請求項１に記載の半導体記憶装置の動作方法であって、
    前記半導体層の電位に対して、前記ゲート電極の電位と前記拡散領域の電位とが互いに逆のバイアスとなるように電圧印加を行うことで、前記電荷を局在的に蓄積する機能を有する電荷保持膜中の電荷の一部のみを消去することを特徴とする半導体記憶装置の動作方法。

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