KR100513386B1 - 필터링 장치 및 이를 갖는 위상 동기 루프 장치 - Google Patents

필터링 장치 및 이를 갖는 위상 동기 루프 장치 Download PDF

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Abstract

구성 면적을 줄임과 동시에 튜닝 범위를 확장하기 위한 필터링 장치 및 이를 갖는 위상 동기 루프 장치가 개시된다. 본 발명의 선택신호 출력부는 구동 전압의 상태 변화에 따른 구간별 선택신호를 출력하고, 제1 필터부는 구간별 선택신호에 따라 구동 전압이 제1 천이점 전압 이하인 구간에서 동작되어 필터링 신호를 출력하고, 구동 전압이 제1 천이점 전압에서 제2 천이점 전압으로 상승하는 구간에서 동작 상태를 유지하여 필터링 신호를 출력하며, 제2 필터부는 구간별 선택신호에 따라 구동 전압이 제2 천이점 전압 이상인 구간에서 동작되어 필터링 신호를 출력하고, 구동 전압이 제2 천이점 전압에서 제1 천이점 전압으로 하강하는 구간에서 동작 상태를 유지하여 필터링 신호를 출력한다. 필터링 장치의 집적화 설계시 구성 면적을 줄임과 동시에 필터링 동작 범위를 확장할 수 있다.

Description

필터링 장치 및 이를 갖는 위상 동기 루프 장치{FILTERING DEVICE AND PHASE LOCKED LOOP DEVICE HAVING THE SAME}
본 발명은 적분 장치 및 이를 갖는 위상 동기 루프(Phase Locked Loop; 이하, PLL 이라 칭함) 장치에 관한 것으로서, 보다 상세하게는 구성 면적을 줄임과 동시에 튜닝 범위를 확장하기 위한 적분 장치 및 이를 갖는 PLL 장치에 관한 것이다.
PLL 장치는 국부 신호(Local Signal)를 기준 신호(Reference Signal)의 주파수와 위상에 일치시키기 위한 장치로서, 국부 신호를 발생시키는 다양한 장비에 이용되고 있다. 예를 들어, PLL 장치는 디지털 통신 시스템에서의 클럭 복원 회로(Clock Recovery Circuit), 주파수 합성기(Frequency Synthesizer), 마이크로프로세서의 클럭 발생기(Clock Generator) 또는 변복조 회로 등에 이용된다.
일반적인 PLL 장치는 도 1에 도시된 바와 같이, 위상 검출기(Phase Detector)(100), 차지 펌프(Charge Pump)(110), 루프 필터(Loop Filter)(120) 및 전압 제어 발진기(Voltage Controlled Oscillator)(130)를 포함한다.
상기 위상 검출기(100)는 기준 신호와 전압 제어 발진기로부터 입력되는 국부 신호의 차이를 검출하고, 검출된 차이에 따른 신호를 출력한다. 차지 펌프(110)는 위상 검출기(100)로부터 입력되는 신호에 따른 전류를 출력하고, 루프 필터(120)는 차지 펌프(110)로부터 입력되는 전류에 따른 튜닝 전압을 전압 제어 발진기(130)로 출력한다. 전압 제어 발진기(130)는 루프 필터(120)로부터 입력되는 튜닝 전압에 따른 국부 신호를 출력한다.
상기 루프 필터(120)는 차지 펌프(110)로부터 입력되는 전류에 따른 튜닝 전압을 생성할 뿐만 아니라 차지 펌프(110)로부터 입력되는 전류를 필터링하여 잡음을 제거한다.
종래 기술에 따른 루프 필터(120)는 도 2에 도시된 바와 같이, 두 개의 MiM(Metal insulator Metal) 커패시터(C1,C2)와 저항(R1)으로 구성된다.
이와 같이, 구성되는 루프 필터를 집적회로(Integrated Circuit)에 내장하기 위해서는 단위 커패시턴스 값이 높은 커패시터가 필요하다. 즉, 루프 필터가 차지하는 면적을 줄이기 위해서는 커패시터의 면적을 줄여야 하는데, 최근 CMOS 공정에서 일반적으로 사용되는 MiM 커패시터는 단위 커패시턴스 값이 작아 루프 필터가 차지하는 면적을 줄일 수 없다.
또한, MiM 커패시터는 커패시턴스를 증가시키기 위해 커패시터를 구성하는 두 개의 전극 중 하나의 전극을 반도체 공정의 금속과 금속 사이에 형성하므로, 이를 위한 추가 마스크가 필요한 문제점이 있다.
이를 해결하기 위하여 단위 커패시턴스가 크고, 추가 마스크가 불필요한 MOS 커패시터가 사용된다. 참고로 최근 0.18㎛ CMOS 공정의 MiM 커패시터의 단위 커패시턴스는 1㎌/㎛2인데 반하여, MOS 커패시터의 단위 커패시턴스는 MiM 커패시터의 8배인 8㎌/㎛2 이다.
도 3a는 NMOS 커패시터를 사용한 종래 기술에 따른 루프 필터를 나타낸 회로도이고, 도 3b는 PMOS 커패시터를 사용한 종래 기술에 따른 루프 필터를 나타낸 회로도이다.
도 3a에 도시된 바와 같이, 루프 필터는 병렬로 연결된 제1 및 제2 NMOS 커패시터(NMC1,NMC2), 제1 NMOS 커패시터(NMC1)에 직렬로 연결된 저항(R2 )을 포함한다. 여기서, 제1 및 제2 NMOS 커패시터(NMC1,NMC2)는 게이트 전압이 문턱전압(Threshold Voltage)(VTN) 이상인 범위에서만 동작된다.
도 3b에 도시된 바와 같이, 루프 필터는 병렬로 연결된 제1 및 제2 PMOS 커패시터(PMC1,PMC2), 제1 PMOS 커패시터(PMC1)에 직렬로 연결된 저항(R3 )을 포함한다. 여기서, 제1 및 제2 PMOS 커패시터(PMC1,PMC2)는 게이트 전압이 0 내지 구동 전압(VDD)에서 PMOS 커패시터의 문턱 전압(VTP) 사이에서만 동작된다.
상기한 바와 같이, 종래 기술에 따른 루프 필터는 NMOS 커패시터 또는 PMOS 커패시터를 포함한다.
여기서, 루프 필터가 NMOS 커패시터에 의해 구성되는 경우, 루프 필터는 NMOS 커패시터의 게이트 전압이 문턱 전압(VTN) 이하인 범위에서는 동작되지 않는다. 또한, 루프 필터가 PMOS 커패시터에 의해 구성되는 경우, PMOS 커패시터의 게이트 전압이 구동 전압(VDD)에서 PMOS 커패시터의 문턱 전압(VTP)을 뺀 전압 이상인 범위에서는 동작되지 않는다.
따라서, 종래 기술에 따른 루프 필터는 상기한 구간에서 전압 제어 발진기의 국부 신호를 조절하기 위한 튜닝 전압을 제대로 출력할 수 없으므로, PLL 장치의 튜닝 범위가 제한되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 집적시 작은 면적을 차지하고, 전원 전압 범위의 모든 구간에서 동작하는 필터링 장치를 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 상기한 필터링 장치를 갖는 위상 동기 루프 장치를 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 선택신호 출력부는 구동 전압의 상태 변화에 따른 구간별 선택신호를 출력하고, 제1 필터부는 구간별 선택신호에 따라 구동 전압이 제1 천이점 전압 이하인 구간에서 동작되어 필터링 신호를 출력하고, 구동 전압이 제1 천이점 전압에서 제2 천이점 전압으로 상승하는 구간에서 동작 상태를 유지하여 필터링 신호를 출력하며, 제2 필터부는 구간별 선택신호에 따라 구동 전압이 제2 천이점 전압 이상인 구간에서 동작되어 필터링 신호를 출력하고, 구동 전압이 제2 천이점 전압에서 제1 천이점 전압으로 하강하는 구간에서 동작 상태를 유지하여 필터링 신호를 출력한다.
또한, 본 발명의 전압 제어 발진기는 입력되는 전압에 따른 소정의 신호를 출력하고, 위상 검출기는 전압 제어 발진기에서 출력되는 소정의 신호와 기준 신호의 차이에 따른 펄스를 발생하며, 루프 필터 선택기는 입력전압의 변화에 따라 제1 내지 제4 구간을 설정하고, 설정된 구간에 따른 제1 내지 제4 선택신호를 출력하며, 루프 필터는 제1 내지 제4 선택신호에 따라 제1 내지 제4 구간에서 선택적으로 동작되어 위상 검출기에서 발생된 펄스에 따른 전압을 전압 제어 발진기의 입력 전압으로 출력한다.
따라서, 본 발명은 NMOS 커패시터 및 PMOS 커패시터에 의해 루프 필터를 구성하고, 전압 제어 발진기로 입력되는 전압의 변화에 따라 NMOS 커패시터 및 PMOS 커패시터를 선택적으로 동작시킴에 따라 설계시 루프 필터의 구성 면적을 줄임과 동시에 튜닝 범위를 확장할 수 있다.
이하, 본 발명의 실시예에 따른 PLL 장치를 첨부도면을 참조하여 상세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 PLL 장치의 구성을 나타낸 블록도이고, 도 5는 도 4의 루프 필터 선택기의 구성을 나타낸 상세 회로도이며, 도 6은 도 4의 루프 필터의 구성을 나타낸 상세 회로도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 PLL 장치는 전압 제어 발진기(VCO)(400), 분주기(410), 위상 검출기(420), 차지 펌프(CP)(430), 루프 필터(440) 및 루프 필터 선택기(Loop Filter Selector)(450)를 포함한다.
여기서, 전압 제어 발진기(400)는 입력되는 튜닝 전압(Vtune)에 따라 특정 주파수를 갖는 국부 신호(flocal)를 출력하고, 분주기(410)는 전압 제어 발진기(400)에서 출력되는 국부 신호(flocal)를 일정 비율(N)로 분주한다. 이때, 분주기(410)는 전압 제어 발진기(400)로부터 출력되는 높은 주파수 레벨을 갖는 국부 신호(flocal)를 낮은 주파수 레벨로 낮추기 위하여 분주한다.
위상 검출기(420)는 기준 신호(fref)와 분주기(410)에서 분주되어 입력되는 국부 신호(flocal)를 비교하고, 두 신호의 위상차에 따른 펄스 신호를 출력한다.
또한, 차지 펌프(430)는 위상 검출기(420)로부터 입력되는 펄스 신호에 따른 전류를 출력하고, 루프 필터 선택기(450)는 전압 제어 발진기(400)로 입력되는 튜닝 전압(Vtune)에 따라 하이 또는 로우의 선택신호를 루프 필터(440)로 출력한다.
루프 필터(440)는 루프 필터 선택기(450)의 선택신호에 따라 동작되어 차지 펌프(430)로부터 입력되는 전류에 따른 전하량을 충전하고, 충전된 전하량에 따른 튜닝 전압(Vtune)을 전압 제어 발진기(400)로 출력한다. 여기서, 튜닝 전압(Vtune)은 전압 제어 발진기(400)에서 출력되는 국부 신호(flocal)를 제어하기 위한 전압이다. 이때, 루프 필터(440)는 차지 펌프(430)로부터 입력되는 전류에 따른 튜닝 전압을 출력할 뿐만 아니라 입력되는 전류에 포함된 잡음을 제거하기 위한 필터링을 한다.
상기 루프 필터 선택기(450) 및 루프 필터(440)를 보다 상세히 설명하면 다음과 같다.
즉, 도 5에 도시된 바와 같이, 루프 필터 선택기(450)는 튜닝 전압(Vtune)을 입력받아 제1 내지 제4 센싱구간(A,B,C,D)을 설정하는 인버터형 비교기(500), 인버터형 비교기(500)에 의해 설정된 제1 내지 제4 센싱구간에 따른 제1 및 제2 선택신호를 출력하는 에스-알 플립 플롭(SR Flip Flop)(510) 및 설정된 센싱 구간에서 신호의 변화 추이를 급격하게 하기 위한 인버터부(520)를 포함한다.
상기 인버터형 비교기(500)는 튜닝 전압(Vtune)에 따라 동작되는 PMOS 트랜지스터(PM) 및 NMOS 트랜지스터(NM), PMOS 트랜지스터(PM)의 드레인 단자에 연결된 제1 전류원(502), NMOS 트랜지스터(NM)의 드레인 단자에 연결된 제2 전류원(504) 및 NMOS 트랜지스터(NM)로부터 출력되는 신호를 인버팅하여 SR 플립플롭(510)으로 출력하는 제1 인버터(INT1)를 포함한다.
이때, 제1 전류원(502)은 PMOS 트랜지스터(PM)의 턴오프 시점을 설정하기 위한 전류원이고, 제2 전류원(504)은 NMOS 트랜지스터(NM)의 턴오프 시점을 설정하기 위한 전류원이다.
또한, 인버터부(520)는 PMOS 트랜지스터(PM)의 출력신호를 인버팅하여 SR 플립플롭(510)으로 출력하는 제2 및 제3 인버터(INT2,INT3), NMOS 트랜지스터(NM)의 출력신호를 인버팅하여 제1 인버터(INT1)로 출력하는 제4 및 제5 인버터(INT4,INT5)를 포함한다.
도 7a는 SR 플립플롭의 구성을 나타낸 회로도이고, 도 7b는 SR 플립플롭의 특성 테이블이다.
즉, 도 7a에 도시된 바와 같이, 상기 SR 플립플롭(510)은 두 개의 낸드 게이트(NAND GATE)(700,710)에 의해 구성되는 낸드-기반(NAND-based) SR 플립플롭이다. 이때, SR 플립플롭(510)의 특성 테이블(characteristic table)은 도 7b와 같다. 즉, SR 플립플롭(510)의 제1 및 제2 입력단(S,R)에 1이 입력되는 경우, 제1 및 제2 출력단(Q,Qb)은 이전의 신호가 출력되고, 0이 입력되는 경우, 1이 출력된다. 한편, 제1 및 제2 입력단(S,R)에 0과 1이 각각 입력되는 경우, 제1 및 제2 출력단(Q,Qb)에 1과 0이 각각 출력되며, 제1 및 제2 입력단(S,R)에 1과 0이 각각 입력되는 경우, 제1 및 제2 (Q,Qb)에 0과 1이 각각 출력된다.
이와 같이 구성되는 루프 필터 선택기(450)의 동작을 도 8을 참조하여 설명한다.
도 8은 도 4의 루프 필터의 입출력 전압 전달 특성을 나타낸 그래프이다.
도 8에 도시된 바와 같이, 루프 필터 선택기(450)의 인버터형 비교기(500)는 전압 제어 발진기(400)로 입력되는 튜닝 전압(Vtune)의 레벨에 따라 제1 내지 제4 센싱구간(A,B,C,D)을 설정한다.
여기서, 제1 센싱구간(A)은 튜닝 전압(Vtune)이 0 내지 제1 천이점 전압(Vtp-low) 레벨을 가지는 구간이고, 제2 센싱구간(B)은 튜닝 전압(Vtune)이 제1 천이점 전압(Vtp-low)에서 제2 천이점 전압(Vtp-high)으로 상승하는 구간이다. 여기서, 제2 센싱구간(B)은 제1 센싱구간(A) 이후에 발생하는 구간으로서, 튜닝 전압(Vtune)이 제1 천이점 전압(Vtp-low)에서 제2 천이점 전압(Vtp-high)으로 상승하는 구간이다.
또한, 제3 센싱구간(C)은 튜닝 전압(Vtune)이 제2 천이점 전압(Vtp-high) 레벨 이상인 구간이고, 제4 센싱구간(D)은 튜닝 전압(Vtune)이 제2 천이점 전압(Vtp-high) 레벨에서 제1 천이점 전압(Vtp-low) 레벨로 하강하는 구간이다.
여기서, 제1 천이점 전압(Vtp-low)은 인버터형 비교기(500)의 NMOS 트랜지스터(NM)가 턴오프되는 시점의 전압으로서, 제2 전류원(504)에 의해 설정된다. 또한, 제2 천이점 전압(Vtp-high)은 인버터형 비교기(500)의 PMOS 트랜지스터(PM)가 턴오프되는 시점의 전압으로서, 제1 전류원(502)에 의해 설정된다.
상기 제1 천이점 전압(Vtp-low) 및 제2 천이점 전압(Vtp-high)은 다음의 수학식 1 및 수학식 2에 의해 구해진다.
여기서, 는 제1 전류원(502)이고, 는 제2 전류원(504)이며, 은 NMOS 트랜지스터의 이동도이고, 는 PMOS 트랜지스터의 이동도이다. 또한, 는 단위 면적당 게이트 커패시턴스이고, 과 은 NMOS 트랜지스터의 채널 폭 및 채널길이이며, 과 은 PMOS 트랜지스터의 채널 폭(channel width) 및 채널 길이(channel length)를 나타낸다. 상기 은 NMOS 트랜지스터의 쓰레시홀드 전압이고, 상기 는 PMOS 트랜지스터의 쓰레시홀드 전압이다.
수학식 1 및 수학식 2에서와 같이, 제1 천이점 전압(Vtp-low)은 NMOS 커패시터의 문턱 전압(VTN)보다 높고, 제2 천이점 전압(Vtp-high)은 PMOS 커패시터의 턴오프 전압인 보다 낮다. 여기서, 제1 천이점 전압(Vtp-low)이 NMOS 커패시터의 문턱 전압보다 높고, 제2 천이점 전압(Vtp-high)이 PMOS 커패시터의 턴오프 시점 전압보다 낮은 이유는 루프 필터 선택기의 동작 특성을 안정화시키기 위함이다.
상기한 구성을 갖는 인버터형 비교기(500)의 PMOS 트랜지스터(PM)는 제1 센싱구간(A)에서 턴온되고, 제2 센싱구간(B)에서는 턴온 상태를 유지한다. 한편, 인버터형 비교기(500)의 NMOS 트랜지스터(NM)는 제3 센싱구간(C)에서 턴온되고, 제4 센싱구간(D)에서 턴온 상태를 유지한다.
이처럼, 제1 센싱구간(A)에서 PMOS 트랜지스터(PM)가 턴온 상태이고, NMOS 트랜지스터(NM)가 턴오프 상태이므로, SR 플립플롭(510)의 제1 입력단(S)에는 1이 입력되고, 제2 입력단(R)에는 0이 입력되어, SR 플립플롭(510)의 제1 및 제2 출력단(Q,Qb)에는 0과 1이 각각 출력된다. 즉, SR 플립플롭(510)은 로우 상태의 선택신호()를 출력한다.
한편, 제3 센싱구간(C)에서 PMOS 트랜지스터(PM)가 턴오프 상태이고, NMOS 트랜지스터(NM)는 턴온 상태이므로, SR 플립플롭(510)의 제1 입력단(S)에는 0이 입력되고, 제2 입력단(R)에는 1이 입력되어, SR 플립플롭(510)의 제1 및 제2 출력단(Q,Qb)에는 1과 0이 각각 출력된다. 즉, SR 플립플롭(510)은 하이 상태의 선택신호(sel )를 출력한다.
또한, 제2 센싱구간(B)에서 PMOS 트랜지스터(PM)와 NMOS 트랜지스터(NM)가 턴온 상태이므로, SR 플립플롭(510)의 제1 및 제2 입력단(S,R)에는 1이 각각 입력되어, SR 플립플롭(510)의 제1 및 제2 출력단(Q,Qb)은 이전 상태의 선택신호가 출력된다. 여기서, 제2 센싱구간(B)은 제1 센싱구간(A) 이후에 발생하는 구간이므로, SR 플립플롭(510)의 제1 및 제2 출력단(Q,Qb)에는 0과 1이 각각 출력된다. 즉, SR 플립플롭(510)은 제2 센싱구간(B)에서 로우 상태의 선택신호()를 출력한다.
한편, 제4 센싱구간(D)에서 PMOS 트랜지스터(PM)와 NMOS 트랜지스터(NM)가 턴온 상태이므로, SR 플립플롭(510)의 제1 및 제2 입력단(S,R)에는 각각 1이 입력되어 제1 및 제2 출력단(Q,Qb)은 이전 상태의 선택신호가 출력된다. 신호가 출력된다. 여기서, 제4 센싱구간(D)은 제3 센싱구간(C) 이후에 발생하는 구간이므로, SR 플립플롭(510)의 제1 및 제2 출력단(Q,Qb)에는 1과 0이 각각 출력된다. 즉, SR 플립플롭(510)은 제4 센싱구간(D)에서 하이 상태의 선택신호(sel )를 출력한다.
상기에서 설명한 바와 같이, 루프 필터 선택기(450)는 제1 및 제2 센싱구간(A,B)에서는 로우 상태의 선택신호()를 출력하고, 제3 및 제4 센싱구간(C,D)에서는 하이 상태의 선택신호(sel )를 출력한다.
한편, 도 6에 도시된 바와 같이, 루프 필터(440)는 제1 루프 필터부(600), 제2 루프 필터부(610), 제1 스위치(S1) 및 제2 스위치(S2)를 포함한다.
상기 제1 루프 필터부(600)는 병렬로 연결된 제1 및 제2 PMOS 커패시터(602,604), 제1 PMOS 커패시터(602)의 게이트에 연결된 제1 저항(R1)을 포함한다. 또한, 제2 루프 필터부(610)는 병렬로 연결된 제1 및 제2 NMOS 커패시터(612,614), 제1 NMOS 커패시터(612)의 게이트에 연결된 제2 저항(R2)을 포함한다.
상기 제1 스위치(S1)는 로우 상태의 선택신호()에 의해 스위칭되어, 제1 루프 필터부(600)를 동작시키고, 상기 제2 스위치(S2)는 하이 상태의 선택신호(sel )에 의해 스위칭되어, 제2 루프 필터부(610)를 동작시킨다.
즉, 제1 루프 필터부(600)는 로우 상태의 선택신호()에 의해 제1 스위치(S1)가 스위칭됨에 따라 동작되어 차지 펌프(430)로부터 입력되는 전류를 적분함에 따른 튜닝 전압(Vtune)을 전압 제어 발진기(400)로 출력한다.
제2 루프 필터부(610)는 하이 상태의 선택신호(sel )에 의해 제2 스위치(S2)가 스위칭됨에 따라 동작되어 차지 펌프(430)로부터 입력되는 전류를 적분함에 따른 튜닝 전압(Vtune)을 전압 제어 발진기(400)로 출력한다.
도 9는 루프 필터의 동작 상태를 나타낸 도면으로서, 튜닝 전압(Vtune)의 변화에 따라 루프 필터 선택기(450)로부터 입력되는 선택신호(sel ,)에 의해 제1 루프 필터(440)가 동작되거나 또는 제2 루프 필터(440)가 선택적으로 동작된다.
이를 다시 말하면, NMOS 커패시터가 동작되지 않는 제1 센싱구간(A)에서는 제1 및 제2 PMOS 커패시터(602,604)에 의해 구성된 제1 루프 필터부(600)가 동작된다. 한편, PMOS 커패시터가 동작되지 않는 제3 센싱구간(C)에서는 제1 및 제2 NMOS 커패시터(612,614)에 의해 구성된 제2 루프 필터부(610)가 동작된다.
또한, NMOS 커패시터 및 PMOS 커패시터가 모두 동작되는 제2 및 제4 센싱구간(B,D)은 이전에 동작되었던 제1 또는 제2 루프 필터부(600,610)가 동작된다. 즉, 제2 센싱구간(B)은 제1 센싱구간(A) 이후에 발생되는 구간이므로, 제2 센싱구간(B)에서는 제1 루프 필터부(600)가 계속적으로 동작된다. 한편, 제4 센싱구간(D)은 제3 센싱구간(C) 이후에 발생되는 구간이므로, 제4 센싱구간(D)에서는 제2 루프 필터부(610)가 계속적으로 동작된다.
도 10은 본 발명의 다른 실시예에 따른 PLL 장치의 구성을 나타낸 블록도이고, 도 11은 도 10의 루프 필터 선택부 및 록 안정화부의 상세 회로도이다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 PLL 장치는 위상 동기 루프의 동작 안정화를 위한 록 안정화부(1000)를 포함하고, 그 이외의 구성은 본 발명의 일 실시예에 따른 PLL 장치와 동일하므로, 동일번호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
여기서, 록 안정화부(1000)는 도 11에 도시된 바와 같이, 위상 동기 루프가 록(Lock)이 되었는지의 여부를 디지털 신호로 출력하는 록 검출기(Lock detector)(1010) 및 록 검출기(1010)로부터 입력되는 록 검출신호에 따라 제1 천이점 전압 및 제2 천이점 전압(Vtp-low,Vtp-high)을 변경하는 전압 변경부(1020)를 포함한다. 이때, 제1 천이점 전압(Vtp-low)은 루프 필터 선택기(450)의 NMOS 트랜지스터(NM)가 턴오프되는 시점의 전압이고, 제2 천이점 전압(Vtp-high)은 루프 필터 선택기(450)의 PMOS 트랜지스터(PM)가 턴오프되는 시점의 전압이다.
상기 전압 변경부(1020)는 루프 필터 선택기(450)의 제1 전류원(502)에 병렬로 연결되는 제3 전류원(1022), 루프 필터 선택기(450)의 제2 전류원(504)에 병렬로 연결되는 제4 전류원(1024), 제3 전류원(1022)을 제1 전류원(504)에 선택적으로 병렬 연결시키는 제3 스위치(S3) 및 제4 전류원(1024)을 제2 전류원(504)에 선택적으로 병렬 연결시키는 제4 스위치(S4)를 포함한다. 이때, 제3 스위치(S3)는 초기에 오프 상태이고, 제4 스위치(S4)는 초기에 온 상태이다.
상기한 바와 같이 구성되는 본 발명의 다른 실시예에 따른 PLL 장치의 동작을 설명하면 다음과 같다.
먼저, 본 발명의 다른 실시예에 따른 PLL 장치에서 록 안정화부를 제외한 그 이외의 구성의 동작은 본 발명의 일 실시예와 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
다음, 록 안정화부(1000)의 록 검출기(1010)는 튜닝 전압(Vtune)을 입력받고, 입력된 튜닝 전압(Vtune)이 일정하게 유지되는 시점 즉, 분주기(410)에서 출력되는 분주된 국부 신호(flocal)와 기준 신호(fref)의 위상 또는 주파수가 동일해지는지를 검출한다.
즉, 록 검출기(1010)는 위상 동기 루프가 록이 되었는지 되지 않았는지를 검출한다.
한편, 튜닝 전압(Vtune)이 제1 천이점 전압(Vtp-low) 또는 제2 천이점 전압(Vtp-high)에 인접한 시점에서 PLL 장치의 록이 되는 경우, 랜덤하게 변동되는 튜닝 전압(Vtune)의 특성에 따라 루프 필터 선택기(450)의 NMOS 트랜지스터(NM) 또는 PMOS 트랜지스터(PM)가 턴온 또는 턴오프되는 동작이 발생하여 루프 필터의 동작이 바뀌는 경우가 있다. 따라서, 루프 필터 선택기(450)의 동작이 불안정해짐에 따라 PLL 장치에 의한 록이 해제되고, PLL 장치는 다시 록을 찾아야 하는 상황이 발생된다.
전압 변경부(1020)는 상기한 상황이 발생하는 것을 방지하기 위하여 동작된다. 즉, 전압 변경부(1020)의 제3 스위치(S3)는 록 검출기(1010)로부터 록 검출신호가 인가되면 스위치 온되고, 제3 스위치(S3)가 스위치 온됨에 따라 제3 전류원(1022)은 루프 필터 선택기(450)의 제1 전류원(502)과 병렬 연결된다.
이때, 제1 전류원(502)에 제3 전류원(1022)이 병렬 연결됨에 따라 루프 필터 선택기(450)의 PMOS 트랜지스터(PM)에 흐르는 전류값이 증가하므로, PMOS 트랜지스터(PM)가 턴오프되는 제2 천이점 전압(Vtp-high)이 증가한다.
한편, 전압 변경부(1020)의 제4 스위치(S4)는 록 검출기(1010)로부터 록 검출신호가 인가되면 스위치 오프되고, 제4 스위치(S4)가 스위치 오프됨에 따라 제4 전류원(1024)은 루프 필터 선택기(450)의 제2 전류원(504)과의 병렬 연결이 해제된다.
이때, 록 검출신호에 따라 제2 전류원(504)과 제4 전류원(1024)의 병렬 연결이 해제됨에 따라 NMOS 트랜지스터(NM)에 흐르는 전류값이 감소하므로, NMOS 트랜지스터(NM)가 턴오프되는 제1 천이점 전압(Vtp-low)이 감소한다.
도 12는 도 11의 루프 필터 선택기의 입출력 전압 전달 특성을 나타낸 그래프이다.
도 12에 도시된 바와 같이, 루프 필터 선택기(450)의 NMOS 트랜지스터(NM)가 턴오프되는 시점인 제1 천이점 전압(Vtp-low)이 일정값 감소된 전압으로 변경되고, PMOS 트랜지스터(PM)가 턴오프되는 시점인 제2 천이점 전압(Vtp-high)이 일정값 증가된 전압으로 변경된다.
따라서, 튜닝 전압(Vtune)이 제1 천이점 전압(Vtp-low) 및 제2 천이점 전압(Vtp-high)에 인접하는 시점에서 PLL 장치가 록이 되는 것이 방지된다.
상기에서 설명한 바와 같이, 본 발명에 따른 루프 필터는 NMOS 커패시터 및 PMOS 커패시터로 구성되고, 루프 필터 선택기는 튜닝 전압의 변화에 따라 루프 필터의 NMOS 커패시터 및 PMOS 커패시터를 선택적으로 동작시키기 위한 선택신호를 출력한다.
따라서, 본 발명은 루프 필터 선택기에 의해 루프 필터의 NMOS 커패시터가 동작할 수 없는 튜닝 전압 범위에서는 PMOS 커패시터가 동작되고, PMOS 커패시터가 동작할 수 없는 튜닝 전압 범위에서는 NMOS 커패시터가 동작되며, NMOS 커패시터 및 PMOS 커패시터가 동시에 동작될 수 있는 튜닝 전압 범위에서는 이전 상태의 NMOS 커패시터 또는 PMOS 커패시터가 동작되므로, 루프 필터가 0 내지 전원 전압 범위에서 항상 동작되어, PLL 장치의 튜닝 범위가 기존에 비하여 전원 전압 범위까지 크게 확장시킬 수 있으며, 0.18㎛ CMOS 공정의 1.8V 전원전압에서 약 33% 확장시킬 수 있는 효과가 있다.
또한, 본 발명은 루프 필터를 NMOS 커패시터 및 PMOS 커패시터에 의해 구성함에 따라 모스 커패시터의 단위 커패시턴스가 크므로, 장치 설계시 루프 필터가 차지하는 면적을 줄일 수 있는 효과도 있다.
또한, 본 발명은 모스 커패시터에 의해 루프 필터를 구성하므로, MiM 커패시터 구성시 커패시턴스를 증가시키기 위한 추가 마스크가 불필요하므로, 제작비용을 감소시킬 수 있는 효과도 있다.
본 발명은 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 일반적인 위상 동기 루프 장치의 구성을 나타낸 블록도이다.
도 2는 도 1의 루프 필터를 나타낸 회로도이다.
도 3a 및 도 3b는 모스 커패시터에 의해 구성되는 종래 기술에 따른 루프 필터를 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 위상 동기 루프 장치의 구성을 나타낸 블록도이다.
도 5는 도 4의 루프 필터 선택기의 구성을 나타낸 상세 회로도이다.
도 6은 도 4의 루프 필터의 구성을 나타낸 상세 회로도이다.
도 7a는 도 5의 SR 플립플롭의 구성을 나타낸 회로도이다.
도 7b는 도 7b의 SR 플립플롭의 특성 테이블이다.
도 8은 도 4의 루프 필터의 입출력 전압 전달 특성을 나타낸 그래프이다.
도 9는 루프 필터의 동작 상태를 나타낸 도면이다.
도 10은 본 발명의 다른 실시예에 따른 PLL 장치의 구성을 나타낸 블록도이다.
도 11은 도 10의 루프 필터 선택부 및 록 안정화부의 상세 회로도이다.
도 12는 도 11의 루프 필터 선택기의 입출력 전압 전달 특성을 나타낸 그래프이다.
*** 도면의 주요부분에 대한 부호의 설명 ***
400 : 전압 제어 발진기 410 : 분주기
420 : 위상 검출기 430 : 차지 펌프
440 : 루프 필터 450 : 루프 필터 선택기
1000 : 록 안정화부

Claims (20)

  1. 구동 전압의 상태 변화에 따른 구간별 선택신호를 출력하는 선택신호 출력부;
    병렬로 연결된 제1 및 제2 피모스 커패시터 및 상기 제1 피모스 커패시터에 연결된 저항을 포함하여, 상기 구간별 선택신호에 따라 상기 구동 전압이 제1 천이점 전압 이하인 구간에서 동작되어 필터링 신호를 출력하고, 상기 구동 전압이 상기 제1 천이점 전압에서 제2 천이점 전압으로 상승하는 구간에서 동작 상태를 유지하여 필터링 신호를 출력하는 제1 필터부; 및
    병렬로 연결된 제1 및 제2 엔모스 커패시터 및 상기 제1 엔모스 커패시터에 연결된 저항을 포함하여, 상기 구간별 선택신호에 따라 상기 구동 전압이 상기 제2 천이점 전압 이상인 구간에서 동작되어 필터링 신호를 출력하고, 상기 구동 전압이 상기 제2 천이점 전압에서 상기 제1 천이점 전압으로 하강하는 구간에서 동작 상태를 유지하여 필터링 신호를 출력하는 제2 필터부를 포함하는 것을 특징으로 하는 필터링 장치.
  2. 제1항에 있어서, 상기 선택신호 출력부는
    상기 구동전압의 변화에 따른 제1 내지 제4 구간을 설정하는 상태 감지부; 및
    상기 상태 감지부에 의해 설정된 상기 제1 내지 제4 구간에 상응하는 제1 내지 제4 선택신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 필터링 장치.
  3. 제2항에 있어서, 상기 상태 감지부는
    상기 제1 및 제2 구간에서 턴온되는 제1 트랜지스터;
    상기 제3 및 제4 구간에서 턴온되는 제2 트랜지스터;
    상기 제1 트랜지스터에 연결되어 상기 제1 트랜지스터의 턴오프 시점을 설정하는 제1 전류원;
    상기 제2 트랜지스터에 연결되어 상기 제2 트랜지스터의 턴오프 시점을 설정하는 제2 전류원; 및
    상기 제2 트랜지스터의 동작에 따라 출력되는 신호를 반전시키는 인버터를 포함하는 것을 특징으로 하는 필터링 장치.
  4. 제3항에 있어서,
    상기 제1 구간은 상기 구동전압이 0 내지 상기 제1 천이점 전압인 구간이고,
    상기 제2 구간은 상기 구동전압이 상기 제1 천이점 전압에서 상기 제2 천이점 전압으로 상승하는 구간이고,
    상기 제3 구간은 상기 구동전압이 상기 제2 천이점 전압보다 큰 구간이고,
    상기 제4 구간은 상기 구동전압이 상기 제2 천이점 전압에서 상기 제1 천이점 전압으로 하강하는 구간이고,
    상기 제1 천이점 전압은 상기 제2 트랜지스터가 턴오프되는 시점의 전압이고, 상기 제2 천이점 전압은 상기 제1 트랜지스터가 턴오프되는 시점의 전압임을 특징으로 하는 필터링 장치.
  5. 제4항에 있어서, 상기 제1 천이점 전압은 상기 제2 트랜지스터의 문턱 전압보다 소정값 높은 전압이고, 상기 제2 천이점 전압은 상기 제1 트랜지스터의 최대 동작 전압보다 소정값 낮은 전압임을 특징으로 하는 필터링 장치.
  6. 제2항에 있어서, 상기 출력부는 에스-알 플립플롭(S-R Flip Flop)임을 특징으로 하는 필터링 장치.
  7. 제1항에 있어서, 상기 제1 필터부는 상기 구간별 선택신호에 따라 스위칭 동작되어 상기 제1 및 제2 피모스 커패시터를 동작시키는 스위치를 더 포함하는 것을 특징으로 하는 필터링 장치.
  8. 제1항에 있어서, 상기 제2 필터부는 상기 구간별 선택신호에 따라 스위칭 동작되어 상기 제1 및 제2 엔모스 커패시터를 동작시키는 스위치를 더 포함하는 것을 특징으로 하는 필터링 장치.
  9. 입력 전압에 따른 소정의 신호를 출력하는 전압 제어 발진기;
    상기 전압 제어 발진기에서 출력되는 소정의 신호와 기준 신호의 차이에 따른 펄스를 발생하는 위상 검출기;
    상기 입력 전압의 변화에 따라 제1 내지 제4 구간을 설정하고, 상기 설정된 구간에 따른 제1 내지 제4 선택신호를 출력하는 루프 필터 선택기;
    병렬로 연결된 제1 및 제2 피모스 커패시터 및 상기 제1 피모스 커패시터에 연결된 저항을 포함하며, 상기 루프 필터 선택기의 상기 제1 선택신호에 따라 턴온되고, 상기 제2 선택신호에 따라 턴온 상태를 유지하는 제1 루프 필터부; 및
    병렬로 연결된 제1 및 제2 엔모스 커패시터 및 상기 제1 엔모스 커패시터에 연결된 저항을 포함하며, 상기 루프 필터 선택기의 상기 제3 선택신호에 따라 턴온되고, 상기 제4 선택신호에 따라 턴온 상태를 유지하는 제2 루프 필터부를 포함하는 것을 특징으로 하는 위상 동기 루프 장치.
  10. 제9항에 있어서, 상기 루프 필터 선택기는
    상기 제1 및 제2 구간에서 턴온되는 제1 트랜지스터;
    상기 제3 및 제4 구간에서 턴온되는 제2 트랜지스터;
    상기 제1 트랜지스터에 연결되어 상기 제1 트랜지스터의 턴오프 시점을 설정하는 제1 전류원;
    상기 제2 트랜지스터에 연결되어 상기 제2 트랜지스터의 턴오프 시점을 설정하는 제2 전류원;
    상기 제2 트랜지스터의 동작에 따라 출력되는 신호를 반전시키는 인버터; 및
    상기 제1 및 제2 트랜지스터의 동작에 따라 상기 제1 내지 제4 선택신호를 선택적으로 출력하는 에스-알 플립플롭을 포함하는 것을 특징으로 하는 위상 동기 루프 장치.
  11. 제10항에 있어서,
    상기 제1 구간은 상기 전압 제어 발진기로 입력되는 전압이 0 내지 제1 천이점 전압인 구간이고,
    상기 제2 구간은 상기 전압 제어 발진기로 입력되는 전압이 상기 제1 천이점 전압에서 제2 천이점 전압으로 상승하는 구간이고,
    상기 제3 구간은 상기 전압 제어 발진기로 입력되는 전압이 상기 제2 천이점 전압보다 큰 구간이고,
    상기 제4 구간은 상기 전압 제어 발진기로 입력되는 전압이 상기 제2 천이점 전압에서 상기 제1 천이점 전압으로 하강하는 구간이고,
    상기 제1 천이점 전압은 상기 제2 트랜지스터가 턴오프되는 시점의 전압이고, 상기 제2 천이점 전압은 상기 제1 트랜지스터가 턴오프되는 시점의 전압임을 특징으로 하는 위상 동기 루프 장치.
  12. 제11항에 있어서, 상기 제1 천이점 전압은 상기 제2 트랜지스터의 문턱 전압보다 소정값 높은 전압이고, 상기 제2 천이점 전압은 상기 제1 트랜지스터의 최대 동작 전압보다 소정값 낮은 전압임을 특징으로 하는 위상 동기 루프 장치.
  13. 제11항에 있어서, 상기 전압 제어 발진기로 입력되는 전압이 상기 제1 천이점 전압 또는 상기 제2 천이점 전압에 근접하는 전압에서 상기 소정 신호와 상기 기준 신호가 동기되는 것을 방지하는 록 안정화부를 더 포함하는 것을 특징으로 하는 위상 동기 루프 장치.
  14. 제13항에 있어서, 상기 록 안정화부는
    상기 전압 제어 발진기로 입력되는 전압이 일정하게 유지되어 상기 소정 신호와 상기 기준 신호가 동기되는지를 검출하는 록 검출기; 및
    상기 록 검출기로부터 록 검출신호가 입력됨에 따라 상기 제1 천이점 전압을 감소시키고, 상기 제2 천이점 전압을 증가시키는 전압 변환부를 포함하는 것을 특징으로 하는 위상 동기 루프 장치.
  15. 제14항에 있어서, 상기 전압 변환부는
    초기에 스위치 오프상태이고, 상기 록 검출신호에 따라 스위치 온되는 제1 스위치;
    초기에 스위치 온상태이고, 상기 록 검출신호에 따라 스위치 오프되는 제2 스위치;
    상기 제1 스위치에 의해 상기 제1 전류원에 선택적으로 병렬 연결되는 제3 전류원; 및
    상기 제2 스위치에 의해 상기 제2 전류원에 선택적으로 병렬 연결되는 제4 전류원을 포함하는 것을 특징으로 하는 위상 동기 루프 장치.
  16. 삭제
  17. 제9항에 있어서, 상기 제1 루프 필터부는 상기 제1 선택신호 또는 상기 제2 선택신호에 따라 스위치 온되어 상기 제1 및 제2 피모스 커패시터를 동작시키는 스위치를 더 포함하는 것을 특징으로 하는 위상 동기 루프 장치.
  18. 제9항에 있어서, 상기 제2 루프 필터부는 상기 제3 선택신호 또는 상기 제4 선택신호에 따라 스위치 온되어 상기 제1 및 제2 엔모스 커패시터를 동작시키는 스위치를 더 포함하는 것을 특징으로 하는 위상 동기 루프 장치.
  19. 입력단자와 출력단자 사이에 연결된 저항;
    제1전원전압과 상기 출력단자 사이에 연결된 피모스 커패시터;
    제2전원전압과 상기 출력단자 사이에 연결된 엔모스 커패시터;
    상기 피모스 커패시터에 직렬로 연결된 제1스위칭수단;
    상기 엔모스 커패시터에 직렬로 연결된 제2스위칭수단; 및
    상기 출력단자의 전압레벨이 상기 제2전원전압레벨로부터 제1천이전압레벨까지의 상승구간에서는 상기 제2스위칭수단을 턴온시키고, 상기 제1전원전압레벨로부터 제2천이전압레벨까지의 하강구간에서는 상기 제1스위칭수단을 턴온시켜서 상기 피모스 커패시터 및 엔모스 커패시터를 선택적으로 연결하는 선택수단을 구비한 것을 특징으로 하는 출력 풀스윙형 로우패스필터.
  20. 제19항에 있어서, 상기 제1 천이점 전압은 상기 피모스 커패시터가 턴오프되는 시점의 전압이고, 상기 제2 천이점 전압은 상기 엔모스 커패시터가 턴오프되는 시점의 전압임을 특징으로 하는 출력 풀스윙형 로우패스팰터.
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