JP4197607B2 - 絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法 - Google Patents

絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法 Download PDF

Info

Publication number
JP4197607B2
JP4197607B2 JP2002322094A JP2002322094A JP4197607B2 JP 4197607 B2 JP4197607 B2 JP 4197607B2 JP 2002322094 A JP2002322094 A JP 2002322094A JP 2002322094 A JP2002322094 A JP 2002322094A JP 4197607 B2 JP4197607 B2 JP 4197607B2
Authority
JP
Japan
Prior art keywords
film
insulating film
effect transistor
field effect
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002322094A
Other languages
English (en)
Other versions
JP2004158593A5 (ja
JP2004158593A (ja
Inventor
浩司 松尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002322094A priority Critical patent/JP4197607B2/ja
Priority to US10/658,371 priority patent/US6967379B2/en
Priority to TW092130921A priority patent/TWI241689B/zh
Priority to CNB2003101038258A priority patent/CN1260817C/zh
Publication of JP2004158593A publication Critical patent/JP2004158593A/ja
Publication of JP2004158593A5 publication Critical patent/JP2004158593A5/ja
Priority to US11/232,861 priority patent/US7179702B2/en
Application granted granted Critical
Publication of JP4197607B2 publication Critical patent/JP4197607B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型電界効果トランジスタ（以下、ＭＩＳＦＥＴと称す）を含む半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
集積回路の高性能化要求に対し、その基本回路の一つである相補型回路の高速化が図られている。これまで、相補型回路の高速化に対して、微細化技術によってその基本素子のＭＩＳＦＥＴのチャネル長を短くする方法が用いられてきた。この微細化にはＭＩＳＦＥＴを構成するゲート絶縁膜及びゲート電極膜の薄膜化も伴うため、従来用いられてきた材料では、その高速化への対応も限界に到達しつつある。このため、近年、新たな材料とそれを応用した新たな素子構造及び製造方法が開発されている。
【０００３】
例えば、ゲート電極の材料として一般に用いられている多結晶シリコンは、抵抗率が高いため、これに代えて、金属あるいは金属シリサイドが用いられている。しかし、これらの材料は、多結晶シリコンに比べて耐熱性に劣るという欠点を有している。
【０００４】
それに対し、高温プロセスを行った後にゲート絶縁膜及びゲート電極を形成する技術として、ダマシンゲート技術がある。ダマシンゲート技術では、ゲート形成予定領域に予めダミーとなる酸化膜並びに多結晶シリコン膜を形成した後、ソース及びドレイン領域を形成する。次に、そのダミーとなる膜を除去し、その除去した領域にゲート絶縁膜及び金属若しくは金属シリサイドのゲート電極を埋め込む。
【０００５】
上述の方法を相補型回路で構成された集積回路に適用した場合、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴのゲート電極に同じ金属を用いると、ゲート電極の仕事関数は同じになるため、それぞれのしきい値電圧を回路動作上の適正な値に制御することが困難になる。従って、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴとで、異なる金属のゲート電極材料を用いることが必要とされている。
【０００６】
例えば、特許文献１では、ダミーとなる多結晶シリコン膜を形成し、ソース及びドレイン層を形成した後にそのダミー膜を除去し、その除去した領域に、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴそれぞれ異なる材料のゲート電極を埋め込んでいる。この方法によって、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴのそれぞれのしきい値電圧を回路動作上の適正な値に制御し、集積回路の高性能化を図ることができる。
【０００７】
【特許文献１】
特許第３２６４２６４号公報（第８頁、図４）
【０００８】
【発明が解決しようとする課題】
相補型回路を用いた集積回路を構成するＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴにおいて、異なる金属のゲート電極材料を用いることは、ＭＩＳＦＥＴのしきい値電圧だけでなく、ゲート絶縁膜に起因する信頼性、不純物コンタミネーションによる電流特性劣化等、集積回路の様々な性能に影響を及ぼす。
【０００９】
例えば、ＮチャネルＭＩＳＦＥＴに第１のゲート電極材料を用い、ＰチャネルＭＩＳＦＥＴに第２のゲート電極材料を用いる場合を考える。この場合、半導体基板の表面全体に第１のゲート電極材料を形成した後、ＮチャネルＭＩＳＦＥＴ形成領域の第１のゲート電極材料を残して、ＰチャネルＭＩＳＦＥＴ形成領域の第１のゲート電極材料をエッチングによって剥離する。その後、表面処理、次の工程のための洗浄前処理等を行った後に、第２のゲート電極材料をＰチャネルＭＩＳＦＥＴ形成領域にのみ形成する。
【００１０】
このため、第１のゲート電極材料をエッチングによって剥離する工程において、ＰチャネルＭＩＳＦＥＴのゲート絶縁膜は必ず、ガスあるいは薬液等のエッチング種に曝され、表面で化学反応が生ずる。また、その後の洗浄工程等においても金属コンタミネーション等を化学反応によって除去する薬液によって、同様な反応現象が引き起こされる。
【００１１】
ゲート絶縁膜は、特に昨今の微細化が著しく進む中で、原子層で数えられる程度にまで薄膜化されている。従って、上述のようにガスあるいは薬液にゲート絶縁膜が曝された場合、巨視的なレベルではゲート絶縁膜のエッチングが生じないようにエッチング種を選択したとしても、微視的なレベルでのゲート絶縁膜の均一性を劣化させる問題が発生する。
【００１２】
集積回路においては、製造段階でのゲート絶縁膜の電気的絶縁特性が、長時間にわたる製品使用中に経時的に劣化することを防ぎ、信頼性を確保することが重要である。上述の不均一性はその信頼性に悪影響とバラツキを与える要因として働くため、大きな問題となる。
【００１３】
本発明はこのような事情に鑑みてなされたもので、その目的は、しきい値電圧の制御が容易で、かつ、ゲート絶縁膜の信頼性が優れたゲート構造を備えた絶縁ゲート型電界効果トランジスタを含む半導体装置とその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記の課題を解決するため、本発明による絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法は、半導体基体上に素子分離領域を形成して、前記素子分離領域に囲まれるＮチャネル電界効果トランジスタ領域、及び前記素子分離領域に囲まれるＰチャネル電界効果トランジスタ領域を形成する工程と、前記半導体基体上に絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記導電膜を選択的にパターニングしてゲート領域上に残す工程と、前記ゲート領域上の前記導電膜の周囲に側壁絶縁膜を形成する工程と、前記ゲート領域上の前記導電膜及び前記側壁絶縁膜に対して自己整合的に、前記Ｎチャネル電界効果トランジスタ領域及び前記Ｐチャネル電界効果トランジスタ領域にソース及びドレイン領域を形成する工程と、前記半導体基体全面に層間絶縁膜を堆積し、その後、前記側壁絶縁膜の上面が露出するまで前記層間絶縁膜を研磨し平坦化する工程と、前記ゲート領域の前記導電膜及び前記絶縁膜を除去し、前記側壁絶縁膜に囲まれる空間領域を形成する工程と、前記Ｎチャネル電界効果トランジスタ領域及び前記Ｐチャネル電界効果トランジスタ領域上の前記空間領域にゲート絶縁膜を形成する工程と、前記Ｎチャネル電界効果トランジスタ領域及び前記Ｐチャネル電界効果トランジスタ領域上の前記空間領域にゲート絶縁膜を形成する工程と、前記Ｎチャネル電界効果トランジスタ領域及び前記Ｐチャネル電界効果トランジスタ領域に形成された前記ゲート絶縁膜上に第１の金属シリサイド膜を形成する工程と、前記Ｎチャネル電界効果トランジスタ領域上のみにバリヤ金属膜を形成する工程と、前記Ｐチャネル電界効果トランジスタ領域の前記第１の金属シリサイド膜上を含む前記半導体基体上に、前記第１の金属シリサイド膜を構成する金属とは異なる金属からなる金属膜を形成する工程と、前記Ｐチャネル電界効果トランジスタ領域の前記第１の金属シリサイド膜を、前記第１の金属シリサイドを構成する金属とは異なる金属からなる第２の金属シリサイド、及び前記第１の金属シリサイドと同じ構成材料で、かつ、前記第１の金属シリサイドよりもシリコン含有量が少ない第３の金属シリサイドで構成された膜に変換し、前記Ｎチャネル電界効果トランジスタのゲート電極膜の仕事関数が、前記Ｐチャネル電界効果トランジスタのゲート電極膜の仕事関数よりも小さくなるよう、前記Ｐチャネル電界効果トランジスタ領域の前記第１の金属シリサイド膜と、前記金属膜とを反応させる熱処理を施す工程とを有することを特徴とする。
【００１７】
本発明によれば、Ｐチャネル電界効果トランジスタ領域のゲート電極を第１の金属シリサイド膜で形成した後、その膜を剥離することなく、前記第１の金属シリサイドを構成する金属とは異なる金属からなる第２の金属シリサイドの構成材料である金属膜を前記第１の金属シリサイド膜上に形成し、熱処理を施すことにより両者の固相反応を生じさせ、前記第２の金属シリサイド、第１の金属シリサイドの構成材料である金属及び第１の金属シリサイドと同じ構成材料で、かつ、第１の金属シリサイドよりもシリコン含有量が少ない第３の金属シリサイドから選ばれる、少なくても一種で構成される層に変換できる。このため、Ｎチャネル電界効果トランジスタのゲート電極よりも大きい仕事関数を備えたＰチャネル電界効果トランジスタのゲート電極を、Ｐチャネル電界効果トランジスタのゲート絶縁膜の劣化を招くことなく形成できる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００１９】
（第１の実施の形態）
図１（ａ）〜図４（ｊ）は本発明による絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法の第１の実施の形態を工程順に示す断面図である。また、図４（ｊ）は本発明による絶縁ゲート型電界効果トランジスタを含む半導体装置の第１の実施の形態を示している。本実施の形態では、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴの双方を形成するが、図１（ａ）〜図２（ｆ）の工程は、ＮチャネルＭＩＳＦＥＴの領域のみを代表的に示す。図３（ｇ）以降はＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴの双方について示す。
【００２０】
先ず、図１（ａ）に示すように、Ｐ型のシリコン基板１０１の表面領域に、ＳＴＩ法（浅いトレンチ分離法）若しくはＬＯＣＯＳ法（選択酸化法）により、酸化膜を選択的に形成して、素子分離領域１０２とする。次に、イオン注入法でボロンイオンをドーズ量として１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２程度注入し、その後、例えば、１０秒の急速加熱を施し、導入した不純物を活性化し、Ｐ型ウェル領域１０１ａを形成する。素子分離領域１０２に囲まれるＰ型ウェル領域１０１ａがＮチャネルＭＩＳＦＥＴ領域となる。
【００２１】
次に、後の工程において除去されるダミーゲート構造を形成する。即ち、熱酸化法によりシリコン酸化膜を例えば６ｎｍ成長する。次に、ＮチャネルＭＩＳＦＥＴのしきい値電圧を制御するためにイオン注入法でＰ型不純物を導入する。続いて、多結晶シリコン膜をＣＶＤ法で例えば１００ｎｍ程度成長し、更に、シリコン窒化膜を例えば２０ｎｍ成長する。続いて、リソグラフィ法、ドライエッチング法等を用いてこれらの膜のパターニングを行い、ダミーゲート構造となる第１のキャップ膜１０５、導電膜１０４、及び絶縁膜１０３を形成する。次に、パターンニングされた第１のキャップ膜１０５、導電膜１０４、及び絶縁膜１０３をマスクとしてイオン注入法によりエクステンション領域１０６、１０７を形成する。即ち、砒素イオン若しくは燐イオンをドーズ量として１Ｅ１３ｃｍ−２〜５Ｅ１５ｃｍ−２注入し、その後、例えば、数秒の急速加熱を施し、導入した不純物を活性化する。なお、絶縁膜１０３をパターニングせずに、イオン注入法によりエクステンション領域１０６、１０７を形成し、その後、絶縁膜１０３をパターンニングしても良い。
【００２２】
次に、図１（ｂ）に示すように、ＣＶＤ法によってシリコン窒化膜を２０〜４０ｎｍ、シリコン基板１０１の全面に形成した後、ＲＩＥ法によって異方性エッチングを行い、側壁絶縁膜１０８をダミーゲート構造に接して、その周囲に選択的に残存させる。続いて、砒素イオン若しくは燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２注入し、その後、例えば、９５０℃、１０秒の急速加熱を施し、ソース及びドレイン領域１０９、１１０を形成する。
【００２３】
更に、図示しないが、コバルト膜をスパッタ法でシリコン基板１０１の全面に形成した後、熱処理を行って、ソース及びドレイン領域１０９、１１０のシリコン層とのみ反応させ、コバルトシリサイド層に変換し、ソース及びドレイン領域１０９、１１０の上に第１の金属シリサイド電極層１１１、１１２を選択的に形成する。続いて、残存するコバルト膜をエッチングにより、選択的に除去する。
【００２４】
次に、図１（ｃ）に示すように、シリコン酸化膜をＣＶＤ法でシリコン基板１０１全面に堆積し、その後、第１のキャップ膜１０５、側壁絶縁膜１０８の上面が露出するまでＣＭＰ法により上記絶縁膜の研摩を行い、表面を平坦化して層間絶縁膜１１３を選択的に残存させる。
【００２５】
次に、図２（ｄ）に示すように、例えば燐酸を用いて、シリコン窒化膜からなる第１のキャップ膜１０５をシリコン酸化膜からなる層間絶縁膜１１３に対して選択的に除去する。更に、例えばフッ素などのハロゲン原子のラジカルを用いたエッチング技術により、多結晶シリコン膜からなる導電膜１０４をシリコン酸化膜からなる層間絶縁膜１１３及びシリコン窒化膜からなる側壁絶縁膜１１８に対して選択的に除去する。更に、希フッ酸等により、絶縁膜１０３を除去することにより、後で述べるゲート絶縁膜及びゲート電極が埋め込まれる空間領域１０８ａを形成する。
【００２６】
次に、図２（ｅ）に示すように、高誘電体絶縁膜であるハフニウム酸化膜１１３ａをＣＶＤ法若しくはスパッタ法によりシリコン基板１０１の全面に堆積する。続いて、タングステンシリサイド膜１１３ｂをＣＶＤ法若しくはスパッタ法を用いて堆積する。更に、図２（ｆ）に示すように、ＣＭＰ法を用いてシリコン基板１０１の表面全体を研摩して平坦化させ、空間領域１０８ａにタングステンシリサイド膜１１３ｂ並びにハフニウム酸化膜１１３ａを埋め込むように残存させ、ＮチャネルＭＩＳＦＥＴのゲート電極となる第１の金属シリサイド膜１１５、及びゲート絶縁膜１１４とする。
【００２７】
以上により、ＮチャネルＭＩＳＦＥＴが形成される。ＰチャネルＭＩＳＦＥＴについてもＮチャネルＭＩＳＦＥＴと同じ製造手順でウェル領域、エクステンション領域、並びにソース及びドレイン領域の製造工程について、適切な条件を選ぶことによって形成できる。即ち、導入される不純物の導電型をＮチャネルＭＩＳＦＥＴとは異なるものとし、不純物導入に際してはＮチャネルＭＩＳＦＥＴ側をマスクで覆っておく。図３及び図４では以降の工程について、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴを合わせて図示し、ＰチャネルＭＩＳＦＥＴの電極を形成する工程を示す。
【００２８】
先ず、図３（ｇ）に示すように、ＮチャネルＭＩＳＦＥＴのゲート電極を構成している第１の金属シリサイド膜１１５並びにゲート絶縁膜１１４の反応を防ぐため、チタン窒化膜をスパッタ法などでシリコン基板１０１全面に堆積した後、リソグラフィ技術とエッチング技術を用いてＮチャネルＭＩＳＦＥＴ形成領域にのみ、チタン窒化膜が残存するように選択的に加工し、バリヤ金属膜１１６とする。
【００２９】
次に、図３（ｈ）に示すように、白金膜を例えばスパッタ法等でシリコン基板１０１上に堆積し、ＰチャネルＭＩＳＦＥＴのゲート電極の構成材料となる第１の金属膜１１７とする。更に、チタン窒化膜をスパッタ法等で堆積し、第２のキャップ膜１１８とする。その後、熱処理を行うと、ＰチャネルＭＩＳＦＥＴの第１の金属シリサイド膜１１５上に形成された第１の金属膜１１７が第１の金属シリサイド膜１１５と固相反応を起す。
【００３０】
即ち、基本的な反応としてタングステンシリサイドはタングステンとシリコンに分解し、タングステンは析出し、シリコンは白金と結合して白金シリサイドを形成する。即ち、図３（ｉ）に示すように、白金シリサイドが第２の金属シリサイド膜１１９としてＰチャネルＭＩＳＦＥＴのゲート電極になる。但し、第２の金属シリサイド膜１１９にはタングステンも含まれており、この固相反応におけるタングステンの挙動は、タングステンシリサイド中のシリコン組成比、あるいは熱処理条件等により変化し、タングステンの存在形態等も、それに伴って変化する。これに関しては後で述べる。
【００３１】
一方、ＮチャネルＭＩＳＦＥＴのゲート電極では、第１の金属膜１１７の下に形成したバリヤ金属膜１１６が、第１の金属膜１１７の構成原子による第１の金属シリサイド膜１１４への拡散及び反応を抑制するため、第１の金属シリサイド膜１１５はそのままの状態で残存する。
【００３２】
次に、図４（ｊ）に示すように、ＣＭＰ技術、エッチング技術等により第２のキャップ膜１１８、未反応の第１の金属膜１１７、バリヤ金属膜１１６を除去し、表面の平坦化を行う。
【００３３】
その後、図示しないＳｉＯ2等の層間絶縁膜をシリコン基板１０１全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲート電極である第１の金属シリサイド膜１１５、ＰチャネルＭＩＳＦＥＴのゲート電極である第２の金属シリサイド膜１１９、ソース及びドレインの電極層である第１の金属シリサイド電極層１１１、１１２にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板１０１全面を表面保護膜で覆い、パッド部を開口して本発明によるＭＩＳＦＥＴを含む半導体装置の第１の実施の形態を完成させる。
【００３４】
次に、先に述べたＰチャネルＭＩＳＦＥＴのゲート電極になる第２の金属シリサイド膜１１９の構造について図５を用いて説明する。第２の金属シリサイド膜１１９の構造は白金シリサイド膜が主体となり、タングステンの存在形態はタングステンシリサイド膜及び白金膜の厚さ、タングステンシリサイド膜中のシリコンとタングステンの組成比、反応時の熱処理の条件等により異なってくる。
【００３５】
まず、第１の構造例を図５（ａ）に示す。この構造例では、第２の金属シリサイド膜１１９において、ゲート絶縁膜１１４に接する部分にタングステン析出層１２１が形成されており、また、白金シリサイド層１２０にはタングステン粒子１２２が存在する。なお、タングステン析出層１２１及びタングステン粒子１２２にはシリコンが含まれている場合もあり、また、その結晶構造としてタングステンシリサイドが含まれている場合もある。但し、そのタングステンシリサイドはＮチャネルＭＩＳＦＥＴのゲート電極を構成する、第１の金属シリサイドとしてのタングステンシリサイドからシリコンが析出した後のものであるため、第１の金属シリサイドよりもシリコン含有量が少ない。即ち、タングステンシリサイドとして、第１の金属シリサイドとはシリコン含有量が異なる、第３の金属シリサイドの形態をとる。なお、このような第３の金属シリサイドが含まれる場合もあることは以下の第２の構造例乃至第４の構造例についても同じである。
【００３６】
次に、第２の金属シリサイド膜１１９の第２の構造例を図５（ｂ）に示す。タングステン析出層１２１はゲート絶縁膜１１４全面を覆っておらず、一部は白金シリサイド層１２０がゲート絶縁膜１１４に接している。次に、第２の金属シリサイド膜１１９の第３の構造例を図５（ｃ）に示す。ゲート絶縁膜１１４の界面付近ではタングステン析出層がほとんど粒子化しており、ゲート絶縁膜１１４と接している領域は白金シリサイド層１２０がほとんどである。
【００３７】
次に、第２の金属シリサイド膜１１９について第４の構造例を図５（ｄ）に示す。この構造例は、上述した第１乃至第３の構造例を実現する条件よりも、タングステンシリサイドの膜厚が薄い場合に起きる。即ち、ゲート絶縁膜１１４に接する部分にタングステンが析出するほどタングステンの量が多くない場合である。従って、ゲート絶縁膜１１４と接する部分はすべて白金シリサイド膜１２０によって覆われている。なお、図示しないが、白金シリサイド層１２０中にタングステンがほとんど析出しない場合もあることは勿論である。
【００３８】
図５（ａ）乃至（ｄ）のいずれの構造例においても、ゲート電極の仕事関数が決定されるゲート絶縁膜１１４と接する厚さ１ｎｍ程度の領域は、白金シリサイド、タングステン並びに第１の金属シリサイドであるタングステンシリサイドよりもシリコン含有量が少ない第３の金属シリサイドのうち、少なくとも一種から構成される。白金シリサイド及びタングステンの仕事関数は共に４．８〜４．９ｅＶ程度のため、ＰチャネルＭＩＳＦＥＴのゲート電極として適切な値になる。一方、ＮチャネルＭＩＳＦＥＴのゲート電極はタングステンシリサイドであり、その仕事関数は４．３〜４．６ｅＶ程度のため、ＮチャネルＭＩＳＦＥＴのゲート電極として適切な値になる。
【００３９】
また、タングステンシリサイドはシリコン含有量が少ない程、その仕事関数は大きくなるため、ＰチャネルＭＩＳＦＥＴのゲート電極に第３の金属シリサイドが含まれていた場合においても、本実施の形態ではＰチャネルＭＩＳＦＥＴのゲート電極の仕事関数はＮチャネルＭＩＳＦＥＴのゲート電極の仕事関数より大きな値をもつ。このため、集積回路を構成する相補型回路として本実施の形態で示したゲート電極は最適な構造になる。
【００４０】
さらに、上述の理由から、ＮチャネルＭＩＳＦＥＴのゲート電極である第１の金属シリサイド膜１１５としては、シリコンの組成比が２よりも大きく、２．５以上が望ましい。また、ＰチャネルＭＩＳＦＥＴのゲート電極である第３の金属シリサイド膜のシリコン組成比は、タングステン組成比よりも小さいことが望ましい。更に、第１の金属シリサイドを構成する金属としてタングステン以外にも、モリブデン、チタン、ジルコニウム、ハフニウム、タンタル並びにニオブ等がある。一方、第２の金属シリサイドを構成する金属としては白金以外に、パラジウム及びロジウムがある。
【００４１】
本実施の形態によれば、ＰチャネルＭＩＳＦＥＴにおいて、ゲート絶縁膜表面をエッチングガスや薬液等に曝さずに、ＮチャネルＭＩＳＦＥＴのゲート電極とは異なる材料で構成されたゲート電極を形成できる。このため、ＮチャネルＭＩＳＦＥＴのゲート電極及びＰチャネルＭＩＳＦＥＴのゲート電極が共に適切な仕事関数をもち、しきい値電圧の制御が容易で、かつ、ゲート絶縁膜の信頼性が優れたゲート構造を備えた絶縁ゲート型電界効果トランジスタを含む半導体装置とその製造方法が得られる。
【００４２】
（第２の実施の形態）
本発明による絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法の第２の実施の形態を図６を用いて説明する。工程の開始から第１の金属シリサイドをダミーゲート構造の空間部に埋め込むまでは、図１（ａ）乃至図２（ｆ）に示す第１の実施の形態と同様の工程である。従って、図２（ｆ）以降の工程を図６（ａ）乃至（ｃ）に示す断面図を用いて順次説明する。又、図６（ｃ）は本発明による絶縁ゲート型電界効果トランジスタを含む半導体装置の第２の実施の形態を示している。
【００４３】
図６では左側にＮチャネルＭＩＳＦＥＴ領域、右側にＰチャネルＭＩＳＦＥＴ領域を図示している。ＮチャネルＭＩＳＦＥＴのゲート電極を構成している第１の金属シリサイド膜１１５並びにゲート絶縁膜１１４の反応を防ぐため、図６（ａ）に示すように、シリコン基板１０１の全面にシリコン窒化膜をＣＶＤ法若しくはスパッタ法等で堆積した後、リソグラフィ技術とエッチング技術等を用いて選択的にパターニングを行って、ＮチャネルＭＩＳＦＥＴ領域にのみ、第１のバリヤ絶縁膜１２３を残存させる。第１の実施の形態ではチタン窒化膜を用いたが、本実施の形態では酸素雰囲気中で熱処理を行っても酸化されない材料として、例えばシリコン窒化膜を用いている。
【００４４】
次に、白金膜をスパッタ法等で堆積し、ＰチャネルＭＩＳＦＥＴのゲート電極の構成材料となる第１の金属膜１１７とする。更に、チタン窒化膜をスパッタ法等で堆積し、第２のキャップ膜１１８とする。その後、熱処理を行うと、図６（ｂ）に示すように、ＰチャネルＭＩＳＦＥＴのゲート電極上に形成された第１の金属膜１１７がその下の第１の金属シリサイド膜１１５と固相反応を起し、ＰチャネルＭＩＳＦＥＴのゲート電極は第２の金属シリサイド膜１１９になる。
【００４５】
次に、第２のキャップ膜１１８を薬液で選択的に除去する。続いて、５００℃程度で酸化雰囲気の熱処理を行うと、未反応の白金である第１の金属膜１１７は酸化されず、その下面にある白金シリサイド中のシリコン原子が表面に移動し、優先的に酸化され、シリコン酸化膜がＰチャネルＭＩＳＦＥＴのゲート電極上面に形成される。このシリコン酸化膜を第２のバリヤ絶縁膜１２４とする。続いて、図６（ｃ）に示すように、第２のバリヤ絶縁膜１２４をマスクとして、王水などで未反応の第１の金属膜１１７を選択的に除去する。更に、燐酸などで第１のバリヤ絶縁膜１２３も除去する。
【００４６】
その後、図示してないＳｉＯ2等の層間絶縁膜をシリコン基板全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲートゲート電極である第１の金属シリサイド膜１１５、ＰチャネルＭＩＳＦＥＴのゲート電極である第２の金属シリサイド膜１１９、ソース及びドレインの電極層である第１の金属シリサイド電極層１１１，１１２にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板全面を表面保護膜で覆い、パッド部を開口して本発明によるＭＩＳＦＥＴを含む半導体装置の第２の実施の形態を完成させる。
【００４７】
本実施の形態によれば、ＰチャネルＭＩＳＦＥＴにおいて、ゲート絶縁膜表面をエッチングガスや薬液等に曝さずに、ＮチャネルＭＩＳＦＥＴのゲート電極とは異なる材料で構成されたゲート電極を形成できる。このため、ＮチャネルＭＩＳＦＥＴのゲート電極及びＰチャネルＭＩＳＦＥＴのゲート電極が共に適切な仕事関数をもつ、しきい値電圧の制御が容易で、かつ、ゲート絶縁膜の信頼性が優れたゲート構造を備えた絶縁ゲート型電界効果トランジスタを含む半導体装置とその製造方法が得られる。
【００４８】
又、バリヤ絶縁膜であるシリコン酸化膜をマスクとして用いることにより、未反応の白金並びにバリヤ絶縁膜を除去できる。このため、Ｐ型ＭＩＳＦＥＴのゲート電極に損傷を与えることなく、ＭＩＳＦＥＴが形成可能になる。
【００４９】
（第３の実施の形態）
図７（ａ）乃至図１０（ｋ）は本発明による絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法の第３の実施の形態を工程順に示す断面図である。また、図１０（ｋ）は本発明による絶縁ゲート型電界効果トランジスタを含む半導体装置の第３の実施の形態を示している。本発明では、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴの双方を形成するが、図７（ａ）乃至図８（ｅ）の工程は、ＮチャネルＭＩＳＦＥＴの領域のみを代表的に示す。図９（ｆ）以降はＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴの双方について示す。本実施の形態による製造方法は、ゲート絶縁膜、ゲート電極の成膜を行った後に、ソース及びドレイン領域上面に金属シリサイド電極層を形成することに特徴を有する。
【００５０】
先ず、図７（ａ）に示すように、半導体基体としてＰ型のシリコン基板２０１の表面領域に、ＳＴＩ法（浅いトレンチ分離法）若しくはＬＯＣＯＳ法（選択酸化法）により、酸化膜を選択的に形成して、素子分離領域２０２とする。次に、イオン注入法でボロンイオンをドーズ量として１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２程度注入し、その後、例えば、１０秒の急速加熱を施し、導入した不純物を活性化し、Ｐ型ウェル領域２０１ａを形成する。素子分離領域２０２に囲まれるＰ型ウェル領域２０１ａがＮチャネルＭＩＳＦＥＴ領域となる。
【００５１】
次に、後の工程において除去されるダミーゲート構造を形成する。即ち、熱酸化法によりシリコン酸化膜を例えば８ｎｍ成長する。次に、ＮチャネルＭＩＳＦＥＴのしきい値電圧を制御するためにイオン注入法でＰ型不純物を導入する。続いて、多結晶シリコン膜をＣＶＤ法で例えば２００ｎｍ程度堆積する、更に、リソグラフィ法、ドライエッチング法等を用いてこれらの膜のパターニングを行い、ダミーゲート構造として導電膜２０４、及び絶縁膜２０３を形成する。次に、パターニングされた導電膜２０４、及び絶縁膜２０３をマスクとしてイオン注入法により不純物を導入し、エクステンション領域２０５、２０６を形成する。即ち、砒素イオンもしくは燐イオンをドーズ量として１Ｅ１３ｃｍ−２〜５Ｅ１５ｃｍ−２程度注入し、その後、例えば、９００℃、５秒の急速加熱を施し、導入した不純物を活性化する。
【００５２】
次に、図７（ｂ）に示すように、ＣＶＤ法によってシリコン窒化膜を３０ｎｍ程度シリコン基板２０１全面に形成した後、ＲＩＥ法によって異方性エッチングを行い、ダミーゲート構造に接して、その周囲に側壁絶縁膜２０７を選択的に残存させる。再度、砒素イオン若しくは、燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度注入し、その後、例えば、９００℃、１０秒の急速加熱を施し、ソース及びドレイン領域２０８、２０９を形成する。続いて、図７（ｃ）に示すように、シリコン窒化膜を例えば１０ｎｍ程度シリコン基板表面２０１に全面に堆積し、第３のキャップ膜２１０とする。
【００５３】
次に、図８（ｄ）に示すように、例えばシリコン酸化膜をＣＶＤ法により堆積し、更に、ＣＭＰ技術を用いて第３のキャップ膜２１０の上面が露出するまで平坦化を行い、埋め込み絶縁膜２１１とする。続いて、第３のキャップ膜２１０の一部である、導電膜２０４の上にあるシリコン窒化膜を選択的に除去する。
【００５４】
次に、図８（ｅ）に示すように、例えばフッ素などのハロゲン原子のラジカルを用いたエッチング技術により、導電膜２０４を埋め込み絶縁膜２１１及び側壁絶縁膜２０７対して選択的に除去する。次に、希フッ酸等により絶縁膜１０３を除去することにより、後で述べるゲート絶縁膜及びゲート電極が埋め込まれる空間領域２１２を形成する。
【００５５】
以上のように、ゲート絶縁膜及びゲート電極を除くＮチャネルＭＩＳＦＥＴが形成される。ＰチャネルＭＩＳＦＥＴについてもＮチャネルＭＩＳＦＥＴと同じ製造手順でウェル領域、エクステンション領域、並びにソース及びドレイン領域の製造工程について、適切な条件を選ぶことによって形成できる。即ち、導入される不純物の導電型をＮチャネルＭＩＳＦＥＴとは異なるものとし、不純物導入に際してはＮチャネルＭＩＳＦＥＴ側をマスクで覆っておく。
【００５６】
図９及び図１０は上述のようにして形成されたＮチャネル及びＰチャネルＭＩＳＦＥＴ領域を示しており、左側にＮチャネルＭＩＳＦＥＴ領域、右側にＰチャネルＭＩＳＦＥＴ領域を図示する。先ず、図９（ｆ）に示すように、高誘電体絶縁膜であるハフニウム酸化膜をＣＶＤ法、或いはスパッタ法によりシリコン基板２０１の全面に堆積する。次に、タングステンシリサイドをＣＶＤ法もしくはスパッタ法を用いて成長し、更に、ＣＭＰ法を用いてシリコン基板表面全体を研磨することにより、埋め込み絶縁膜２１１が露出するように平坦化し、ゲート絶縁膜２１３、ＮチャネルＭＩＳＦＥＴのゲート電極となる第１の金属シリサイド膜２１４とする。
【００５７】
次に、図９（ｇ）に示すように、第１の金属シリサイド膜２１４並びにゲート絶縁膜２１３の反応を防ぐため、チタン窒化膜をスパッタ法などでシリコン基板２０１の全面に成膜した後、リソグラフィ技術とエッチング技術を用いてＮチャネルＭＩＳＦＥＴ領域にのみ残存するように、選択的にパターニングし、バリヤ金属膜２１５とする。次に、白金膜をスパッタ法等で堆積し、ＰチャネルＭＩＳＦＥＴのゲート電極の構成材料となる第１の金属膜２１６とする。更に、チタン窒化膜をスパッタ法等で堆積し、第２のキャップ膜２１７とする。
【００５８】
その後、熱処理を行うと、図９（ｃ）に示すように、ＰチャネルＭＩＳＦＥＴゲート電極領域の第１の金属シリサイド膜２１４とその上に形成された第１の金属膜２１６の固相反応が生じる。この結果、第２の金属シリサイド膜２１８がＰチャネルＭＩＳＦＥＴのゲート電極として形成される。次に、ＣＭＰ技術、エッチング技術等により第２のキャップ膜２１７、未反応の白金である第１の金属膜２１６、バリヤ金属膜２１５を除去すると共に、表面の平坦化を行う。
【００５９】
次に、図１０（ｉ）に示すように、弗酸などの薬液若しくはドライエッチングで、埋め込み絶縁膜２１１を選択的に除去する。更にＲＩＥ法等のドライエッチング技術を用いてシリコン窒化膜である第３のキャップ膜２１０を異方性エッチングして、側壁絶縁膜２０７の側壁に残存させ、ソース及びドレイン領域２０８、２０９の上面を露出させる。
【００６０】
更に、ニッケルをスパッタ法等によってシリコン基板２０１全面に堆積し、第２の金属膜２１９を形成し、その後、図１０（ｊ）に示すように、５００℃程度で熱処理を行い、ソース及びドレイン領域２０８、２０９上にのみニッケルシリサイドを成長させ、第２の金属シリサイド電極層２２０、２２１とする。続いて、未反応の第２の金属膜２１９を薬液により除去する。
【００６１】
その後、図示しないＳｉＯ2等の層間絶縁膜をシリコン基板２０１全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲートゲート電極である第１の金属シリサイド膜２１４、ＰチャネルＭＩＳＦＥＴのゲート電極である第２の金属シリサイド膜２１８、ソース及びドレイン領域の電極である第２の金属シリサイド電極層２２０、２２１にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板２０１全面を表面保護膜で覆い、パッド部を開口して本発明によるＭＩＳＦＥＴを含む半導体装置の第３の実施の形態を完成させる。
【００６２】
本実施の形態によれば、ＰチャネルＭＩＳＦＥＴにおいて、ゲート絶縁膜表面をエッチングガスや薬液等に曝さずに、ＮチャネルＭＩＳＦＥＴのゲート電極とは異なる材料で構成されたゲート電極を形成できる。このため、ＮチャネルＭＩＳＦＥＴのゲート電極及びＰチャネルＭＩＳＦＥＴのゲート電極が共に適切な仕事関数をもつ、しきい値電圧の制御が容易で、かつ、ゲート絶縁膜の信頼性が優れたゲート構造を備えた絶縁ゲート型電界効果トランジスタを含む半導体装置とその製造方法が得られる。
【００６３】
又、ゲート絶縁膜及びゲート電極膜を含めたゲート電極構造を形成する比較的高温の熱処理工程の後に、ソース及びドレイン領域にシリサイド電極層を形成できる。ニッケルはコバルト、チタン等と比較すると、より低温でシリコンと反応してシリサイドを形成するため、本実施の形態に比較的適している。又、ニッケルシリサイドは比較的低抵抗のため、素子の高速動作に対して優れた材料である。
【００６４】
（第４の実施の形態）
図１１（ａ）〜図１３（ｉ）は本発明による絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法の第４の実施の形態を工程順に示す断面図である。また、図１３（ｉ）は本発明による絶縁ゲート型電界効果トランジスタを含む半導体装置の第４の実施の形態を示している。本発明では、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴの双方を形成するが、図１１（ａ）乃至図１１（ｃ）の工程は、ＮチャネルＭＩＳＦＥＴの領域のみを代表的に示す。図１２（ａ）以降はＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴの双方について示す。本実施の形態では、ソース及びドレイン領域として、シリコン膜をシリコン基板表面に選択的に成長し、エレベーテッドソース及びエレベーテッドドレイン領域を形成している。
【００６５】
先ず、図１１（ａ）に示すように、半導体基体としてＰ型のシリコン基板３０１の表面領域に、ＳＴＩ法（浅いトレンチ分離法）もしくはＬＯＣＯＳ法（選択酸化法）により、酸化膜を選択的に形成して、素子分離領域３０２とする。次に、イオン注入法でボロンイオンをドーズ量として１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２程度注入し、その後、例えば、１０秒の急速加熱を施し、導入した不純物を活性化し、Ｐ型ウェル領域３０１ａを形成する。素子分離領域３０２に囲まれるＰ型ウェル領域３０１ａがＮチャネルＭＩＳＦＥＴ領域となる。
【００６６】
次に、後の工程において除去されるダミーゲート構造を形成する。即ち、熱酸化法によりシリコン酸化膜を例えば６ｎｍ成長する。次に、ＮチャネルＭＩＳＦＥＴのしきい値電圧を制御するためにイオン注入法でＰ型不純物を導入する。続いて、多結晶シリコン膜をＣＶＤ法で例えば１００ｎｍ程度成長し、更に、シリコン窒化膜を例えば２０ｎｍ成長する。続いて、リソグラフィ法、ドライエッチング法等を用いてこれらの膜のパターニングを行い、ダミーゲート構造となる第１のキャップ膜３０５、導電膜３０４、及び絶縁膜３０３を形成する。次に、パターンニングされた第１のキャップ膜３０５、導電膜３０４、及び絶縁膜３０３をマスクとしてイオン注入法によりエクステンション領域３０６、３０７を形成する。即ち、砒素イオン若しくは燐イオンをドーズ量として１Ｅ１３ｃｍ−２〜５Ｅ１５ｃｍ−２注入し、その後、例えば、数秒の急速加熱を施し、導入した不純物を活性化する。
【００６７】
次に、図１１（ｂ）に示すように、ＣＶＤ法によってシリコン窒化膜を２０〜４０ｎｍ、シリコン基板３０１全面に形成した後、ＲＩＥ法によって異方性エッチングを行い、シリコン窒化膜からなる側壁絶縁膜３０８をダミーゲート構造に接して、その周囲に残存させる。更に、エクステンション領域３０６、３０７上に選択的にシリコンを５０ｎｍ程度成長させて、エレベーテッドソース及びエレベーテッドドレイン領域３０９、３１０とする。
【００６８】
次に、砒素イオンもしくは燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度注入し、その後、例えば、９５０℃、１０秒の急速加熱を施し、エレベーテッドソース及びエレベーテッドドレイン領域に不純物を導入する。また、エクステンション領域を本工程のエレベーテッドソース及びエレベーテッドドレイン領域３０９、３１０を形成する時に不純物の固相拡散により同時に形成しても何ら問題無い。更に、シリコン酸化膜をＣＶＤ法でシリコン基板３０１前面に堆積し、更に、ＣＭＰ技術によりキャップ膜３０５の上面が露出するまで平坦化し、層間絶縁膜３１１とする。
【００６９】
次に、図１１（ｃ）に示すように、例えば燐酸を用いて、第１のキャップ膜３０５をエッチングにより層間絶縁膜３１１に対して選択的に除去する。更に、例えばフッ素などのハロゲン原子のラジカルを用いたエッチング技術により、導電膜３０４を、共にシリコン窒化膜である層間絶縁膜３１１及び側壁絶縁膜３０８に対して選択的に除去する。次に、希フッ酸等の薬液により絶縁膜３０３を除去することにより、後で述べるゲート絶縁膜及びゲート電極が埋め込まれる空間領域３０８ａを形成する。
【００７０】
以上のように、ゲート絶縁膜及びゲート電極を除くＮチャネルＭＩＳＦＥＴが形成される。ＰチャネルＭＩＳＦＥＴについてもＮチャネルＭＩＳＦＥＴと同じ製造手順でウェル領域、エクステンション領域、並びにソース及びドレイン領域の製造工程について、適切な条件を選ぶことによって形成できる。即ち、導入される不純物の導電型をＮチャネルＭＩＳＦＥＴとは異なるものとし、不純物導入に際してはＮチャネルＭＩＳＦＥＴ側をマスクで覆っておく。
【００７１】
図１２及び図１３は上述のようにして形成されたＮチャネル及びＰチャネルＭＩＳＦＥＴ領域を示しており、左側にＮチャネルＭＩＳＦＥＴ領域、右側にＰチャネルＭＩＳＦＥＴ領域を図示する。先ず、図１２（ｄ）に示すように、高誘電体絶縁膜であるハフニウム酸化膜をＣＶＤ法、或いはスパッタ法によりシリコン基板３０１全面に堆積する。
【００７２】
次に、タングステンシリサイドをＣＶＤ法若しくはスパッタ法を用いて成長させ、更に、ＣＭＰ法を用いて層間絶縁膜３１１並びにエレベ-テッドソース及びエレベ-テッドドレイン領域３０９、３１０のシリコン膜上面が露出するまで研摩して平坦化する。
【００７３】
次に、図１２（ｅ）に示すように、白金膜をスパッタ法等で堆積し、更に、チタン窒化膜をスパッタ法等で堆積した後、リソグラフィ技術とエッチング技術を用いてＰチャネルＭＩＳＦＥＴ領域上にだけ、選択的にＰチャネルＭＩＳＦＥＴのゲート電極の構成材料となる第１の金属膜３１４及び第４のキャップ膜３１５を残存させる。
【００７４】
その後、５００℃程度で熱処理を行うと、図１２（ｆ）に示すように、ＰチャネルＭＩＳＦＥＴの第１の金属シリサイド膜３１３と、その上に形成された第１の金属膜３１４が固相反応を起し、第２の金属シリサイド膜３１６がＰチャネルＭＩＳＦＥＴのゲート電極として形成される。また、ＰチャネルＭＩＳＦＥＴ領域のエレベーテッドソース及びエレベーテッドドレイン領域３０９、３１０においては白金シリサイド膜が成長し、第３の金属シリサイド電極層３１７、３１８が形成される。次に、第４のキャップ膜３１５を硫酸と過酸化水素水の混合液などで選択的に除去し、続いて、王水などで未反応の第１の金属膜３１４を選択的に除去する。
【００７５】
次に、図１３（ｇ）に示すように、シリコン基板全面にチタンをスパッタ法などで堆積した後、リソグラフィ技術とドライエッチング技術等で、ＮチャネルＭＩＳＦＥＴ領域にのみチタンが残存するように選択的に加工し、第３の金属膜３１９とする。更に、５００℃程度で熱処理を行う。これによって、図１３（ｅ）に示すように、ＮチャネルＭＩＳＦＥＴ領域におけるエレベーテッドソース及びエレベーテッドドレイン領域３０９、３１０の上のチタンがシリサイド化し、第４の金属シリサイド電極層３２０、３２１を形成する。
【００７６】
次に薬液により未反応の第３の金属膜３１９を選択的に除去する。以上により、ＮチャネルＭＩＳＦＥＴのソース及びドレイン領域上にはチタンシリサイドが形成され、ＰチャネルＭＩＳＦＥＴのソース及びドレイン領域上には白金シリサイドが形成される。
【００７７】
その後、図示しないＳｉＯ2等の層間絶縁膜をシリコン基板３０１の全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲート電極である第１の金属シリサイド膜３１３、ＰチャネルＭＩＳＦＥＴの第２のゲート電極である金属シリサイド膜３１６、エレベーテッドソース及びエレベーテッドドレイン領域３０９、３１０の電極である第３の金属シリサイド電極層３１７、３１８、第４の金属シリサイド電極層３２０、３２１にそれぞれＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板３０１の全面を表面保護膜で覆い、パッド部を開口して本発明によるＭＩＳＦＥＴを含む半導体装置の第４の実施の形態を完成させる。
【００７８】
本実施の形態によれば、ＰチャネルＭＩＳＦＥＴにおいて、ゲート絶縁膜表面をエッチングガスや薬液等に曝さずに、ＮチャネルＭＩＳＦＥＴのゲート電極とは異なる材料で構成されたゲート電極を形成できる。このため、ＮチャネルＭＩＳＦＥＴのゲート電極及びＰチャネルＭＩＳＦＥＴのゲート電極が共に適切な仕事関数をもつ、しきい値電圧の制御が容易で、かつ、ゲート絶縁膜の信頼性が優れたゲート構造を備えた絶縁ゲート型電界効果トランジスタを含む半導体装置とその製造方法が得られる。
【００７９】
また、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴのエレベーテッドソース及びエレベーテッドドレイン領域に金属シリサイド電極を形成することにより、ＭＩＳＦＥＴの更なる微細化に対応可能な構造を形成できる。
【００８０】
なお、本実施の形態では、エレベーテッドソース領域及びエレベーテッドドレイン領域に金属シリサイドを形成する際、ＮチャネルＭＩＳＦＥＴ領域とＰチャネルＭＩＳＦＥＴ領域とを別々に行ったが、以下の方法を用いることによって同時に行うことも可能である。即ち、第１の金属膜３１４と第４のキャップ膜３１５をＰ型ＭＩＳＦＥＴ領域に形成した後、熱処理を行わずに、第３の金属膜３１９を形成する。その後に熱処理を行うことによって、Ｎ型ＭＩＳＦＥＴ領域とＰ型ＭＩＳＦＥＴ領域とに同時に所望の金属シリサイドを形成できる。
【００８１】
また、ＰチャネルＭＩＳＦＥＴ領域のエレベーテッドソース及びエレベーテッドドレイン領域に白金シリサイド膜を形成後、酸化雰囲気での熱処理を行って、金属シリサイド膜並びにシリコン膜表面上にシリコン酸化膜を形成し、金属シリサイドが他の金属もしくは金属シリサイドと反応し難くすることも可能である。
【００８２】
なお、本発明は上述した各実施形態に何ら限定されるものではなく、基板材料は他の半導体やＳＯＩ構造を持つ基板でも良く、また、ゲート絶縁膜としてはハフニウム酸化膜以外にＳｉＯ2、ＳｉＯxＮy、ＳｉＮx、金属酸化物、金属シリケート、およびそれらの組み合わせであってもよい。更に、他の絶縁膜、金属シリサイド、導入不純物等を変更しても良く、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００８３】
【発明の効果】
以上、詳述したように、本発明によれば、しきい値電圧の制御が容易で、かつ、ゲート絶縁膜の信頼性が優れたゲート構造を備えたＭＩＳＦＥＴを含む半導体装置とその製造方法が得られる。
【図面の簡単な説明】
【図１】 本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図２】 本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図３】 本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図４】 本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図５】 本発明による半導体装置の製造方法の第１の実施の形態における、ＰチャネルＭＩＳＦＥＴの種々のゲート電極構造を示す断面図。
【図６】 本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図７】 本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面図。
【図８】 本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面図。
【図９】 本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面図。
【図１０】 本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面図。
【図１１】 本発明による半導体装置の製造方法の第４の実施の形態を工程順に示す断面図。
【図１２】 本発明による半導体装置の製造方法の第４の実施の形態を工程順に示す断面図。
【図１３】 本発明による半導体装置の製造方法の第４の実施の形態を工程順に示す断面図。
【符号の説明】
１０１、２０１、３０１ シリコン基板
１０１ａ、２０１ａ、３０１ａ Ｐ型ウェル領域
１０１ｂ、２０１ｂ、３０１ｂ Ｎ型ウェル領域
１０２、２０２、３０２ 素子分離領域
１０３、２０３、３０３ 絶縁膜
１０４、２０４、３０４ 導電膜
１０５、３０５ 第１のキャップ膜
１０６、１０７、２０５、２０６、３０６、３０７ エクステンション領域
１０８、２０７、３０８ 側壁絶縁膜
１０９、１１０、２０８、２０９ ソース及びドレイン領域
１１１、１１２ 第１の金属シリサイド電極層
１１３、３１１ 層間絶縁膜
１０８ａ、２１２、３０８ａ 空間領域
１１３ａ ハフニウム酸化膜
１１３ｂ タングステンシリサイド膜
１１４、２１３、３１２ ゲート絶縁膜
１１５、２１４、３１３ 第１の金属シリサイド膜
１１６、２１５ バリヤ金属膜
１１７、２１６、３１４ 第１の金属膜
１１８、２１７ 第２のキャップ膜
１１９、２１８、３１６ 第２の金属シリサイド膜
１２０ 白金シリサイド層
１２１ タングステン析出層
１２２ タングステン粒子
１２３ 第１のバリヤ絶縁膜
１２４ 第２のバリヤ絶縁膜
２１０ 第３のキャップ膜
２１１ 埋め込み絶縁膜
２１９ 第２の金属膜
２２０、２２１ 第２の金属シリサイド電極層
３０９、３１０ エレベーテッドソース及びエレベーテッドドレイン領域
３１５ 第４のキャップ膜
３１７、３１８ 第３の金属シリサイド電極層
３１９ 第３の金属膜
３２０、３２１ 第４の金属シリサイド電極層

Claims (2)

  1. 半導体基体上に素子分離領域を形成して、前記素子分離領域に囲まれるＮチャネル電界効果トランジスタ領域、及び前記素子分離領域に囲まれるＰチャネル電界効果トランジスタ領域を形成する工程と、
    前記半導体基体上に絶縁膜を形成する工程と、
    前記絶縁膜上に導電膜を形成する工程と、
    前記導電膜を選択的にパターニングしてゲート領域上に残す工程と、
    前記ゲート領域上の前記導電膜の周囲に側壁絶縁膜を形成する工程と、
    前記ゲート領域上の前記導電膜及び前記側壁絶縁膜に対して自己整合的に、前記Ｎチャネル電界効果トランジスタ領域及び前記Ｐチャネル電界効果トランジスタ領域にソース及びドレイン領域を形成する工程と、
    前記半導体基板全面に層間絶縁膜を堆積し、その後、前記側壁絶縁膜の上面が露出するまで前記層間絶縁膜を研磨し平坦化する工程と、
    前記ゲート領域の前記導電膜及び前記絶縁膜を除去し、前記側壁絶縁膜に囲まれる空間領域を形成する工程と、
    前記Ｎチャネル電界効果トランジスタ領域及び前記Ｐチャネル電界効果トランジスタ領域上の前記空間領域にゲート絶縁膜を形成する工程と、
    前記Ｎチャネル電界効果トランジスタ領域及び前記Ｐチャネル電界効果トランジスタ領域に形成された前記ゲート絶縁膜上に第１の金属シリサイド膜を形成する工程と、
    前記Ｎチャネル電界効果トランジスタ領域上のみにバリア金属膜を形成する工程と、
    前記Ｐチャネル電界効果トランジスタ領域の前記第１の金属シリサイド膜上を含む前記半導体基板上に、前記第１の金属シリサイド膜を構成する金属とは異なる金属からなる金属膜を形成する工程と、
    前記Ｐチャネル電界効果トランジスタ領域の前記第１の金属シリサイド膜を、前記第１の金属シリサイドを構成する金属とは異なる金属からなる第２の金属シリサイド、及び前記第１の金属シリサイドと同じ構成材料で、かつ、前記第１の金属シリサイドよりもシリコン含有量が少ない第３の金属シリサイドで構成された膜に変換し、前記Ｎチャネル電界効果トランジスタのゲート電極膜の仕事関数が、前記Ｐチャネル電界効果トランジスタのゲート電極膜の仕事関数よりも小さくなるよう、前記Ｐチャネル電界効果トランジスタ領域の前記第１の金属シリサイド膜と、前記金属膜とを反応させる熱処理を施す工程とを有することを特徴とする絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法。
  2. 前記第１の金属シリサイドとして、単位体積当りのシリコンの原子数が、単位体積当りの金属の原子数の２．５倍以上である膜を形成することを特徴とする請求項１に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法。
JP2002322094A 2002-11-06 2002-11-06 絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法 Expired - Fee Related JP4197607B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2002322094A JP4197607B2 (ja) 2002-11-06 2002-11-06 絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法
US10/658,371 US6967379B2 (en) 2002-11-06 2003-09-10 Semiconductor device including metal insulator semiconductor field effect transistor
TW092130921A TWI241689B (en) 2002-11-06 2003-11-05 Semiconductor device including insulated-gate field-effect transistor, and method for manufacturing the same
CNB2003101038258A CN1260817C (zh) 2002-11-06 2003-11-06 含有绝缘栅场效应晶体管的半导体器件及其制造方法
US11/232,861 US7179702B2 (en) 2002-11-06 2005-09-23 Semiconductor device including metal insulator semiconductor field effect transistor and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002322094A JP4197607B2 (ja) 2002-11-06 2002-11-06 絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006064665A Division JP2006203237A (ja) 2006-03-09 2006-03-09 絶縁ゲート型電界効果トランジスタを含む半導体装置

Publications (3)

Publication Number Publication Date
JP2004158593A JP2004158593A (ja) 2004-06-03
JP2004158593A5 JP2004158593A5 (ja) 2005-02-03
JP4197607B2 true JP4197607B2 (ja) 2008-12-17

Family

ID=32171327

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002322094A Expired - Fee Related JP4197607B2 (ja) 2002-11-06 2002-11-06 絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法

Country Status (4)

Country Link
US (2) US6967379B2 (ja)
JP (1) JP4197607B2 (ja)
CN (1) CN1260817C (ja)
TW (1) TWI241689B (ja)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3974507B2 (ja) * 2001-12-27 2007-09-12 株式会社東芝 半導体装置の製造方法
US6849509B2 (en) * 2002-12-09 2005-02-01 Intel Corporation Methods of forming a multilayer stack alloy for work function engineering
DE10335101B4 (de) * 2003-07-31 2010-02-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Polysiliziumleitung mit einem Metallsilizidgebiet, das eine Linienbreitenreduzierung ermöglicht
KR100597462B1 (ko) * 2003-12-31 2006-07-05 동부일렉트로닉스 주식회사 반도체 소자의 트랜지스터 제조방법
US7528024B2 (en) * 2004-05-24 2009-05-05 Texas Instruments Incorporated Dual work function metal gate integration in semiconductor devices
US20050272191A1 (en) * 2004-06-03 2005-12-08 Uday Shah Replacement gate process for making a semiconductor device that includes a metal gate electrode
WO2006001271A1 (ja) * 2004-06-23 2006-01-05 Nec Corporation 半導体装置及びその製造方法
JP2006013270A (ja) * 2004-06-29 2006-01-12 Renesas Technology Corp 半導体装置およびその製造方法
US7179700B2 (en) * 2004-07-21 2007-02-20 Freescale Semiconductor, Inc. Semiconductor device with low resistance contacts
US7138323B2 (en) * 2004-07-28 2006-11-21 Intel Corporation Planarizing a semiconductor structure to form replacement metal gates
JP4163164B2 (ja) 2004-09-07 2008-10-08 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2006108602A (ja) * 2004-09-10 2006-04-20 Toshiba Corp 半導体装置及びその製造方法
KR100568451B1 (ko) * 2004-09-14 2006-04-07 삼성전자주식회사 듀얼 게이트를 갖는 시모스 반도체소자의 제조방법
US7126199B2 (en) * 2004-09-27 2006-10-24 Intel Corporation Multilayer metal gate electrode
JP2006165068A (ja) * 2004-12-02 2006-06-22 Sony Corp 半導体装置およびその製造方法
US7122472B2 (en) * 2004-12-02 2006-10-17 International Business Machines Corporation Method for forming self-aligned dual fully silicided gates in CMOS devices
US7064025B1 (en) * 2004-12-02 2006-06-20 International Business Machines Corporation Method for forming self-aligned dual salicide in CMOS technologies
US7381608B2 (en) * 2004-12-07 2008-06-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and a metal gate electrode
US20060163670A1 (en) * 2005-01-27 2006-07-27 International Business Machines Corporation Dual silicide process to improve device performance
KR100719342B1 (ko) 2005-02-01 2007-05-17 삼성전자주식회사 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법
JP2006245417A (ja) * 2005-03-04 2006-09-14 Toshiba Corp 半導体装置およびその製造方法
JP2006245461A (ja) * 2005-03-07 2006-09-14 Sony Corp 半導体装置およびその製造方法
US7176537B2 (en) * 2005-05-23 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. High performance CMOS with metal-gate and Schottky source/drain
JP2006344836A (ja) * 2005-06-09 2006-12-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007005721A (ja) * 2005-06-27 2007-01-11 Toshiba Corp 半導体装置およびその製造方法
CN100446184C (zh) * 2005-06-30 2008-12-24 中芯国际集成电路制造(上海)有限公司 多晶硅栅极掺杂方法
JP2007048926A (ja) * 2005-08-10 2007-02-22 Tokyo Electron Ltd Ｗ系膜の成膜方法、ゲート電極の形成方法、半導体装置の製造方法およびコンピュータ読取可能な記憶媒体
JP4784734B2 (ja) * 2005-09-12 2011-10-05 日本電気株式会社 半導体装置及びその製造方法
JP2007123527A (ja) * 2005-10-27 2007-05-17 Toshiba Corp 半導体装置の製造方法
JP2007157744A (ja) * 2005-11-30 2007-06-21 Toshiba Corp 半導体装置および半導体装置の製造方法
JP4557879B2 (ja) * 2005-12-09 2010-10-06 株式会社東芝 半導体装置及びその製造方法
JP2007251030A (ja) * 2006-03-17 2007-09-27 Renesas Technology Corp 半導体装置の製造方法および半導体装置
WO2007138692A1 (ja) * 2006-05-31 2007-12-06 Fujitsu Limited 半導体装置及びその製造方法
JP2008060538A (ja) * 2006-07-31 2008-03-13 Toshiba Corp 半導体装置およびその製造方法
JP2008066562A (ja) * 2006-09-08 2008-03-21 Toshiba Corp 半導体装置およびその製造方法
JP5086665B2 (ja) * 2007-03-02 2012-11-28 株式会社東芝 半導体装置およびその製造方法
JP4458129B2 (ja) * 2007-08-09 2010-04-28 ソニー株式会社 半導体装置およびその製造方法
JP5280670B2 (ja) * 2007-12-07 2013-09-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009152394A (ja) * 2007-12-20 2009-07-09 Toshiba Corp 半導体装置及びその製造方法
JP5410059B2 (ja) * 2008-10-02 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置ならびに半導体装置の製造方法
US8283734B2 (en) * 2010-04-09 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-threshold voltage device and method of making same
CN101937918A (zh) * 2010-07-08 2011-01-05 芯巧科技股份有限公司 半导体结构及其制作方法
US8669155B2 (en) * 2010-09-03 2014-03-11 Institute of Microelectronics, Chinese Academy of Sciences Hybrid channel semiconductor device and method for forming the same
US8610280B2 (en) * 2011-09-16 2013-12-17 Micron Technology, Inc. Platinum-containing constructions, and methods of forming platinum-containing constructions
JP6169222B2 (ja) * 2012-01-23 2017-07-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9105497B2 (en) * 2013-09-04 2015-08-11 Globalfoundries Inc. Methods of forming gate structures for transistor devices for CMOS applications
US9806147B2 (en) * 2014-01-27 2017-10-31 Renesas Electronics Corporation Semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3285934B2 (ja) * 1991-07-16 2002-05-27 株式会社東芝 半導体装置の製造方法
JPH08153804A (ja) 1994-09-28 1996-06-11 Sony Corp ゲート電極の形成方法
JPH08130216A (ja) 1994-10-31 1996-05-21 Sony Corp 半導体装置およびその製造方法
US6261887B1 (en) 1997-08-28 2001-07-17 Texas Instruments Incorporated Transistors with independently formed gate structures and method
US6130123A (en) * 1998-06-30 2000-10-10 Intel Corporation Method for making a complementary metal gate electrode technology
US6737716B1 (en) * 1999-01-29 2004-05-18 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP3264264B2 (ja) 1999-03-01 2002-03-11 日本電気株式会社 相補型集積回路とその製造方法
JP4237332B2 (ja) 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
JP3613113B2 (ja) 2000-01-21 2005-01-26 日本電気株式会社 半導体装置およびその製造方法
JP3906020B2 (ja) 2000-09-27 2007-04-18 株式会社東芝 半導体装置及びその製造方法
US6475908B1 (en) * 2001-10-18 2002-11-05 Chartered Semiconductor Manufacturing Ltd. Dual metal gate process: metals and their silicides
JP3974507B2 (ja) 2001-12-27 2007-09-12 株式会社東芝 半導体装置の製造方法
JP2003282875A (ja) * 2002-03-27 2003-10-03 Toshiba Corp 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
US20040084734A1 (en) 2004-05-06
CN1260817C (zh) 2006-06-21
US7179702B2 (en) 2007-02-20
US6967379B2 (en) 2005-11-22
CN1499635A (zh) 2004-05-26
JP2004158593A (ja) 2004-06-03
US20060011989A1 (en) 2006-01-19
TW200416960A (en) 2004-09-01
TWI241689B (en) 2005-10-11

Similar Documents

Publication Publication Date Title
JP4197607B2 (ja) 絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法
JP4144884B2 (ja) Ｃｍｏｓトランジスタの製造方法
JP4917012B2 (ja) 相補型金属酸化物半導体（ｃｍｏｓ）を形成する方法及びその方法に従い製造されたｃｍｏｓ
KR100945785B1 (ko) 완전 실리사이드화 금속 게이트의 형성 방법
US7465996B2 (en) Semiconductor device and method for fabricating the same
TWI285956B (en) A method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
JP5090173B2 (ja) 高誘電率ゲート誘電体層及びシリサイドゲート電極を有する半導体デバイスの製造方法
WO2003079444A1 (fr) Dispositif a semi-conducteurs et procede de fabrication
US20060170047A1 (en) Semiconductor device and method of manufacturing the same
JP2005093856A (ja) 半導体装置の製造方法
JP2010537425A (ja) 低コンタクト抵抗を示すｍｏｓ構造およびその形成方法
WO2007060797A1 (ja) 半導体装置およびその製造方法
JP2007251030A (ja) 半導体装置の製造方法および半導体装置
KR100836763B1 (ko) 반도체 소자 및 그 형성 방법
JP2004152790A (ja) 半導体装置、及び、半導体装置の製造方法
JPH113992A (ja) 半導体装置及びその製造方法
JP2007214436A (ja) 半導体装置の製造方法および半導体装置
WO2007058042A1 (ja) 半導体装置およびその製造方法
US7241674B2 (en) Method of forming silicided gate structure
JPH11261063A (ja) 半導体装置の製造方法
JP2001237427A (ja) 拡張されたソース／ドレインコンタクト領域を有する***シリサイドソース／ドレイン型ｍｏｓトランジスタおよび方法
EP1772898A1 (en) Method for forming a silicide gate
JP2002237602A (ja) 半導体装置及びその製造方法
JP2007095912A (ja) 半導体装置及びその製造方法
JP2006203237A (ja) 絶縁ゲート型電界効果トランジスタを含む半導体装置

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040302

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040302

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050415

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050502

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050510

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050606

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050927

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051128

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060207

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060309

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060525

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20060623

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080827

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080929

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121010

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131010

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees