JP5410059B2 - 半導体装置ならびに半導体装置の製造方法 - Google Patents
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International electron devices meeting technical digest)2002,p.359 International electron devices meeting technical digest)2002,p.247 International electron devices meeting technical digest)2003,p.315 International electron devices meeting technical digest)2004,p.91 International electron devices meeting technical digest)2005,セッション27ペーパー6
前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極を備え、
前記ゲート電極が、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであることを特徴とする半導体装置が提供される。
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜および第二金属膜を含む金属層を形成し、
前記金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する第三の工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法が提供される。
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜を含む第一の金属層を形成し、
前記第一の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、
前記第一金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に第二金属膜を含む第二の金属層を形成し、
前記第二の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法が提供される。
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜を含む第一の金属層を形成し、
前記第一の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、
前記第一金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に第二金属膜および前記第一金属膜をこの順に含む第二の金属層を形成し、
前記第二の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法が提供される。
(第1の実施形態)
図1において説明した構造は、いわゆるキャパシタ構造である。第1の実施形態を、図3に示すMOSFET構造の断面模式図に基づいて説明する。図3に示すMOSFET構造では、ゲート電極(Pt含有Ni3Si電極19)およびゲート絶縁膜4は図1におけるものと共通構造になっている。
金属リッチシリサイドは、シリコンに対する第二金属の組成比が3以上であることが好ましい。
さらに、上記製造方法は、第三の工程において、金属層は、第一金属膜13および第二金属膜14がこの順に積層されてもよい。
さらに、上記製造方法は、第三の工程において、金属層は、第一金属および第二金属から構成される合金膜16でもよく、金属層は、合金膜16および第一金属がこの順に積層されてもよい。
これにより、第二金属膜14および第一金属膜13の膜厚を調整して、上記組成比を変えることで、ポリシリコン膜5の膜厚を実質的に変えずに、同一工程で、2つのPt含有Ni3Si電極19の仕事関数を異なるように制御することできる。上記半導体装置1は、PチャネルトランジスタまたはNチャネルトランジスタであることが好ましい。
第2の実施形態での最終的な構造は、図3に示した本発明にかかる第1の実施形態であるMOSFET構造と同じものになる。ただし、その作製工程が異なり、より素子の作製が容易となっているのが特徴である。
第3の実施形態での最終的な構造は、図12(C)である。この構造においては、N型MOSFET領域にPt含有NiSiゲート電極18、P型MOSFET領域にPt含有Ni3Siゲート電極19が形成されているのが特徴である。
また、Nチャネルトランジスタが、ダイナミック・ランダム・アクセス・メモリのセルトランジスタであってもよい。
さらに、第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであることが好ましい。
さらに、第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであることが好ましい。
本発明にかかる第4の実施形態での最終的な構造は、図16(C)である。この構造においては、N型MOSFET領域にNiSiまたはNiSi2電極27、P型MOSFET領域にPt含有Ni3Si電極19が形成されているのが特徴である。
第4の実施形態の半導体装置の製造方法は、シリコン基板2上に、ゲート絶縁膜4を介してポリシリコン層(ポリシリコン膜5)を形成する第一の工程と、ポリシリコン膜5をパターニングする第二の工程と、ポリシリコン膜5上に第一金属膜13を含む第一の金属層を形成し、第一の金属層を所定の温度で熱処理することにより、ゲート絶縁膜4とポリシリコン膜5との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極(NiSiまたはNiSi2電極27)を形成する工程と、第一金属膜13を除去する工程と、ハードマスク17をパターンニングしてNiSiまたはNiSi2電極27上の所望の領域を露出させ、NiSiまたはNiSi2電極27上に第二金属膜14および第一金属膜(2層目の第一金属膜15)をこの順に含む第二の金属層を形成し、第二の金属層を所定の温度で熱処理することにより、ゲート絶縁膜4とNiSiまたはNiSi2電極27との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極(Pt含有Ni3Si電極19)を形成する工程と、を含むことを特徴とする。
さらに、第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであることが好ましい。
以下、参考形態の例を付記する。
1. 基板と、
前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極を備え、
前記ゲート電極が、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであることを特徴とする半導体装置。
2. 前記金属リッチシリサイドは、前記シリコンに対する第二金属の組成比が3以上であることを特徴とする1に記載の半導体装置。
3. ソース・ドレイン領域およびエクステンション領域をさらに備えることを特徴とする1または2に記載の半導体装置。
4. 前記ゲート絶縁膜が、金属酸化物、金属シリケート、および前記金属酸化物または前記金属シリケートに窒素が導入された高誘電率絶縁膜から選択されることを特徴とする1から3のいずれかに記載の半導体装置。
5. 前記高誘電率絶縁膜が、HfまたはZrを含むことを特徴とする4に記載の半導体装置。
6. 前記高誘電率絶縁膜が、シリコン酸化膜またはシリコン酸窒化膜、およびHfもしくはZrを含む層を含むことを特徴とする4または5に記載の半導体装置。
7. 前記高誘電率絶縁膜が、HfSiONを含むことを特徴とする4から6のいずれかに記載の半導体装置。
8. 前記高誘電率絶縁膜の上部もしくは下部に、キャップ絶縁膜が形成されていることを特徴とする4から7のいずれかに記載の半導体装置。
9. 前記キャップ絶縁膜が、Al、La、およびMgから選択される金属を含有する金属酸化物であることを特徴とする8に記載の半導体装置。
10. 前記ゲート電極中の前記第二金属を含む第二金属シリサイドまたは前記第二金属の濃度が、前記ゲート電極の表面から前記ゲート電極と前記ゲート絶縁膜との接する部分に向かって、高くなることを特徴とする、1から9のいずれかに記載の半導体装置。
11. 前記ゲート電極を備えるトランジスタであって、
前記ゲート電極中の前記第一金属を含む第一金属シリサイドと、前記第二金属を含む第二金属シリサイドおよび前記第二金属との組成比が異なる、2つの前記トランジスタを有する1から10のいずれかに記載の半導体装置。
12. 前記第一金属を含む第一金属シリサイドのシリコン濃度が、前記第二金属を含む第二金属シリサイドのシリコンの濃度より高いことを特徴とする1から11のいずれかに記載の半導体装置。
13. 前記第一金属が、前記第二金属よりシリサイド化しやすいことを特徴とする1から12のいずれかに記載の半導体装置。
14. 前記第二金属が前記第一金属より大きな仕事関数を有していることを特徴とする1から13のいずれかに記載の半導体装置。
15. 前記第一金属が、Ni、Hf、V、Ti、Ta、W、Co、Cr、Zr、Mo、Nb、およびこれらの合金から選択されることを特徴とする1から14のいずれかに記載の半導体装置。
16. 前記第二金属が、Ptであることを特徴とする1から15のいずれかに記載の半導体装置。
17. 前記第二金属を含む第二金属シリサイドが、Pt3Siであることを特徴とする16に記載の半導体装置。
18. 前記半導体装置が、PチャネルトランジスタまたはNチャネルトランジスタであることを特徴とする1から17のいずれかに記載の半導体装置。
19. Pチャネルトランジスタと、
Nチャネルトランジスタと、を備える半導体装置において、
前記Pチャネルトランジスタが、1から17のいずれかに記載の半導体装置であり、
前記Nチャネルトランジスタが、前記第一金属を含む第一金属シリサイドを含むゲート電極を有することを特徴とする半導体装置。
20. 前記Pチャネルトランジスタと、
前記Nチャネルトランジスタと、を備え、
前記Nチャネルトランジスタの前記第一金属を含む第一金属シリサイドのシリコンに対する第一金属の組成比が、前記Pチャネルトランジスタの前記第一金属を含む第一金属シリサイドの前記シリコンに対する第一金属の組成比より低いことを特徴とする18に記載の半導体装置。
21. 前記Nチャネルトランジスタが、ダイナミック・ランダム・アクセス・メモリのセルトランジスタであることを特徴とする19および20のいずれかに記載の半導体装置。
22. 基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜および第二金属膜を含む金属層を形成し、
前記金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する第三の工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法。
23. 前記第三の工程において、前記金属層は、前記第二金属膜、および前記第一金属膜がこの順に積層されることを特徴とする22記載の半導体装置の製造方法。
24. 前記第三の工程において、前記金属層は、前記第一金属膜、前記第二金属膜、および前記第一金属膜がこの順に積層されることを特徴とする22記載の半導体装置の製造方法。
25. 前記第三の工程において、前記金属層は、前記第一金属膜および前記第二金属膜がこの順に積層されることを特徴とする22記載の半導体装置の製造方法。
26. 前記第三の工程において、前記金属層は、前記第一金属および前記第二金属から構成される合金膜であることを特徴とする22記載の半導体装置の製造方法。
27. 前記第三の工程において、前記金属層は、前記合金膜および前記第一金属がこの順に積層されることを特徴とする22記載の半導体装置の製造方法。
28. 前記第三の工程の後さらに、前記第一金属膜および前記第二金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に前記第一金属膜を含む前記金属層を形成し、
前記金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、を含むことを特徴とする22から27のいずれかに記載の半導体装置の製造方法。
29. 基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜を含む第一の金属層を形成し、
前記第一の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、
前記第一金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に第二金属膜を含む第二の金属層を形成し、
前記第二の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法。
30. 基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜を含む第一の金属層を形成し、
前記第一の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、
前記第一金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に第二金属膜および前記第一金属膜をこの順に含む第二の金属層を形成し、
前記第二の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法。
2 シリコン基板
3 素子分離領域
4 ゲート絶縁膜
5 ポリシリコン膜
6 シリコン酸化膜
7 エクステンション拡散層領域
8 ゲート側壁
9 ソース・ドレイン拡散層
10 金属膜
11 シリサイド層
12 層間絶縁膜
13 第一金属膜
14 第二金属膜
15 2層目の第一金属膜
16 合金膜
17 ハードマスク
18 Pt含有NiSi電極
19 Pt含有Ni3Si電極
20 SiO2
21 HfSiON
22 HfO2
23 Ta電極
24 Ru電極
25 PドープNiSi電極
26 BドープNiSi電極
27 NiSiまたはNiSi2電極
28 Ni3Si電極
29 Alを含有したNiSi電極
30 NiPtSi電極
100 半導体装置
101 シリコン基板
102 素子分離領域
103 ゲート絶縁膜
104 ゲート電極
105 シリコン原子
106 第一金属原子
107 第二金属原子
Claims (28)
- 基板と、
前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極を備え、
前記ゲート電極が、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであり、
前記第一金属は前記第二金属よりシリサイド化しやすく、
前記第二金属は前記第一金属より大きな仕事関数を有していることを特徴とする半導体装置。 - 前記金属リッチシリサイドは、前記シリコンに対する第二金属の組成比が3以上であることを特徴とする請求項1に記載の半導体装置。
- ソース・ドレイン領域およびエクステンション領域をさらに備えることを特徴とする請求項1または2に記載の半導体装置。
- 前記ゲート絶縁膜が、金属酸化物、金属シリケート、および前記金属酸化物または前記金属シリケートに窒素が導入された高誘電率絶縁膜から選択されることを特徴とする請求項1から3のいずれかに記載の半導体装置。
- 前記高誘電率絶縁膜が、HfまたはZrを含むことを特徴とする請求項4に記載の半導体装置。
- 前記高誘電率絶縁膜が、シリコン酸化膜またはシリコン酸窒化膜、およびHfもしくはZrを含む層を含むことを特徴とする請求項4または5に記載の半導体装置。
- 前記高誘電率絶縁膜が、HfSiONを含むことを特徴とする請求項4から6のいずれかに記載の半導体装置。
- 前記高誘電率絶縁膜の上部もしくは下部に、キャップ絶縁膜が形成されていることを特徴とする請求項4から7のいずれかに記載の半導体装置。
- 前記キャップ絶縁膜が、Al、La、およびMgから選択される金属を含有する金属酸化物であることを特徴とする請求項8に記載の半導体装置。
- 前記ゲート電極中の前記第二金属を含む第二金属シリサイドまたは前記第二金属の濃度が、前記ゲート電極の表面から前記ゲート電極と前記ゲート絶縁膜との接する部分に向かって、高くなることを特徴とする、請求項1から9のいずれかに記載の半導体装置。
- 前記ゲート電極を備えるトランジスタであって、
前記ゲート電極中の前記第一金属を含む第一金属シリサイドと、前記第二金属を含む第二金属シリサイドおよび前記第二金属との組成比が異なる、2つの前記トランジスタを有する請求項1から10のいずれかに記載の半導体装置。 - 前記第一金属を含む第一金属シリサイドのシリコン濃度が、前記第二金属を含む第二金属シリサイドのシリコンの濃度より高いことを特徴とする請求項1から11のいずれかに記載の半導体装置。
- 前記第一金属が、Ni、Hf、V、Ti、Ta、W、Co、Cr、Zr、Mo、Nb、およびこれらの合金から選択されることを特徴とする請求項1から12のいずれかに記載の半導体装置。
- 前記第二金属が、Ptであることを特徴とする請求項1から13のいずれかに記載の半導体装置。
- 前記第二金属を含む第二金属シリサイドが、Pt3Siであることを特徴とする請求項14に記載の半導体装置。
- 前記半導体装置が、PチャネルトランジスタまたはNチャネルトランジスタであることを特徴とする請求項1から15のいずれかに記載の半導体装置。
- Pチャネルトランジスタと、
Nチャネルトランジスタと、を備える半導体装置において、
前記Pチャネルトランジスタが、請求項1から15のいずれかに記載の半導体装置であり、
前記Nチャネルトランジスタが、前記第一金属を含む第一金属シリサイドを含むゲート電極を有することを特徴とする半導体装置。 - 前記Pチャネルトランジスタと、
前記Nチャネルトランジスタと、を備え、
前記Nチャネルトランジスタの前記第一金属を含む第一金属シリサイドのシリコンに対する第一金属の組成比が、前記Pチャネルトランジスタの前記第一金属を含む第一金属シリサイドの前記シリコンに対する第一金属の組成比より低いことを特徴とする請求項16に記載の半導体装置。 - 前記Nチャネルトランジスタが、ダイナミック・ランダム・アクセス・メモリのセルトランジスタであることを特徴とする請求項17および18のいずれかに記載の半導体装置。
- 基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜および第二金属膜を含む金属層を形成し、
前記金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する第三の工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであり、
前記第一金属は前記第二金属よりシリサイド化しやすく、
前記第二金属は前記第一金属より大きな仕事関数を有していることを特徴とする半導体装置の製造方法。 - 前記第三の工程において、前記金属層は、前記第二金属膜、および前記第一金属膜がこの順に積層されることを特徴とする請求項20記載の半導体装置の製造方法。
- 前記第三の工程において、前記金属層は、前記第一金属膜、前記第二金属膜、および前記第一金属膜がこの順に積層されることを特徴とする請求項20記載の半導体装置の製造方法。
- 前記第三の工程において、前記金属層は、前記第一金属膜および前記第二金属膜がこの順に積層されることを特徴とする請求項20記載の半導体装置の製造方法。
- 前記第三の工程において、前記金属層は、前記第一金属および前記第二金属から構成される合金膜であることを特徴とする請求項20記載の半導体装置の製造方法。
- 前記第三の工程において、前記金属層は、前記合金膜および前記第一金属がこの順に積層されることを特徴とする請求項20記載の半導体装置の製造方法。
- 前記第三の工程の後さらに、前記第一金属膜および前記第二金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に前記第一金属膜を含む前記金属層を形成し、
前記金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、を含むことを特徴とする請求項20から25のいずれかに記載の半導体装置の製造方法。 - 基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜を含む第一の金属層を形成し、
前記第一の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、
前記第一金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に第二金属膜を含む第二の金属層を形成し、
前記第二の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであり、
前記第一金属は前記第二金属よりシリサイド化しやすく、
前記第二金属は前記第一金属より大きな仕事関数を有していることを特徴とする半導体装置の製造方法。 - 基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜を含む第一の金属層を形成し、
前記第一の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、
前記第一金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に第二金属膜および前記第一金属膜をこの順に含む第二の金属層を形成し、
前記第二の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであり、
前記第一金属は前記第二金属よりシリサイド化しやすく、
前記第二金属は前記第一金属より大きな仕事関数を有していることを特徴とする半導体装置の製造方法。
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