JP2003255025A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2003255025A JP2003255025A JP2002058656A JP2002058656A JP2003255025A JP 2003255025 A JP2003255025 A JP 2003255025A JP 2002058656 A JP2002058656 A JP 2002058656A JP 2002058656 A JP2002058656 A JP 2002058656A JP 2003255025 A JP2003255025 A JP 2003255025A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- flip
- input
- output
- latches
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Shift Register Type Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 トランジスタ数が多いフリップフロップでは
消費電力が大きく、占有面積も大きい。パルスラッチで
は、スキャンテスト時のテストパターンのシフト動作に
おいて、ラッチ間の遅延時間が短いことに起因して、デ
ータの抜けが生じる。 【解決手段】 複数の論理回路Ｃｌｋ１１１等と、各論
理回路の入力に個別的に接続された複数の入力側パルス
ラッチ１１１等と、各論理回路の出力に個別的に接続さ
れた複数の出力側パルスラッチ１２１等と、前記各入力
側パルスラッチ１１１等の入力に個別的に接続されかつ
相互にスキャンチェーン接続された複数のフリップフロ
ップ１０１等を備え、このフリップフロップ１０１等は
前記各出力側パルスラッチ１２１の出力にも接続されて
いる。
消費電力が大きく、占有面積も大きい。パルスラッチで
は、スキャンテスト時のテストパターンのシフト動作に
おいて、ラッチ間の遅延時間が短いことに起因して、デ
ータの抜けが生じる。 【解決手段】 複数の論理回路Ｃｌｋ１１１等と、各論
理回路の入力に個別的に接続された複数の入力側パルス
ラッチ１１１等と、各論理回路の出力に個別的に接続さ
れた複数の出力側パルスラッチ１２１等と、前記各入力
側パルスラッチ１１１等の入力に個別的に接続されかつ
相互にスキャンチェーン接続された複数のフリップフロ
ップ１０１等を備え、このフリップフロップ１０１等は
前記各出力側パルスラッチ１２１の出力にも接続されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
るデータ保持回路のフリップフロップとラッチにかかわ
り、特には、低消費電力、低電圧動作を図る技術に関す
るものである。
るデータ保持回路のフリップフロップとラッチにかかわ
り、特には、低消費電力、低電圧動作を図る技術に関す
るものである。
【０００２】
【従来の技術】従来の半導体集積回路について、図７を
用いて説明する。
用いて説明する。
【０００３】図７において、００１，００２，００３，
００４，０１１，０１２，０１３，０１４はそれぞれフ
リップフロップであり、スキャンチェーンによってつな
がれている。Ｃｋｔ００１，Ｃｋｔ００２，Ｃｋｔ００
３，Ｃｋｔ００４はそれぞれ論理回路である。
００４，０１１，０１２，０１３，０１４はそれぞれフ
リップフロップであり、スキャンチェーンによってつな
がれている。Ｃｋｔ００１，Ｃｋｔ００２，Ｃｋｔ００
３，Ｃｋｔ００４はそれぞれ論理回路である。
【０００４】スキャンテストパターン挿入時は、フリッ
プフロップ００１，００２，００３，００４へ順番にス
キャンパターンをシフトしていく。
プフロップ００１，００２，００３，００４へ順番にス
キャンパターンをシフトしていく。
【０００５】次に、スキャンキャプチャー動作によっ
て、フリップフロップ００１，００２，００３，００４
に挿入されているスキャンパターンを論理回路Ｃｋｔ０
０１，Ｃｋｔ００２，Ｃｋｔ００３，Ｃｋｔ００４を介
してフリップフロップ０１１，０１２，０１３，０１４
へ転送する。
て、フリップフロップ００１，００２，００３，００４
に挿入されているスキャンパターンを論理回路Ｃｋｔ０
０１，Ｃｋｔ００２，Ｃｋｔ００３，Ｃｋｔ００４を介
してフリップフロップ０１１，０１２，０１３，０１４
へ転送する。
【０００６】次に、フリップフロップ０１１，０１２，
０１３，０１４の出力をスキャンチェーンを通じて信号
Ｓｃａｎ_ｏｕｔ０００として出力する。
０１３，０１４の出力をスキャンチェーンを通じて信号
Ｓｃａｎ_ｏｕｔ０００として出力する。
【０００７】
【発明が解決しようとする課題】上記の従来技術におい
ては、フリップフロップをシフトレジスタとしてつなぐ
ことにより、スキャンテスト時のスキャンテストパター
ンを各フリップフロップに転送している。
ては、フリップフロップをシフトレジスタとしてつなぐ
ことにより、スキャンテスト時のスキャンテストパター
ンを各フリップフロップに転送している。
【０００８】しかし、スキャンテストパターンの保持お
よび転送にフリップフロップが使用されており、フリッ
プフロップはトランジスタ数が多い構成であるため、消
費電力が大きく、また占有面積も大きいという問題があ
る。一般的に、フリップフロップは、マスターラッチと
スレイブラッチの組み合わせであり、パルスラッチ２個
分に相当する。
よび転送にフリップフロップが使用されており、フリッ
プフロップはトランジスタ数が多い構成であるため、消
費電力が大きく、また占有面積も大きいという問題があ
る。一般的に、フリップフロップは、マスターラッチと
スレイブラッチの組み合わせであり、パルスラッチ２個
分に相当する。
【０００９】そこで、消費電力を低減し、占有面積を小
面積化するには、フリップフロップに代えてパルスラッ
チを用いればよいと考えられる。
面積化するには、フリップフロップに代えてパルスラッ
チを用いればよいと考えられる。
【００１０】しかし、パルスラッチを用いる場合には、
スキャンテスト時のテストパターンのシフト動作におい
て、ラッチ間の遅延時間が短いことに起因して、データ
の抜けの問題が生じる。
スキャンテスト時のテストパターンのシフト動作におい
て、ラッチ間の遅延時間が短いことに起因して、データ
の抜けの問題が生じる。
【００１１】本発明は、このような事情に鑑みて創案さ
れたものであり、消費電力の低減と小面積化を図りなが
らも、データの抜けの問題を解消することの可能な半導
体集積回路を提供することを目的としている。
れたものであり、消費電力の低減と小面積化を図りなが
らも、データの抜けの問題を解消することの可能な半導
体集積回路を提供することを目的としている。
【００１２】
【課題を解決するための手段】（１） 半導体集積回路
についての本発明は、次のような手段を講じることによ
り、上記の課題を解決する。すなわち、複数の論理回路
と、前記各論理回路の入力に個別的に接続された複数の
入力側パルスラッチと、前記各入力側パルスラッチの入
力に個別的に接続されかつ相互にスキャンチェーン接続
された複数の入力側のフリップフロップとを備えた構成
としている。換言すれば、各論理回路の入力側のレジス
タとして複数の入力側パルスラッチを配するとともに、
各入力側パルスラッチのさらに入力側に複数のフリップ
フロップを配し、それらフリップフロップをスキャンチ
ェーン接続して、スキャンテストパターンを供給するよ
うに構成してある。
についての本発明は、次のような手段を講じることによ
り、上記の課題を解決する。すなわち、複数の論理回路
と、前記各論理回路の入力に個別的に接続された複数の
入力側パルスラッチと、前記各入力側パルスラッチの入
力に個別的に接続されかつ相互にスキャンチェーン接続
された複数の入力側のフリップフロップとを備えた構成
としている。換言すれば、各論理回路の入力側のレジス
タとして複数の入力側パルスラッチを配するとともに、
各入力側パルスラッチのさらに入力側に複数のフリップ
フロップを配し、それらフリップフロップをスキャンチ
ェーン接続して、スキャンテストパターンを供給するよ
うに構成してある。
【００１３】上記構成においては、各論理回路の入力側
において、論理回路に対して入力すべきデータの一時保
持の機能のために、フリップフロップではなく、パルス
ラッチを採用している。パルスラッチはフリップフロッ
プに比べて構成トランジスタ数が少ない。したがって、
消費電力の低減と、占有面積の小面積化を図ることがで
きる。
において、論理回路に対して入力すべきデータの一時保
持の機能のために、フリップフロップではなく、パルス
ラッチを採用している。パルスラッチはフリップフロッ
プに比べて構成トランジスタ数が少ない。したがって、
消費電力の低減と、占有面積の小面積化を図ることがで
きる。
【００１４】それでいて、スキャンテスト時のテストパ
ターンのシフト動作を行わせるにおいては、フリップフ
ロップを採用し、フリップフロップをシフトレジスタと
してつなぐことにより、テストパターンを各フリップフ
ロップにシフトし、その上で各フリップフロップから入
力側パルスラッチに転送する。スキャンチェーンにおけ
るフリップフロップ間の遅延量はパルスラッチに比べて
大きいので、パルスラッチの場合に見られるようなラッ
チ間の遅延時間が短いことに起因するデータの抜けの問
題については、これを回避することができる。
ターンのシフト動作を行わせるにおいては、フリップフ
ロップを採用し、フリップフロップをシフトレジスタと
してつなぐことにより、テストパターンを各フリップフ
ロップにシフトし、その上で各フリップフロップから入
力側パルスラッチに転送する。スキャンチェーンにおけ
るフリップフロップ間の遅延量はパルスラッチに比べて
大きいので、パルスラッチの場合に見られるようなラッ
チ間の遅延時間が短いことに起因するデータの抜けの問
題については、これを回避することができる。
【００１５】テストパターンのシフト動作のためのレジ
スタであるフリップフロップは、論理回路列の複数段に
共用することが可能であり、パルスラッチより構成が複
雑なフリップフロップを追加することによる消費電力
増、面積増は、大きいものではない。
スタであるフリップフロップは、論理回路列の複数段に
共用することが可能であり、パルスラッチより構成が複
雑なフリップフロップを追加することによる消費電力
増、面積増は、大きいものではない。
【００１６】論理回路にデータを入力するためのレジス
タの個数は論理回路の個数に匹敵する。そのレジスタの
構成を簡略化できるので、半導体集積回路の全体では、
消費電力削減と小面積化の効果は大きなものとなる。
タの個数は論理回路の個数に匹敵する。そのレジスタの
構成を簡略化できるので、半導体集積回路の全体では、
消費電力削減と小面積化の効果は大きなものとなる。
【００１７】以上の相乗により、消費電力の低減と小面
積化を図りながらも、データの抜けの問題を解消するこ
とができる。
積化を図りながらも、データの抜けの問題を解消するこ
とができる。
【００１８】（２） 別の態様の本発明は、次のような
手段を講じることにより、上記の課題を解決する。すな
わち、複数の論理回路と、前記各論理回路の出力に個別
的に接続された複数の出力側パルスラッチと、前記各出
力側パルスラッチの出力に個別的に接続されかつ相互に
スキャンチェーン接続された複数の出力側のフリップフ
ロップとを備えた構成としている。換言すれば、各論理
回路の出力側のレジスタとして複数の出力側パルスラッ
チを配するとともに、各出力側パルスラッチのさらに出
力側に複数のフリップフロップを配し、それらフリップ
フロップをスキャンチェーン接続して、テスト結果パタ
ーンを取り出すように構成してある。
手段を講じることにより、上記の課題を解決する。すな
わち、複数の論理回路と、前記各論理回路の出力に個別
的に接続された複数の出力側パルスラッチと、前記各出
力側パルスラッチの出力に個別的に接続されかつ相互に
スキャンチェーン接続された複数の出力側のフリップフ
ロップとを備えた構成としている。換言すれば、各論理
回路の出力側のレジスタとして複数の出力側パルスラッ
チを配するとともに、各出力側パルスラッチのさらに出
力側に複数のフリップフロップを配し、それらフリップ
フロップをスキャンチェーン接続して、テスト結果パタ
ーンを取り出すように構成してある。
【００１９】上記構成においては、各論理回路の出力側
において、論理回路を経て得られるデータの一時保持の
機能のために、フリップフロップではなく、構成トラン
ジスタ数がより少ないパルスラッチを採用しているの
で、消費電力の低減と、占有面積の小面積化を図ること
ができる。
において、論理回路を経て得られるデータの一時保持の
機能のために、フリップフロップではなく、構成トラン
ジスタ数がより少ないパルスラッチを採用しているの
で、消費電力の低減と、占有面積の小面積化を図ること
ができる。
【００２０】それでいて、スキャンテスト時のテスト結
果パターンを出力側パルスラッチからテスト結果パター
ンを取り込んでシフトさせるのに、遅延量がパルスラッ
チに比べて大きいフリップフロップを採用しているの
で、データの抜けの問題を回避することができる。
果パターンを出力側パルスラッチからテスト結果パター
ンを取り込んでシフトさせるのに、遅延量がパルスラッ
チに比べて大きいフリップフロップを採用しているの
で、データの抜けの問題を回避することができる。
【００２１】（３） また、別の態様の本発明は、次の
ような手段を講じることにより、上記の課題を解決す
る。すなわち、複数の論理回路と、前記各論理回路の入
力に個別的に接続された複数の入力側パルスラッチと、
前記各論理回路の出力に個別的に接続された複数の出力
側パルスラッチと、前記各入力側パルスラッチの入力に
個別的に接続されかつ相互にスキャンチェーン接続され
た複数の入力側のフリップフロップと、前記各出力側パ
ルスラッチの出力に個別的に接続されかつ相互にスキャ
ンチェーン接続された複数の出力側のフリップフロップ
とを備えた構成としている。これは、上記（１），
（２）を組み合わせて記述するものであり、データ抜け
を回避しつつ消費電力低減および小面積化をさらに進め
ることができる。
ような手段を講じることにより、上記の課題を解決す
る。すなわち、複数の論理回路と、前記各論理回路の入
力に個別的に接続された複数の入力側パルスラッチと、
前記各論理回路の出力に個別的に接続された複数の出力
側パルスラッチと、前記各入力側パルスラッチの入力に
個別的に接続されかつ相互にスキャンチェーン接続され
た複数の入力側のフリップフロップと、前記各出力側パ
ルスラッチの出力に個別的に接続されかつ相互にスキャ
ンチェーン接続された複数の出力側のフリップフロップ
とを備えた構成としている。これは、上記（１），
（２）を組み合わせて記述するものであり、データ抜け
を回避しつつ消費電力低減および小面積化をさらに進め
ることができる。
【００２２】（４） 上記において好ましい態様とし
て、前記の入力側のフリップフロップと出力側のフリッ
プフロップとが兼用構成とされていることを挙げること
ができる。フリップフロップを兼用構成とすることによ
り、さらに小面積化を進めることができる。
て、前記の入力側のフリップフロップと出力側のフリッ
プフロップとが兼用構成とされていることを挙げること
ができる。フリップフロップを兼用構成とすることによ
り、さらに小面積化を進めることができる。
【００２３】（５） 別の解決手段として、本発明は、
次のように構成する。複数の論理回路と、前記各論理回
路の入力に個別的に接続された複数の入力側パルスラッ
チとを備え、前記入力側パルスラッチ群におけるパルス
ラッチ２つずつをそれぞれマスターラッチ・スレイブラ
ッチの関係で１つのフリップフロップとして構成した上
でそれぞれをスキャンチェーンでつないである。そし
て、通常モード時には前記マスターラッチと前記スレイ
ブラッチとに共通のクロックを供給し、テストモード時
には前記マスターラッチと前記スレイブラッチとに正転
反転の関係のクロックを供給するように構成してある。
次のように構成する。複数の論理回路と、前記各論理回
路の入力に個別的に接続された複数の入力側パルスラッ
チとを備え、前記入力側パルスラッチ群におけるパルス
ラッチ２つずつをそれぞれマスターラッチ・スレイブラ
ッチの関係で１つのフリップフロップとして構成した上
でそれぞれをスキャンチェーンでつないである。そし
て、通常モード時には前記マスターラッチと前記スレイ
ブラッチとに共通のクロックを供給し、テストモード時
には前記マスターラッチと前記スレイブラッチとに正転
反転の関係のクロックを供給するように構成してある。
【００２４】（６） 別の態様の本発明は、次のような
手段を講じることにより、上記の課題を解決する。すな
わち、複数の論理回路と、前記各論理回路の出力に個別
的に接続された複数の出力側パルスラッチとを備え、前
記出力側パルスラッチ群におけるパルスラッチ２つずつ
をそれぞれマスターラッチ・スレイブラッチの関係で１
つのフリップフロップとして構成した上でそれぞれをス
キャンチェーンでつないである。そして、通常モード時
には前記マスターラッチと前記スレイブラッチとに共通
のクロックを供給し、テストモード時には前記マスター
ラッチと前記スレイブラッチとに正転反転の関係のクロ
ックを供給するように構成してある。
手段を講じることにより、上記の課題を解決する。すな
わち、複数の論理回路と、前記各論理回路の出力に個別
的に接続された複数の出力側パルスラッチとを備え、前
記出力側パルスラッチ群におけるパルスラッチ２つずつ
をそれぞれマスターラッチ・スレイブラッチの関係で１
つのフリップフロップとして構成した上でそれぞれをス
キャンチェーンでつないである。そして、通常モード時
には前記マスターラッチと前記スレイブラッチとに共通
のクロックを供給し、テストモード時には前記マスター
ラッチと前記スレイブラッチとに正転反転の関係のクロ
ックを供給するように構成してある。
【００２５】上記（５）は入力側について記述し、上記
（６）は出力側について記述している。この場合、クロ
ックを２系統用意し、パルスラッチの２つをマスターラ
ッチ・スレイブラッチの関係で１つのフリップフロップ
として機能させている。したがって、テストパターンの
シフト動作において、パルスラッチの場合に見られるよ
うなラッチ間の遅延時間が短いことに起因するデータの
抜けの問題については、これを回避することができる。
加えて、実際にはフリップフロップを用いていないの
で、消費電力低減と小面積化とをさらに促進することが
できる。
（６）は出力側について記述している。この場合、クロ
ックを２系統用意し、パルスラッチの２つをマスターラ
ッチ・スレイブラッチの関係で１つのフリップフロップ
として機能させている。したがって、テストパターンの
シフト動作において、パルスラッチの場合に見られるよ
うなラッチ間の遅延時間が短いことに起因するデータの
抜けの問題については、これを回避することができる。
加えて、実際にはフリップフロップを用いていないの
で、消費電力低減と小面積化とをさらに促進することが
できる。
【００２６】（７） また、別の態様の本発明は、次の
ような手段を講じることにより、上記の課題を解決す
る。すなわち、複数の論理回路と、前記各論理回路の入
力に個別的に接続された複数の入力側パルスラッチと、
前記各論理回路の出力に個別的に接続された複数の出力
側パルスラッチとを備え、前記入力側パルスラッチ群に
おけるパルスラッチ２つずつおよび前記出力側パルスラ
ッチ群におけるパルスラッチ２つずつをそれぞれマスタ
ーラッチ・スレイブラッチの関係で１つのフリップフロ
ップとして構成した上でそれぞれをスキャンチェーンで
つないである。そして、通常モード時には前記マスター
ラッチと前記スレイブラッチとに共通のクロックを供給
し、テストモード時には前記マスターラッチと前記スレ
イブラッチとに正転反転の関係のクロックを供給するよ
うに構成してある。これは、上記（５），（６）を組み
合わせて記述するものであり、データ抜けを回避しつつ
消費電力低減および小面積化をさらに進めることができ
る。
ような手段を講じることにより、上記の課題を解決す
る。すなわち、複数の論理回路と、前記各論理回路の入
力に個別的に接続された複数の入力側パルスラッチと、
前記各論理回路の出力に個別的に接続された複数の出力
側パルスラッチとを備え、前記入力側パルスラッチ群に
おけるパルスラッチ２つずつおよび前記出力側パルスラ
ッチ群におけるパルスラッチ２つずつをそれぞれマスタ
ーラッチ・スレイブラッチの関係で１つのフリップフロ
ップとして構成した上でそれぞれをスキャンチェーンで
つないである。そして、通常モード時には前記マスター
ラッチと前記スレイブラッチとに共通のクロックを供給
し、テストモード時には前記マスターラッチと前記スレ
イブラッチとに正転反転の関係のクロックを供給するよ
うに構成してある。これは、上記（５），（６）を組み
合わせて記述するものであり、データ抜けを回避しつつ
消費電力低減および小面積化をさらに進めることができ
る。
【００２７】（８） 上記において好ましい態様は、前
記の各スレイブラッチをなすパルスラッチに対して、そ
の出力端子と反転出力端子のいずれかを選択するセレク
タが設けられていることである。
記の各スレイブラッチをなすパルスラッチに対して、そ
の出力端子と反転出力端子のいずれかを選択するセレク
タが設けられていることである。
【００２８】（９） 別の好ましい態様は、前記の各マ
スターラッチをなすパルスラッチに対して、その出力端
子と反転出力端子のいずれかを選択するセレクタが設け
られていることである。
スターラッチをなすパルスラッチに対して、その出力端
子と反転出力端子のいずれかを選択するセレクタが設け
られていることである。
【００２９】上記の（８）はスレイブラッチに関して記
述し、上記の（９）はマスターラッチに関して記述して
いる。２つのパルスラッチをフリップフロップとするた
めにマスターラッチとスレイブラッチとして機能させる
ことから、各パルスラッチのいずれにおいてもその出力
端子のみから出力させる場合には、マスターラッチの出
力とスレイブラッチの出力とが同じになってしまい、テ
ストパターンに制限が加わる。このような制限が不都合
な場合に、出力端子と反転出力端子をセレクタで選択す
るように構成すると、テストパターンの制限を解消する
ことができる。
述し、上記の（９）はマスターラッチに関して記述して
いる。２つのパルスラッチをフリップフロップとするた
めにマスターラッチとスレイブラッチとして機能させる
ことから、各パルスラッチのいずれにおいてもその出力
端子のみから出力させる場合には、マスターラッチの出
力とスレイブラッチの出力とが同じになってしまい、テ
ストパターンに制限が加わる。このような制限が不都合
な場合に、出力端子と反転出力端子をセレクタで選択す
るように構成すると、テストパターンの制限を解消する
ことができる。
【００３０】（１０） さらに好ましい態様に、次のも
のがある。すなわち、上記の（８）のスレイブラッチの
出力にセレクタを設けた半導体集積回路において、前記
入力側パルスラッチの初段にスキャンテストパターンの
偶数ビット目を入力するように構成する。そして、前記
スキャンテストパターンの奇数ビット目と偶数ビット目
の排他的論理和の結果を判定データとして保持し、かつ
前記２つのパルスラッチからなるフリップフロップの列
に対応して前記判定データをスキャンシフトする判定用
フリップフロップの列を備え、前記入力側パルスラッチ
の出力側のセレクタを前記判定用フリップフロップによ
る判定データに基づいて制御する。
のがある。すなわち、上記の（８）のスレイブラッチの
出力にセレクタを設けた半導体集積回路において、前記
入力側パルスラッチの初段にスキャンテストパターンの
偶数ビット目を入力するように構成する。そして、前記
スキャンテストパターンの奇数ビット目と偶数ビット目
の排他的論理和の結果を判定データとして保持し、かつ
前記２つのパルスラッチからなるフリップフロップの列
に対応して前記判定データをスキャンシフトする判定用
フリップフロップの列を備え、前記入力側パルスラッチ
の出力側のセレクタを前記判定用フリップフロップによ
る判定データに基づいて制御する。
【００３１】（１１）あるいは、次のものがある。すな
わち、上記の（８）のスレイブラッチの出力にセレクタ
を設けた半導体集積回路において、前記入力側パルスラ
ッチの初段にスキャンテストパターンの偶数ビット目を
入力するように構成する。そして、前記２つの出力側パ
ルスラッチからなるフリップフロップにおける前記２つ
の出力側パルスラッチの出力データの排他的論理和の結
果を判定データとして保持し、かつ前記２つのパルスラ
ッチからなるフリップフロップの列に対応して前記判定
データをスキャンシフトする判定用フリップフロップの
列を備え、前記出力側パルスラッチの出力側のセレクタ
を前記判定用フリップフロップによる判定データに基づ
いて制御する。
わち、上記の（８）のスレイブラッチの出力にセレクタ
を設けた半導体集積回路において、前記入力側パルスラ
ッチの初段にスキャンテストパターンの偶数ビット目を
入力するように構成する。そして、前記２つの出力側パ
ルスラッチからなるフリップフロップにおける前記２つ
の出力側パルスラッチの出力データの排他的論理和の結
果を判定データとして保持し、かつ前記２つのパルスラ
ッチからなるフリップフロップの列に対応して前記判定
データをスキャンシフトする判定用フリップフロップの
列を備え、前記出力側パルスラッチの出力側のセレクタ
を前記判定用フリップフロップによる判定データに基づ
いて制御する。
【００３２】これら（１０），（１１）によれば、特定
のテストパターンによるテストをデータ抜けなく実現す
ることができる。
のテストパターンによるテストをデータ抜けなく実現す
ることができる。
【００３３】（１２）さらに好ましい態様は、上記の
（１０）の判定用フリップフロップと（１１）の判定用
フリップフロップとが共用構成とされていることであ
る。さらなる小面積化を進めることができる。
（１０）の判定用フリップフロップと（１１）の判定用
フリップフロップとが共用構成とされていることであ
る。さらなる小面積化を進めることができる。
【００３４】（１３）論理回路に対するデータ入力また
はデータ出力のためのレジスタについて、次のように構
成するとよい。すなわち、マスターラッチとスレイブラ
ッチの組み合わせでフリップフロップを構成する。そし
て、通常動作時には、前記マスターラッチを不動作にす
るとともに前記スレイブラッチに直接にデータ入力す
る。また、スキャンテスト時には、前記マスターラッチ
も動作させて前記マスターラッチから前記スレイブラッ
チにデータをシフトさせる。
はデータ出力のためのレジスタについて、次のように構
成するとよい。すなわち、マスターラッチとスレイブラ
ッチの組み合わせでフリップフロップを構成する。そし
て、通常動作時には、前記マスターラッチを不動作にす
るとともに前記スレイブラッチに直接にデータ入力す
る。また、スキャンテスト時には、前記マスターラッチ
も動作させて前記マスターラッチから前記スレイブラッ
チにデータをシフトさせる。
【００３５】これによれば、通常動作モードにおいてマ
スターラッチを不動作とし、稼動しているトランジスタ
数を少なくすることによって低消費電力を実現できる。
スターラッチを不動作とし、稼動しているトランジスタ
数を少なくすることによって低消費電力を実現できる。
【００３６】（１４） 上記において、好ましい態様と
して、前記マスターラッチが、そのイネーブル端子にク
ロック信号の論理反転と固定値０を選択するセレクタが
接続され、前記スレイブラッチが、そのデータ入力端子
に直接のデータ入力と前記マスターラッチのデータ出力
を選択するセレクタが接続されている構成がある。これ
によれば、簡単な構成で低消費電力と小面積化を実現で
きる。
して、前記マスターラッチが、そのイネーブル端子にク
ロック信号の論理反転と固定値０を選択するセレクタが
接続され、前記スレイブラッチが、そのデータ入力端子
に直接のデータ入力と前記マスターラッチのデータ出力
を選択するセレクタが接続されている構成がある。これ
によれば、簡単な構成で低消費電力と小面積化を実現で
きる。
【００３７】
【発明の実施の形態】以下、本発明にかかわる半導体集
積回路の実施の形態について図面に基づいて詳細に説明
する。
積回路の実施の形態について図面に基づいて詳細に説明
する。
【００３８】（実施の形態１）本発明の実施の形態１の
スキャン回路について図１を用いて説明する。図１は実
施の形態１の半導体集積回路の構成を示す回路図であ
る。
スキャン回路について図１を用いて説明する。図１は実
施の形態１の半導体集積回路の構成を示す回路図であ
る。
【００３９】図１において、符号の１１１，１１２，１
１３，１１４はイネーブル端子Ｇに第１のクロック信号
Ｃｌｋ１０１を入力する入力側パルスラッチ、１２１，
１２２，１２３，１２４はイネーブル端子Ｇに第２のク
ロック信号Ｃｌｋ１０２を入力する出力側パルスラッチ
であり、Ｃｋｔ１１１，Ｃｋｔ１１２，Ｃｋｔ１１３，
Ｃｋｔ１１４はそれぞれ入力側パルスラッチ１１１，１
１２，１１３，１１４と出力側パルスラッチ１２１，１
２２，１２３，１２４との間に介挿された論理回路であ
る。１０１，１０２，１０３，１０４は新たな構成要素
としてのフリップフロップであり、そのイネーブル端子
Ｇに第３のクロック信号Ｃｌｋ１００を入力する。Ｃｋ
ｔ１０１，Ｃｋｔ１０２，Ｃｋｔ１０３，Ｃｋｔ１０４
はそれぞれフリップフロップ１０１，１０２，１０３，
１０４と入力側パルスラッチ１１１，１１２，１１３，
１１４との間に介挿された論理回路である。
１３，１１４はイネーブル端子Ｇに第１のクロック信号
Ｃｌｋ１０１を入力する入力側パルスラッチ、１２１，
１２２，１２３，１２４はイネーブル端子Ｇに第２のク
ロック信号Ｃｌｋ１０２を入力する出力側パルスラッチ
であり、Ｃｋｔ１１１，Ｃｋｔ１１２，Ｃｋｔ１１３，
Ｃｋｔ１１４はそれぞれ入力側パルスラッチ１１１，１
１２，１１３，１１４と出力側パルスラッチ１２１，１
２２，１２３，１２４との間に介挿された論理回路であ
る。１０１，１０２，１０３，１０４は新たな構成要素
としてのフリップフロップであり、そのイネーブル端子
Ｇに第３のクロック信号Ｃｌｋ１００を入力する。Ｃｋ
ｔ１０１，Ｃｋｔ１０２，Ｃｋｔ１０３，Ｃｋｔ１０４
はそれぞれフリップフロップ１０１，１０２，１０３，
１０４と入力側パルスラッチ１１１，１１２，１１３，
１１４との間に介挿された論理回路である。
【００４０】フリップフロップ１０１の入力端子Ｄに接
続のセレクタＳ１には、スキャンテストパターン入力端
子Ｓｃａｎ＿ｉｎ１００とパルスラッチ１１１の出力端
子Ｑとパルスラッチ１２１の出力端子Ｑが入力されてい
る。フリップフロップ１０２の入力端子Ｄに接続のセレ
クタＳ２には、フリップフロップ１０１の出力端子Ｑと
パルスラッチ１１２の出力端子Ｑとパルスラッチ１２２
の出力端子Ｑが入力されている。フリップフロップ１０
３の入力端子Ｄに接続のセレクタＳ３には、フリップフ
ロップ１０２の出力端子Ｑとパルスラッチ１１３の出力
端子Ｑとパルスラッチ１２３の出力端子Ｑが入力されて
いる。フリップフロップ１０４の入力端子Ｄに接続のセ
レクタＳ４には、フリップフロップ１０３の出力端子Ｑ
とパルスラッチ１１４の出力端子Ｑとパルスラッチ１２
４の出力端子Ｑが入力されている。
続のセレクタＳ１には、スキャンテストパターン入力端
子Ｓｃａｎ＿ｉｎ１００とパルスラッチ１１１の出力端
子Ｑとパルスラッチ１２１の出力端子Ｑが入力されてい
る。フリップフロップ１０２の入力端子Ｄに接続のセレ
クタＳ２には、フリップフロップ１０１の出力端子Ｑと
パルスラッチ１１２の出力端子Ｑとパルスラッチ１２２
の出力端子Ｑが入力されている。フリップフロップ１０
３の入力端子Ｄに接続のセレクタＳ３には、フリップフ
ロップ１０２の出力端子Ｑとパルスラッチ１１３の出力
端子Ｑとパルスラッチ１２３の出力端子Ｑが入力されて
いる。フリップフロップ１０４の入力端子Ｄに接続のセ
レクタＳ４には、フリップフロップ１０３の出力端子Ｑ
とパルスラッチ１１４の出力端子Ｑとパルスラッチ１２
４の出力端子Ｑが入力されている。
【００４１】入力側パルスラッチ１１１，１１２，１１
３，１１４の入力端子Ｄに接続のセレクタＳ１１，Ｓ１
２，Ｓ１３，Ｓ１４にはそれぞれ、論理回路Ｃｋｔ１０
１，Ｃｋｔ１０２，Ｃｋｔ１０３，Ｃｋｔ１０４の出力
端子とフリップフロップ１０１，１０２，１０３，１０
４の出力端子Ｑとが入力されている。
３，１１４の入力端子Ｄに接続のセレクタＳ１１，Ｓ１
２，Ｓ１３，Ｓ１４にはそれぞれ、論理回路Ｃｋｔ１０
１，Ｃｋｔ１０２，Ｃｋｔ１０３，Ｃｋｔ１０４の出力
端子とフリップフロップ１０１，１０２，１０３，１０
４の出力端子Ｑとが入力されている。
【００４２】出力側パルスラッチ１２１，１２２，１２
３，１２４の入力端子Ｄに接続のセレクタＳ２１，Ｓ２
２，Ｓ２３，Ｓ２４にはそれぞれ、論理回路Ｃｋｔ１１
１，Ｃｋｔ１１２，Ｃｋｔ１１３，Ｃｋｔ１１４の出力
端子と入力側パルスラッチ１１１，１１２，１１３，１
１４の出力端子Ｑとが入力されている。
３，１２４の入力端子Ｄに接続のセレクタＳ２１，Ｓ２
２，Ｓ２３，Ｓ２４にはそれぞれ、論理回路Ｃｋｔ１１
１，Ｃｋｔ１１２，Ｃｋｔ１１３，Ｃｋｔ１１４の出力
端子と入力側パルスラッチ１１１，１１２，１１３，１
１４の出力端子Ｑとが入力されている。
【００４３】フリップフロップ１０４の出力端子Ｑはテ
スト結果の出力端子Ｓｃａｎ＿ｏｕｔ１００となってい
る。
スト結果の出力端子Ｓｃａｎ＿ｏｕｔ１００となってい
る。
【００４４】セレクタＳ１〜Ｓ４，Ｓ１１〜Ｓ１４，Ｓ
２１〜Ｓ２４は、それぞれ図示しない制御信号によって
制御されるように構成されている。
２１〜Ｓ２４は、それぞれ図示しない制御信号によって
制御されるように構成されている。
【００４５】次に、上記のように構成された半導体集積
回路の動作を説明する。
回路の動作を説明する。
【００４６】（ａ） まず、通常動作時の動作を説明す
る。
る。
【００４７】第３のクロック信号Ｃｌｋ１００を一定レ
ベルの固定状態としてフリップフロップ１０１，１０
２，１０３，１０４をインアクティブとしておく。
ベルの固定状態としてフリップフロップ１０１，１０
２，１０３，１０４をインアクティブとしておく。
【００４８】第１のクロック信号Ｃｌｋ１０１と第２の
クロック信号Ｃｌｋ１０２には同じパルスクロック信号
を供給する。入力側パルスラッチ１１１，１１２，１１
３，１１４のそれぞれの入力端子Ｄには、セレクタＳ１
１，Ｓ１２，Ｓ１３，Ｓ１４を介して論理回路Ｃｋｔ１
０１，Ｃｋｔ１０２，Ｃｋｔ１０３，Ｃｋｔ１０４から
出力されるデータＤ１０１，Ｄ１０２，Ｄ１０３，Ｄ１
０４が入力される。
クロック信号Ｃｌｋ１０２には同じパルスクロック信号
を供給する。入力側パルスラッチ１１１，１１２，１１
３，１１４のそれぞれの入力端子Ｄには、セレクタＳ１
１，Ｓ１２，Ｓ１３，Ｓ１４を介して論理回路Ｃｋｔ１
０１，Ｃｋｔ１０２，Ｃｋｔ１０３，Ｃｋｔ１０４から
出力されるデータＤ１０１，Ｄ１０２，Ｄ１０３，Ｄ１
０４が入力される。
【００４９】パルスラッチ１１１，１１２，１１３，１
１４の出力はそれぞれ、論理回路Ｃｋｔ１１１，Ｃｋｔ
１１２，Ｃｋｔ１１３，Ｃｋｔ１１４を通過し、所要の
論理演算が施された後に、セレクタＳ２１，Ｓ２２，Ｓ
２３，Ｓ２４を介して出力側パルスラッチ１２１，１２
２，１２３，１２４の入力端子Ｄに入力される。
１４の出力はそれぞれ、論理回路Ｃｋｔ１１１，Ｃｋｔ
１１２，Ｃｋｔ１１３，Ｃｋｔ１１４を通過し、所要の
論理演算が施された後に、セレクタＳ２１，Ｓ２２，Ｓ
２３，Ｓ２４を介して出力側パルスラッチ１２１，１２
２，１２３，１２４の入力端子Ｄに入力される。
【００５０】出力側パルスラッチ１２１，１２２，１２
３，１２４のそれぞれの出力端子ＱからはデータＱ１０
１，Ｑ１０２，Ｑ１０３，Ｑ１０４が出力される。
３，１２４のそれぞれの出力端子ＱからはデータＱ１０
１，Ｑ１０２，Ｑ１０３，Ｑ１０４が出力される。
【００５１】（ｂ） 次に、テストパターン挿入時の動
作を説明する。
作を説明する。
【００５２】（１） まず、論理回路Ｃｋｔ１１１，Ｃ
ｋｔ１１２，Ｃｋｔ１１３，Ｃｋｔ１１４の動作テスト
を行う場合について説明する。
ｋｔ１１２，Ｃｋｔ１１３，Ｃｋｔ１１４の動作テスト
を行う場合について説明する。
【００５３】（１−１） 第３のクロック信号Ｃｌｋ１
００を所定のクロックとする。
００を所定のクロックとする。
【００５４】第３のクロック信号Ｃｌｋ１００の第１回
目のクロックで、テストパターン入力端子Ｓｃａｎ＿ｉ
ｎ１００からテストパターン１ビット目をセレクタＳ１
を介してフリップフロップ１０１へ入力する。
目のクロックで、テストパターン入力端子Ｓｃａｎ＿ｉ
ｎ１００からテストパターン１ビット目をセレクタＳ１
を介してフリップフロップ１０１へ入力する。
【００５５】第２回目のクロックで、フリップフロップ
１０１の出力であるテストパターン１ビット目をセレク
タＳ２を介してフリップフロップ１０２へシフト入力
し、テストパターン入力端子Ｓｃａｎ＿ｉｎ１００から
テストパターン２ビット目をフリップフロップ１０１へ
シフト入力する。
１０１の出力であるテストパターン１ビット目をセレク
タＳ２を介してフリップフロップ１０２へシフト入力
し、テストパターン入力端子Ｓｃａｎ＿ｉｎ１００から
テストパターン２ビット目をフリップフロップ１０１へ
シフト入力する。
【００５６】第３回目のクロックで、フリップフロップ
１０２の出力であるテストパターン１ビット目をセレク
タＳ３を介してフリップフロップ１０３へシフト入力
し、フリップフロップ１０１の出力であるテストパター
ン２ビット目をフリップフロップ１０２へシフト入力
し、テストパターン入力端子Ｓｃａｎ＿ｉｎ１００から
テストパターン３ビット目をフリップフロップ１０１へ
入力する。
１０２の出力であるテストパターン１ビット目をセレク
タＳ３を介してフリップフロップ１０３へシフト入力
し、フリップフロップ１０１の出力であるテストパター
ン２ビット目をフリップフロップ１０２へシフト入力
し、テストパターン入力端子Ｓｃａｎ＿ｉｎ１００から
テストパターン３ビット目をフリップフロップ１０１へ
入力する。
【００５７】第４回目のクロックで、フリップフロップ
１０３の出力であるテストパターン１ビット目をセレク
タＳ４を介してフリップフロップ１０４へシフト入力
し、フリップフロップ１０２の出力であるテストパター
ン２ビット目をセレクタＳ３を介してフリップフロップ
１０３へシフト入力し、フリップフロップ１０１の出力
であるテストパターン３ビット目をセレクタＳ２を介し
てフリップフロップ１０２へシフト入力し、テストパタ
ーン入力端子Ｓｃａｎ＿ｉｎ１００よりテストパターン
４ビット目をフリップフロップ１０１へ入力する。この
ようにして、テストパターンをシフトしていく。
１０３の出力であるテストパターン１ビット目をセレク
タＳ４を介してフリップフロップ１０４へシフト入力
し、フリップフロップ１０２の出力であるテストパター
ン２ビット目をセレクタＳ３を介してフリップフロップ
１０３へシフト入力し、フリップフロップ１０１の出力
であるテストパターン３ビット目をセレクタＳ２を介し
てフリップフロップ１０２へシフト入力し、テストパタ
ーン入力端子Ｓｃａｎ＿ｉｎ１００よりテストパターン
４ビット目をフリップフロップ１０１へ入力する。この
ようにして、テストパターンをシフトしていく。
【００５８】テストパターンのシフト動作は、フリップ
フロップで行うので、データ抜けのおそれがない。
フロップで行うので、データ抜けのおそれがない。
【００５９】（１−２） シフト動作が一通り終了した
段階で、第１のクロック信号Ｃｌｋ１０１をイネーブル
し、フリップフロップ１０１，１０２，１０３，１０４
それぞれの出力をセレクタＳ１１，Ｓ１２，Ｓ１３，Ｓ
１４を介して入力側パルスラッチ１１１，１１２，１１
３，１１４へ、論理回路を介することなく、直接に転送
する。これによって、入力側パルスラッチ１１１，１１
２，１１３，１１４へのテストパターンの供給を終了す
る。
段階で、第１のクロック信号Ｃｌｋ１０１をイネーブル
し、フリップフロップ１０１，１０２，１０３，１０４
それぞれの出力をセレクタＳ１１，Ｓ１２，Ｓ１３，Ｓ
１４を介して入力側パルスラッチ１１１，１１２，１１
３，１１４へ、論理回路を介することなく、直接に転送
する。これによって、入力側パルスラッチ１１１，１１
２，１１３，１１４へのテストパターンの供給を終了す
る。
【００６０】（１−３） 次に、キャプチャー動作時の
動作を説明する。
動作を説明する。
【００６１】シフト動作によって入力側パルスラッチ１
１１，１１２，１１３，１１４へ供給されたテストパタ
ーンをそれぞれ論理回路Ｃｋｔ１１１，Ｃｋｔ１１２，
Ｃｋｔ１１３，Ｃｋｔ１１４を通し、所要の論理演算が
施された後に、出力側パルスラッチ１２１，１２２，１
２３，１２４へ伝播することによってキャプチャー動作
を終了する。
１１，１１２，１１３，１１４へ供給されたテストパタ
ーンをそれぞれ論理回路Ｃｋｔ１１１，Ｃｋｔ１１２，
Ｃｋｔ１１３，Ｃｋｔ１１４を通し、所要の論理演算が
施された後に、出力側パルスラッチ１２１，１２２，１
２３，１２４へ伝播することによってキャプチャー動作
を終了する。
【００６２】（１−４） 最後に、キャプチャー動作の
結果を確かめるために、第２のクロック信号Ｃｌｋ１０
２をイネーブルし、出力側パルスラッチ１２１，１２
２，１２３，１２４の出力をそれぞれセレクタＳ１，Ｓ
２，Ｓ３，Ｓ４を介してフリップフロップ１０１，１０
２，１０３，１０４への入力とした後、フリップフロッ
プ１０１，１０２，１０３，１０４の出力をシフト動作
によって出力端子Ｓｃａｎ＿ｏｕｔ１００より出力す
る。これによって、一連のスキャンテストを終了する。
結果を確かめるために、第２のクロック信号Ｃｌｋ１０
２をイネーブルし、出力側パルスラッチ１２１，１２
２，１２３，１２４の出力をそれぞれセレクタＳ１，Ｓ
２，Ｓ３，Ｓ４を介してフリップフロップ１０１，１０
２，１０３，１０４への入力とした後、フリップフロッ
プ１０１，１０２，１０３，１０４の出力をシフト動作
によって出力端子Ｓｃａｎ＿ｏｕｔ１００より出力す
る。これによって、一連のスキャンテストを終了する。
【００６３】（２） 論理回路Ｃｋｔ１０１，Ｃｋｔ１
０２，Ｃｋｔ１０３，Ｃｋｔ１０４の動作テストを行う
場合について説明する。
０２，Ｃｋｔ１０３，Ｃｋｔ１０４の動作テストを行う
場合について説明する。
【００６４】（２−１） 上記（１−１）のシフト動作
が一通り終了した段階で第１のクロック信号Ｃｌｋ１０
１をイネーブルし、フリップフロップ１０１，１０２，
１０３，１０４の出力がそれぞれ論理回路Ｃｋｔ１０
１，Ｃｋｔ１０２，Ｃｋｔ１０３，Ｃｋｔ１０４を通過
し、所要の論理演算が施された後に、セレクタＳ１１，
Ｓ１２，Ｓ１３，Ｓ１４を介して入力側パルスラッチ１
１１，１１２，１１３，１１４へ入力する（キャプチャ
ー動作）。
が一通り終了した段階で第１のクロック信号Ｃｌｋ１０
１をイネーブルし、フリップフロップ１０１，１０２，
１０３，１０４の出力がそれぞれ論理回路Ｃｋｔ１０
１，Ｃｋｔ１０２，Ｃｋｔ１０３，Ｃｋｔ１０４を通過
し、所要の論理演算が施された後に、セレクタＳ１１，
Ｓ１２，Ｓ１３，Ｓ１４を介して入力側パルスラッチ１
１１，１１２，１１３，１１４へ入力する（キャプチャ
ー動作）。
【００６５】（２−２） 次に、上記のキャプチャー動
作の結果を確かめるために、入力側パルスラッチ１１
１，１１２，１１３，１１４の出力をセレクタＳ１，Ｓ
２，Ｓ３，Ｓ４を介してフリップフロップ１０１，１０
２，１０３，１０４への入力とした後、フリップフロッ
プ１０１，１０２，１０３，１０４の出力をシフト動作
によって出力端子Ｓｃａｎ＿ｏｕｔ１００より出力す
る。これによって、一連のスキャンテストを終了する。
作の結果を確かめるために、入力側パルスラッチ１１
１，１１２，１１３，１１４の出力をセレクタＳ１，Ｓ
２，Ｓ３，Ｓ４を介してフリップフロップ１０１，１０
２，１０３，１０４への入力とした後、フリップフロッ
プ１０１，１０２，１０３，１０４の出力をシフト動作
によって出力端子Ｓｃａｎ＿ｏｕｔ１００より出力す
る。これによって、一連のスキャンテストを終了する。
【００６６】（３） 別の処理として、上記の（２）と
（１）との組み合わせもある。
（１）との組み合わせもある。
【００６７】（３−１） 上記（１−１）のシフト動作
が一通り終了した段階で第１のクロック信号Ｃｌｋ１０
１をイネーブルし、フリップフロップ１０１，１０２，
１０３，１０４の出力がそれぞれ論理回路Ｃｋｔ１０
１，Ｃｋｔ１０２，Ｃｋｔ１０３，Ｃｋｔ１０４を通過
し、所要の論理演算が施された後に、セレクタＳ１１，
Ｓ１２，Ｓ１３，Ｓ１４を介して入力側パルスラッチ１
１１，１１２，１１３，１１４へ入力する（キャプチャ
ー動作）。
が一通り終了した段階で第１のクロック信号Ｃｌｋ１０
１をイネーブルし、フリップフロップ１０１，１０２，
１０３，１０４の出力がそれぞれ論理回路Ｃｋｔ１０
１，Ｃｋｔ１０２，Ｃｋｔ１０３，Ｃｋｔ１０４を通過
し、所要の論理演算が施された後に、セレクタＳ１１，
Ｓ１２，Ｓ１３，Ｓ１４を介して入力側パルスラッチ１
１１，１１２，１１３，１１４へ入力する（キャプチャ
ー動作）。
【００６８】（３−２） 次に、上記のキャプチャー動
作の結果を確かめるために、入力側パルスラッチ１１
１，１１２，１１３，１１４の出力をセレクタＳ１，Ｓ
２，Ｓ３，Ｓ４を介してフリップフロップ１０１，１０
２，１０３，１０４への入力とした後、フリップフロッ
プ１０１，１０２，１０３，１０４の出力をシフト動作
によって出力端子Ｓｃａｎ＿ｏｕｔ１００より出力す
る。
作の結果を確かめるために、入力側パルスラッチ１１
１，１１２，１１３，１１４の出力をセレクタＳ１，Ｓ
２，Ｓ３，Ｓ４を介してフリップフロップ１０１，１０
２，１０３，１０４への入力とした後、フリップフロッ
プ１０１，１０２，１０３，１０４の出力をシフト動作
によって出力端子Ｓｃａｎ＿ｏｕｔ１００より出力す
る。
【００６９】（３−３） 次に、第２のクロック信号Ｃ
ｌｋ１０２をイネーブルし、入力側パルスラッチ１１
１，１１２，１１３，１１４へ供給されたテストパター
ンをそれぞれ論理回路Ｃｋｔ１１１，Ｃｋｔ１１２，Ｃ
ｋｔ１１３，Ｃｋｔ１１４を通して出力側パルスラッチ
１２１，１２２，１２３，１２４へ伝播する（キャプチ
ャー動作）。
ｌｋ１０２をイネーブルし、入力側パルスラッチ１１
１，１１２，１１３，１１４へ供給されたテストパター
ンをそれぞれ論理回路Ｃｋｔ１１１，Ｃｋｔ１１２，Ｃ
ｋｔ１１３，Ｃｋｔ１１４を通して出力側パルスラッチ
１２１，１２２，１２３，１２４へ伝播する（キャプチ
ャー動作）。
【００７０】（３−４） 最後に、キャプチャー動作の
結果を確かめるために、出力側パルスラッチ１２１，１
２２，１２３，１２４の出力をセレクタＳ１，Ｓ２，Ｓ
３，Ｓ４を介してフリップフロップ１０１，１０２，１
０３，１０４への入力とした後、フリップフロップ１０
１，１０２，１０３，１０４の出力をシフト動作によっ
て出力端子Ｓｃａｎ＿ｏｕｔ１００より出力し、一連の
スキャンテストを終了する。
結果を確かめるために、出力側パルスラッチ１２１，１
２２，１２３，１２４の出力をセレクタＳ１，Ｓ２，Ｓ
３，Ｓ４を介してフリップフロップ１０１，１０２，１
０３，１０４への入力とした後、フリップフロップ１０
１，１０２，１０３，１０４の出力をシフト動作によっ
て出力端子Ｓｃａｎ＿ｏｕｔ１００より出力し、一連の
スキャンテストを終了する。
【００７１】上記では、データ抜けを回避する状態での
スキャンテストパターンの入力をフリップフロップで行
うとともに、データ抜けを回避する状態でのテスト結果
パターンの外部出力を同じフリップフロップで兼用して
いるが、この兼用をせずに、テストパターン入力のため
のフリップフロップとテスト結果パターン出力のための
フリップフロップとを個別的に配置してもよい。
スキャンテストパターンの入力をフリップフロップで行
うとともに、データ抜けを回避する状態でのテスト結果
パターンの外部出力を同じフリップフロップで兼用して
いるが、この兼用をせずに、テストパターン入力のため
のフリップフロップとテスト結果パターン出力のための
フリップフロップとを個別的に配置してもよい。
【００７２】本実施の形態によれば、従来の図７でフリ
ップフロップによって構成されていたレジスタを、フリ
ップフロップに代えてパルスラッチによって構成するこ
とにより、トランジスタ数を削減し、小面積および低消
費電力を実現している。さらに、スキャンテストパター
ンのシフト動作に関してはフリップフロップを用いるこ
とにより、ラッチ使用によるデータ抜けを回避すること
ができる。スキャンテストについては、シフト動作終了
後にフリップフロップからテストパターンをラッチへと
転送すれば、スキャンテストを行うことができる。
ップフロップによって構成されていたレジスタを、フリ
ップフロップに代えてパルスラッチによって構成するこ
とにより、トランジスタ数を削減し、小面積および低消
費電力を実現している。さらに、スキャンテストパター
ンのシフト動作に関してはフリップフロップを用いるこ
とにより、ラッチ使用によるデータ抜けを回避すること
ができる。スキャンテストについては、シフト動作終了
後にフリップフロップからテストパターンをラッチへと
転送すれば、スキャンテストを行うことができる。
【００７３】（実施の形態２）次に、本発明の実施の形
態２における半導体集積回路を図２に基づいて説明す
る。図２は実施の形態２の半導体集積回路の回路構成図
である。
態２における半導体集積回路を図２に基づいて説明す
る。図２は実施の形態２の半導体集積回路の回路構成図
である。
【００７４】入力側パルスラッチ２０１の入力端子Ｄに
接続のセレクタＳ３１には、スキャンテストパターンの
入力端子Ｓｃａｎ＿ｉｎ２００とデータＤ２０１が入力
されている。入力側パルスラッチ２０２，２０３，２０
４の入力端子Ｄにそれぞれ接続のセレクタＳ３２，Ｓ３
３，Ｓ３４にはそれぞれ、隣接のパルスラッチ２０１，
２０２，２０３の出力端子ＱとデータＤ２０２，Ｄ２０
３，Ｄ２０４が入力されている。
接続のセレクタＳ３１には、スキャンテストパターンの
入力端子Ｓｃａｎ＿ｉｎ２００とデータＤ２０１が入力
されている。入力側パルスラッチ２０２，２０３，２０
４の入力端子Ｄにそれぞれ接続のセレクタＳ３２，Ｓ３
３，Ｓ３４にはそれぞれ、隣接のパルスラッチ２０１，
２０２，２０３の出力端子ＱとデータＤ２０２，Ｄ２０
３，Ｄ２０４が入力されている。
【００７５】入力側パルスラッチ２０１の出力端子Ｑは
論理回路Ｃｋｔ２０１の入力端子に接続され、同様に、
入力側パルスラッチ２０２，２０３，２０４の出力端子
Ｑはそれぞれ論理回路Ｃｋｔ２０２，Ｃｋｔ２０３，Ｃ
ｋｔ２０４の入力端子に接続されている。
論理回路Ｃｋｔ２０１の入力端子に接続され、同様に、
入力側パルスラッチ２０２，２０３，２０４の出力端子
Ｑはそれぞれ論理回路Ｃｋｔ２０２，Ｃｋｔ２０３，Ｃ
ｋｔ２０４の入力端子に接続されている。
【００７６】出力側パルスラッチ２１１の入力端子Ｄに
接続のセレクタＳ４１には、論理回路Ｃｋｔ２０１の出
力端子と隣接のパルスラッチ２１２の出力端子Ｑとが入
力されている。出力側パルスラッチ２１２，２１３，２
１４の入力端子Ｄに接続のセレクタＳ４２，Ｓ４３，Ｓ
４４にはそれぞれ、論理回路Ｃｋｔ２０２，Ｃｋｔ２０
３，Ｃｋｔ２０４の出力端子と隣接のパルスラッチ２１
３，２１４および入力側パルスラッチ２０４の出力端子
Ｑが入力されている。
接続のセレクタＳ４１には、論理回路Ｃｋｔ２０１の出
力端子と隣接のパルスラッチ２１２の出力端子Ｑとが入
力されている。出力側パルスラッチ２１２，２１３，２
１４の入力端子Ｄに接続のセレクタＳ４２，Ｓ４３，Ｓ
４４にはそれぞれ、論理回路Ｃｋｔ２０２，Ｃｋｔ２０
３，Ｃｋｔ２０４の出力端子と隣接のパルスラッチ２１
３，２１４および入力側パルスラッチ２０４の出力端子
Ｑが入力されている。
【００７７】一点鎖線で囲んだ２つのパルスラッチ２０
１，２０２を１つのフリップフロップＦＦ１１として使
用するために、クロック信号として第１のクロック信号
Ｃｌｋ２００と第２のクロック信号Ｃｌｋ２０１の２系
列を用意し、パルスラッチ２０１のイネーブル端子Ｇに
は第１のクロック信号Ｃｌｋ２００を入力し、パルスラ
ッチ２０２のイネーブル端子Ｇには第２のクロック信号
Ｃｌｋ２０１を入力している。フリップフロップＦＦ１
１におけるパルスラッチ２０１はマスターラッチにな
り、パルスラッチ２０２はスレイブラッチになる。
１，２０２を１つのフリップフロップＦＦ１１として使
用するために、クロック信号として第１のクロック信号
Ｃｌｋ２００と第２のクロック信号Ｃｌｋ２０１の２系
列を用意し、パルスラッチ２０１のイネーブル端子Ｇに
は第１のクロック信号Ｃｌｋ２００を入力し、パルスラ
ッチ２０２のイネーブル端子Ｇには第２のクロック信号
Ｃｌｋ２０１を入力している。フリップフロップＦＦ１
１におけるパルスラッチ２０１はマスターラッチにな
り、パルスラッチ２０２はスレイブラッチになる。
【００７８】同様に、２つのパルスラッチ２０３，２０
４、２つのパルスラッチ２１１，２１２および２つのパ
ルスラッチ２１３，２１４のそれぞれを一点鎖線で囲ん
で示す１つのフリップフロップＦＦ１２，ＦＦ２１，Ｆ
Ｆ２２として使用するように、第１のクロック信号Ｃｌ
ｋ２００と第２のクロック信号Ｃｌｋ２０１を交互に入
力している。
４、２つのパルスラッチ２１１，２１２および２つのパ
ルスラッチ２１３，２１４のそれぞれを一点鎖線で囲ん
で示す１つのフリップフロップＦＦ１２，ＦＦ２１，Ｆ
Ｆ２２として使用するように、第１のクロック信号Ｃｌ
ｋ２００と第２のクロック信号Ｃｌｋ２０１を交互に入
力している。
【００７９】出力側パルスラッチ２１１の出力端子Ｑが
テスト結果パターンの出力端子Ｓｃａｎ＿ｏｕｔ２００
となっている。
テスト結果パターンの出力端子Ｓｃａｎ＿ｏｕｔ２００
となっている。
【００８０】セレクタＳ３１〜Ｓ３４，Ｓ４１〜Ｓ４４
は、それぞれ図示しない制御信号によって制御されるよ
うに構成されている。
は、それぞれ図示しない制御信号によって制御されるよ
うに構成されている。
【００８１】次に、上記のように構成された半導体集積
回路の動作を説明する。
回路の動作を説明する。
【００８２】通常モード時は、第１のクロック信号Ｃｌ
ｋ２００と第２のクロック信号Ｃｌｋ２０１へ同じパル
スクロックを挿入することによって、レジスタとして動
作させる。すなわち、入力側パルスラッチ２０１，２０
２，２０３，２０４にそれぞれセレクタＳ３１，Ｓ３
２，Ｓ３３，Ｓ３４を介してデータＤ２０１，Ｄ２０
２，Ｄ２０３，Ｄ２０４が入力され、それぞれのデータ
が論理回路Ｃｋｔ２０１，Ｃｋｔ２０２，Ｃｋｔ２０
３，Ｃｋｔ２０４を通過し、所要の論理演算が施された
後に、それぞれセレクタＳ４１，Ｓ４２，Ｓ４３，Ｓ４
４を介して出力側パルスラッチ２１１，２１２，２１
３，２１４に取り込まれ、データＱ２０１，Ｑ２０２，
Ｑ２０３，Ｑ２０４として出力される。
ｋ２００と第２のクロック信号Ｃｌｋ２０１へ同じパル
スクロックを挿入することによって、レジスタとして動
作させる。すなわち、入力側パルスラッチ２０１，２０
２，２０３，２０４にそれぞれセレクタＳ３１，Ｓ３
２，Ｓ３３，Ｓ３４を介してデータＤ２０１，Ｄ２０
２，Ｄ２０３，Ｄ２０４が入力され、それぞれのデータ
が論理回路Ｃｋｔ２０１，Ｃｋｔ２０２，Ｃｋｔ２０
３，Ｃｋｔ２０４を通過し、所要の論理演算が施された
後に、それぞれセレクタＳ４１，Ｓ４２，Ｓ４３，Ｓ４
４を介して出力側パルスラッチ２１１，２１２，２１
３，２１４に取り込まれ、データＱ２０１，Ｑ２０２，
Ｑ２０３，Ｑ２０４として出力される。
【００８３】テストモード時には、第１のクロック信号
Ｃｌｋ２００と第２のクロック信号Ｃｌｋ２０１との関
係が正転、反転の関係となるようにクロック信号を供給
する。すなわち、入力側パルスラッチ２０１，２０２，
２０３，２０４に対するスキャンテストパターンのシフ
ト動作時には、２つのパルスラッチ２０１，２０２、２
つのパルスラッチ２０３，２０４をそれぞれ１つのフリ
ップフロップとして動作させる。また、論理回路Ｃｋｔ
２０１，Ｃｋｔ２０２，Ｃｋｔ２０３，Ｃｋｔ２０４を
通過して得られたテスト結果を一時保持する出力側パル
スラッチ２１１，２１２，２１３，２１４からテスト結
果を出力するときには、２つのパルスラッチ２１１，２
１２、２つのパルスラッチ２１３，２１４をそれぞれ１
つのフリップフロップとして動作させる。このように隣
接する２つのパルスラッチをフリップフロップとして動
作させることにより、テストパターンシフト動作時のデ
ータの抜けを防止する。
Ｃｌｋ２００と第２のクロック信号Ｃｌｋ２０１との関
係が正転、反転の関係となるようにクロック信号を供給
する。すなわち、入力側パルスラッチ２０１，２０２，
２０３，２０４に対するスキャンテストパターンのシフ
ト動作時には、２つのパルスラッチ２０１，２０２、２
つのパルスラッチ２０３，２０４をそれぞれ１つのフリ
ップフロップとして動作させる。また、論理回路Ｃｋｔ
２０１，Ｃｋｔ２０２，Ｃｋｔ２０３，Ｃｋｔ２０４を
通過して得られたテスト結果を一時保持する出力側パル
スラッチ２１１，２１２，２１３，２１４からテスト結
果を出力するときには、２つのパルスラッチ２１１，２
１２、２つのパルスラッチ２１３，２１４をそれぞれ１
つのフリップフロップとして動作させる。このように隣
接する２つのパルスラッチをフリップフロップとして動
作させることにより、テストパターンシフト動作時のデ
ータの抜けを防止する。
【００８４】スキャンシフト用にフリップフロップを使
用しないことによってさらなる小面積化を実現すること
ができる。
用しないことによってさらなる小面積化を実現すること
ができる。
【００８５】（実施の形態３）次に、本発明の実施の形
態３における半導体集積回路を図３に基づいて説明す
る。図３は実施の形態３の半導体集積回路の回路構成図
である。
態３における半導体集積回路を図３に基づいて説明す
る。図３は実施の形態３の半導体集積回路の回路構成図
である。
【００８６】実施の形態３の半導体集積回路は、構成的
に実施の形態２との対比において、セレクタＳ５２，Ｓ
５４，Ｓ６１，Ｓ６３が加わっている点に特徴がある。
ＦＦ３１，ＦＦ３２，ＦＦ４１，ＦＦ４２は２つのパル
スラッチからなるフリップフロップであり、この点は実
施の形態２と同様である。
に実施の形態２との対比において、セレクタＳ５２，Ｓ
５４，Ｓ６１，Ｓ６３が加わっている点に特徴がある。
ＦＦ３１，ＦＦ３２，ＦＦ４１，ＦＦ４２は２つのパル
スラッチからなるフリップフロップであり、この点は実
施の形態２と同様である。
【００８７】セレクタＳ５２は、スレイブラッチである
パルスラッチ３０２の出力端子Ｑと反転出力端子ＮＱと
を選択して論理回路Ｃｋｔ３０２に出力するように構成
されている。同様に、セレクタＳ５４は、スレイブラッ
チであるパルスラッチ３０４の出力端子Ｑと反転出力端
子ＮＱとを選択して論理回路Ｃｋｔ３０４に出力するよ
うに構成されている。また、セレクタＳ６１は、スレイ
ブラッチであるパルスラッチ３１１の出力端子Ｑと反転
出力端子ＮＱとを選択して出力するように構成され、同
様に、セレクタＳ６３は、スレイブラッチであるパルス
ラッチ３１３の出力端子Ｑと反転出力端子ＮＱとを選択
して出力するように構成されている。
パルスラッチ３０２の出力端子Ｑと反転出力端子ＮＱと
を選択して論理回路Ｃｋｔ３０２に出力するように構成
されている。同様に、セレクタＳ５４は、スレイブラッ
チであるパルスラッチ３０４の出力端子Ｑと反転出力端
子ＮＱとを選択して論理回路Ｃｋｔ３０４に出力するよ
うに構成されている。また、セレクタＳ６１は、スレイ
ブラッチであるパルスラッチ３１１の出力端子Ｑと反転
出力端子ＮＱとを選択して出力するように構成され、同
様に、セレクタＳ６３は、スレイブラッチであるパルス
ラッチ３１３の出力端子Ｑと反転出力端子ＮＱとを選択
して出力するように構成されている。
【００８８】各セレクタＳ５２，Ｓ５４，Ｓ６１，Ｓ６
３において、出力端子Ｑと反転出力端子ＮＱのいずれを
選択するかは、図示しない制御回路からのセレクタ信号
に基づいて設定される。
３において、出力端子Ｑと反転出力端子ＮＱのいずれを
選択するかは、図示しない制御回路からのセレクタ信号
に基づいて設定される。
【００８９】また、実施の形態２と同様に、クロック信
号として第１のクロック信号Ｃｌｋ３００と第２のクロ
ック信号Ｃｌｋ３０１の２系列を用意し、パルスラッチ
３０１，３０２，３０３，３０４に対して交互になるよ
うに、また、パルスラッチ３１１，３１２，３１３，３
１４に対して交互になるように、第１および第２のクロ
ック信号Ｃｌｋ３００，Ｃｌｋ３０１を供給する。その
他の詳細については、実施の形態２の場合と同様であ
る。
号として第１のクロック信号Ｃｌｋ３００と第２のクロ
ック信号Ｃｌｋ３０１の２系列を用意し、パルスラッチ
３０１，３０２，３０３，３０４に対して交互になるよ
うに、また、パルスラッチ３１１，３１２，３１３，３
１４に対して交互になるように、第１および第２のクロ
ック信号Ｃｌｋ３００，Ｃｌｋ３０１を供給する。その
他の詳細については、実施の形態２の場合と同様であ
る。
【００９０】通常モード時には、第１のクロック信号Ｃ
ｌｋ３００と第２のクロック信号Ｃｌｋ３０１に同じパ
ルスクロックを挿入することによってレジスタとして動
作させる。
ｌｋ３００と第２のクロック信号Ｃｌｋ３０１に同じパ
ルスクロックを挿入することによってレジスタとして動
作させる。
【００９１】テストモード時には、第１のクロック信号
Ｃｌｋ３００と第２のクロック信号Ｃｌｋ３０１の関係
が正転、反転の関係となるようにクロック信号を供給
し、パルスラッチ３０１，３０２，３０３，３０４を２
つで１つのフリップフロップとして動作させ、またパル
スラッチ３１１，３１２，３１３，３１４を２つで１つ
のフリップフロップとして動作させる。これによって、
テストパターンシフト時のデータの抜けを防止する。
Ｃｌｋ３００と第２のクロック信号Ｃｌｋ３０１の関係
が正転、反転の関係となるようにクロック信号を供給
し、パルスラッチ３０１，３０２，３０３，３０４を２
つで１つのフリップフロップとして動作させ、またパル
スラッチ３１１，３１２，３１３，３１４を２つで１つ
のフリップフロップとして動作させる。これによって、
テストパターンシフト時のデータの抜けを防止する。
【００９２】キャプチャー動作時に２つで１つのフリッ
プフロップを構成することとなるパルスラッチ３０１，
３０２、あるいはパルスラッチ３０３，３０４の出力が
同じ値である場合と違う場合とがある。すなわち、
（０，０）、（１，１）となる場合と（０，１）、
（１，０）となる場合とである。このいずれの場合もテ
ストするために、第２ビット目スレイブ側のパルスラッ
チ３０２，３０４の出力を正転、反転で選択するのがセ
レクタＳ５２，Ｓ５４である。後段側のセレクタＳ６
１，Ｓ６３についても同様である。
プフロップを構成することとなるパルスラッチ３０１，
３０２、あるいはパルスラッチ３０３，３０４の出力が
同じ値である場合と違う場合とがある。すなわち、
（０，０）、（１，１）となる場合と（０，１）、
（１，０）となる場合とである。このいずれの場合もテ
ストするために、第２ビット目スレイブ側のパルスラッ
チ３０２，３０４の出力を正転、反転で選択するのがセ
レクタＳ５２，Ｓ５４である。後段側のセレクタＳ６
１，Ｓ６３についても同様である。
【００９３】（実施の形態４）次に、本発明の実施の形
態４における半導体集積回路を図４に基づいて説明す
る。図４は実施の形態４の半導体集積回路の回路構成図
である。
態４における半導体集積回路を図４に基づいて説明す
る。図４は実施の形態４の半導体集積回路の回路構成図
である。
【００９４】スキャンテストパターンの入力端子が奇数
ビット目の入力端子Ｓｃａｎ＿ｉｎ４００＿ｏｄｄと偶
数ビット目の入力端子Ｓｃａｎ＿ｉｎ４００＿ｅｖｅｎ
とに分けられている。これらは排他的論理和ゲートＥｘ
ＯＲ１に入力されている。
ビット目の入力端子Ｓｃａｎ＿ｉｎ４００＿ｏｄｄと偶
数ビット目の入力端子Ｓｃａｎ＿ｉｎ４００＿ｅｖｅｎ
とに分けられている。これらは排他的論理和ゲートＥｘ
ＯＲ１に入力されている。
【００９５】入力側パルスラッチ４０１の入力端子Ｄに
接続のセレクタＳ７１には、スキャンテストパターンの
偶数ビット目の入力端子Ｓｃａｎ＿ｉｎ４００＿ｅｖｅ
ｎとデータＤ４０１が入力されている。入力側パルスラ
ッチ４０２，４０３，４０４の入力端子Ｄにそれぞれ接
続のセレクタＳ７２，Ｓ７３，Ｓ７４にはそれぞれ、隣
接のパルスラッチ４０１，４０２，４０３の出力端子Ｑ
とデータＤ４０２，Ｄ４０３，Ｄ４０４が入力されてい
る。
接続のセレクタＳ７１には、スキャンテストパターンの
偶数ビット目の入力端子Ｓｃａｎ＿ｉｎ４００＿ｅｖｅ
ｎとデータＤ４０１が入力されている。入力側パルスラ
ッチ４０２，４０３，４０４の入力端子Ｄにそれぞれ接
続のセレクタＳ７２，Ｓ７３，Ｓ７４にはそれぞれ、隣
接のパルスラッチ４０１，４０２，４０３の出力端子Ｑ
とデータＤ４０２，Ｄ４０３，Ｄ４０４が入力されてい
る。
【００９６】入力側パルスラッチ４０１の出力端子Ｑは
論理回路Ｃｋｔ４０１の入力端子に接続され、同様に、
入力側パルスラッチ４０２，４０３，４０４の出力端子
Ｑはそれぞれ論理回路Ｃｋｔ４０２，Ｃｋｔ４０３，Ｃ
ｋｔ４０４の入力端子に接続されている。
論理回路Ｃｋｔ４０１の入力端子に接続され、同様に、
入力側パルスラッチ４０２，４０３，４０４の出力端子
Ｑはそれぞれ論理回路Ｃｋｔ４０２，Ｃｋｔ４０３，Ｃ
ｋｔ４０４の入力端子に接続されている。
【００９７】出力側パルスラッチ４１１の入力端子Ｄに
接続のセレクタＳ８１には、論理回路Ｃｋｔ４０１の出
力端子と入力側パルスラッチ４０１，４０４の出力端子
Ｑが入力されている。出力側パルスラッチ４１２，４１
３，４１４の入力端子Ｄに接続のセレクタＳ８２，Ｓ８
３，Ｓ８４にはそれぞれ、論理回路Ｃｋｔ４０２，Ｃｋ
ｔ４０３，Ｃｋｔ４０４の出力端子と隣接のパルスラッ
チ４１１，４１２，４１３および入力側パルスラッチ４
０２，４０３，４０４の出力端子Ｑが入力されている。
接続のセレクタＳ８１には、論理回路Ｃｋｔ４０１の出
力端子と入力側パルスラッチ４０１，４０４の出力端子
Ｑが入力されている。出力側パルスラッチ４１２，４１
３，４１４の入力端子Ｄに接続のセレクタＳ８２，Ｓ８
３，Ｓ８４にはそれぞれ、論理回路Ｃｋｔ４０２，Ｃｋ
ｔ４０３，Ｃｋｔ４０４の出力端子と隣接のパルスラッ
チ４１１，４１２，４１３および入力側パルスラッチ４
０２，４０３，４０４の出力端子Ｑが入力されている。
【００９８】一点鎖線で囲んだ２つのパルスラッチ４０
１，４０２を１つのフリップフロップＦＦ５１として使
用するために、クロック信号として第１のクロック信号
Ｃｌｋ４００と第２のクロック信号Ｃｌｋ４０１の２系
列を用意し、パルスラッチ４０１のイネーブル端子Ｇに
は第１のクロック信号Ｃｌｋ４００を入力し、パルスラ
ッチ４０２のイネーブル端子Ｇには第２のクロック信号
Ｃｌｋ４０１を入力している。
１，４０２を１つのフリップフロップＦＦ５１として使
用するために、クロック信号として第１のクロック信号
Ｃｌｋ４００と第２のクロック信号Ｃｌｋ４０１の２系
列を用意し、パルスラッチ４０１のイネーブル端子Ｇに
は第１のクロック信号Ｃｌｋ４００を入力し、パルスラ
ッチ４０２のイネーブル端子Ｇには第２のクロック信号
Ｃｌｋ４０１を入力している。
【００９９】同様に、２つのパルスラッチ４０３，４０
４、２つのパルスラッチ４１１，４１２および２つのパ
ルスラッチ４１３，４１４のそれぞれを一点鎖線で囲ん
で示す１つのフリップフロップＦＦ５２，ＦＦ６１，Ｆ
Ｆ６２として使用するように、第１のクロック信号Ｃｌ
ｋ４００と第２のクロック信号Ｃｌｋ４０１を交互に入
力している。
４、２つのパルスラッチ４１１，４１２および２つのパ
ルスラッチ４１３，４１４のそれぞれを一点鎖線で囲ん
で示す１つのフリップフロップＦＦ５２，ＦＦ６１，Ｆ
Ｆ６２として使用するように、第１のクロック信号Ｃｌ
ｋ４００と第２のクロック信号Ｃｌｋ４０１を交互に入
力している。
【０１００】出力側パルスラッチ４１１，４１２の各出
力端子Ｑが排他的論理和ゲートＥｘＯＲ２の入力に接続
され、２つの排他的論理和ゲートＥｘＯＲ１，ＥｘＯＲ
２の出力がセレクタＳ９１の入力に接続され、セレクタ
Ｓ９１の出力が判定用フリップフロップ４２１の入力端
子Ｄに接続されている。出力側パルスラッチ４１３，４
１４の各出力端子Ｑが排他的論理和ゲートＥｘＯＲ３の
入力に接続され、排他的論理和ゲートＥｘＯＲ３の出力
と判定用フリップフロップ４２１の出力端子Ｑがセレク
タＳ９２の入力に接続され、セレクタＳ９２の出力が判
定用フリップフロップ４２２の入力端子Ｄに接続されて
いる。そして、第３のクロック信号Ｃｌｋ４０２が判定
用フリップフロップ４２１，４２２のクロック入力に接
続されている。
力端子Ｑが排他的論理和ゲートＥｘＯＲ２の入力に接続
され、２つの排他的論理和ゲートＥｘＯＲ１，ＥｘＯＲ
２の出力がセレクタＳ９１の入力に接続され、セレクタ
Ｓ９１の出力が判定用フリップフロップ４２１の入力端
子Ｄに接続されている。出力側パルスラッチ４１３，４
１４の各出力端子Ｑが排他的論理和ゲートＥｘＯＲ３の
入力に接続され、排他的論理和ゲートＥｘＯＲ３の出力
と判定用フリップフロップ４２１の出力端子Ｑがセレク
タＳ９２の入力に接続され、セレクタＳ９２の出力が判
定用フリップフロップ４２２の入力端子Ｄに接続されて
いる。そして、第３のクロック信号Ｃｌｋ４０２が判定
用フリップフロップ４２１，４２２のクロック入力に接
続されている。
【０１０１】セレクタＳ１０２は、スレイブラッチであ
るパルスラッチ４０２の出力端子Ｑと反転出力端子ＮＱ
とを選択して論理回路Ｃｋｔ４０２に出力するように構
成されている。制御セレクタＣＳ１の入力は判定用フリ
ップフロップ４２１の出力端子ＱとグランドＧＮＤに接
続され、その出力でセレクタＳ１０２を制御する。同様
に、セレクタＳ１０４は、スレイブラッチであるパルス
ラッチ４０４の出力端子Ｑと反転出力端子ＮＱとを選択
して論理回路Ｃｋｔ４０４に出力するように構成されて
いる。制御セレクタＣＳ２の入力は判定用フリップフロ
ップ４２２の出力端子ＱとグランドＧＮＤに接続され、
その出力でセレクタＳ１０４を制御する。
るパルスラッチ４０２の出力端子Ｑと反転出力端子ＮＱ
とを選択して論理回路Ｃｋｔ４０２に出力するように構
成されている。制御セレクタＣＳ１の入力は判定用フリ
ップフロップ４２１の出力端子ＱとグランドＧＮＤに接
続され、その出力でセレクタＳ１０２を制御する。同様
に、セレクタＳ１０４は、スレイブラッチであるパルス
ラッチ４０４の出力端子Ｑと反転出力端子ＮＱとを選択
して論理回路Ｃｋｔ４０４に出力するように構成されて
いる。制御セレクタＣＳ２の入力は判定用フリップフロ
ップ４２２の出力端子ＱとグランドＧＮＤに接続され、
その出力でセレクタＳ１０４を制御する。
【０１０２】セレクタＳ１１２は、スレイブラッチであ
るパルスラッチ４１２の出力端子Ｑと反転出力端子ＮＱ
とを選択してセレクタＳ８３の１入力となる。制御セレ
クタＣＳ３の入力は判定用フリップフロップ４２１の出
力端子ＱとグランドＧＮＤに接続され、その出力でセレ
クタＳ１１２を制御する。同様に、セレクタＳ１１４
は、スレイブラッチであるパルスラッチ４１４の出力端
子Ｑと反転出力端子ＮＱとを選択して出力端子Ｓｃａｎ
＿ｏｕｔ４００に出力するように構成されている。制御
セレクタＣＳ４の入力は判定用フリップフロップ４２２
の出力端子ＱとグランドＧＮＤに接続され、その出力で
セレクタＳ１１４を制御する。
るパルスラッチ４１２の出力端子Ｑと反転出力端子ＮＱ
とを選択してセレクタＳ８３の１入力となる。制御セレ
クタＣＳ３の入力は判定用フリップフロップ４２１の出
力端子ＱとグランドＧＮＤに接続され、その出力でセレ
クタＳ１１２を制御する。同様に、セレクタＳ１１４
は、スレイブラッチであるパルスラッチ４１４の出力端
子Ｑと反転出力端子ＮＱとを選択して出力端子Ｓｃａｎ
＿ｏｕｔ４００に出力するように構成されている。制御
セレクタＣＳ４の入力は判定用フリップフロップ４２２
の出力端子ＱとグランドＧＮＤに接続され、その出力で
セレクタＳ１１４を制御する。
【０１０３】上記各セレクタは、それぞれ図示しない制
御信号によって制御されるように構成されている。
御信号によって制御されるように構成されている。
【０１０４】次に、上記のように構成された半導体集積
回路の動作を図５のタイミングチャートに従って説明す
る。
回路の動作を図５のタイミングチャートに従って説明す
る。
【０１０５】通常モード時はクロック信号Ｃｌｋ４０
０，クロック信号Ｃｌｋ４０１へ同じパルスクロックを
挿入することによってレジスタとして動作させる。
０，クロック信号Ｃｌｋ４０１へ同じパルスクロックを
挿入することによってレジスタとして動作させる。
【０１０６】（１） 期間ｔ０の動作
スキャンテストパターンの１ビット目を奇数ビット目の
入力端子Ｓｃａｎ＿ｉｎ４００＿ｏｄｄに入力し、スキ
ャンテストパターンの２ビット目を偶数ビット目の入力
端子Ｓｃａｎ＿ｉｎ４００＿ｅｖｅｎに入力する。ここ
では、（１，１）の組み合わせで入力する。これらは同
じであるので、排他的論理和ゲートＥｘＯＲ１は“０”
を出力する。セレクタＳ９１を介してフリップフロップ
は“０”を読み込む。
入力端子Ｓｃａｎ＿ｉｎ４００＿ｏｄｄに入力し、スキ
ャンテストパターンの２ビット目を偶数ビット目の入力
端子Ｓｃａｎ＿ｉｎ４００＿ｅｖｅｎに入力する。ここ
では、（１，１）の組み合わせで入力する。これらは同
じであるので、排他的論理和ゲートＥｘＯＲ１は“０”
を出力する。セレクタＳ９１を介してフリップフロップ
は“０”を読み込む。
【０１０７】第１のクロック信号Ｃｌｋ４００の“Ｈ”
期間にテストパターンの偶数ビット目の入力端子Ｓｃａ
ｎ＿ｉｎ４００＿ｅｖｅｎからのデータ“１”を入力側
パルスラッチ４０１に取り込む。第２のクロック信号Ｃ
ｌｋ４０１の“Ｈ”期間に入力側パルスラッチ４０２に
パルスラッチ４０１の出力“１”を取り込む。この時点
で、入力側パルスラッチ４０１，４０２にスキャンテス
トパターンの２ビット目のデータが保持される。
期間にテストパターンの偶数ビット目の入力端子Ｓｃａ
ｎ＿ｉｎ４００＿ｅｖｅｎからのデータ“１”を入力側
パルスラッチ４０１に取り込む。第２のクロック信号Ｃ
ｌｋ４０１の“Ｈ”期間に入力側パルスラッチ４０２に
パルスラッチ４０１の出力“１”を取り込む。この時点
で、入力側パルスラッチ４０１，４０２にスキャンテス
トパターンの２ビット目のデータが保持される。
【０１０８】（２） 期間ｔ１の動作
スキャンテストパターンの３ビット目を奇数ビット目の
入力端子Ｓｃａｎ＿ｉｎ４００＿ｏｄｄに入力し、スキ
ャンテストパターンの４ビット目を偶数ビット目の入力
端子Ｓｃａｎ＿ｉｎ４００＿ｅｖｅｎに入力する。ここ
では、（１，０）の組み合わせで入力する。これらは異
なるので、排他的論理和ゲートＥｘＯＲ１は“１”を出
力する。
入力端子Ｓｃａｎ＿ｉｎ４００＿ｏｄｄに入力し、スキ
ャンテストパターンの４ビット目を偶数ビット目の入力
端子Ｓｃａｎ＿ｉｎ４００＿ｅｖｅｎに入力する。ここ
では、（１，０）の組み合わせで入力する。これらは異
なるので、排他的論理和ゲートＥｘＯＲ１は“１”を出
力する。
【０１０９】第３のクロック信号Ｃｌｋ４０２により判
定用フリップフロップ４２１のデータ“０”を判定用フ
リップフロップ４２２にシフトする。同時に排他的論理
和ゲートＥｘＯＲ１の出力“１”をセレクタＳ９１を介
して判定用フリップフロップ４２１に読み込む。
定用フリップフロップ４２１のデータ“０”を判定用フ
リップフロップ４２２にシフトする。同時に排他的論理
和ゲートＥｘＯＲ１の出力“１”をセレクタＳ９１を介
して判定用フリップフロップ４２１に読み込む。
【０１１０】第１のクロック信号Ｃｌｋ４００の“Ｈ”
期間に、パルスラッチ４０２のデータ“１”をパルスラ
ッチ４０３にシフトし、テストパターンの偶数ビット目
の入力端子Ｓｃａｎ＿ｉｎ４００＿ｅｖｅｎからのデー
タ“０”を入力側パルスラッチ４０１に取り込む。第２
のクロック信号Ｃｌｋ４０１の“Ｈ”期間に、パルスラ
ッチ４０４にパルスラッチ４０３の出力“１”を取り込
むとともに、パルスラッチ４０２にパルスラッチ４０１
の出力“０”を取り込む。この時点で、パルスラッチ４
０３，４０４にスキャンテストパターンの２ビット目の
データが保持され、パルスラッチ４０１，４０２にスキ
ャンテストパターンの４ビット目のデータが保持され
る。いずれも偶数ビット目である。
期間に、パルスラッチ４０２のデータ“１”をパルスラ
ッチ４０３にシフトし、テストパターンの偶数ビット目
の入力端子Ｓｃａｎ＿ｉｎ４００＿ｅｖｅｎからのデー
タ“０”を入力側パルスラッチ４０１に取り込む。第２
のクロック信号Ｃｌｋ４０１の“Ｈ”期間に、パルスラ
ッチ４０４にパルスラッチ４０３の出力“１”を取り込
むとともに、パルスラッチ４０２にパルスラッチ４０１
の出力“０”を取り込む。この時点で、パルスラッチ４
０３，４０４にスキャンテストパターンの２ビット目の
データが保持され、パルスラッチ４０１，４０２にスキ
ャンテストパターンの４ビット目のデータが保持され
る。いずれも偶数ビット目である。
【０１１１】“１１１０”のスキャンテストパターンに
対して、パルスラッチ４０４，４０３，４０２，４０１
（降順）には“１１１０”が保持されている。両者は不
一致である。
対して、パルスラッチ４０４，４０３，４０２，４０１
（降順）には“１１１０”が保持されている。両者は不
一致である。
【０１１２】（３） 期間ｔ２の動作
パルスラッチ４０４の保持データは“１”である。判定
用フリップフロップ４２２の保持データが“０”である
ので、制御セレクタＣＳ２はパルスラッチの出力端子Ｑ
を選択する。したがって、パルスラッチ４０４の保持デ
ータ“１”が論理回路Ｃｋｔ４０４に入力される。これ
は、スキャンテストパターンの１ビット目に合致してい
る。
用フリップフロップ４２２の保持データが“０”である
ので、制御セレクタＣＳ２はパルスラッチの出力端子Ｑ
を選択する。したがって、パルスラッチ４０４の保持デ
ータ“１”が論理回路Ｃｋｔ４０４に入力される。これ
は、スキャンテストパターンの１ビット目に合致してい
る。
【０１１３】パルスラッチ４０３の保持データも“１”
である。判定用フリップフロップ４２２の保持データの
如何とは無関係に、パルスラッチ４０３の保持データ
“１”が論理回路Ｃｋｔ４０３に入力される。これは、
スキャンテストパターンの２ビット目に合致している。
である。判定用フリップフロップ４２２の保持データの
如何とは無関係に、パルスラッチ４０３の保持データ
“１”が論理回路Ｃｋｔ４０３に入力される。これは、
スキャンテストパターンの２ビット目に合致している。
【０１１４】パルスラッチ４０２の保持データは“０”
である。判定用フリップフロップ４２１の保持データが
“１”であるので、制御セレクタＣＳ１はパルスラッチ
の反転出力端子ＮＱを選択する。したがって、パルスラ
ッチ４０２の保持データ“０”の反転データ“１”が論
理回路Ｃｋｔ４０２に入力される。これは、スキャンテ
ストパターンの３ビット目に合致することになる。
である。判定用フリップフロップ４２１の保持データが
“１”であるので、制御セレクタＣＳ１はパルスラッチ
の反転出力端子ＮＱを選択する。したがって、パルスラ
ッチ４０２の保持データ“０”の反転データ“１”が論
理回路Ｃｋｔ４０２に入力される。これは、スキャンテ
ストパターンの３ビット目に合致することになる。
【０１１５】パルスラッチ４０１の保持データも“０”
である。判定用フリップフロップ４２１の保持データの
如何とは無関係に、パルスラッチ４０１の保持データ
“０”が論理回路Ｃｋｔ４０１に入力される。これは、
スキャンテストパターンの４ビット目に合致している。
である。判定用フリップフロップ４２１の保持データの
如何とは無関係に、パルスラッチ４０１の保持データ
“０”が論理回路Ｃｋｔ４０１に入力される。これは、
スキャンテストパターンの４ビット目に合致している。
【０１１６】以上の動作を解説すると、次のようにいう
ことができる。
ことができる。
【０１１７】スキャンテストパターンをパルスラッチ４
０１に取り込むのに、テストパターンの偶数ビット目を
取り込んでいる。パルスラッチ４０１はマスターラッチ
であり、マスターラッチは偶数ビット目に対応してい
る。したがって、マスターラッチであるパルスラッチ４
０３，４０１では、判定用フリップフロップ４２２，４
２１の結果の如何とは無関係に、保持データを出力端子
Ｑから論理回路Ｃｋｔ４０３，４０１に出力すればよ
い。
０１に取り込むのに、テストパターンの偶数ビット目を
取り込んでいる。パルスラッチ４０１はマスターラッチ
であり、マスターラッチは偶数ビット目に対応してい
る。したがって、マスターラッチであるパルスラッチ４
０３，４０１では、判定用フリップフロップ４２２，４
２１の結果の如何とは無関係に、保持データを出力端子
Ｑから論理回路Ｃｋｔ４０３，４０１に出力すればよ
い。
【０１１８】スレイブラッチは奇数ビット目に対応して
いる。したがって、スレイブラッチであるパルスラッチ
４０４，４０２では、判定用フリップフロップ４２２，
４２１の結果の如何に応じて、保持データを出力端子Ｑ
と反転出力端子ＮＱといずれから論理回路Ｃｋｔ４０
４，４０２に出力するかを選択しなければならない。判
定用フリップフロップ４２２の保持データは“０”であ
るが、これは奇数ビット目と偶数ビット目とが一致して
いることに対応している。したがって、パルスラッチ４
０４は出力端子Ｑから出力すればよい。判定用フリップ
フロップ４２１の保持データは“１”であるが、これは
奇数ビット目と偶数ビット目とが不一致であることに対
応している。したがって、パルスラッチ４０２は反転出
力端子ＮＱから出力しなければならない。
いる。したがって、スレイブラッチであるパルスラッチ
４０４，４０２では、判定用フリップフロップ４２２，
４２１の結果の如何に応じて、保持データを出力端子Ｑ
と反転出力端子ＮＱといずれから論理回路Ｃｋｔ４０
４，４０２に出力するかを選択しなければならない。判
定用フリップフロップ４２２の保持データは“０”であ
るが、これは奇数ビット目と偶数ビット目とが一致して
いることに対応している。したがって、パルスラッチ４
０４は出力端子Ｑから出力すればよい。判定用フリップ
フロップ４２１の保持データは“１”であるが、これは
奇数ビット目と偶数ビット目とが不一致であることに対
応している。したがって、パルスラッチ４０２は反転出
力端子ＮＱから出力しなければならない。
【０１１９】本動作例では、入力のスキャンテストパタ
ーンは、１ビット目が“１”、２ビット目が“１”、３
ビット目が“１”、４ビット目が“０”となっている。
これを、 ０ １ １ １ で表す。この場合に、パルスラッチ４０１，４０２，４
０３，４０４に保持されているデータは次のようにな
る。
ーンは、１ビット目が“１”、２ビット目が“１”、３
ビット目が“１”、４ビット目が“０”となっている。
これを、 ０ １ １ １ で表す。この場合に、パルスラッチ４０１，４０２，４
０３，４０４に保持されているデータは次のようにな
る。
【０１２０】
４０１（０） ４０２（０） ４０３（１） ４０４（１）
判定用フリップフロップ４２１，４２２に保持されてい
るデータは、次のようになる。
るデータは、次のようになる。
【０１２１】４２１（１） ４２２（０）
判定用フリップフロップ４２１，４２２のデータによっ
て、パルスラッチ４０１，４０２，４０３，４０４から
論理回路Ｃｋｔ４０１，Ｃｋｔ４０２，Ｃｋｔ４０３，
Ｃｋｔ４０４に与えられるでは、次のようになる。
て、パルスラッチ４０１，４０２，４０３，４０４から
論理回路Ｃｋｔ４０１，Ｃｋｔ４０２，Ｃｋｔ４０３，
Ｃｋｔ４０４に与えられるでは、次のようになる。
【０１２２】それぞれＣｋｔの
４０１（０） ４０２（１） ４０３（１） ４０４（１）
ところで、論理回路Ｃｋｔ４０１〜Ｃｋｔ４０４がバッ
ファ回路であるとすると、出力側のパルスラッチ４１
１，４１２，４１３，４１４に保持されるデータは、次
のようになる。
ファ回路であるとすると、出力側のパルスラッチ４１
１，４１２，４１３，４１４に保持されるデータは、次
のようになる。
【０１２３】
４１１（０） ４１２（１） ４１３（１） ４１４（１）
（４） 期間ｔ３の動作
出力側パルスラッチ４１１，４１２の出力端子Ｑの比較
が排他的論理和ゲートＥｘＯＲ２で行われ、セレクタＳ
９１を介して判定用フリップフロップ４２１に比較結果
が保持される。また、出力側パルスラッチ４１３，４２
４の出力端子Ｑの比較が排他的論理和ゲートＥｘＯＲ３
で行われ、セレクタＳ９２を介して判定用フリップフロ
ップ４２２に比較結果が保持される。
が排他的論理和ゲートＥｘＯＲ２で行われ、セレクタＳ
９１を介して判定用フリップフロップ４２１に比較結果
が保持される。また、出力側パルスラッチ４１３，４２
４の出力端子Ｑの比較が排他的論理和ゲートＥｘＯＲ３
で行われ、セレクタＳ９２を介して判定用フリップフロ
ップ４２２に比較結果が保持される。
【０１２４】いずれも、一致しているときは“０”が保
持され、不一致のときは“１”が保持される。
持され、不一致のときは“１”が保持される。
【０１２５】（５） 期間ｔ４の動作
スキャンテストパターンの５ビット目を奇数ビット目の
入力端子Ｓｃａｎ＿ｉｎ４００＿ｏｄｄに入力し、６ビ
ット目を偶数ビット目の入力端子Ｓｃａｎ＿ｉｎ４００
＿ｅｖｅｎに入力する。ここでは、（０，１）の組み合
わせで入力する。これらは異なるので、判定用フリップ
フロップ４２１には“１”を保持すべきであるが、
（４）の動作によってすでに“１”が保持されている。
したがって、上記（１）と同様の処理となる（矛盾は生
じない）。なお、ここで（０，１）に代えて、（０，
０）の組み合わせを入力してはならない。
入力端子Ｓｃａｎ＿ｉｎ４００＿ｏｄｄに入力し、６ビ
ット目を偶数ビット目の入力端子Ｓｃａｎ＿ｉｎ４００
＿ｅｖｅｎに入力する。ここでは、（０，１）の組み合
わせで入力する。これらは異なるので、判定用フリップ
フロップ４２１には“１”を保持すべきであるが、
（４）の動作によってすでに“１”が保持されている。
したがって、上記（１）と同様の処理となる（矛盾は生
じない）。なお、ここで（０，１）に代えて、（０，
０）の組み合わせを入力してはならない。
【０１２６】また、出力側において、判定用フリップフ
ロップ４２２の結果を反映してパルスラッチ４１４の出
力を選択し、テストパターンの入力の１ビット目および
２ビット目に対する論理結果を出力端子Ｓｃａｎ＿ｏｕ
ｔ４００より出力する。
ロップ４２２の結果を反映してパルスラッチ４１４の出
力を選択し、テストパターンの入力の１ビット目および
２ビット目に対する論理結果を出力端子Ｓｃａｎ＿ｏｕ
ｔ４００より出力する。
【０１２７】（６） 期間ｔ５の動作
スキャンテストパターンの７ビット目を奇数ビット目の
入力端子Ｓｃａｎ＿ｉｎ４００＿ｏｄｄに入力し、８ビ
ット目を偶数ビット目の入力端子Ｓｃａｎ＿ｉｎ４００
＿ｅｖｅｎに入力する。ここでは、（０，０）の組み合
わせで入力する。これらは一致するので、判定用フリッ
プフロップ４２１には“０”を保持すべきであるが、
（４）の動作によってすでに“０”が保持されている。
したがって、上記（２）と同様の処理となる（矛盾は生
じない）。なお、ここで（０，０）に代えて、（０，
１）の組み合わせを入力してはならない。
入力端子Ｓｃａｎ＿ｉｎ４００＿ｏｄｄに入力し、８ビ
ット目を偶数ビット目の入力端子Ｓｃａｎ＿ｉｎ４００
＿ｅｖｅｎに入力する。ここでは、（０，０）の組み合
わせで入力する。これらは一致するので、判定用フリッ
プフロップ４２１には“０”を保持すべきであるが、
（４）の動作によってすでに“０”が保持されている。
したがって、上記（２）と同様の処理となる（矛盾は生
じない）。なお、ここで（０，０）に代えて、（０，
１）の組み合わせを入力してはならない。
【０１２８】また、出力側において、パルスラッチ４１
２のデータをパルスラッチ４１３にシフトし、パルスラ
ッチ４１１のデータをパルスラッチ４１２にシフトす
る。判定用フリップフロップ４２２の結果を反映してパ
ルスラッチ４１４の出力を選択し、テストパターンの入
力の３ビット目および４ビット目に対する論理結果を出
力端子Ｓｃａｎ＿ｏｕｔ４００より出力する。
２のデータをパルスラッチ４１３にシフトし、パルスラ
ッチ４１１のデータをパルスラッチ４１２にシフトす
る。判定用フリップフロップ４２２の結果を反映してパ
ルスラッチ４１４の出力を選択し、テストパターンの入
力の３ビット目および４ビット目に対する論理結果を出
力端子Ｓｃａｎ＿ｏｕｔ４００より出力する。
【０１２９】以上のようにして、特定のテストパターン
でのスキャンテストを実行することができる。
でのスキャンテストを実行することができる。
【０１３０】（実施の形態５）図６はパルスラッチとフ
リップフロップとの切り換えを可能にする半導体集積回
路の回路図である。フリップフロップをマスターラッチ
５０１とスレイブラッチ５０２によって構成する。マス
ターラッチ５０１へのクロック供給を、セレクタ１２０
によるクロック信号Ｃｌｋ５０１の反転信号と固定値０
の選択式とし、スレイブラッチ５０２へのデータ入力
を、セレクタ１２１によるデータＤ５０１とマスターラ
ッチ５０１の出力との選択式とする。
リップフロップとの切り換えを可能にする半導体集積回
路の回路図である。フリップフロップをマスターラッチ
５０１とスレイブラッチ５０２によって構成する。マス
ターラッチ５０１へのクロック供給を、セレクタ１２０
によるクロック信号Ｃｌｋ５０１の反転信号と固定値０
の選択式とし、スレイブラッチ５０２へのデータ入力
を、セレクタ１２１によるデータＤ５０１とマスターラ
ッチ５０１の出力との選択式とする。
【０１３１】通常動作時においては、セレクタ１２０を
固定値０にしてマスターラッチ５０１を不動作とすると
ともに、セレクタ１２１をデータＤの直接入力にする。
スレイブラッチ５０２は、クロック信号Ｃｌｋ５０１の
立ち上がりタイミングでデータＤ５０１をラッチする。
すなわち、パルスラッチとして動作させる。
固定値０にしてマスターラッチ５０１を不動作とすると
ともに、セレクタ１２１をデータＤの直接入力にする。
スレイブラッチ５０２は、クロック信号Ｃｌｋ５０１の
立ち上がりタイミングでデータＤ５０１をラッチする。
すなわち、パルスラッチとして動作させる。
【０１３２】テストモード時においては、セレクタ１２
０をインバータ側にすることでマスターラッチ５０１に
クロック信号Ｃｌｋ５０１の論理反転を入力するととも
に、セレクタ１２１をマスターラッチ５０１側とする。
すなわち、マスターラッチ５０１とスレイブラッチ５０
２とでフリップフロップとして動作させ、テストパター
ンシフト時のデータ抜けを防ぐ。
０をインバータ側にすることでマスターラッチ５０１に
クロック信号Ｃｌｋ５０１の論理反転を入力するととも
に、セレクタ１２１をマスターラッチ５０１側とする。
すなわち、マスターラッチ５０１とスレイブラッチ５０
２とでフリップフロップとして動作させ、テストパター
ンシフト時のデータ抜けを防ぐ。
【０１３３】この図６の構成によれば、通常動作モード
においてマスターラッチ５０１を不動作とし、稼動して
いるトランジスタ数を少なくすることによって低消費電
力を実現する。
においてマスターラッチ５０１を不動作とし、稼動して
いるトランジスタ数を少なくすることによって低消費電
力を実現する。
【０１３４】
【発明の効果】以上のように本発明によれば、通常動作
時に稼動するトランジスタ数を削減して低消費電力を実
現するとともに、実装トランジスタ数を制限することに
よって小面積化を実現することができる。しかも、パル
スラッチ使用時に課題となるテストパターンシフト時の
データの抜けを防ぐことができ、故障検出率の向上を実
現できる。
時に稼動するトランジスタ数を削減して低消費電力を実
現するとともに、実装トランジスタ数を制限することに
よって小面積化を実現することができる。しかも、パル
スラッチ使用時に課題となるテストパターンシフト時の
データの抜けを防ぐことができ、故障検出率の向上を実
現できる。
【図１】 本発明の実施の形態１の半導体集積回路の回
路構成図
路構成図
【図２】 本発明の実施の形態２の半導体集積回路の回
路構成図
路構成図
【図３】 本発明の実施の形態３の半導体集積回路の回
路構成図
路構成図
【図４】 本発明の実施の形態４の半導体集積回路の回
路構成図
路構成図
【図５】 本発明の実施の形態４の動作を示すタイミン
グチャート
グチャート
【図６】 本発明の実施の形態５のパルスラッチとフリ
ップフロップとの切り換えを可能にする半導体集積回路
の回路図
ップフロップとの切り換えを可能にする半導体集積回路
の回路図
【図７】 従来の半導体集積回路の回路構成図
１０１，１０２，１０３，１０４ フリップフロップ
１１１，１１２，１１３，１１４ 入力側パルスラッチ
１２１，１２２，１２３，１２４ 出力側パルスラッチ
２０１，２０２，２０３，２０４ 入力側パルスラッチ
２１１，２１２，２１３，２１４ 出力側パルスラッチ
３０１，３０２，３０３，３０４ 入力側パルスラッチ
３１１，３１２，３１３，３１４ 出力側パルスラッチ
４０１，４０２，４０３，４０４ 入力側パルスラッチ
４１１，４１２，４１３，４１４ 出力側パルスラッチ
５０１ マスターラッチ
５０２ スレイブラッチ
４２１，４２２ 判定用フリップフロップ
Ｃｋｔ１０１，Ｃｋｔ１０２，Ｃｋｔ１０３，Ｃｋｔ１
０４ 論理回路 Ｃｋｔ１１１，Ｃｋｔ１１２，Ｃｋｔ１１３，Ｃｋｔ１
１４ 論理回路 Ｃｋｔ２０１，Ｃｋｔ２０２，Ｃｋｔ２０３，Ｃｋｔ２
０４ 論理回路 Ｃｋｔ３０１，Ｃｋｔ３０２，Ｃｋｔ３０３，Ｃｋｔ３
０４ 論理回路 Ｃｋｔ４０１，Ｃｋｔ４０２，Ｃｋｔ４０３，Ｃｋｔ４
０４ 論理回路 ＦＦ１１，ＦＦ１２ ２つのパルスラッチからなるフリ
ップフロップ ＦＦ２１，ＦＦ２２ ２つのパルスラッチからなるフリ
ップフロップ ＦＦ３１，ＦＦ３２ ２つのパルスラッチからなるフリ
ップフロップ ＦＦ４１，ＦＦ４２ ２つのパルスラッチからなるフリ
ップフロップ ＦＦ５１，ＦＦ５２ ２つのパルスラッチからなるフリ
ップフロップ ＦＦ６１，ＦＦ６２ ２つのパルスラッチからなるフリ
ップフロップ ＥｘＯＲ１，ＥｘＯＲ２，ＥｘＯＲ３ 排他的論理和ゲ
ート Ｓ５２，Ｓ５４，Ｓ６１，Ｓ６３ セレクタ Ｓ１０２，Ｓ１０４，Ｓ１１２，Ｓ１１４ セレクタ Ｓ１２０，Ｓ１２１ セレクタ
０４ 論理回路 Ｃｋｔ１１１，Ｃｋｔ１１２，Ｃｋｔ１１３，Ｃｋｔ１
１４ 論理回路 Ｃｋｔ２０１，Ｃｋｔ２０２，Ｃｋｔ２０３，Ｃｋｔ２
０４ 論理回路 Ｃｋｔ３０１，Ｃｋｔ３０２，Ｃｋｔ３０３，Ｃｋｔ３
０４ 論理回路 Ｃｋｔ４０１，Ｃｋｔ４０２，Ｃｋｔ４０３，Ｃｋｔ４
０４ 論理回路 ＦＦ１１，ＦＦ１２ ２つのパルスラッチからなるフリ
ップフロップ ＦＦ２１，ＦＦ２２ ２つのパルスラッチからなるフリ
ップフロップ ＦＦ３１，ＦＦ３２ ２つのパルスラッチからなるフリ
ップフロップ ＦＦ４１，ＦＦ４２ ２つのパルスラッチからなるフリ
ップフロップ ＦＦ５１，ＦＦ５２ ２つのパルスラッチからなるフリ
ップフロップ ＦＦ６１，ＦＦ６２ ２つのパルスラッチからなるフリ
ップフロップ ＥｘＯＲ１，ＥｘＯＲ２，ＥｘＯＲ３ 排他的論理和ゲ
ート Ｓ５２，Ｓ５４，Ｓ６１，Ｓ６３ セレクタ Ｓ１０２，Ｓ１０４，Ｓ１１２，Ｓ１１４ セレクタ Ｓ１２０，Ｓ１２１ セレクタ
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０３Ｋ 19/00 Ｇ０１Ｒ 31/28 Ｇ
Ｆターム(参考） 2G132 AA01 AB01 AC14 AK07 AK08
AK23 AL11
5F038 CD06 CD09 DF08 DT02 DT03
DT06 DT15 EZ20
5J043 AA03 AA05 AA09 BB04 DD00
DD05 DD07
5J056 BB17 BB52 BB60 CC00 CC14
FF01 FF10
Claims (14)
- 【請求項１】 複数の論理回路と、前記各論理回路の入
力に個別的に接続された複数の入力側パルスラッチと、
前記各入力側パルスラッチの入力に個別的に接続されか
つ相互にスキャンチェーン接続された複数の入力側のフ
リップフロップとを備えている半導体集積回路。 - 【請求項２】 複数の論理回路と、前記各論理回路の出
力に個別的に接続された複数の出力側パルスラッチと、
前記各出力側パルスラッチの出力に個別的に接続されか
つ相互にスキャンチェーン接続された複数の出力側のフ
リップフロップとを備えている半導体集積回路。 - 【請求項３】 複数の論理回路と、前記各論理回路の入
力に個別的に接続された複数の入力側パルスラッチと、
前記各論理回路の出力に個別的に接続された複数の出力
側パルスラッチと、前記各入力側パルスラッチの入力に
個別的に接続されかつ相互にスキャンチェーン接続され
た複数の入力側のフリップフロップと、前記各出力側パ
ルスラッチの出力に個別的に接続されかつ相互にスキャ
ンチェーン接続された複数の出力側のフリップフロップ
とを備えている半導体集積回路。 - 【請求項４】 前記入力側のフリップフロップと前記出
力側のフリップフロップとが兼用構成とされている請求
項３に記載の半導体集積回路。 - 【請求項５】 複数の論理回路と、前記各論理回路の入
力に個別的に接続された複数の入力側パルスラッチとを
備え、前記入力側パルスラッチ群におけるパルスラッチ
２つずつをそれぞれマスターラッチ・スレイブラッチの
関係で１つのフリップフロップとして構成した上でそれ
ぞれをスキャンチェーンでつなぎ、通常モード時には前
記マスターラッチと前記スレイブラッチとに共通のクロ
ックを供給し、テストモード時には前記マスターラッチ
と前記スレイブラッチとに正転反転の関係のクロックを
供給するように構成してある半導体集積回路。 - 【請求項６】 複数の論理回路と、前記各論理回路の出
力に個別的に接続された複数の出力側パルスラッチとを
備え、前記出力側パルスラッチ群におけるパルスラッチ
２つずつをそれぞれマスターラッチ・スレイブラッチの
関係で１つのフリップフロップとして構成した上でそれ
ぞれをスキャンチェーンでつなぎ、通常モード時には前
記マスターラッチと前記スレイブラッチとに共通のクロ
ックを供給し、テストモード時には前記マスターラッチ
と前記スレイブラッチとに正転反転の関係のクロックを
供給するように構成してある半導体集積回路。 - 【請求項７】 複数の論理回路と、前記各論理回路の入
力に個別的に接続された複数の入力側パルスラッチと、
前記各論理回路の出力に個別的に接続された複数の出力
側パルスラッチとを備え、前記入力側パルスラッチ群に
おけるパルスラッチ２つずつおよび前記出力側パルスラ
ッチ群におけるパルスラッチ２つずつをそれぞれマスタ
ーラッチ・スレイブラッチの関係で１つのフリップフロ
ップとして構成した上でそれぞれをスキャンチェーンで
つなぎ、通常モード時には前記マスターラッチと前記ス
レイブラッチとに共通のクロックを供給し、テストモー
ド時には前記マスターラッチと前記スレイブラッチとに
正転反転の関係のクロックを供給するように構成してあ
る半導体集積回路。 - 【請求項８】 前記各スレイブラッチをなすパルスラッ
チに対して、その出力端子と反転出力端子のいずれかを
選択するセレクタが設けられている請求項５から請求項
７までのいずれかに記載の半導体集積回路。 - 【請求項９】 前記各マスターラッチをなすパルスラッ
チに対して、その出力端子と反転出力端子のいずれかを
選択するセレクタが設けられている請求項５から請求項
７までのいずれかに記載の半導体集積回路。 - 【請求項１０】 前記入力側パルスラッチの初段にスキ
ャンテストパターンの偶数ビット目を入力するように構
成してあるとともに、 前記スキャンテストパターンの奇数ビット目と偶数ビッ
ト目の排他的論理和の結果を判定データとして保持し、
かつ前記２つのパルスラッチからなるフリップフロップ
の列に対応して前記判定データをスキャンシフトする判
定用フリップフロップの列を備え、 前記入力側パルスラッチの出力側のセレクタを前記判定
用フリップフロップによる判定データに基づいて制御す
るように構成されている請求項８に記載の半導体集積回
路。 - 【請求項１１】 前記入力側パルスラッチの初段にスキ
ャンテストパターンの偶数ビット目を入力するように構
成してあるとともに、 前記２つの出力側パルスラッチからなるフリップフロッ
プにおける前記２つの出力側パルスラッチの出力データ
の排他的論理和の結果を判定データとして保持し、かつ
前記２つのパルスラッチからなるフリップフロップの列
に対応して前記判定データをスキャンシフトする判定用
フリップフロップの列を備え、 前記出力側パルスラッチの出力側のセレクタを前記判定
用フリップフロップによる判定データに基づいて制御す
るように構成されている請求項８に記載の半導体集積回
路。 - 【請求項１２】 請求項１０の判定用フリップフロップ
と請求項１１の判定用フリップフロップとが共用構成と
されていることを特徴とする半導体集積回路。 - 【請求項１３】 マスターラッチとスレイブラッチの組
み合わせでフリップフロップを構成し、通常動作時には
前記マスターラッチを不動作にするとともに前記スレイ
ブラッチに直接にデータ入力するように構成され、スキ
ャンテスト時には前記マスターラッチも動作させて前記
マスターラッチから前記スレイブラッチにデータをシフ
トさせるように構成されている半導体集積回路。 - 【請求項１４】 前記マスターラッチは、そのイネーブ
ル端子にクロック信号の論理反転と固定値０を選択する
セレクタが接続され、前記スレイブラッチは、そのデー
タ入力端子に直接のデータ入力と前記マスターラッチの
データ出力を選択するセレクタが接続されている請求項
１３に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002058656A JP3595310B2 (ja) | 2002-03-05 | 2002-03-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002058656A JP3595310B2 (ja) | 2002-03-05 | 2002-03-05 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003255025A true JP2003255025A (ja) | 2003-09-10 |
| JP3595310B2 JP3595310B2 (ja) | 2004-12-02 |
Family
ID=28668567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002058656A Expired - Fee Related JP3595310B2 (ja) | 2002-03-05 | 2002-03-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3595310B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006077746A1 (ja) * | 2005-01-19 | 2006-07-27 | National University Corporation Chiba University | 半導体集積回路 |
| JP2014200081A (ja) * | 2013-03-14 | 2014-10-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016058817A (ja) * | 2014-09-08 | 2016-04-21 | 富士通株式会社 | 半導体装置および半導体装置の制御方法 |
| JP2018189604A (ja) * | 2017-05-11 | 2018-11-29 | 富士通株式会社 | 診断回路及び診断回路の制御方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20240103066A1 (en) * | 2022-09-27 | 2024-03-28 | Infineon Technologies Ag | Circuit and method for testing a circuit |
-
2002
- 2002-03-05 JP JP2002058656A patent/JP3595310B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006077746A1 (ja) * | 2005-01-19 | 2006-07-27 | National University Corporation Chiba University | 半導体集積回路 |
| JPWO2006077746A1 (ja) * | 2005-01-19 | 2008-06-19 | 国立大学法人 千葉大学 | 半導体集積回路 |
| JP4555968B2 (ja) * | 2005-01-19 | 2010-10-06 | 国立大学法人 千葉大学 | 半導体集積回路 |
| US7945829B2 (en) | 2005-01-19 | 2011-05-17 | National University Corporation Chiba University | Semiconductor integrated circuit |
| JP2014200081A (ja) * | 2013-03-14 | 2014-10-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016058817A (ja) * | 2014-09-08 | 2016-04-21 | 富士通株式会社 | 半導体装置および半導体装置の制御方法 |
| JP2018189604A (ja) * | 2017-05-11 | 2018-11-29 | 富士通株式会社 | 診断回路及び診断回路の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3595310B2 (ja) | 2004-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2626920B2 (ja) | スキャンテスト回路およびそれを用いた半導体集積回路装置 | |
| JP2725258B2 (ja) | 集積回路装置 | |
| US20040049723A1 (en) | Semiconductor integrated circuit with a test circuit | |
| US8145964B2 (en) | Scan test circuit and scan test control method | |
| AU594568B2 (en) | Diagnostic apparatus for a data processing system | |
| JP2005303464A (ja) | フリップフロップ | |
| JP3197026B2 (ja) | 遅延試験能力を有する走査可能なレジスタ | |
| JPH06105285B2 (ja) | 半導体集積回路装置 | |
| JP2003255025A (ja) | 半導体集積回路 | |
| US6810498B2 (en) | RAM functional test facilitation circuit with reduced scale | |
| JP2001236306A (ja) | データ転送方法及び装置 | |
| JP2937326B2 (ja) | 論理回路のテスト容易化回路 | |
| US6272656B1 (en) | Semiconductor integrated circuit including test facilitation circuit and test method thereof | |
| JP2002139557A (ja) | 半導体装置 | |
| JP2565144B2 (ja) | 直並列変換器 | |
| JP2702147B2 (ja) | 集積回路のテストモード設定回路 | |
| JP2586541B2 (ja) | カウンタのテスト回路 | |
| JP2001153928A (ja) | バウンダリスキャン回路 | |
| JPH0346821A (ja) | 半導体集積回路 | |
| JPS609286B2 (ja) | タイミング信号発生回路 | |
| JP2007110403A (ja) | 半導体集積回路およびその設計方法 | |
| JP2004233133A (ja) | 集積回路、その設計システム及び設計プログラム | |
| JP2006139485A (ja) | コンピュータ制御装置 | |
| JPH1010194A (ja) | 半導体集積回路 | |
| JPH02105396A (ja) | シフトレジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040802 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040824 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040902 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100910 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |