KR20050036772A

KR20050036772A - 불휘발성 반도체 기억 장치

Info

Publication number: KR20050036772A
Application number: KR1020040082069A
Authority: KR
Inventors: 후꾸다야스유끼; 고지마마사쯔구; 이마미야겐이찌; 호소노고지
Original assignee: 가부시끼가이샤 도시바
Priority date: 2003-10-15
Filing date: 2004-10-14
Publication date: 2005-04-20
Also published as: US7315915B2; JP2005122800A; JP4175991B2; KR100624590B1; US20050111259A1

Abstract

본 발명은 서브 블록마다의 데이터 소거 횟수를 관리하는 기능을 내장하는 불휘발성 반도체 기억 장치와 이것을 이용한 전자 장치를 제공한다. 불휘발성 반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀이 배열됨과 함께, 복수의 블록으로 나누어지고, 각 블록이 1 내지 연속하는 복수 페이지로 구성되는 복수의 서브 블록으로 나누어진 셀 어레이와, 상기 셀 어레이의 서브 블록 단위에서의 데이터 소거를 제어하는 컨트롤러를 구비하고, 상기 셀 어레이의 각 서브 블록이 그 서브 블록의 데이터 소거마다 갱신되는 데이터 소거 횟수를 기억하고, 상기 셀 어레이의 소정의 블록이 기억하는 데이터 소거 횟수의 허용 최대값을 참조하여, 각 서브 블록마다 데이터 소거 횟수가 제한된다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 전기적 재기입 가능한 불휘발성 반도체 기억 장치(EEPROM)에 관한 것이다.

현재 알려져 있는 EEPROM의 대부분에는, 부유 게이트에 전하를 축적하는 타입의 메모리 셀을 이용하고 있다. 그 하나인 NAND형 플래시 메모리의 셀 어레이는, 복수의 메모리 셀을 직렬 접속한 NAND 셀 유닛을 배열하여 구성된다. NAND 셀 유닛 내의 메모리 셀은, 인접하는 것끼리 소스, 드레인 확산층을 공유한다. 따라서, NAND형 플래시 메모리의 대용량화를 위해서는 NAND 셀 유닛 내의 메모리 셀 수를 늘리는 것이 유효하다. 이것에 의해서, 워드선을 공유하는 복수의 NAND 셀 유닛으로 이루어진 블록의 용량이 증가한다.

NAND형 플래시 메모리의 블록 내에, 작은 데이터량밖에 기입되지 않는다고 하면, 블록의 잔여분은 쓸데 없게 된다. 그래서 실제로는, 블록을 몇개의 파일 영역으로 더 나누고, 이들의 파일 단위로 데이터 관리하는 것이 행해진다. 그러나, NAND형 플래시 메모리는 통상, 블록 단위로 데이터 소거를 행한다. 이 데이터 소거 방식을 이용하여, 상술과 같은 데이터 관리를 행하면, 데이터 재기입에 쓸데 없는 시간이 걸린다.

예를 들면, 블록 내에 데이터 A의 영역과 데이터 B의 영역을 설정했다고 한다. 데이터 A를 데이터 A'로 재기입하기 위해서는, 데이터 B를 다른 블록에 복사 기입하는 동작이 필요하다. 이 후 블록 소거를 행하고, 소거된 블록에 데이터 A'를 기입한다. 이와 같이, 재기입하지 않는 데이터 B의 복사 기입이 필요해져서, 이것이 데이터 재기입 처리 시간의 오버헤드로 된다.

이와 같은 데이터 재기입 동작의 오버헤드를 해소하기 위해서는, 데이터 소거 동작을 서브 블록(1 페이지 내지 연속하는 복수 페이지의 집합) 단위로 행하는 방식이 유효하다(예를 들면, 특허 문헌 1, 2, 3 참조). 서브 블록 소거는, 비선택 서브 블록의 워드선을 플로팅으로 하고, 선택 서브 블록의 워드선에 0V를 공급하고, 셀 어레이가 형성된 p형 웰에 소거 전압을 공급함으로써 가능하다.

이에 의해, 선택 서브 블록의 메모리 셀에서는, 부유 게이트와 채널 간에서 FN 터널링에 의한 전하 방전이 발생하여, 임계값이 낮은 소거 상태(데이터 "1" 상태)가 얻어진다. 비선택 서브 블록에서는, 워드선(제어 게이트)이 플로팅이기 때문에, p형 웰에 인가되는 소거 전압의 상승에 수반하여, 용량 커플링에 의해 워드선이 전압 상승하여, 소거 금지 상태로 된다. 이에 의해, 블록 내에서 데이터 재기입의 필요가 있는 영역만 데이터의 재기입이 가능하게 된다.

특허 문헌 1 : 일본 특개평 3-295097호 공보

특허 문헌 2 : 일본 특개평 8-143398호 공보

특허 문헌 3 : 일본 특개평 11-176177호 공보

NAND 플래시 메모리에서, 서브 블록 단위의 데이터 소거를 행하면, 비선택 서브 블록의 셀에 소거 스트레스가 걸린다는 문제가 있다. 특히, 비선택 서브 블록 중, 선택 서브 블록에 인접하는 비선택 워드선을 따른 셀에서는, 데이터 소거 시에 나머지 비선택 워드선보다 큰 소거 스트레스가 걸린다. 이것은, 플로팅 상태(예를 들면 Vdd)의 비선택 워드선이, 인접하는 선택 워드선(예를 들면 0V)과의 용량 커플링의 영향으로 충분한 소거 금지 전압까지 상승하지 않기 때문이다. 특히, 셀이나 배선의 미세화에 의해, 워드선 사이의 용량이 커지면, 그 영향이 높아진다. 또한 소거한 서브 블록에의 데이터 기입은, 페이지 단위로 행해지는데, 이 때 비선택 페이지의 셀에는 기입 스트레스가 걸린다.

이상과 같이, 서브 블록 단위의 데이터 재기입을 반복하면, 데이터 디스터브가 커져서, 데이터가 파괴될 우려가 있다. 데이터 파괴를 방지하기 위해서는, 데이터 재기입 횟수를 제한할 필요가 발생한다.

본 발명은, 서브 블록마다의 데이터 소거 횟수를 관리하는 기능을 내장하는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀이 배열됨과 함께, 복수의 블록으로 나누어지고, 각 블록이 1 내지 연속하는 복수 페이지로 구성되는 복수의 서브 블록으로 나누어진 셀 어레이와, 상기 셀 어레이의 서브 블록 단위에서의 데이터 소거를 제어하는 컨트롤러를 구비하고, 상기 셀 어레이의 각 서브 블록이 그 서브 블록의 데이터 소거마다 갱신되는 데이터 소거 횟수를 기억하고, 상기 셀 어레이의 소정의 블록이 기억하는 데이터 소거 횟수의 허용 최대값을 참조하여, 각 서브 블록마다 데이터 소거 횟수가 제한된다.

<실시예>

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.

도 1은 일 실시예에 따른 NAND형 플래시 메모리의 기능 블록 구성을 도시하고 있다. 셀 어레이(1)는, 복수의 부유 게이트형 메모리 셀 MC를 매트릭스 배열하여 구성된다. 로우 디코더(워드선 구동 회로를 포함함)(2)는, 셀 어레이(1)의 워드선 및 선택 게이트선을 구동한다. 감지 증폭기 회로(3)는, 1 페이지분의 감지 증폭기와 데이터 유지 회로를 구비하여, 셀 어레이(1)의 페이지 단위의 데이터 기입 및 판독을 행하는 페이지 버퍼를 구성한다.

감지 증폭기 회로(3)의 1 페이지분의 판독 데이터는, 컬럼 디코더(컬럼 게이트)(4)에 의해 선택되어, I/O 버퍼(5)를 통하여 외부 I/O 단자에 출력된다. I/O 단자로부터 공급되는 기입 데이터는, 컬럼 디코더(4)에 의해 선택되어 감지 증폭기 회로(3)에 로드된다. 감지 증폭기 회로(3)에는 1 페이지분의 기입 데이터가 로드되고, 이것은 기입 사이클이 종료할 때까지 유지된다. 어드레스 신호는 I/O 버퍼(5)를 통하여 입력되고, 어드레스 유지 회로(6)를 통하여 로우 디코더(2) 및 컬럼 디코더(3)에 전송된다.

컨트롤러(7)는, 기입 인에이블 신호/WE, 판독 인에이블 신호/RE, 어드레스 래치 인에이블 신호 ALE, 커맨드 래치 인에이블 신호 CLE 등의 외부 제어 신호에 기초하여, 데이터 판독, 기입 및 소거의 타이밍 제어를 위한 각종 내부 타이밍 신호를 출력한다. 또한 이들 내부 타이밍 신호에 기초하여, 컨트롤러(7)는, 데이터 기입 및 소거의 시퀀스 제어, 데이터 판독의 동작 제어를 행한다. 고전압 발생 회로(8)는, 컨트롤러(7)에 의해 제어되어, 데이터 기입이나 소거에 이용되는 여러가지의 고전압 Vpp를 발생시킨다.

도 2는 셀 어레이(1)의 상세한 구성을 도시하고 있다. 셀 어레이(1)는, 복수개(도면의 예에서는 32개)의 부유 게이트형 메모리 셀 MC0-MC31을 갖는 NAND 셀 유닛 NU를 배열하여 구성된다. NAND 셀 유닛 NU는, 복수의 메모리 셀 MC0-MC31이 직렬 접속된 셀 스트링과, 그 일단과 비트선 BL 사이에 배치된 선택 게이트 트랜지스터 SG1과, 타단과 소스선 CELSRC 사이에 배치된 선택 게이트 트랜지스터 SG2를 구비하여 구성된다.

각 메모리 셀 MC0-MC31의 제어 게이트는 각각 서로 다른 워드선 WL0-WL31에 접속되고, 선택 게이트 트랜지스터 SG1, SG2의 게이트는, 워드선 WL0-WL31과 병행하는 선택 게이트선 SGD, SGS에 접속된다. 하나의 워드선을 따른 복수의 메모리 셀의 집합이 1 페이지 또는 1 페이지로 된다. 워드선 방향으로 배열되는 복수의 NAND 셀 유닛 NU의 집합이 1 블록이 된다. 도 2의 셀 어레이(1)는, 비트선 방향으로 복수의 블록 BLK0∼BLKi를 갖는다.

셀 어레이(1)의 각 페이지는, 통상의 데이터 기억을 행하는 노멀 데이터 영역(1a)와 용장 영역(1b)으로 나누어져 있다. 예를 들면, 노멀 데이터 영역(1a)은 512Byte이다. 용장 영역(1b)은, 예를 들면 16Byte이고, 노멀 데이터 영역(1a)의 데이터의 에러 비트 정정을 행하기 위한 ECC 데이터, 논리 어드레스, 블록의 양부를 나타내는 플래그 외에, 이 실시예에서는 "데이터 소거 횟수"를 기억하는 영역을 갖는다.

도 3은, 셀 어레이(1)의 계층 구조를 알기 쉽게 도시하고 있다. 셀 어레이(1)는, 비트선의 방향으로 복수의 블록 BLK0-BLKi로 나누어져 있다. 각 블록이 이 실시예에서는 32 페이지 PAGE0-PAGE31에 의해 구성된다. 또한 각 블록은, 비트선의 방향으로 연속하는 4 페이지씩의 8개의 서브 블록 SUBBLK0-7로 나누어져 있다. 그리고 각 페이지는, 워드선의 방향으로 노멀 데이터 영역(1a)과 용장 영역(1b)으로 나누어져 있다.

이 실시예의 NAND 플래시 메모리의 기입, 판독 및 소거 동작을 설명한다. 2치 데이터 기억을 행하는 경우, 메모리 셀 MC은, 도 4에 도시한 바와 같이, 마이너스의 임계값 상태인 데이터 "1"(소거 상태)과, 플러스의 임계값 상태인 데이터 "0"을 기억한다. 데이터 기입은, 페이지 단위로 행해진다. 구체적으로 감지 증폭기 회로(3)에 로드한 기입 데이터에 기초하여, 비트선 BL로부터 선택 셀의 채널까지를 Vdd-Vth( "1" 기입) 또는 Vss( "0" 기입)로 프리차지한다. Vth는, 선택 게이트 트랜지스터 SG1의 임계값이다.

그리고, 선택 워드선에 승압된 기입 전압 Vpgm을 인가한다. "0" 데이터가 공급된 셀에서는, 채널로부터 부유 게이트로의 FN 터널링에 의한 전자 주입이 발생하고, 임계값이 플러스인 "0" 데이터 상태로 된다. "1" 데이터가 공급된 셀에서는, 채널이 용량 결합에 의해 전위 상승하여, 부유 게이트에의 전자 주입이 발생하지 않는다. 이에 의해, "0", "1" 데이터가 기입된다. 또 이 데이터 기입 시, 블록 내의 비선택 워드선에는 소정의 중간 전압 Vpass를 공급하여, 비선택 셀에서 기입이 행해지지 않도록 한다.

실제의 데이터 기입에서는, 기입 전압 Vpgm 인가와, 기입 상태를 확인하기 위한 검증 판독을 포함하는 기입 사이클을, 전체 기입 데이터가 기입 완료될 때까지 반복한다. 이와 같은 기입 시퀀스 제어에 의해, 도 3에 도시한 바와 같은 데이터 임계값 분포를 실현할 수 있다.

데이터 판독은, 선택 워드선에 판독 전압인 0V를 공급하여, 비선택 워드선에는 셀 데이터에 따르지 않고 셀이 온하는 패스 전압 Vread를 공급하여, 셀 전류를 검출한다. 구체적으로 감지 증폭기 회로(3)는, 예를 들면 비트선 BL을 Vdd로 프리차지하고, 이것이 선택 셀에 의해 방전되는지의 여부를 검출함으로써, 데이터 "0", "1"을 감지한다.

데이터 소거는 이 실시예에서는, 서브 블록 단위로 행해진다. 이 "서브 블록 소거"는, 선택 블록 BLKi 내의 비선택 서브 블록의 워드선(즉 비선택 워드선)을 예를 들면 전원 전압으로 프리차지하여 플로팅 상태로 하고, 선택 서브 블록의 워드선(즉 선택 워드선)에 0V를 공급한 상태에서, 셀 어레이(1)가 형성된 p형 웰에 승압된 소거 전압 Vrea를 공급한다. 이에 의해, 선택 서브 블록의 셀은, 부유 게이트의 전자가 채널에 방출되어, 데이터 "1"(소거 상태)로 된다. 비선택 서브 블록에서는, 채널로부터의 용량 결합에 의해 제어 게이트 및 부유 게이트의 전위가 상승하여, 데이터가 유지된다.

도 5는, 서브 블록 단위로 데이터 소거 횟수를 관리하는, 이 실시예의 데이터 소거 관리 시스템(10)의 구성을 도시하고 있다. 이하에서는, 데이터 소거 횟수를, 핫 카운트(HC)값이라고도 한다. 서브 블록마다의 데이터 소거 횟수(HC값)를 기억하는 영역은, 각 서브 블록 내의 용장 영역(1b)에 설정된다. 이하, 이것을 "HC 기억 영역"이라고 한다. 이 HC 기억 영역의 HC값은 서브 블록 소거마다 인크리먼트된다. 그리고, 누적된 HC값이 허용 최대값을 초과하지 않도록, 서브 블록의 데이터 소거가 제한된다.

이러한 데이터 소거 횟수의 제한을 위해서, HC값의 허용 최대값 MAX를 기억하는 것은, 특정한 블록이다. 예를 들면, 셀 어레이(1)의 블록 BLKi가, 칩의 전원 투입 시에 칩의 동작 조건을 초기 설정하기 위한 초기 설정 데이터 기억 영역이라고 하고, HC값의 최대값 MAX도 이 블록 BLKi에 초기 설정 데이터 중 하나로서 기입되는 것으로 한다.

도 5에 도시한 바와 같이, 소거 관리 시스템(10)은, 블록 BLKi 내의 허용 최대값 MAX를 판독하여 유지하는 레지스터(11)와, 데이터 소거 시에 선택 서브 블록의 HC값을 미리 판독하여 유지하기 위한 레지스터(12)를 갖는다. 또 감지 증폭기 회로(3)는, 셀 어레이의 노멀 데이터 영역(1a)과 용장 영역(1b)에 대응하여, 노멀 감지 증폭기 회로(3a)와 용장 감지 증폭기 회로(3b)를 갖는다. 블록 BLKi 내의 허용 최대값 MAX는, 다른 초기 설정 데이터와 동시에 파워 온 시에 자동적으로 판독되어, 레지스터(11)에 유지된다.

데이터 소거 사이클에서 선택된 서브 블록의 용장 영역(1b)의 HC값은, 데이터 소거 전에 레지스터(12)에 판독된다. 레지스터(12)는, 카운터 기능을 갖고 있다. 레지스터(11)에 판독되어 있는 MAX값와 레지스터(12)에 판독된 HC값을 비교하는 비교기(13)가 설치되어 있다. 비교기(13)는, 대상으로 하는 서브 블록의 HC값이 MAX값에 도달해 있는지의 여부를 판정하는 판정 회로이다. HC값이 MAX값에 도달해 있으면, 스테이터스 레지스터(14)에 의해, "페일" 플래그를 출력한다. HC값이 MAX값에 도달해 있지 않은 경우에는, 선택 서브 블록의 데이터 소거가 행해진다. 이 데이터 소거 후에, 레지스터(12)가 유지하는 HC값을 인크리먼트하고, 누적된 HC값을 선택된 서브 블록에 기입한다고 하는 동작이 행해진다.

도 6은, 데이터 소거의 제어 흐름을 나타내고 있다. 데이터 소거의 커맨드가 발행되면, 컨트롤러(7)는, 우선 선택된 서브 블록의 용장 영역(1b)의 HC 데이터의 체크 판독을 실행한다(단계 S1). HC 데이터는, 용장 감지 증폭기 회로(3b)에 판독된다. 이 판독 데이터를, 다음에 레지스터(12)로 전송한다(단계 S2). 그리고, 비교기(13)를 활성화하여, 누적 HC값이 최대값 MAX에 도달했는지의 여부의 판정을 행한다(단계 S3).

판정 결과가 "아니오"이면, 이것을 받아 컨트롤러(7)는 선택된 서브 블록의 데이터 소거를 행한다(단계 S4). 데이터 소거는, 소거 전압 인가와, 소거 임계값이 소정의 범위에 들어 가는지의 여부를 확인하는 검증 동작과의 반복에 의해 행해진다. 데이터 소거가 실패로 끝난 경우에는, "페일" 플래그를 출력한다(단계 S7). 데이터 소거가 "패스"로 되면, HC 데이터를 인크리먼트하여, 용장 감지 증폭기 회로(3b)로 전송한다(단계 S5). 즉 갱신된 HC 데이터가 용장 감지 증폭기 회로(3b)에 기입 데이터로서 전송된다. 이 갱신된 HC 데이터를, 용장 영역(1b)의 선택 서브 블록에 기입한다(단계 S6). 이에 의해, 서브 블록 소거 동작은 종료한다.

단계 S3에서의 판정 결과가 "예"이면, 컨트롤러(7)는 소거 동작을 행하지 않고, "페일" 플래그를 칩 외부에 출력한다(단계 S7). 이 페일 플래그를 받아, 사용자는 데이터 재기입처의 서브 블록을 변경할 수 있다. 또한, 데이터 소거 횟수가 허용 최대값에 도달한 서브 블록에 대하여, 이후 데이터 리프레시가 행해질 때까지, 재기입 금지 상태로 설정하는 것이 바람직하다.

사용자는, 스테이터스 플래그에 기초하여, 데이터 리프레시를 행할지의 여부를 결정할 수 있다. 예를 들면, 어떤 블록에 대하여, 그 중 모든 서브 블록의 데이터 소거 횟수가 허용 최대값으로 된 후에 데이터 리프레시를 행하도록 할 수 있다. 이 경우, 선택 블록의 노멀 데이터 영역(1a)의 전체 데이터를 판독하여 예를 들면 칩 외부의 컨트롤러에 일시 대피시키거나, 혹은 다른 블록에 복사 기입한 후, 선택 블록의 일괄 소거를 행한다. 그 후, 대피시킨 데이터를 재차 선택 블록에 기입한다. 이 때, 용장 영역(1b)의 HC값 기억 영역은, 올 "1"의 소거 상태(즉 HC 데이터의 초기 상태)를 유지한다. 이에 의해, HC값을 초기화함과 동시에, 서브 블록 소거의 반복에 수반하는 축적 스트레스의 영향을 제거한 데이터를 재기입할 수 있다.

다른 조건으로 데이터 리프레시를 행하는 것도 가능하다. 예를 들면, 블록 내에서 재기입 금지 상태로 설정된 서브 블록수가 임의의 수에 도달하면, 그 블록의 데이터 리프레시를 행할 수 있다.

이상과 같이 이 실시예에 따르면, 블록 내의 데이터 소거 횟수를 칩 내에서 서브 블록 단위로 관리하고, 그것이 규정값을 넘지 않도록, 서브 블록마다 데이터 소거 동작을 제한한다. 이에 의해, 데이터 재기입에 따르는 스트레스를 억제하여 데이터 파괴를 방지할 수 있다. 구체적으로, 도 3에 도시한 바와 같은, 1 블록=8 서브 블록 구성에서, 서브 블록의 HC값의 허용 최대값을 MAX=8로 설정했다고 한다. 이 때, 각 서브 블록에서의 데이터 소거 횟수가 8회로 제한되어, 블록 전체로서는 8×8=64회의 데이터 소거 횟수로 제한된다. 즉, 이 실시예에 따르면, 블록 내의 데이터 재기입이 복수의 서브 블록 사이에서 평균화되어, 특정한 서브 블록에 집중하는 사태가 방지된다.

상기 실시예에서는, 1 블록이 동일한 용량의 복수의 서브 블록으로 나누어지는 예를 설명했지만, 블록 내에서 서브 블록의 용량이 서로 달라도 된다. 단 이 경우, 용량이 서로 다른 서브 블록의 사이에서 데이터 재기입의 스트레스를 평균화하기 위해서는, 이들의 서브 블록에 서로 다른 허용 최대값을 설정하는 것이 바람직하다. 또한, 서브 블록이 1 페이지여도 된다.

다음에, 상기 실시예에 따른 불휘발성 반도체 기억 장치를 탑재한 전자 카드와, 그 전자 카드를 이용한 전자 장치의 실시예를 설명한다.

도 7은, 이 실시예에 따른 전자 카드와, 이 전자 카드를 이용한 전자 장치의 구성을 나타낸다. 여기서는 전자 장치는, 휴대 전자 기기의 일례로서의 디지털 스틸 카메라(101)을 도시한다. 전자 카드는, 디지털 스틸 카메라(101)의 기록 매체로서 이용되는 메모리 카드(61)이다. 메모리 카드(61)는, 앞의 각 실시예에서 설명한 불휘발성 반도체 장치 혹은 메모리 시스템이 집적화되어 밀봉된 IC 패키지 PK1을 갖는다.

디지털 스틸 카메라(101)의 케이스에는, 카드 슬롯(102)과, 이 카드 슬롯(102)에 접속된, 도시하지 않은 회로 기판이 수납되어 있다. 메모리 카드(61)는, 카드 슬롯(102)에 제거 가능하게 장착된다. 메모리 카드(61)는, 카드 슬롯(102)에 장착되면, 회로 기판 위의 전기 회로에 전기적으로 접속된다.

전자 카드가, 예를 들면 비접촉형의 IC 카드인 경우, 카드 슬롯(102)에 수납하거나, 혹은 가까이 하는 것에 의해서, 회로 기판 위의 전기 회로에 무선 신호에 의해 접속된다.

도 8은, 디지털 스틸 카메라의 기본적인 구성을 도시한다. 피사체로부터의 광은, 렌즈(103)에 의해 집광되어 촬상 장치(104)에 입력된다. 촬상 장치(104)는 예를 들면 CMOS 이미지 센서이고, 입력된 광을 광전 변환하여, 아날로그 신호를 출력한다. 이 아날로그 신호는, 아날로그 증폭기(AMP)에 의해 증폭된 후, A/D 컨버터에 의해 디지털 변환된다. 변환된 신호는, 카메라 신호 처리 회로(105)에 입력되어, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 및 색 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.

화상을 모니터하는 경우, 카메라 신호 처리 회로(105)로부터 출력된 신호는 비디오 신호 처리 회로(106)에 입력되어, 비디오 신호로 변환된다. 비디오 신호의 방식으로서는, 예를 들면 NTSC(National Television System Committee)를 예로 들 수 있다. 비디오 신호는, 표시 신호 처리 회로(107)를 통하여, 디지털 스틸 카메라(101)에 부착된 표시부(108)에 출력된다. 표시부(108)는 예를 들면 액정 모니터이다.

비디오 신호는, 비디오 드라이버(109)를 통하여 비디오 출력 단자(110)에 공급된다. 디지털 스틸 카메라(101)에 의해 촬상된 화상은, 비디오 출력 단자(110)를 통하여, 예를 들면 텔레비전 등의 화상 기기에 출력할 수 있다. 이에 의해, 촬상한 화상을 표시부(108) 이외에서도 표시할 수 있다. 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105)는, 마이크로 컴퓨터(111)에 의해 제어된다.

화상을 캡쳐하는 경우, 조작 버튼 예를 들면 셔터 버튼(112)을 조작자가 누른다. 이에 의해, 마이크로 컴퓨터(111)가, 메모리 컨트롤러(113)를 제어하고, 카메라 신호 처리 회로(105)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리(114)에 기입된다. 비디오 메모리(114)에 기입된 프레임 화상은, 압축/신장 처리 회로(115)에 의해, 소정의 압축 포맷에 기초하여 압축되어, 카드 인터페이스(116)를 통하여 카드 슬롯(102)에 장착되어 있는 메모리 카드(61)에 기록된다.

기록한 화상을 재생하는 경우, 메모리 카드(61)에 기록되어 있는 화상을, 카드 인터페이스(116)를 통하여 판독하고, 압축/신장 처리 회로(115)에 의해 신장한 후, 비디오 메모리(114)에 기입한다. 기입된 화상은 비디오 신호 처리 회로(106)에 입력되어, 화상을 모니터하는 경우와 마찬가지로, 표시부(108)나 화상 기기에 투영해낸다.

또 이 구성에서는, 회로 기판(100) 위에, 카드 슬롯(102), 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 처리 회로(115), 및 카드 인터페이스(116)가 실장된다.

단 카드 슬롯(102)에 대해서는, 회로 기판(100) 위에 실장될 필요는 없고, 커넥터 케이블 등에 의해 회로 기판(100)에 접속되도록 해도 된다.

회로 기판(100) 위에는 또한 전원 회로(117)가 실장된다. 전원 회로(117)는, 외부 전원, 혹은 전지로부터의 전원의 공급을 받아, 디지털 스틸 카메라의 내부에서 사용하는 내부 전원 전압을 발생시킨다. 전원 회로(117)로서, DC-DC 컨버터를 이용해도 된다. 내부 전원 전압은, 상술한 각 회로에 공급되는 것 외에, 스트로브(118), 표시부(108)에도 공급된다.

이상과 같이 이 실시예의 전자 카드는, 디지털 스틸 카메라 등의 휴대 전자 기기에 이용하는 것이 가능하다. 또한 이 전자 카드는, 휴대 전자 기기뿐만 아니라, 도 9a-도 9j에 도시한 바와 같은 다른 각종 전자 기기에 적용할 수 있다. 즉, 도 9a에 도시한 비디오 카메라, 도 9b에 도시한 텔레비전, 도 9c에 도시한 오디오 기기, 도 9d에 도시한 게임기기, 도 9e에 도시한 전자 악기, 도 9f에 도시한 휴대 전화, 도 9g에 도시한 퍼스널 컴퓨터, 도 9h에 도시한 퍼스널 디지털 어시스턴트(PDA), 도 9i에 도시한 보이스 레코더, 도 9j에 도시한 PC 카드 등에, 상기 전자 카드를 이용할 수 있다.

여기까지의 실시예에서는, NAND형 플래시 메모리를 설명했지만, 본 발명은 이에 한정되지 않는다. 예를 들면, AND형, 버추얼 그라운드형 등, 다른 플래시 메모리에도 마찬가지로 본 발명을 적용할 수 있다.

본 발명에 따르면, 서브 블록마다의 데이터 소거 횟수를 관리하는 기능을 내장하는 불휘발성 반도체 기억 장치를 제공할 수 있다.

도 1은 본 발명의 실시예에 따른 플래시 메모리의 기능 블록 구성을 도시하는 도면.

도 2는 상기 플래시 메모리의 셀 어레이 구성을 도시하는 도면.

도 3은 상기 셀 어레이의 계층 구조를 도시하는 도면.

도 4는 상기 플래시 메모리의 데이터 임계값 분포를 도시하는 도면.

도 5는 상기 플래시 메모리의 데이터 소거 관리 시스템의 구성을 도시하는 도면.

도 6은 상기 플래시 메모리의 데이터 소거의 흐름을 도시하는 도면.

도 7은 디지털 스틸 카메라에 적용한 실시예를 도시하는 도면.

도 8은 상기 디지털 스틸 카메라의 내부 구성을 도시하는 도면.

도 9a는 비디오 카메라에 적용한 실시예를 도시하는 도면.

도 9b는 텔레비전에 적용한 실시예를 도시하는 도면.

도 9c는 오디오 기기에 적용한 실시예를 도시하는 도면.

도 9d는 게임기기에 적용한 실시예를 도시하는 도면.

도 9e는 전자 악기에 적용한 실시예를 도시하는 도면.

도 9f는 휴대 전화에 적용한 실시예를 도시하는 도면.

도 9g는 퍼스널 컴퓨터에 적용한 실시예를 도시하는 도면.

도 9h는 퍼스널 디지털 어시스턴트(PDA)에 적용한 실시예를 도시하는 도면.

도 9i는 보이스 레코더에 적용한 실시예를 도시하는 도면.

도 9j는 PC 카드에 적용한 실시예를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 셀 어레이

1a : 노멀 데이터 영역

1b : 용장 영역

2 : 로우 디코더

3 : 감지 증폭기 회로

4 : 컬럼 디코더

5 : I/O 버퍼

6 : 어드레스 유지 회로

7 : 컨트롤러

8 : 고전압 발생 회로

10 : 데이터 소거 관리 시스템

11, 12 : 레지스터

13 : 비교기

14 : 스테이터스 레지스터

Claims

전기적 재기입 가능한 불휘발성 메모리 셀이 배열됨과 함께, 복수의 블록으로 나누어지고, 각 블록이 1 내지 연속하는 복수 페이지로 구성되는 복수의 서브 블록으로 나누어진 셀 어레이와,

상기 셀 어레이의 서브 블록 단위에서의 데이터 소거를 제어하는 컨트롤러를 구비하고,

상기 셀 어레이의 각 서브 블록이 그 서브 블록의 데이터 소거마다 갱신되는 데이터 소거 횟수를 기억하고, 상기 셀 어레이의 소정의 블록이 기억하는 데이터 소거 횟수의 허용 최대값을 참조하여, 각 서브 블록마다 데이터 소거 횟수가 제한되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 소정의 블록으로부터 판독되는 상기 허용 최대값을 유지하는 제1 레지스터와,

데이터 소거를 위해 선택된 선택 서브 블록으로부터 데이터 소거 전에 판독되는 데이터 소거 횟수를 유지하는 제2 레지스터와,

상기 제2 레지스터에 판독된 데이터 소거 횟수가 상기 허용 최대값에 도달했는지의 여부를 판정하는 판정 회로를 더 구비하고,

데이터 소거 횟수가 상기 허용 최대값에 도달하지 않은 경우에, 상기 서브 블록의 데이터 소거 후에 그 서브 블록에 갱신된 데이터 소거 횟수가 기입되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 셀 어레이는, 제어 게이트가 각각 서로 다른 워드선에 접속되어 직렬 접속된 복수의 메모리 셀에 의해 구성되는 NAND 셀 유닛을 배열하여 구성되고, 1 페이지가 1 워드선에 접속되는 복수의 메모리 셀의 집합으로서 정의되고, 1 블록이 워드선 방향으로 나열되는 복수의 NAND 셀 유닛의 집합으로서 정의되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제어 게이트가 각각 서로 다른 워드선에 접속되어 직렬 접속된 복수의 전기적 재기입 가능한 불휘발성 메모리 셀에 의해 구성되는 NAND 셀 유닛을 배열하여 구성되고, 1 페이지가 1 워드선에 접속되는 복수의 메모리 셀의 집합으로서 정의되고, 1 블록이 1 워드선 방향으로 나열되는 복수의 NAND 셀 유닛의 집합으로서 정의되는 복수의 블록을 갖고, 각 블록이 1 내지 연속하는 복수 페이지로 이루어진 복수의 서브 블록으로 나누어진 셀 어레이와,

상기 셀 어레이의 서브 블록 단위의 데이터 소거를 제어하는 컨트롤러와,

상기 셀 어레이의 각 서브 블록이 기억하는 데이터 소거 횟수를 그 서브 블록의 데이터 소거마다 갱신함과 함께, 상기 셀 어레이의 소정의 블록이 기억하는 데이터 소거 횟수의 허용 최대값을 참조하여 각 서브 블록마다의 데이터 소거 횟수를 제한하는 데이터 소거 관리 시스템을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제4항에 있어서,

상기 데이터 소거 관리 시스템은,

상기 소정의 블록으로부터 판독되는 상기 허용 최대값을 유지하는 제1 레지스터와,

데이터 소거를 위해 선택된 선택 서브 블록으로부터 데이터 소거 전에 판독되는 데이터 소거 횟수를 유지하는 제2 레지스터와,

상기 제2 레지스터에 판독된 데이터 소거 횟수가 상기 허용 최대값에 도달했는지의 여부를 판정하는 판정 회로를 갖고,

데이터 소거 횟수가 상기 허용 최대값에 도달하지 않은 경우에, 상기 선택 서브 블록의 데이터 소거 후에 그 서브 블록에 갱신된 데이터 소거 횟수가 기입되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 또는 제4항에 있어서,

상기 셀 어레이는, 통상의 데이터 기입 및 판독을 행하는 노멀 데이터 영역과, 용장 영역을 갖고, 상기 데이터 소거 횟수는 상기 용장 영역에 기입되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 또는 제4항에 있어서,

상기 소정의 블록은 전원 투입에 의해 자동적으로 판독되는 초기 설정 데이터를 기억하는 영역이고, 상기 허용 최대값은 초기 설정 데이터의 하나로서 기입되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항 또는 제5항에 있어서,

상기 판정 회로의 판정 결과는, 스테이터스 플래그로서 칩 외부에 출력되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.