JP4166292B2 - ディジタル画像信号用のメモリ装置、書込み方法および読出し方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、リアルタイムの信号処理を行う信号処理回路をＩＣ回路内に含むディジタル画像信号用のメモリ装置、書込み方法および読出し方法に関する。
【０００２】
【従来の技術】
解像度の異なる複数の階層の画像信号を生成するための階層符号化が知られている。すなわち、高解像度画像信号を第１の階層としてこれより解像度が低い第２の階層の画像信号、第２の階層の画像信号より階層が低い第３の画像信号、・・・・を形成する符号化（階層符号化と称される）が提案されている。この符号化によれば、複数の画像信号を一つの伝送路（通信路、記録媒体）を介して伝送し、受信側では、複数の階層とそれぞれ対応する画像モニタによって、画像データを再生することができる。
【０００３】
より具体的には、標準解像度ビデオ信号、高解像度ビデオ信号、コンピュータディスプレーの画像データ、画像データベースを高速検索するための低解像度ビデオ信号等が異なる解像度のビデオ信号である。また、解像度の高低以外に、画像の拡大、縮小（所謂電子ズーム）に対しても階層符号化を適用することができる。画像の拡大、縮小は、例えばビデオゲームのアプリケーションにおいてしばしば使用される機能である。
【０００４】
【発明が解決しようとする課題】
従来の階層符号化では、第１階層（入力）画像信号と画素数が第１階層の画像信号に対して１／４の第２階層の画像信号を形成する場合、第１階層の画像信号を１／４に間引き、第２階層の画像信号を形成すると共に、第２階層の画像信号から補間された第１階層の補間信号と入力画像信号との差分を計算し、この差分信号を伝送している。このように、従来の階層符号化では、差分信号の画素数は、入力画像信号の画素数と等しく、さらに、第２階層の信号を伝送するので、伝送データ量が元のデータ量より増大するのが普通であった。階層構造の画像データをメモリに書込む場合では、メモリの容量が増大する問題があった。
【０００５】
また、階層構造の画像データをメモリに書込む場合では、階層符号化のための信号処理回路をメモリに対して付加しており、別々のＩＣ回路を必要としていた。そのため、コストの増大、回路配置に必要なスペースの増大という問題が生じた。
【０００６】
従って、この発明の目的は、その容量が元の入力画像データに必要とされるものと等しいメモリに対して階層構造の画像データを蓄積することができると共に、ＩＣ回路としてコストの低減、スペースの縮小が可能なディジタル画像信号用のメモリ装置、書込み方法および読出し方法を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１の発明は、ディジタル画像信号をリアルタイムで処理する信号処理手段と、信号処理手段の出力データが書込まれるメモリ手段とが共通の半導体基板上に構成され、
信号処理手段は、入力画像データを第１の階層の画像データとするときに、第１の階層の空間的に近接するＮ個毎の画素データの平均値により第２の階層の１個の画素データを生成して階層符号化を行う符号化手段であって、
入力画像データと同期したクロックが分周された所定の分周クロックを生成する分周クロック生成手段を有し、
所定の分周クロックに応じて、入力される入力画像データのＮ個の画素データが加算されていくと共に、Ｎ個の画素データのうち、Ｎ−１個の画素データそれぞれがメモリ手段の所定の位置に書き込まれ、
Ｎ個の画素データのうち、残りの１個の画素データが書き込まれるべきメモリ手段の位置に、Ｎ個の画素データの平均値が書き込まれるように制御される
ことを特徴とするディジタル画像信号用のメモリ装置である。また、この発明は、このようにメモリに対してデータを書き込む書込み方法である。
【０００８】
請求項２の発明は、ディジタル画像信号をリアルタイムで処理する信号処理手段と、信号処理手段の出力データが書込まれるメモリ手段とが共通の半導体基板上に構成され、
信号処理手段は、入力画像データを第１の階層の画像データとするときに、第１の階層の空間的に近接するＮ個毎の画素データの平均値により第２の階層の１個の画素データを生成して階層符号化を行う符号化手段であって、
入力画像データと同期したクロックが分周された所定の分周クロックを生成する分周クロック生成手段を有し、
所定の分周クロックに応じて、入力される入力画像データのＮ個の画素データが加算されていくと共に、Ｎ個の画素データのうち、Ｎ−１個の画素データそれぞれとＮ個の画素データの平均値との差分値それぞれがメモリ手段の所定の位置に書き込まれ、
Ｎ個の差分値のうち、残りの１個の差分値が書き込まれるべきメモリ手段の位置に、Ｎ個の画素データの平均値が書き込まれるように制御される
ことを特徴とするディジタル画像信号用のメモリ装置である。また、この発明は、このようにメモリに対してデータを書き込む書込み方法である。
【０００９】
請求項４の発明は、ディジタル画像信号を処理したデータが書込まれたメモリ手段と共に、その読出し出力が供給されるリアルタイム処理の信号処理手段とが共通の半導体基板上に構成され、
信号処理手段は、入力画像データを第１の階層の画像データとするときに、第１の階層の空間的に近接するＮ個毎の画素データの平均値により第２の階層の１個の画素データを生成する階層符号化に対応する復号化手段であって、
メモリに入力されるクロックが分周された所定の分周クロックを生成する分周クロック生成手段と、
所定の分周クロックに応じてメモリ手段の所定の位置から読出された第１の階層のＮ−１個の画素データと第１の階層のＮ個の画素データに対応した第２の階層の１個の画素データとを演算することによって、メモリ手段への書込みが省略された第１の階層のＮ個の画素データのうち、残りの１個の画素データを復元するデータ再生手段と、
を有することを特徴とするディジタル画像信号用のメモリ装置である。また、この発明は、このようにデータを読み出す読出し方法である。
【００１０】
その階層の所定領域に含まれる複数のデータの平均値データによって、より上位の階層のデータを形成し、上位階層のデータをその階層のデータの一部に代えてメモリに書込む。各階層のデータは、メモリの読出し出力から形成することができる。従って、複数の階層のデータを書込む場合でも、メモリの容量が元の画像データに必要な容量より増えることを防止できる。また、１チップのＩＣ回路として、信号処理回路および半導体メモリを構成することができる。
【００１１】
【発明の実施の形態】
以下、この発明の一実施例について図面を参照して説明する。図１は、この発明の一実施例の構成を示す。この発明では、リアルタイムの信号処理を行う信号処理回路と半導体メモリとが共通の半導体基板上に構成され、１チップのＩＣ回路の構成とされる。この一実施例は、画像信号の階層符号化および階層復号化の信号処理回路と半導体メモリ（ＲＡＭ）とが１チップＩＣ回路の構成とされる。図１は、階層符号化の信号処理回路と半導体メモリ１とが１チップにＩＣ化されている。２で示す入力端子から所定のサンプリング周波数（例えば１３．５ＭHz）で、１サンプルが所定ビット数（例えば８ビット）に量子化された画像データが供給される。３で示す入力端子には、入力画像データと同期したクロックが供給される。入力画像データは、テレビジョンのラスター走査の順序でもって供給される。
【００１２】
この一実施例は、最小の階層数、すなわち、入力画像データで構成される第１階層と、これより解像度が低い第２階層とから構成されるものであるが、図２を参照して階層数が第１、第２、第３階層で構成される場合を例にして階層符号化について説明する。
【００１３】
図２において最も下に第１階層の部分的画像（８×８画素）が示されている。図２において、一つの正方形が一つの画素を表している。この第１階層の（２×２画素）の４個の画素毎に平均値が計算される。例えばａ、ｂ、ｅ、ｆの平均値ｍ１（＝１／４・（ａ＋ｂ＋ｅ＋ｆ））が計算される。従って、（８×８画素）と対応する部分が（４×４画素）になる。このように計算された平均値によって第２階層が画像が構成される。
【００１４】
次に第２階層の空間的に隣接する（２×２）の４個の平均値を計算する。図２では、Ｍ１（＝１／４・（ｍ１＋ｍ２＋ｍ３＋ｍ４）が示されている。このように計算された平均値によって、第３階層の画像が構成される。第３階層では、入力画像の（８×８画素）の領域が（２×２画素）の領域になる。図示しないが、さらに、上述と同様に平均値を計算することによって、より上位の階層の画像を構成することが可能である。図２から分かるように、階層が変化するに従って、画素数が１／４、１／１６、・・・と減少する。言い換えると、画像の面積が一定とすると、解像度が同様の割合で低下する。画素間の距離が一定であれば、画像の大きさが同様の割合で縮小する。
【００１５】
上述の平均値により上位の階層の画像を形成する階層符号化は、複数の階層の画像データを伝送する場合に、伝送画素数が増大しない利点がある。図２の例では、斜線が引かれた画素を伝送する代わりに上位階層のデータを伝送すれば良い。例えば第１階層の画素データｆの代わりに第２階層のデータｍ１を伝送すれば良い。受信側では、伝送が省略された画素データｄは、（ｆ＝４ｍ１−（ａ＋ｂ＋ｅ））として求められる。さらに、第１階層の画素データａ〜ｆを含む（４×４画素）の右下コーナーの画素データｐ（あるいは第２階層のデータｍ４）の代わりに、第３階層のデータＭ１を伝送する。上述と同様にして、第２階層の画素データｍ４が計算でき、第２階層のデータを復号でき、さらに、第１階層の画素データｐを復号できる。なお、伝送を省略する画素の位置は、右下コーナーの位置に限定されるものではない。
【００１６】
図１に戻って、この発明の一実施例について説明すると、入力端子３からの入力データと同期したクロックが分周回路４および５にてそれぞれ１／２に分周される。サンプリング周波数をＦｓとすると、分周回路４から１／２・Ｆｓの周波数のクロックが発生する。また、分周回路５は、水平走査周波数をＦｈとすると、１／２・Ｆｈの周波数のクロックを発生する。
【００１７】
入力画像データは、１画素遅延回路６、加算器７、加算器１０、加算器１３および選択回路１５に供給される。１画素遅延回路６の出力が加算器７に供給される。加算器７の出力が選択回路８を介して１ライン遅延回路９に供給される。加算器１０が入力データとライン遅延回路９の出力とを加算する。加算器１０の出力が選択回路１１を介して１画素遅延回路１２に供給される。加算器１３が入力データと１画素遅延回路１２の出力とを加算する。
【００１８】
加算器１３の出力が１／４の割算を行う割算回路１４を介して選択回路１５に供給される。選択回路１５は、入力データと割算回路１４の出力とを選択する。選択回路１５の出力データが半導体メモリ１に対して書込みデータとして供給される。半導体メモリ１には、入力端子３からのクロックが供給され、図示しないが、クロックから書込みアドレスおよび読出しアドレスが生成され、また、書込み／読出しを制御する制御信号が生成される。
【００１９】
選択回路８および１１に対して、分周回路４から１／２・Ｆｓのクロックが供給される。選択回路８および１１は、この分周クロックによって、２画素の期間毎に加算器７および１０のそれぞれの出力を選択して出力する。従って、選択回路８および１１の出力は、２画素の期間毎に変化する。また、選択回路１５には、分周回路４および５から１／２・Ｆｓおよび１／２・Ｆｈの周波数のクロックがそれぞれ供給される。そして、１ライン毎に、入力データと割算回路１４の出力とを交互に選択し、そして、割算回路１４の出力を選択するラインの期間では、２画素の期間毎に、選択回路１４の出力を選択する。従って、選択回路１５の出力は、選択されるラインにおいて２画素の期間毎に変化する。
【００２０】
上述のこの発明の一実施例の動作を説明する。一例として、図２および図３に示すような画素配置の場合に、入力端子２に画素データｆが供給されるタイミングでは、図１中に記入したように、各回路から出力データが発生する。まず、１画素遅延回路６の出力には、前の画素データｅが発生し、加算器７の出力が（ｅ＋ｆ）となる。選択回路８は、２画素の期間毎に、加算器７の出力を選択する。この（ｅ＋ｆ）のデータは、選択されるタイミングのデータであり、次の１画素後の期間の（ｆ＋ｇ）の加算出力は、選択されないタイミングのデータである。従って、１ライン遅延回路９からは、１ライン前の加算出力（ａ＋ｂ）が発生する。従って、加算器１０からは、（ａ＋ｂ＋ｆ）の加算出力が発生する。
【００２１】
加算器１０の出力が供給される選択回路１１も、選択回路８と同様のタイミング（位相）で２画素の期間毎に加算器１０の出力を選択して、１画素遅延回路１２に供給する。１画素遅延回路１２からは、（ａ＋ｂ＋ｅ）のデータが発生する。このデータと入力データとが加算器１３で加算されるので、（ａ＋ｂ＋ｅ＋ｆ）の出力が加算器１３から発生する。この加算器１３の出力が割算回路１４にて、１／４・（ａ＋ｂ＋ｅ＋ｆ）（＝ｍ１）のデータへ変換される。選択回路１５は、入力画素データｆの代わりにこの平均値データｍ１を選択して半導体メモリ１に供給する。半導体メモリ１では、画素データｆが書込まれるべきアドレスに平均値ｍ１が書込まれる。
【００２２】
上述した書込み動作によって、半導体メモリ１には、図３に示すように、（２×２画素）の領域のそれぞれの右下コーナーの画素データの代わりに、第２階層の平均値データｍ１、ｍ２、ｍ３、・・・が書込まれる。半導体メモリ１の容量を増やすことなく、半導体メモリ１に対して入力画像データからリアルタイムで生成された第１および第２階層のデータを書込むことができる。
【００２３】
以上のように書込まれた半導体メモリ１の読出し側の構成の一例を図４に示す。入力端子３からは、半導体メモリ１の読出しデータと同期したサンプリングクロックが供給され、分周回路４および５によって、上述したように、１／２・Ｆｓの周波数のクロックおよび１／２・Ｆｈの周波数のクロックがそれぞれ形成される。半導体メモリ１からの読出しデータが１画素遅延回路１６、加算器１７、加算器２０、４倍の乗算回路２４、および選択回路２５に対してそれぞれ供給される。
【００２４】
この読出し側の構成は、前述の図１に示す書込み側の構成と同様のものである。すなわち、図１の１画素遅延回路６と対応する１画素遅延回路１６、加算器７と対応する加算器１７、選択回路８対応する選択回路１８、加算器１０と対応する加算器２０、選択回路１１と対応する選択回路２１、１画素遅延回路１２と対応する１画素遅延回路２２、選択回路１５と対応する選択回路２５が設けられている。また、書込み側では、加算器１３が設けられているのに対して、読出し側では、図４に示すように、減算器２３が設けられ、割算回路１４が設けられているのに対して、４倍の乗算回路２４が設けられている。
【００２５】
かかる読出し側の構成において、半導体メモリ１から画素データｆの代わりに第２階層のデータｍ１が読出されるタイミングでは、図４に示すように、各回路から出力データが得られる。その動作は、図１の書込み側の構成と同様である。乗算回路２４からは、４ｍ１が発生し、減算器２３では、４ｍ１−（ａ＋ｂ＋ｅ）の減算動作がなされる。従って、減算器２３からは、画素データｆが得られ、これが選択回路２５により選択され、出力端子２５に取り出される。
【００２６】
このように、出力端子２５には、第１階層の画像データが読出される。若し、第２階層のデータを出力する場合には、図示しないが、半導体メモリ１の読出し出力を第２階層のデータのみを選択する選択回路を設ければ良く、さらに、第１階層および第２階層のデータを並列に読出すこともできる。図１の書込み側の構成と図４に示す読出し側の構成は、上述したように、殆ど同一である。しかも、加算器１３および減算器２３の構成は、ハードウエァとして共通のものであり、また、割算回路１４および乗算回路２４は、２ビットシフトの方向が異なるのみであり、ハードウエァとしては共通のものである。このように、書込み側と読出し側とを共通のハードウエァとして実現することが可能であり、階層符号化およびその復号化の処理を行うハードウエァの規模を小さくすることができる。
【００２７】
図５は、この発明の他の実施例を示す。図５では、半導体メモリ１に対して３階層の符号化データを書込むための信号処理の構成を示す。第１階層のデータ（入力画像データ）から第２階層のデータを形成するための構成は、図１と同様のものである。従って、図１の各構成部分と対応する図５中の構成部分には、ａの添字を有する同一符号を付して示し、その詳細な説明は省略する。但し、選択回路１５ａに対しては、加算器１４ａの出力のみが供給され、選択回路１５ａから第２階層のデータ（ｍ１、ｍ２、ｍ３、ｍ４、・・・）が出力される。
【００２８】
また、第３階層の符号化のために、分周回路４ａに対して分周回路４ｂが接続され、分周回路５ａに対して分周回路５ｂが接続される。分周回路４ｂからは、１／４・Ｆｓの周波数のクロックが発生し、分周回路５ｂからは、１／４・Ｆｈの周波数のクロックが発生する。１／４・Ｆｓの周波数のクロックおよび１／４・Ｆｈの周波数のクロックが選択回路８ｂおよび１５ｂに対してそれぞれ供給される。
【００２９】
入力画像データ（第１階層のデータ）と選択回路１５ａからの第２階層のデータとが選択回路１５ｂに供給され、選択回路１５ｂの出力データが半導体メモリ１に対して書込まれる。また、第２階層のデータが２画素遅延回路６ｂ、加算器７ｂ、加算器１０ｂ、加算器１３ｂにも供給される。第２階層のデータを形成するの構成と同様の接続関係でもって、２画素遅延回路６ｂ、加算器７ｂ、選択回路８ｂ、２ライン遅延回路９ｂ、加算器１０ｂ、選択回路１１ｂ、２画素遅延回路１２ｂ、加算器１３ｂ、割算回路１４ｂ、選択回路１５ｂが設けられている。割算回路１４ｂの出力には、入力端子２に例えば画素データｐが供給されるタイミングで、１／４・（ｍ１＋ｍ２＋ｍ３＋ｍ４）＝Ｍ１の第３階層のデータが生じ、画素データｐの代わりにこのデータＭ１を選択回路１５ｂが選択して、半導体メモリ１に対して供給する。
【００３０】
また、選択回路１５ｂは、第２階層のデータの位置と対応するタイミングでは、選択回路１５ａからの第２階層のデータを選択する。第１階層の入力データの位置と対応するタイミングでは、入力データを選択する。従って、半導体メモリ１には、図６に示すように、（２×２画素）の各領域毎に、第１階層の画素データの代わりに第２階層のデータｍ１、ｍ２、ｍ３、・・・が書込まれると共に、（４×４画素）の各領域毎に、第２階層のデータの代わりに第３階層のデータＭ１、Ｍ２、・・・が書込まれる。なお、このように書込まれた半導体メモリ１のデータを読出すための構成は、図示しないが書込み側と同様に構成できる。
【００３１】
なお、この発明は、平均値と共に、平均値に対する差分データを伝送するようにしても良い。すなわち、第１階層のデータとして、画素データａ、ｂ、ｃ、ｄの平均値ｍ１と共に、差分データ（Δａ＝ａ−ｍ１、Δｂ＝ｂ−ｍ１、Δｃ＝ｃ−ｍ１）を伝送する。また、第２階層のデータとして、ｍ１、ｍ２、ｍ３、ｍ４の平均値と共に、差分データ（Δｍ１＝ｍ１−Ｍ１、Δｍ２＝ｍ２−Ｍ１、Δｍ３＝ｍ３−Ｍ１）を伝送する。受信側では、Δａ＋Δｂ＋Δｃ＋Δｄ＝ａ＋ｂ＋ｃ＋ｄ−４ｍ１＝０の関係から、Δｄ＝−（Δａ＋Δｂ＋Δｃ）によりΔｄを求めることができる。このように、伝送画素数を増やすことなく、複数の階層のデータを伝送できる。また、画像は、局所的相関を有しているので、一般的に差分データの値が小さくなり、より少ないビット数で再量子化する等の方法によってより圧縮することができる。
【００３２】
また、この発明は、平均値データの語長が増えることを考慮して、平均値データに対して入力画素データのビット数より多くのビット数を割り当てるようにしても良い。さらに、各階層のデータに対して、圧縮を行う符号化、可変長符号化等を行ってから伝送しても良い。よりさらに、平均値を形成するのに単純平均値に限らず、加重平均値を形成しても良い。
【００３３】
なお、この発明は、半導体メモリとその読出し側の信号処理回路のみをＩＣ回路として構成しても良い。この場合には、半導体メモリに予め複数階層の画像データが書込まれ、半導体メモリがＲＯＭとして機能する。
【００３４】
【発明の効果】
以上説明したように、この発明によれば、階層符号化データを蓄積する場合に、メモリ容量を増大させる必要がない。また、この発明では、階層符号化あるいは階層復号化のための信号処理回路を半導体メモリと同一の基板上に構成するので、ハードウエアの規模を小さくでき、また、スペース上、小型化することができる利点がある。
【図面の簡単な説明】
【図１】この発明の一実施例の書込み側の構成を示すブロック図である。
【図２】この発明の一実施例の階層符号化を説明するための略線図である。
【図３】この発明の一実施例において、半導体メモリに対して書込まれたデータの一部を示す略線図である。
【図４】この発明の一実施例の書込み側の構成を示すブロック図である。
【図５】この発明の他の実施例の書込み側の構成を示すブロック図である。
【図６】この発明の他の実施例において、半導体メモリに対して書込まれたデータの一部を示す略線図である。
【符号の説明】
１ 半導体メモリ
２ 画像データの入力端子
３ クロックの入力端子

Claims (8)

1. ディジタル画像信号をリアルタイムで処理する信号処理手段と、上記信号処理手段の出力データが書込まれるメモリ手段とが共通の半導体基板上に構成され、 上記信号処理手段は、入力画像データを第１の階層の画像データとするときに、上記第１の階層の空間的に近接するＮ個毎の画素データの平均値により第２の階層の１個の画素データを生成して階層符号化を行う符号化手段であって、
   上記入力画像データと同期したクロックが分周された所定の分周クロックを生成する分周クロック生成手段を有し、
   上記所定の分周クロックに応じて、入力される上記入力画像データの上記Ｎ個の画素データが加算されていくと共に、上記Ｎ個の画素データのうち、Ｎ−１個の画素データそれぞれが上記メモリ手段の所定の位置に書き込まれ、
   上記Ｎ個の画素データのうち、残りの１個の画素データが書き込まれるべき上記メモリ手段の位置に、上記Ｎ個の画素データの平均値が書き込まれるように制御される
   ことを特徴とするディジタル画像信号用のメモリ装置。
2. ディジタル画像信号をリアルタイムで処理する信号処理手段と、上記信号処理手段の出力データが書込まれるメモリ手段とが共通の半導体基板上に構成され、 上記信号処理手段は、入力画像データを第１の階層の画像データとするときに、上記第１の階層の空間的に近接するＮ個毎の画素データの平均値により第２の階層の１個の画素データを生成して階層符号化を行う符号化手段であって、
   上記入力画像データと同期したクロックが分周された所定の分周クロックを生成する分周クロック生成手段を有し、
   上記所定の分周クロックに応じて、入力される上記入力画像データの上記Ｎ個の画素データが加算されていくと共に、上記Ｎ個の画素データのうち、Ｎ−１個の画素データそれぞれと上記Ｎ個の画素データの平均値との差分値それぞれが上記メモリ手段の所定の位置に書き込まれ、
   上記Ｎ個の差分値のうち、残りの１個の差分値が書き込まれるべき上記メモリ手段の位置に、上記Ｎ個の画素データの平均値が書き込まれるように制御される
   ことを特徴とするディジタル画像信号用のメモリ装置。
3. 請求項１または請求項２に記載のディジタル画像信号用のメモリ装置において、
   上記Ｎ個の画素データの平均値は、ビットシフトによる割算によって求められることを特徴とするディジタル画像信号用のメモリ装置。
4. ディジタル画像信号を処理したデータが書込まれたメモリ手段と共に、その読出し出力が供給されるリアルタイム処理の信号処理手段とが共通の半導体基板上に構成され、
   上記信号処理手段は、入力画像データを第１の階層の画像データとするときに、上記第１の階層の空間的に近接するＮ個毎の画素データの平均値により第２の階層の１個の画素データを生成する階層符号化に対応する復号化手段であって、
   上記メモリに入力されるクロックが分周された所定の分周クロックを生成する分周クロック生成手段と、
   上記所定の分周クロックに応じて上記メモリ手段の所定の位置から読出された上記第１の階層のＮ−１個の画素データと上記第１の階層のＮ個の画素データに対応した上記第２の階層の１個の画素データとを演算することによって、上記メモリ手段への書込みが省略された上記第１の階層のＮ個の画素データのうち、残りの１個の画素データを復元するデータ再生手段と、
   を有することを特徴とするディジタル画像信号用のメモリ装置。
5. 請求項５に記載のディジタル画像信号用のメモリ装置において、
   上記データ再生手段は、ビットシフトによって、乗算を行う乗算器を含むことを特徴とするディジタル画像信号用のメモリ装置。
6. ディジタル画像信号をリアルタイムで処理し、信号処理により得られたデータを共通の半導体基板上に構成されたメモリ手段に対して書込むようにした書込み方法において、
   入力画像データを第１の階層の画像データとするときに、上記第１の階層の空間的に近接するＮ個毎の画素データの平均値により第２の階層の１個の画素データを生成して階層符号化を行うようになし、
   上記入力画像データと同期したクロックが分周された所定の分周クロックを生成し、
   上記所定の分周クロックに応じて、入力される上記入力画像データの上記Ｎ個の画素データが加算されていくと共に、上記Ｎ個の画素データのうち、Ｎ−１個の画素データそれぞれが上記メモリ手段の所定の位置に書き込まれ、
   上記Ｎ個の画素データのうち、残りの１個の画素データが書き込まれるべき上記メモリ手段の位置に、上記Ｎ個の画素データの平均値が書き込まれるように制御される
   ことを特徴とする書込み方法。
7. ディジタル画像信号をリアルタイムで処理し、信号処理により得られたデータを共通の半導体基板上に構成されたメモリ手段に対して書込むようにした書込み方法において、
   入力画像データを第１の階層の画像データとするときに、上記第１の階層の空間的に近接するＮ個毎の画素データの平均値により第２の階層の１個の画素データを生成して階層符号化を行うようになし、
   上記入力画像データと同期したクロックが分周された所定の分周クロックを生成し、
   上記所定の分周クロックに応じて、入力される上記入力画像データの上記Ｎ個の画素データが加算されていくと共に、上記Ｎ個の画素データのうち、Ｎ−１個の画素データそれぞれと上記Ｎ個の画素データの平均値との差分値それぞれが上記メモリ手段の所定の位置に書き込まれ、
   上記Ｎ個の差分値のうち、残りの１個の差分値が書き込まれるべき上記メモリ手段の位置に、上記Ｎ個の画素データの平均値が書き込まれるように制御される
   ことを特徴とする書込み方法。
8. ディジタル画像信号を処理したデータが書込まれたメモリ手段から、上記メモリ手段と共通の半導体基板上に構成された信号処理手段によって、データを読出すようにした読出し方法において、
   入力画像データを第１の階層の画像データとするときに、上記第１の階層の空間的に近接するＮ個毎の画素データの平均値により第２の階層の１個の画素データを生成する階層符号化に対応する復号化を行うようになし、
   上記入力画像データと同期したクロックが分周された所定の分周クロックを生成し、
   上記所定の分周クロックに応じて上記メモリ手段の所定の位置から読出された上記第１の階層のＮ−１個の画素データと上記第１の階層のＮ個の画素データに対応した上記第２の階層の１個の画素データとを演算することによって、上記メモリ手段への書込みが省略された上記第１の階層のＮ個の画素データのうち、残りの１個の画素データを復元するデータ再生ステップを有する
   ことを特徴とする読出し方法。

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