JP3278882B2 - 画像信号生成装置 - Google Patents
画像信号生成装置Info
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- JP3278882B2 JP3278882B2 JP35230191A JP35230191A JP3278882B2 JP 3278882 B2 JP3278882 B2 JP 3278882B2 JP 35230191 A JP35230191 A JP 35230191A JP 35230191 A JP35230191 A JP 35230191A JP 3278882 B2 JP3278882 B2 JP 3278882B2
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- Compression Or Coding Systems Of Tv Signals (AREA)
Description
ョン信号の方式変換におけるフレーム数の変換に適用可
能な画像信号生成装置に関する。
号が存在している。例えばテレビジョン方式では、NT
SC方式では、1秒間に30フレームが含まれ、CCI
R方式では、1秒間に25フレームが含まれる。また、
映画の駒数は、これらテレビジョン信号と相違してい
る。従来では、テレビジョン信号のフレーム数を変換す
るために、動き補償を用いるフレーム数変換方法が使用
されている。
フレーム数変換方法、特に、時間方向の解像度を高くす
るための方法では、平滑化がされるが、動きの劣化(ジ
ャーキネス)が生じる問題がある。例えば図6中で斜線
で示すのは、時間方向の解像度の低いビデオ信号SDの
帯域であり、このビデオ信号をフレーム数変換で補間し
てより高い解像度のビデオ信号を形成しても、入力信号
中に存在していない時間解像度の高い成分HDが復元さ
れない。その結果、出力画像の動きが劣化する。
解像度成分を復元することができる画像信号生成装置を
提供することにある。
方向に第1の解像度である第1のディジタル画像信号を
ブロック化するブロック化回路(2)と、予め第1のデ
ィジタル画像信号と同質のディジタル画像信号と、第1
の解像度より時間方向の解像度が高い第2の解像度であ
る第2のディジタル画像信号と同質のディジタル画像信
号とのトレーニングにより求められた情報であり、第1
のディジタル画像信号を、第2のディジタル画像信号に
変換するための情報を格納するメモリ(3)とを有し、
ブロック化された第1のディジタル画像信号に基づいた
アドレスにて指定される情報をメモリから読み出すこと
で、第2のディジタル画像信号を生成することを特徴と
する画像信号生成装置である。
の源画像を用いて、時間方向の解像度が異なる二つの画
像信号の相関を示すものとして形成されている。従っ
て、このマッピング表によって、入力画像信号に含まれ
ない時間方向の高解像度成分を復元することができる。
る。この一実施例は、PAL方式のような毎秒25フレ
ームのビデオ信号(時間方向の解像度が低いビデオ信号
で、以下、SDビデオ信号と称する)をNTSC方式の
ような毎秒30フレームのビデオ信号(時間方向の解像
度が高いビデオ信号で、以下、HDビデオ信号と称す
る)に変換する例である。図1において、1で示す入力
端子にディジタルのSDビデオ信号が供給される。この
SDビデオ信号の例は、SDVTRの再生信号、放送信
号等である。ブロック化回路2によって、SDビデオ信
号が通常のラスター走査の順序からブロックの順序に変
換される。
うに、時間的に連続する5フレームの同一位置を切り出
した領域P1〜P5からなり、各領域が(2×2×8ビ
ット=32ビット)を含む3次元ブロックに変換された
ビデオ信号が発生する。この(32×5=160ビッ
ト)がメモリ3にアドレスとして供給される。メモリ3
には、後述のように、SD画像とHD画像との相関に基
づいたマッピング表が格納されている。このメモリ3
は、例えば不揮発性RAMで構成される。
×2×8ビット)の領域Q1〜Q6を含み、各領域が連
続する6フレームの同一位置を占めるブロック構造のビ
デオ信号が読み出される。すなわち、5フレームの入力
ビデオ信号が6フレームの出力ビデオ信号に変換され
る。この出力画像の3次元ブロックの各領域が占める位
置は、入力画像の3次元ブロックの各領域のそれと同一
とされる。
がブロック分解回路4に供給され、データの順序がラス
ター走査の順に変換される。ブロック分解回路4からの
出力画像データが出力端子5に取り出される。この出力
端子5には、D/A変換器(図示せず)を介してモニタ
が接続される。出力画像は、毎秒30フレームに変換さ
れているので、NTSC用モニタによって、画像を再生
できる。
のための構成の一例を図3に示す。図3中で、11で示
す入力端子に毎秒150フレームのディジタルビデオ信
号が供給される。150フレームは、25フレームと3
0フレームの最小公倍数のフレーム数である。この入力
ビデオ信号は、マッピング表の作成を考慮した標準的な
信号であることが好ましい。
び28にそれぞれ供給される。間引き回路26は、入力
ビデオ信号を時間方向で1/5に間引いて、毎秒30フ
レームのビデオ信号を形成する。間引き回路28は、毎
秒25フレームのビデオ信号を形成する。これらの間引
き回路26および28の出力ビデオ信号がブロック化回
路27および29にそれぞれ供給される。ブロック回路
27は、ラスター走査の順序のビデオ信号を(2×2×
6フレーム)の3次元のブロックの構造に変換する。ブ
ロック回路29は、ラスター走査の順序のビデオ信号を
(2×2×5フレーム)の3次元のブロックの構造に変
換する。
モリ20および度数メモリ21に対してそれらのアドレ
スとして供給される。メモリ20は、2160 のアドレス
空間を有し、各アドレスに対して、(2×2×6×8ビ
ット=192ビット)のデータが書き込まれる。度数メ
モリ21も、メモリ20と同一のアドレス空間を有して
いるが、各アドレスへ書き込まれるデータは、度数であ
る。すなわち、メモリ21の読み出し出力が加算器22
に供給され、+1され、加算器22の出力がメモリ21
の同一アドレスに書き込まれる。メモリ20および21
は、初期状態として各アドレスの内容がゼロにクリアさ
れる。
のデータが乗算器23に供給され、度数メモリ21から
読み出された度数と乗算される。乗算器23の出力が加
算器24に供給され、加算器24にてブロック化回路2
7からの入力データと加算される。加算器24の出力が
割算器25に被除数として供給される。割算器25に
は、加算器22の出力が除数として供給される。この割
算器25の出力(商)がメモリ20の入力データとされ
る。
1ブロックと対応するあるアドレスAiが最初にアクセ
スされる時には、メモリ20および21の読み出し出力
が0であるため、HDビデオ信号の1ブロックのデータ
X1がそのままメモリ20に書き込まれ、メモリ21の
対応するアドレスの値が1とされる。若し、その後で、
このアドレスが再びアクセスされると、加算器22の出
力が2であり、加算器24の出力が(X1+X2)(X
2は、遅延回路13の出力)である。従って、割算器2
5の出力が(X1+X2)/2であり、これがメモリ2
0に書き込まれる。一方、度数メモリ21には、度数2
が書き込まれる。更に、その後で、上述のアドレスがア
クセスされると、同様の動作によって、メモリ20のデ
ータが(X1+X2+X3)/3に更新され、度数も3
に更新される。
て、メモリ20には、同一ビデオ信号から形成されたH
Dビデオ信号のブロックとSDビデオ信号のブロックと
の間の相関を示すマッピング表が蓄えられる。言い換え
れば、SDビデオ信号のブロックのデータのパターンが
与えられた時に、そのパターンに平均的に対応が取れた
HDビデオ信号のブロックのパターンを出力するマッピ
ング表が形成できる。このマッピング表が図1の構成の
メモリ3内に格納される。
の実施例は、マッピング表の作成およびその格納のため
のメモリ容量の低減を意図するものである。図4に示す
ように、ブロック化回路2の出力に、3次元のADRC
エンコーダ6が挿入される。ADRC(ダイナミックレ
ンジに適応した符号化)は、本願出願人の提案にかかわ
るもので、ブロック内の複数画素が時間的および空間的
な相関を有することを利用して、各画素のビット数を8
ビットから例えば4ビットに圧縮するものである。
データの最大値MAX、その最小値MIN、(MAX−
MIN=DR)で表されるダイナミックレンジDRを検
出する回路と、ダイナミックレンジDRを24 等分し
て、量子化ステップを発生する回路と、最小値MINを
減算することで、そのブロックの画素データを正規化す
る減算回路と、減算回路の出力を量子化ステップで割算
する、すなわち、再量子化する量子化回路とを含む。A
DRCエンコーダ6からは、ブロック毎のダイナミック
レンジDR、最小値MIN、各画素と対応する4ビット
のコード信号DTとが出力される。
コード信号DTがメモリ3にアドレスとして供給され
る。メモリ3からは、マッピング表に従ってフレーム数
が変換されたビデオ信号が読み出される。ADRCエン
コーダ6の符号化出力中のダイナミックレンジDRおよ
び最小値MINが遅延回路7に供給される。遅延回路7
の出力に現れるダイナミックレンジDRが割算回路8に
供給され、24 =16で除算される。従って、割算回路
8からは、そのブロックの量子化ステップが得られる。
ブロックのコード信号が乗算器9に供給される。この乗
算器9には、量子化ステップが供給され、従って、乗算
器9からは、最小値除去後のデータが復元できる。この
乗算器9の出力信号が加算器10に供給され、遅延回路
7からの最小値MINが加算される。従って、加算器1
0からは、HDビデオ信号の復元データが得られる。こ
の復元データがブロック分解回路4に供給され、データ
の順序がラスター走査の順に変換される。ブロック分解
回路4からの出力画像データが出力端子5に取り出され
る。
ブロック毎のデータを圧縮しているので、メモリ3の容
量を低減できる。また、マッピング表を作成する処理
は、ADRCで圧縮された信号同士の相関を検出する点
を除けば、上述と同様である。従って、マッピング表の
作成のためのメモリ容量をも低減できる。
て、実際には、メモリ20の全てのアドレスにデータを
書き込むことができず、データが0のアドレスが生じう
る。その場合には、周辺アドレスの非0のデータから予
測されたデータで補間がなされる。この補間のための構
成の一例を図5に示す。
されたマッピング表が格納されているメモリである。メ
モリ30のアドレス入力として、カウンタ31および3
2からの32ビットのアドレスの一方が切り替え回路3
3を介して選択的に供給される。カウンタ31のクロッ
ク入力には、入力端子34からのクロックCKがゲート
回路35を介して供給される。カウンタ31からのアド
レスが切り替え回路33、アドレスメモリ36および比
較回路37に供給される。カウンタ32には、入力端子
38からのクロックCKが供給され、その出力が切り替
え回路33および比較回路37に供給される。また、カ
ウンタ32には、アドレスメモリ36の出力がプリセッ
ト入力として供給される。
39およびバッファメモリ(ラッチでも良い)40に供
給され、また、ゲート回路41を介して補間データ形成
回路42に供給される。補間データ形成回路42は、バ
ッファメモリ40の出力、ゲート回路41の出力、カウ
ンタ31の出力、アドレスメモリ36の出力を受け取
り、ゼロデータに代わる補間データを形成する。この補
間データがメモリ30のデータ入力とされる。
フロップ43にそのセット入力として供給される。さら
に、この検出信号は、ゲート回路41のオン/オフの制
御、バッファメモリ40およびアドレスメモリ36の書
き込み/読み出しの制御、カウンタ32の制御に使用さ
れる。
出力を比較する比較回路37の出力がカウンタ32のク
リア端子とフリップフロップ43のリセット端子とに供
給される。フリップフロップ43の出力信号によって、
ゲート回路35のオン/オフ、切り替え回路33の制
御、およびメモリ30の書き込みが制御される。
を説明するために、メモリ30に格納されているデータ
の一部が下記のものであると想定する。
て、インクリメントされ、順次発生するアドレス信号が
切り替え回路33を介してメモリ30に供給される。メ
モリ30からの読み出しデータが非ゼロ検出回路39に
供給される。読み出しデータが非ゼロの場合、すなわ
ち、トレーニング画像によってデータが得られている場
合には、バッファメモリ40の内容を読み出すととも
に、メモリ30の出力を新たにバッファメモリ40に書
き込む。これと共に、ゲート41をオンとし、メモリ3
0の出力が補間データ形成回路42に供給される。
A5のデータD5が読み出されたタイミングを考える
と、これは非ゼロであるため、非ゼロ検出回路39の検
出信号によって、バッファメモリ40から以前の非ゼロ
のデータD2が読み出され、バッファメモリ40には、
データD5が書き込まれる。このデータD5は、ゲート
回路41を介して補間データ形成回路42に供給され
る。補間データ形成回路42には、データD2も供給さ
れる。
は、A5であるため、これが非ゼロの検出信号によっ
て、アドレスメモリ36に書き込まれる。アドレスメモ
リ36からは、その前に記憶されていたアドレスA2が
読み出される。これらのアドレスA2およびA5が補間
データ形成回路42に供給され、アドレスA2およびA
5を参照して、データD2およびD5からその間のアド
レスA3、A4のゼロデータに代わるべき補間データが
形成される。
を補間データとして形成している。すなわち、アドレス
A2とA5との間の距離を3とし、アドレスA3の補間
データは、(2・D2+D5)/3として求められ、ア
ドレスA4の補間データは、(D2+2・D5)/3と
して求められる。補間データの形成方法としては、これ
以外に、カーブフィッティング、高次補間等を使用して
も良い。
A2が非ゼロ検出信号によって、カウンタ32にロード
され、カウンタ32の出力がクロックCKによって、ア
ドレスA3、A4を順次発生する。カウンタ32の出力
がA5に達すると、比較回路37が一致出力を発生す
る。この一致出力によって、カウンタ32がクリアされ
るともに、フリップフロップ43がリセットされる。
期間では、切り替え回路33がカウンタ32からのアド
レス(A3、A4)を選択し、メモリ30が書き込みモ
ードとされる。従って、補間データ(2・D2+D5)
/3および(D2+2・D5)/3がメモリ30のアド
レスA3、A4にそれぞれ書き込まれる。この期間で
は、ゲート回路35がオフとされ、カウンタ31のイン
クリメントが停止される。
る期間では、ゲート回路35がオンし、切り替え回路3
3がカウンタ31からのアドレスを選択し、メモリ30
が読み出しモードとされる。そして、上述と同様の動作
がなされる。
式変換におけるフレーム数の変換の例であるが、これ以
外に、任意のフレーム数の変換に対しても、この発明
は、同様に適用できる。また、ビデオ信号以外の画像信
号の変換にも適用できる。さらに、ブロック符号化とし
ては、ADRC以外のベクトル量子化、DCT(Discre
te Cosine Transform)等を使用することができる。
低い画像とこれが高い画像との相関を利用して、高解像
度成分を復元するので、フレーム数の変換、駒数の変換
を動きの劣化を伴わずに行うことができる。
ある。
ロック図である。
である。
めの構成の一例のブロック図である。
Claims (2)
- 【請求項1】 時間方向に第1の解像度である第1のデ
ィジタル画像信号をブロック化するブロック化手段と、予め上記第1のディジタル画像信号と同質のディジタル
画像信号と、上記第1の解像度より時間方向の解像度が
高い第2の解像度である第2のディジタル画像信号と同
質のディジタル画像信号とのトレーニングにより求めら
れた情報であり、上記第1のディジタル画像信号を、上
記第2のディジタル画像信号に変換するための情報を格
納するメモリとを有し、 ブ ロック化された上記第1のディジタル画像信号に基づ
いたアドレスにて指定される情報を上記メモリから読み
出すことで、上記第2のディジタル画像信号を生成する ことを特徴とする画像信号生成装置。 - 【請求項2】 上記情報が格納されていない上記アドレ
スにおける上記第2のディジタル画像信号は、上記情報
が格納されている上記アドレスにおける上記第2のディ
ジタル画像信号に基づいて生成される ことを特徴とする請求項1の画像信号生成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35230191A JP3278882B2 (ja) | 1991-12-13 | 1991-12-13 | 画像信号生成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35230191A JP3278882B2 (ja) | 1991-12-13 | 1991-12-13 | 画像信号生成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05167991A JPH05167991A (ja) | 1993-07-02 |
JP3278882B2 true JP3278882B2 (ja) | 2002-04-30 |
Family
ID=18423128
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35230191A Expired - Lifetime JP3278882B2 (ja) | 1991-12-13 | 1991-12-13 | 画像信号生成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3278882B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1033874A4 (en) | 1998-09-28 | 2006-10-18 | Matsushita Electric Ind Co Ltd | DATA PROCESSING METHOD, DATA PROCESSOR, AND PROGRAM RECORDING MEDIUM |
WO2000067480A1 (fr) * | 1999-04-28 | 2000-11-09 | Sony Corporation | Dispositif et procede de conversion d'un signal d'image |
JP4608791B2 (ja) * | 2001-03-15 | 2011-01-12 | ソニー株式会社 | 画像処理装置および方法、記録媒体、並びにプログラム |
-
1991
- 1991-12-13 JP JP35230191A patent/JP3278882B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05167991A (ja) | 1993-07-02 |
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