JP2003186445A - 表示装置 - Google Patents
表示装置Info
- Publication number
- JP2003186445A JP2003186445A JP2001380653A JP2001380653A JP2003186445A JP 2003186445 A JP2003186445 A JP 2003186445A JP 2001380653 A JP2001380653 A JP 2001380653A JP 2001380653 A JP2001380653 A JP 2001380653A JP 2003186445 A JP2003186445 A JP 2003186445A
- Authority
- JP
- Japan
- Prior art keywords
- data
- image data
- read
- vram
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 消費電力の低減を実現可能な表示装置を得る
こと。 【解決手段】 本発明の表示装置は、少なくとも１画面
分の画像データを記憶するＶＲＡＭ８と、最新の一画素
分の画像データと一つ前の一画素分の画像データとを比
較する保持データ切替回路３，保持回路１および比較回
路２と、前記比較結果に基づいて連続する同一データの
数をカウントするカウンタ４と、前記一つ前のデータと
前記最新のデータが異なる場合に、ＶＲＡＭ８から画像
データを読み出し、一方、一致する場合に、当該画像デ
ータの読み出し処理を停止し、前記連続回数分にわたっ
て出力中の画像データを保持するＶＲＡＭ読出制御回路
７，保持回路９および出力データ切替回路１０と、を備
える構成とする。
こと。 【解決手段】 本発明の表示装置は、少なくとも１画面
分の画像データを記憶するＶＲＡＭ８と、最新の一画素
分の画像データと一つ前の一画素分の画像データとを比
較する保持データ切替回路３，保持回路１および比較回
路２と、前記比較結果に基づいて連続する同一データの
数をカウントするカウンタ４と、前記一つ前のデータと
前記最新のデータが異なる場合に、ＶＲＡＭ８から画像
データを読み出し、一方、一致する場合に、当該画像デ
ータの読み出し処理を停止し、前記連続回数分にわたっ
て出力中の画像データを保持するＶＲＡＭ読出制御回路
７，保持回路９および出力データ切替回路１０と、を備
える構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえば、コンピ
ュータの画像を、液晶等のような画素構造をもつ表示素
子を用いて表示する表示装置に関するものであり、特
に、消費電力の低減を実現することが可能な表示装置に
関するものである。
ュータの画像を、液晶等のような画素構造をもつ表示素
子を用いて表示する表示装置に関するものであり、特
に、消費電力の低減を実現することが可能な表示装置に
関するものである。
【０００２】
【従来の技術】以下、従来の表示装置について説明す
る。図７は、特開平１０−２４０１９１号公報に記載さ
れた従来の表示装置の構成を示す図である。図７におい
て、１０１はビデオメモリであり、１０２，１０３はＶ
ＲＡＭであり、１０４はディジタル／アナログ（Ｄ／
Ａ）変換器であり、１０５は読み出し（Ｒ）アドレスカ
ウンタであり、１０６は行アドレスデコーダであり、１
０７はトランジスタであり、１０８は表示部であり、１
０９は画素であり、１１０はＡＮＤゲートであり、１１
１は列アドレスデコーダであり、１１２は画素アドレス
信号であり、１１３は更新データである。
る。図７は、特開平１０−２４０１９１号公報に記載さ
れた従来の表示装置の構成を示す図である。図７におい
て、１０１はビデオメモリであり、１０２，１０３はＶ
ＲＡＭであり、１０４はディジタル／アナログ（Ｄ／
Ａ）変換器であり、１０５は読み出し（Ｒ）アドレスカ
ウンタであり、１０６は行アドレスデコーダであり、１
０７はトランジスタであり、１０８は表示部であり、１
０９は画素であり、１１０はＡＮＤゲートであり、１１
１は列アドレスデコーダであり、１１２は画素アドレス
信号であり、１１３は更新データである。
【０００３】ビデオメモリ１０１は、表示部１０８内の
各画素に蓄えられる表示データを格納するＶＲＡＭ１０
２と、表示部１０８内の画素が更新されたことを知らせ
る更新データを格納するＶＲＡＭ１０３と、から構成さ
れる。また、ＶＲＡＭ１０２，ＶＲＡＭ１０３のアドレ
ス番地Ｍは、表示部１０８の総画素数をＮとするとき、
Ｍ＞Ｎとなる。また、番地あたりのビット数は、ＶＲＡ
Ｍ１０２が６ビット（表示部で６４階調の表示ができる
ことになる）であり、ＶＲＡＭ１０３のビット数が１で
ある。
各画素に蓄えられる表示データを格納するＶＲＡＭ１０
２と、表示部１０８内の画素が更新されたことを知らせ
る更新データを格納するＶＲＡＭ１０３と、から構成さ
れる。また、ＶＲＡＭ１０２，ＶＲＡＭ１０３のアドレ
ス番地Ｍは、表示部１０８の総画素数をＮとするとき、
Ｍ＞Ｎとなる。また、番地あたりのビット数は、ＶＲＡ
Ｍ１０２が６ビット（表示部で６４階調の表示ができる
ことになる）であり、ＶＲＡＭ１０３のビット数が１で
ある。
【０００４】ここでは、ビデオメモリ１０１への表示デ
ータの書き込みが、書き込みアドレス（Ｗアドレス）で
指定されたＶＲＡＭ１０２の番地に行われ、同時に、当
該Ｗアドレス番地で指定されるＶＲＡＭ１０３に「１」
が書き込まれる。
ータの書き込みが、書き込みアドレス（Ｗアドレス）で
指定されたＶＲＡＭ１０２の番地に行われ、同時に、当
該Ｗアドレス番地で指定されるＶＲＡＭ１０３に「１」
が書き込まれる。
【０００５】一方、ＶＲＡＭ１０２，ＶＲＡＭ１０３か
らのデータの読み出しは、Ｒアドレスカウンタ１０５の
指示により行われる。たとえば、読み出し番地に対応し
たＶＲＡＭ１０３のビットが「１」の場合、ＶＲＡＭ１
０２から読み出される表示データは更新されたものであ
ることを示しているので、ＡＮＤゲート１１０では、Ｒ
アドレスカウンタ１０５の内容を、列アドレスデコーダ
１１１と行アドレスデコーダ１０６へ出力する。なお、
図中ＲＣＬはＲアドレスカウンタ１０５のクロック信号
を表す。
らのデータの読み出しは、Ｒアドレスカウンタ１０５の
指示により行われる。たとえば、読み出し番地に対応し
たＶＲＡＭ１０３のビットが「１」の場合、ＶＲＡＭ１
０２から読み出される表示データは更新されたものであ
ることを示しているので、ＡＮＤゲート１１０では、Ｒ
アドレスカウンタ１０５の内容を、列アドレスデコーダ
１１１と行アドレスデコーダ１０６へ出力する。なお、
図中ＲＣＬはＲアドレスカウンタ１０５のクロック信号
を表す。
【０００６】そして、ＶＲＡＭ１０２から読み出された
表示データ（ディジタル値）は、Ｄ／Ａ変換器１０４で
アナログ値の表示データへ変換される。
表示データ（ディジタル値）は、Ｄ／Ａ変換器１０４で
アナログ値の表示データへ変換される。
【０００７】また、ＡＮＤゲート１１０を介して出力さ
れるＲアドレスカウンタ１０５の上位アドレス情報は、
列アドレスデコーダ１１１へ通知され、一方の下位アド
レス情報は、行アドレスデコーダ１０６へ通知される。
そして、列アドレスデコーダ１１１では、上位アドレス
情報のデコード処理結果に基づいて信号Ｒｍを出力し、
トランジスタ１０７のオン／オフを制御する。たとえ
ば、オンの場合、その時の表示データＶＩＤが列側駆動
端子Ｘｍへ出力される。一方、行アドレスデコーダ１０
６では、下位アドレス情報のデコード処理結果を行側駆
動端子Ｙｎへ出力する。その結果、各端子Ｘｍ，Ｙｎで
指定される画素１０９に、更新された表示データが書き
込まれる。
れるＲアドレスカウンタ１０５の上位アドレス情報は、
列アドレスデコーダ１１１へ通知され、一方の下位アド
レス情報は、行アドレスデコーダ１０６へ通知される。
そして、列アドレスデコーダ１１１では、上位アドレス
情報のデコード処理結果に基づいて信号Ｒｍを出力し、
トランジスタ１０７のオン／オフを制御する。たとえ
ば、オンの場合、その時の表示データＶＩＤが列側駆動
端子Ｘｍへ出力される。一方、行アドレスデコーダ１０
６では、下位アドレス情報のデコード処理結果を行側駆
動端子Ｙｎへ出力する。その結果、各端子Ｘｍ，Ｙｎで
指定される画素１０９に、更新された表示データが書き
込まれる。
【０００８】図８は、上記表示装置の動作を示すタイム
チャートである。Ｒアドレスカウンタ１０５には、連続
信号のクロック信号ＲＣＬが入力され、特定周期（たと
えばカウンタ値が飽和した時）で信号ＲＥＳを発生す
る。ここでは、信号ＲＥＳの周期が表示データ更新周期
に対応する。
チャートである。Ｒアドレスカウンタ１０５には、連続
信号のクロック信号ＲＣＬが入力され、特定周期（たと
えばカウンタ値が飽和した時）で信号ＲＥＳを発生す
る。ここでは、信号ＲＥＳの周期が表示データ更新周期
に対応する。
【０００９】また、ＲＥＳによって、ＶＲＡＭ１０３の
リセット処理（「０」の書き込み）が行われる。ここで
は、Ｗアドレスで指定されるＶＲＡＭ１０２の特定番地
が更新される場合に、対応するＶＲＡＭ１０３の特定番
地に「１」が書き込まれることになるが、一方で、Ｒア
ドレスで読み出された場合には、ＲＥＳにより再びＶＲ
ＡＭ１０３の特定番地が「０」となる。
リセット処理（「０」の書き込み）が行われる。ここで
は、Ｗアドレスで指定されるＶＲＡＭ１０２の特定番地
が更新される場合に、対応するＶＲＡＭ１０３の特定番
地に「１」が書き込まれることになるが、一方で、Ｒア
ドレスで読み出された場合には、ＲＥＳにより再びＶＲ
ＡＭ１０３の特定番地が「０」となる。
【００１０】また、Ｒアドレスカウンタ１０５から出力
されるＲアドレスは、ＲＣＬによって順次変化する。こ
のＲアドレスによって、ＶＲＡＭ１０２から表示データ
が読み出され、ＶＲＡＭ１０３から更新データが読み出
される。
されるＲアドレスは、ＲＣＬによって順次変化する。こ
のＲアドレスによって、ＶＲＡＭ１０２から表示データ
が読み出され、ＶＲＡＭ１０３から更新データが読み出
される。
【００１１】また、ＶＲＡＭ１０３から読み出された更
新データが「１」のときには、ＡＮＤゲート１１０が、
Ｒアドレスデータを表示部１０８の画素アドレス信号１
１２として出力する。すなわち、更新される表示画素
は、全体の一部ということになる。たとえば、ワードプ
ロセッサ等における画面の更新は、文字部分だけである
ため、上記のような制御を行った場合、消費電力を大幅
に削減できる。
新データが「１」のときには、ＡＮＤゲート１１０が、
Ｒアドレスデータを表示部１０８の画素アドレス信号１
１２として出力する。すなわち、更新される表示画素
は、全体の一部ということになる。たとえば、ワードプ
ロセッサ等における画面の更新は、文字部分だけである
ため、上記のような制御を行った場合、消費電力を大幅
に削減できる。
【００１２】また、特定画素に対するデータの更新が所
定時間にわたって行われない場合は、この画素へのデー
タ書き込みが長時間にわたって途絶えることになる。そ
のため、たとえば、表示素子が液晶の場合、この画素へ
蓄積した電荷はしだいに放電し、その結果、表示画像は
徐々に劣化する。
定時間にわたって行われない場合は、この画素へのデー
タ書き込みが長時間にわたって途絶えることになる。そ
のため、たとえば、表示素子が液晶の場合、この画素へ
蓄積した電荷はしだいに放電し、その結果、表示画像は
徐々に劣化する。
【００１３】図９は、上記のような劣化を防ぐことが可
能な表示装置の構成を示す図である。図９において、１
１４はＲＥＳを６０回にわたって計数する６０計数カウ
ンタであり、１１５はパルスである。また、図１０は、
図９に示す表示装置の動作を示すタイムチャートであ
る。
能な表示装置の構成を示す図である。図９において、１
１４はＲＥＳを６０回にわたって計数する６０計数カウ
ンタであり、１１５はパルスである。また、図１０は、
図９に示す表示装置の動作を示すタイムチャートであ
る。
【００１４】６０計数カウンタ１１４では、６０カウン
トすると（カウンタ値が５９から０になった時）、１Ｒ
ＥＳ周期分の幅でパルス１１５を出力する。パルス１１
５はＡＮＤゲート１１０に入力され、このパルス１１５
が「１」のとき、表示部１０８では、全画素分の表示デ
ータを更新する。
トすると（カウンタ値が５９から０になった時）、１Ｒ
ＥＳ周期分の幅でパルス１１５を出力する。パルス１１
５はＡＮＤゲート１１０に入力され、このパルス１１５
が「１」のとき、表示部１０８では、全画素分の表示デ
ータを更新する。
【００１５】具体的にいうと、ＲＥＳ周期を１／６０秒
とした場合、パルス１１５の周期、すなわち、表示部１
０８の全画素が更新される周期は、１秒となる。これ
は、表示素子が液晶の場合、各画素の容量に蓄えられた
電荷（表示データ）の放電経路，液晶あるいはトランジ
スタのゲート端子等のインピーダンスが極めて高いこと
を考慮すれば、十分な全画素更新周期と言える。すなわ
ち、この周期で全画素の更新を行えば、ユーザが表示劣
化を認識することはない。
とした場合、パルス１１５の周期、すなわち、表示部１
０８の全画素が更新される周期は、１秒となる。これ
は、表示素子が液晶の場合、各画素の容量に蓄えられた
電荷（表示データ）の放電経路，液晶あるいはトランジ
スタのゲート端子等のインピーダンスが極めて高いこと
を考慮すれば、十分な全画素更新周期と言える。すなわ
ち、この周期で全画素の更新を行えば、ユーザが表示劣
化を認識することはない。
【００１６】
【発明が解決しようとする課題】このように、上記、図
７に記載の従来の表示装置においては、ＶＲＡＭ１０２
の読み出しアクセスを削減することによって消費電力を
大幅に削減できるが、一方で、たとえば、表示素子が液
晶の場合、更新されてない画素には書き込み処理が行わ
れず、時間の経過とともに液晶の容量に充電された電荷
が放電し、表示が劣化する、という問題があった。
７に記載の従来の表示装置においては、ＶＲＡＭ１０２
の読み出しアクセスを削減することによって消費電力を
大幅に削減できるが、一方で、たとえば、表示素子が液
晶の場合、更新されてない画素には書き込み処理が行わ
れず、時間の経過とともに液晶の容量に充電された電荷
が放電し、表示が劣化する、という問題があった。
【００１７】また、上記問題を解決する図９に記載の表
示装置においては、全画素のデータを更新するための機
能を付加する必要があるため、回路の複雑化，大規模化
を招く、という問題があった。
示装置においては、全画素のデータを更新するための機
能を付加する必要があるため、回路の複雑化，大規模化
を招く、という問題があった。
【００１８】本発明は、上記に鑑みてなされたものであ
って、メモリへのアクセス回数の削減を実現し、かつ余
分な回路を付加することなく表示劣化を防ぎつつ消費電
力の低減を実現可能な表示装置を得ることを目的とす
る。
って、メモリへのアクセス回数の削減を実現し、かつ余
分な回路を付加することなく表示劣化を防ぎつつ消費電
力の低減を実現可能な表示装置を得ることを目的とす
る。
【００１９】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、本発明にかかる表示装置にあっ
ては、少なくとも１画面分の画像データを記憶するビデ
オメモリ（後述する実施の形態のＶＲＡＭ８に相当）を
備え、さらに、最新の一画素分の画像データと一つ前の
一画素分の画像データとを比較する比較手段（保持デー
タ切替回路３、保持回路１、比較回路２に相当）と、前
記比較結果に基づいて連続する同一データの数（連続回
数情報）をカウントするカウント手段（カウンタ４に相
当）と、前記一つ前のデータと前記最新のデータが異な
る場合に、ビデオメモリから画像データを読み出し、一
方、一致する場合に、当該画像データの読み出し処理を
停止し、前記連続回数分にわたって出力中の画像データ
を保持する読出制御手段（ＶＲＡＭ読出制御回路７、保
持回路９、出力データ切替回路１０に相当）と、を備え
ることを特徴とする。
目的を達成するために、本発明にかかる表示装置にあっ
ては、少なくとも１画面分の画像データを記憶するビデ
オメモリ（後述する実施の形態のＶＲＡＭ８に相当）を
備え、さらに、最新の一画素分の画像データと一つ前の
一画素分の画像データとを比較する比較手段（保持デー
タ切替回路３、保持回路１、比較回路２に相当）と、前
記比較結果に基づいて連続する同一データの数（連続回
数情報）をカウントするカウント手段（カウンタ４に相
当）と、前記一つ前のデータと前記最新のデータが異な
る場合に、ビデオメモリから画像データを読み出し、一
方、一致する場合に、当該画像データの読み出し処理を
停止し、前記連続回数分にわたって出力中の画像データ
を保持する読出制御手段（ＶＲＡＭ読出制御回路７、保
持回路９、出力データ切替回路１０に相当）と、を備え
ることを特徴とする。
【００２０】つぎの発明にかかる表示装置にあっては、
少なくとも１画面分の画像データを記憶するビデオメモ
リ（ＶＲＡＭ８に相当）を備え、さらに、最新の一画素
分の画像データと一つ前の一画素分の画像データとを比
較する比較手段（保持データ切替回路３、保持回路１、
比較回路２に相当）と、前記比較結果に基づいて連続す
る同一データの数（連続回数情報）をカウントするカウ
ント手段（カウンタ４に相当）と、画像データの下位数
ビットを削減し、ビット削減後のデータと前記連続回数
情報とをマージするマージ手段（遅延回路２１、マージ
回路２２に相当）と、制御信号に基づいて前記マージ後
データと前記画像データの切り替え制御を行い、いずれ
か一方のデータをビデオメモリに書き込む書込制御手段
（書込データ切替回路２３に相当）と、前記マージ後デ
ータ内の連続回数情報を読み出し、同一データが連続し
ていないと判断した場合に、ビデオメモリからマージ後
データを読み出し、一方、同一データが連続すると判断
した場合に、当該マージ後データの読み出し処理を停止
し、前記連続回数分にわたって出力中のマージ後データ
を保持する読出制御手段（ＶＲＡＭ読出制御回路７ａ、
保持回路９、出力データ切替回路１０に相当）と、を備
えることを特徴とする。
少なくとも１画面分の画像データを記憶するビデオメモ
リ（ＶＲＡＭ８に相当）を備え、さらに、最新の一画素
分の画像データと一つ前の一画素分の画像データとを比
較する比較手段（保持データ切替回路３、保持回路１、
比較回路２に相当）と、前記比較結果に基づいて連続す
る同一データの数（連続回数情報）をカウントするカウ
ント手段（カウンタ４に相当）と、画像データの下位数
ビットを削減し、ビット削減後のデータと前記連続回数
情報とをマージするマージ手段（遅延回路２１、マージ
回路２２に相当）と、制御信号に基づいて前記マージ後
データと前記画像データの切り替え制御を行い、いずれ
か一方のデータをビデオメモリに書き込む書込制御手段
（書込データ切替回路２３に相当）と、前記マージ後デ
ータ内の連続回数情報を読み出し、同一データが連続し
ていないと判断した場合に、ビデオメモリからマージ後
データを読み出し、一方、同一データが連続すると判断
した場合に、当該マージ後データの読み出し処理を停止
し、前記連続回数分にわたって出力中のマージ後データ
を保持する読出制御手段（ＶＲＡＭ読出制御回路７ａ、
保持回路９、出力データ切替回路１０に相当）と、を備
えることを特徴とする。
【００２１】つぎの発明にかかる表示装置にあっては、
少なくとも１画面分の画像データを記憶するビデオメモ
リ（ＶＲＡＭ８に相当）を備え、さらに、低消費電力モ
ードで動作する場合に、ビデオメモリから画像データを
読み出し、最新の一画素分の画像データと一つ前の一画
素分の画像データとを比較する比較手段（保持データ切
替回路３、保持回路１、比較回路２ｂに相当）と、前記
比較結果に基づいて連続する同一データの数（連続回数
情報）をカウントするカウント手段（カウンタ４に相
当）と、前記一つ前のデータと前記最新のデータが異な
る場合に、ビデオメモリから画像データを読み出し、一
方、一致する場合に、当該画像データの読み出し処理を
停止し、前記連続回数分にわたって出力中の画像データ
を保持する読出制御手段（ＶＲＡＭ読出制御回路７ｂ、
保持回路９、出力データ切替回路１０に相当）と、を備
えることを特徴とする。
少なくとも１画面分の画像データを記憶するビデオメモ
リ（ＶＲＡＭ８に相当）を備え、さらに、低消費電力モ
ードで動作する場合に、ビデオメモリから画像データを
読み出し、最新の一画素分の画像データと一つ前の一画
素分の画像データとを比較する比較手段（保持データ切
替回路３、保持回路１、比較回路２ｂに相当）と、前記
比較結果に基づいて連続する同一データの数（連続回数
情報）をカウントするカウント手段（カウンタ４に相
当）と、前記一つ前のデータと前記最新のデータが異な
る場合に、ビデオメモリから画像データを読み出し、一
方、一致する場合に、当該画像データの読み出し処理を
停止し、前記連続回数分にわたって出力中の画像データ
を保持する読出制御手段（ＶＲＡＭ読出制御回路７ｂ、
保持回路９、出力データ切替回路１０に相当）と、を備
えることを特徴とする。
【００２２】つぎの発明にかかる表示装置において、前
記読出制御手段は、１画面表示期間にビデオメモリにア
クセスした回数をカウントし、アクセス率が所定値以上
になった場合に、前記連続回数情報生成に関するすべて
の処理を停止し、以降、ビデオメモリのすべてのデータ
を読み出すことを特徴とする。
記読出制御手段は、１画面表示期間にビデオメモリにア
クセスした回数をカウントし、アクセス率が所定値以上
になった場合に、前記連続回数情報生成に関するすべて
の処理を停止し、以降、ビデオメモリのすべてのデータ
を読み出すことを特徴とする。
【００２３】
【発明の実施の形態】以下に、本発明にかかる表示装置
の実施の形態を図面に基づいて詳細に説明する。なお、
この実施の形態によりこの発明が限定されるものではな
い。
の実施の形態を図面に基づいて詳細に説明する。なお、
この実施の形態によりこの発明が限定されるものではな
い。
【００２４】実施の形態１．図１は、本発明にかかる表
示装置の実施の形態１の構成を示す図である。図１にお
いて、１は１表示素子分の画像データを保持する保持回
路であり、２は入力される画像データ値と保持回路１の
出力値とを比較し、一致する場合に「１」を、不一致の
場合に「０」を、それぞれ出力する比較回路であり、３
は保持回路１のデータを次のサイクルも保持しつづける
か新しいデータに切り替えるかを選択するための保持デ
ータ切替回路であり、４は比較回路２出力が「１」であ
る間、カウントを継続するカウンタであり、５はカウン
タ４の出力を１画面分だけ記憶するタグメモリであり、
６は一致回数をタグメモリのどのアドレスに書き込むの
かを決める書込アドレス生成回路であり、７はビデオメ
モリ（以下、ＶＲＡＭと呼ぶ）からの読み出しおよびタ
グメモリからの読み出しを制御するＶＲＡＭ読出制御回
路であり、８はＶＲＡＭであり、９はＶＲＡＭ８からの
読み出し画像データを一致期間だけ保持しておく保持回
路であり、１０はＶＲＡＭ８の読み出し出力か保持回路
９の出力かを選択する出力データ切替回路であり、１１
は液晶パネルを駆動するための信号処理を行う液晶表示
信号処理回路であり、１２は液晶パネルである。
示装置の実施の形態１の構成を示す図である。図１にお
いて、１は１表示素子分の画像データを保持する保持回
路であり、２は入力される画像データ値と保持回路１の
出力値とを比較し、一致する場合に「１」を、不一致の
場合に「０」を、それぞれ出力する比較回路であり、３
は保持回路１のデータを次のサイクルも保持しつづける
か新しいデータに切り替えるかを選択するための保持デ
ータ切替回路であり、４は比較回路２出力が「１」であ
る間、カウントを継続するカウンタであり、５はカウン
タ４の出力を１画面分だけ記憶するタグメモリであり、
６は一致回数をタグメモリのどのアドレスに書き込むの
かを決める書込アドレス生成回路であり、７はビデオメ
モリ（以下、ＶＲＡＭと呼ぶ）からの読み出しおよびタ
グメモリからの読み出しを制御するＶＲＡＭ読出制御回
路であり、８はＶＲＡＭであり、９はＶＲＡＭ８からの
読み出し画像データを一致期間だけ保持しておく保持回
路であり、１０はＶＲＡＭ８の読み出し出力か保持回路
９の出力かを選択する出力データ切替回路であり、１１
は液晶パネルを駆動するための信号処理を行う液晶表示
信号処理回路であり、１２は液晶パネルである。
【００２５】ここで、上記表示装置の動作について説明
する。まず、外部機器（図示せず）から入力される画像
データ，入力クロック信号（以下、Ｗ−ＣＬＫと呼ぶ）
は、保持回路１に供給される。保持回路１は、１段のシ
フトレジスタで構成され、１クロック周期の時間分だけ
画像データを遅延させる。比較回路２では、入力される
画像データと保持回路１の出力とを比較する。そして、
両方のデータ値が一致していれば「１」を出力する。一
方、不一致ならば「０」を出力する。すなわち、ここで
は、１画素前のデータとの比較を行い、一致する時は、
同一の画像データが連続していると判断する。この場
合、保持データ切替回路３では、保持回路１の出力をそ
のままの状態で再度供給し、保持回路１では、もう１ク
ロック周期分だけ同一のデータを保持する。
する。まず、外部機器（図示せず）から入力される画像
データ，入力クロック信号（以下、Ｗ−ＣＬＫと呼ぶ）
は、保持回路１に供給される。保持回路１は、１段のシ
フトレジスタで構成され、１クロック周期の時間分だけ
画像データを遅延させる。比較回路２では、入力される
画像データと保持回路１の出力とを比較する。そして、
両方のデータ値が一致していれば「１」を出力する。一
方、不一致ならば「０」を出力する。すなわち、ここで
は、１画素前のデータとの比較を行い、一致する時は、
同一の画像データが連続していると判断する。この場
合、保持データ切替回路３では、保持回路１の出力をそ
のままの状態で再度供給し、保持回路１では、もう１ク
ロック周期分だけ同一のデータを保持する。
【００２６】カウンタ４では、比較回路２の出力が
「１」である間、カウントを継続する。これにより、同
一のデータが何回にわたって送られてきたのかをカウン
トすることができる。
「１」である間、カウントを継続する。これにより、同
一のデータが何回にわたって送られてきたのかをカウン
トすることができる。
【００２７】書込アドレス生成回路６では、カウント終
了後、カウンタ４の出力を記録するためのタグメモリ５
のアドレスを決定する。カウンタ４の出力は、書込アド
レス生成回路６が生成したアドレスに基づいてタグメモ
リ５に記憶される。図２（ａ）は、書き込み処理の様子
を示す図である。この例では、１番目のデータが２回、
３，４番目のデータが１回、５番目のデータが４回、９
番目のデータが５回にわたって連続している。
了後、カウンタ４の出力を記録するためのタグメモリ５
のアドレスを決定する。カウンタ４の出力は、書込アド
レス生成回路６が生成したアドレスに基づいてタグメモ
リ５に記憶される。図２（ａ）は、書き込み処理の様子
を示す図である。この例では、１番目のデータが２回、
３，４番目のデータが１回、５番目のデータが４回、９
番目のデータが５回にわたって連続している。
【００２８】また、画像データはＶＲＡＭ８にも供給さ
れ、ＶＲＡＭ８では、Ｗ−ＣＬＫに基づいて内部で書き
込みアドレスを発生し、当該画像データを記憶する。Ｖ
ＲＡＭ８からの読み出し処理は、読み出しクロック（以
下、Ｒ−ＣＬＫと呼ぶ）に基づいて内部で読み出しアド
レスを生成して行われる。また、タグメモリ５からの読
み出し処理もＲ−ＣＬＫにより行われ、その出力は、Ｖ
ＲＡＭ読出制御回路７に供給される。
れ、ＶＲＡＭ８では、Ｗ−ＣＬＫに基づいて内部で書き
込みアドレスを発生し、当該画像データを記憶する。Ｖ
ＲＡＭ８からの読み出し処理は、読み出しクロック（以
下、Ｒ−ＣＬＫと呼ぶ）に基づいて内部で読み出しアド
レスを生成して行われる。また、タグメモリ５からの読
み出し処理もＲ−ＣＬＫにより行われ、その出力は、Ｖ
ＲＡＭ読出制御回路７に供給される。
【００２９】ＶＲＡＭ読出制御回路７では、同一データ
の連続回数を読み出し、当該連続回数が「１」でない期
間については、ＶＲＡＭ８からの読み出しを停止する。
ここでは、読み出した連続回数をＲ−ＣＬＫ毎に１だけ
減算し、連続回数が「１」になるまでタグメモリ５から
の読み出しを停止する。
の連続回数を読み出し、当該連続回数が「１」でない期
間については、ＶＲＡＭ８からの読み出しを停止する。
ここでは、読み出した連続回数をＲ−ＣＬＫ毎に１だけ
減算し、連続回数が「１」になるまでタグメモリ５から
の読み出しを停止する。
【００３０】保持回路１では、Ｒ−ＣＬＫによりデータ
出力に１クロック周期分の遅延を与えるが、ＶＲＡＭ読
出制御回路７で保持した連続回数が「１」以外の場合
は、遅延動作を停止し、データを保持する。
出力に１クロック周期分の遅延を与えるが、ＶＲＡＭ読
出制御回路７で保持した連続回数が「１」以外の場合
は、遅延動作を停止し、データを保持する。
【００３１】出力データ切替回路１０では、ＶＲＡＭ読
出制御回路７で保持した連続回数が「１」以外の場合は
次のＲ−ＣＬＫのタイミングで保持回路９の出力を、
「１」の場合には次のＲ−ＣＬＫのタイミングでＶＲＡ
Ｍ８の読み出しデータを、それぞれ出力する。図２
（ｂ）は、読み出し処理の様子を示す図である。ここで
は、タグメモリ５の出力が「１」の場合、すなわち、１
画素前のデータと異なる時は、ＶＲＡＭ８のデータを読
み出し、タグメモリ５の出力が「１」以外の場合、すな
わち、１画素前のデータと同一の時は、ＶＲＡＭ８から
の読み出しを停止する。
出制御回路７で保持した連続回数が「１」以外の場合は
次のＲ−ＣＬＫのタイミングで保持回路９の出力を、
「１」の場合には次のＲ−ＣＬＫのタイミングでＶＲＡ
Ｍ８の読み出しデータを、それぞれ出力する。図２
（ｂ）は、読み出し処理の様子を示す図である。ここで
は、タグメモリ５の出力が「１」の場合、すなわち、１
画素前のデータと異なる時は、ＶＲＡＭ８のデータを読
み出し、タグメモリ５の出力が「１」以外の場合、すな
わち、１画素前のデータと同一の時は、ＶＲＡＭ８から
の読み出しを停止する。
【００３２】最後に、液晶表示信号処理回路１１では、
出力データ切替回路１０の出力を用いて液晶パネル１２
を駆動するための信号処理を行う。
出力データ切替回路１０の出力を用いて液晶パネル１２
を駆動するための信号処理を行う。
【００３３】このように、本実施の形態においては、画
像データを書き込む際に、継続して入力される同一デー
タの数を記録し、連続して同じデータが続く期間につい
ては、メモリからの読み出し処理を停止する。これによ
り、低消費電力化を実現できる。
像データを書き込む際に、継続して入力される同一デー
タの数を記録し、連続して同じデータが続く期間につい
ては、メモリからの読み出し処理を停止する。これによ
り、低消費電力化を実現できる。
【００３４】実施の形態２．図３は、本発明にかかる表
示装置の実施の形態２の構成を示す図である。図３にお
いて、７ａはＶＲＡＭからの読み出し処理を制御するＶ
ＲＡＭ読出制御回路であり、２１は画像データの遅延回
路であり、２２はカウント値を画像データのデータフィ
ールドの特定エリアに書き込むマージ回路であり、２３
はマージ回路２２出力（カウント値を書き込んだ画像デ
ータ）か画像データを選択出力する書込データ切替回路
である。なお、前述の実施の形態１と同様の構成につい
ては、同一の符号を付してその説明を省略する。
示装置の実施の形態２の構成を示す図である。図３にお
いて、７ａはＶＲＡＭからの読み出し処理を制御するＶ
ＲＡＭ読出制御回路であり、２１は画像データの遅延回
路であり、２２はカウント値を画像データのデータフィ
ールドの特定エリアに書き込むマージ回路であり、２３
はマージ回路２２出力（カウント値を書き込んだ画像デ
ータ）か画像データを選択出力する書込データ切替回路
である。なお、前述の実施の形態１と同様の構成につい
ては、同一の符号を付してその説明を省略する。
【００３５】ここで、実施の形態２の表示装置の動作に
ついて説明する。ここでは、前述した実施の形態１と異
なる動作についてのみ説明する。
ついて説明する。ここでは、前述した実施の形態１と異
なる動作についてのみ説明する。
【００３６】本実施の形態では、ＶＲＡＭ８への書き込
み処理として、画像データのすべてのビットを書き込む
通常モードと、画像データの下位数ビットを削減し、削
減分の空きメモリエリアに同一データの連続回数を書き
込む低消費電力モードと、を使い分ける。なお、モード
の切り替え処理は、外部から供給される消費電力モード
切替信号を用いて行われる。
み処理として、画像データのすべてのビットを書き込む
通常モードと、画像データの下位数ビットを削減し、削
減分の空きメモリエリアに同一データの連続回数を書き
込む低消費電力モードと、を使い分ける。なお、モード
の切り替え処理は、外部から供給される消費電力モード
切替信号を用いて行われる。
【００３７】遅延回路２１では、カウンタ４の出力を、
対応する画像データと同期をとった状態でＶＲＡＭ８に
書き込むために、当該画像データをカウントに要する時
間分だけ遅らせる。この遅延回路２１では、カウンタ４
の最大カウント数分（最大カウント値）の遅延を保証す
る。これにより、カウンタ４の出力は、対応する画像デ
ータと同一のＶＲＡＭアドレスに書き込まれる。図４
は、実施の形態２の書き込み処理の様子を示す図であ
る。
対応する画像データと同期をとった状態でＶＲＡＭ８に
書き込むために、当該画像データをカウントに要する時
間分だけ遅らせる。この遅延回路２１では、カウンタ４
の最大カウント数分（最大カウント値）の遅延を保証す
る。これにより、カウンタ４の出力は、対応する画像デ
ータと同一のＶＲＡＭアドレスに書き込まれる。図４
は、実施の形態２の書き込み処理の様子を示す図であ
る。
【００３８】マージ回路２２では、カウント値を画像デ
ータのデータフィールドの特定エリアに書き込む。すな
わち、画像データの下位数ビットを削減し、削減分の特
定エリアに同一データの連続回数（カウンタ４出力）を
書き込む。書込データ切替回路２３では、通常モードの
ときに画像データを出力し、低消費電力モードのときに
カウント値を書き込んだ画像データ（マージ回路２２出
力）を出力する。
ータのデータフィールドの特定エリアに書き込む。すな
わち、画像データの下位数ビットを削減し、削減分の特
定エリアに同一データの連続回数（カウンタ４出力）を
書き込む。書込データ切替回路２３では、通常モードの
ときに画像データを出力し、低消費電力モードのときに
カウント値を書き込んだ画像データ（マージ回路２２出
力）を出力する。
【００３９】ＶＲＡＭ読出制御回路７ａでは、外部から
送られてくる消費電力モード切替信号を監視し、通常モ
ードであれば、ＶＲＡＭ８のすべてのデータを読み出す
ように制御し、出力データ切替回路１０では、絶えずＶ
ＲＡＭ８の出力を選択する。一方、低消費電力モードで
あれば、ＶＲＡＭ読出制御回路７ａでは、ＶＲＡＭ８か
ら読み出したデータのうち、連続回数のフィールドを読
み出し、連続回数が「１」以外の場合、ＶＲＡＭ８から
の読み出し処理を停止するように制御する。なお、読み
出した連続回数は、Ｒ−ＣＬＫ毎に１だけ減算される。
送られてくる消費電力モード切替信号を監視し、通常モ
ードであれば、ＶＲＡＭ８のすべてのデータを読み出す
ように制御し、出力データ切替回路１０では、絶えずＶ
ＲＡＭ８の出力を選択する。一方、低消費電力モードで
あれば、ＶＲＡＭ読出制御回路７ａでは、ＶＲＡＭ８か
ら読み出したデータのうち、連続回数のフィールドを読
み出し、連続回数が「１」以外の場合、ＶＲＡＭ８から
の読み出し処理を停止するように制御する。なお、読み
出した連続回数は、Ｒ−ＣＬＫ毎に１だけ減算される。
【００４０】保持回路９では、Ｒ−ＣＬＫを用いて１ク
ロック周期分の遅延を付加するが、たとえば、ＶＲＡＭ
読出制御回路７ａで保持した連続回数が「１」以外の時
は遅延動作を停止し、データを保持する。出力データ切
替回路１０では、ＶＲＡＭ読出制御回路７ａで保持した
連続回数が「１」以外の時は、保持回路９の出力を、
「１」の時はＶＲＡＭ８の読み出しデータを、それぞれ
出力する。
ロック周期分の遅延を付加するが、たとえば、ＶＲＡＭ
読出制御回路７ａで保持した連続回数が「１」以外の時
は遅延動作を停止し、データを保持する。出力データ切
替回路１０では、ＶＲＡＭ読出制御回路７ａで保持した
連続回数が「１」以外の時は、保持回路９の出力を、
「１」の時はＶＲＡＭ８の読み出しデータを、それぞれ
出力する。
【００４１】このように、本実施の形態においては、低
電力化を実現するために表示ビット数（色数等）を減ら
し、使用しなくなったメモリエリアを同一画像データの
連続回数記録領域に使用する構成とした。これにより、
追加メモリを使用することなく、読み出し処理を停止す
ることができるため、さらに低消費電力化を促進でき
る。
電力化を実現するために表示ビット数（色数等）を減ら
し、使用しなくなったメモリエリアを同一画像データの
連続回数記録領域に使用する構成とした。これにより、
追加メモリを使用することなく、読み出し処理を停止す
ることができるため、さらに低消費電力化を促進でき
る。
【００４２】実施の形態３．図５は、本発明にかかる表
示装置の実施の形態３の構成を示す図である。図５にお
いて、２ｂは入力される画像データ値と保持回路１の出
力値とを比較し、一致する場合に「１」を、不一致の場
合に「０」を、それぞれ出力する比較回路であり、６ｂ
は書込アドレス生成回路であり、７ｂはＶＲＡＭ８から
の読み出し処理を制御するＶＲＡＭ読出制御回路であ
り、３１は画像データの下位ビットを任意のビット数分
だけマスクするデータマスク回路である。
示装置の実施の形態３の構成を示す図である。図５にお
いて、２ｂは入力される画像データ値と保持回路１の出
力値とを比較し、一致する場合に「１」を、不一致の場
合に「０」を、それぞれ出力する比較回路であり、６ｂ
は書込アドレス生成回路であり、７ｂはＶＲＡＭ８から
の読み出し処理を制御するＶＲＡＭ読出制御回路であ
り、３１は画像データの下位ビットを任意のビット数分
だけマスクするデータマスク回路である。
【００４３】ここで、実施の形態３の表示装置の動作に
ついて説明する。ここでは、前述した実施の形態１およ
び２と異なる動作についてのみ説明する。
ついて説明する。ここでは、前述した実施の形態１およ
び２と異なる動作についてのみ説明する。
【００４４】ＶＲＡＭ読出制御回路７ｂでは、外部から
送られてくる消費電力モード切替信号を監視することに
よって、通常モードから低消費電力モードへの変更を検
知し、変更後の１画面表示期間についてはタグメモリ５
の書き換え期間であると判断し、低消費電力モードであ
ってもＶＲＡＭ８のすべてのデータを読み出す。このと
き、出力データ切替回路１０は、絶えずＶＲＡＭ８の出
力を選択する。
送られてくる消費電力モード切替信号を監視することに
よって、通常モードから低消費電力モードへの変更を検
知し、変更後の１画面表示期間についてはタグメモリ５
の書き換え期間であると判断し、低消費電力モードであ
ってもＶＲＡＭ８のすべてのデータを読み出す。このと
き、出力データ切替回路１０は、絶えずＶＲＡＭ８の出
力を選択する。
【００４５】ＶＲＡＭ８から読み出された画像データを
受け取ったデータマスク回路３１では、低消費電力モー
ドの場合、表示ビット数情報に基づいて決定される余剰
ビットをマスクし、データマスク回路３１の出力データ
を比較回路２ｂおよび保持データ切替回路３に対して出
力する。
受け取ったデータマスク回路３１では、低消費電力モー
ドの場合、表示ビット数情報に基づいて決定される余剰
ビットをマスクし、データマスク回路３１の出力データ
を比較回路２ｂおよび保持データ切替回路３に対して出
力する。
【００４６】比較回路２ｂおよび書込アドレス生成回路
６ｂでは、通常モードから低消費電力モードへの変更を
検知し、変更後の１画面表示期間の画像データを用い
て、すなわち、有効表示ビット（マスクされていないビ
ット）を用いて、同一データの連続回数をカウントし、
そのカウント結果をタグメモリ５に書き込む制御を行
う。
６ｂでは、通常モードから低消費電力モードへの変更を
検知し、変更後の１画面表示期間の画像データを用い
て、すなわち、有効表示ビット（マスクされていないビ
ット）を用いて、同一データの連続回数をカウントし、
そのカウント結果をタグメモリ５に書き込む制御を行
う。
【００４７】なお、ＶＲＡＭ読出制御回路７ｂは、通常
モードから低消費電力モードへ変更後、２画面目の表示
から、前述した実施の形態２と同様に動作する。すなわ
ち、タグメモリ５に記憶した連続回数を読み出し、当該
連続回数が「１」以外の場合に、ＶＲＡＭ８からの読み
出し処理を停止するように制御する。なお、読み出した
連続回数は、Ｒ−ＣＬＫ毎に１だけ減算される。また、
上記の処理は、実施の形態１の変形例として説明した
が、これに限らず、前述した実施の形態２の構成に適用
することとしてもよい。その場合、同一データの連続回
数は、実施の形態２と同様の手順でＶＲＡＭ８の空き領
域に記憶される。
モードから低消費電力モードへ変更後、２画面目の表示
から、前述した実施の形態２と同様に動作する。すなわ
ち、タグメモリ５に記憶した連続回数を読み出し、当該
連続回数が「１」以外の場合に、ＶＲＡＭ８からの読み
出し処理を停止するように制御する。なお、読み出した
連続回数は、Ｒ−ＣＬＫ毎に１だけ減算される。また、
上記の処理は、実施の形態１の変形例として説明した
が、これに限らず、前述した実施の形態２の構成に適用
することとしてもよい。その場合、同一データの連続回
数は、実施の形態２と同様の手順でＶＲＡＭ８の空き領
域に記憶される。
【００４８】このように、本実施の形態においては、画
像データを一旦記憶した後、低消費電力モードに変更し
た場合（たとえば、６ビットで表現された各色データ
を、３ビットの表示に切り替える場合）、最初の１画面
表示期間については、現在記憶している画像データを読
み出して表示する。このとき、読み出した画像データを
表示ビット数情報に基づいてマスクし、マスク後の画像
データを用いて同一データの連続回数をカウントし、そ
のカウント結果を記憶する。そして、２画面目の表示期
間以降については、先に記憶しておいた連続回数を読み
出し、当該連続回数が「１」以外の場合に、記憶してい
る画像データの読み出し処理を停止する。これにより、
さらに低消費電力化を促進できる。
像データを一旦記憶した後、低消費電力モードに変更し
た場合（たとえば、６ビットで表現された各色データ
を、３ビットの表示に切り替える場合）、最初の１画面
表示期間については、現在記憶している画像データを読
み出して表示する。このとき、読み出した画像データを
表示ビット数情報に基づいてマスクし、マスク後の画像
データを用いて同一データの連続回数をカウントし、そ
のカウント結果を記憶する。そして、２画面目の表示期
間以降については、先に記憶しておいた連続回数を読み
出し、当該連続回数が「１」以外の場合に、記憶してい
る画像データの読み出し処理を停止する。これにより、
さらに低消費電力化を促進できる。
【００４９】実施の形態４．図６は、本発明にかかる表
示装置の実施の形態４の構成を示す図である。図６にお
いて、７ｃはＶＲＡＭ８の読み出し制御にタグメモリ５
の情報を利用するかどうかを判定する判定機能を追加し
たＶＲＡＭ読出制御回路であり、４１はＶＲＡＭ８への
アクセスが１画面当たり何回になるかをカウントする読
出回数カウンタである。
示装置の実施の形態４の構成を示す図である。図６にお
いて、７ｃはＶＲＡＭ８の読み出し制御にタグメモリ５
の情報を利用するかどうかを判定する判定機能を追加し
たＶＲＡＭ読出制御回路であり、４１はＶＲＡＭ８への
アクセスが１画面当たり何回になるかをカウントする読
出回数カウンタである。
【００５０】ここで、実施の形態４の表示装置の動作に
ついて説明する。ここでは、前述した実施の形態１，２
および３と異なる動作についてのみ説明する。
ついて説明する。ここでは、前述した実施の形態１，２
および３と異なる動作についてのみ説明する。
【００５１】読出回数カウンタ４１では、タグメモリ５
が更新された次の１画面表示期間に、タグメモリ５内の
連続回数に基づいて、ＶＲＡＭ読出制御回路７ｃがＶＲ
ＡＭ８にアクセスした回数をカウントする。ＶＲＡＭ読
出制御回路７ｃでは、外部から与えられる読出率情報に
基づいて、ＶＲＡＭ８へのアクセス率が一定以上になっ
た場合、カウンタ４，タグメモリ５，書込アドレス生成
回路６，ＶＲＡＭ読出制御回路７ｃおよび読出回数カウ
ンタ４１等の各回路の処理が多くなり、消費電力が増加
するため、上記「タグメモリ５を使用したＶＲＡＭアク
セス方式」を停止し、上記各回路を用いない「ＶＲＡＭ
８のすべてのデータを読み出す方式」に移行する。この
場合、出力データ切替回路１０は、絶えずＶＲＡＭ８の
出力を選択する。
が更新された次の１画面表示期間に、タグメモリ５内の
連続回数に基づいて、ＶＲＡＭ読出制御回路７ｃがＶＲ
ＡＭ８にアクセスした回数をカウントする。ＶＲＡＭ読
出制御回路７ｃでは、外部から与えられる読出率情報に
基づいて、ＶＲＡＭ８へのアクセス率が一定以上になっ
た場合、カウンタ４，タグメモリ５，書込アドレス生成
回路６，ＶＲＡＭ読出制御回路７ｃおよび読出回数カウ
ンタ４１等の各回路の処理が多くなり、消費電力が増加
するため、上記「タグメモリ５を使用したＶＲＡＭアク
セス方式」を停止し、上記各回路を用いない「ＶＲＡＭ
８のすべてのデータを読み出す方式」に移行する。この
場合、出力データ切替回路１０は、絶えずＶＲＡＭ８の
出力を選択する。
【００５２】ＶＲＡＭ読出制御回路７ｃでは、アクセス
率を算出するために読出回数カウンタ４１の結果を利用
する。また、ＶＲＡＭ読出制御回路７ｃでは、タグメモ
リ５を利用しないアクセス方式（ＶＲＡＭ８のすべての
データを読み出す方式）が選択された場合、タグメモリ
５の読み出し動作を完全に停止するように制御する。
率を算出するために読出回数カウンタ４１の結果を利用
する。また、ＶＲＡＭ読出制御回路７ｃでは、タグメモ
リ５を利用しないアクセス方式（ＶＲＡＭ８のすべての
データを読み出す方式）が選択された場合、タグメモリ
５の読み出し動作を完全に停止するように制御する。
【００５３】このように、本実施の形態では、一画面分
の表示期間に、画像データが記憶されたメモリのアクセ
ス回数をカウントし、メモリへのアクセス率が一定値以
上になった場合に、前述した実施の形態１の方式から、
メモリ内のすべてのデータを読み出す方式に移行する構
成とした。これにより、アクセス数に応じた消費電力制
御が可能となるため、常に最適な方式で画像を表示する
ことができる。なお、本実施の形態では、読出回数カウ
ンタ４１を実施の形態１（図１）の構成に適用したが、
これに限らず、読出回数カウンタ４１は、実施の形態２
および３においても適用可能である。
の表示期間に、画像データが記憶されたメモリのアクセ
ス回数をカウントし、メモリへのアクセス率が一定値以
上になった場合に、前述した実施の形態１の方式から、
メモリ内のすべてのデータを読み出す方式に移行する構
成とした。これにより、アクセス数に応じた消費電力制
御が可能となるため、常に最適な方式で画像を表示する
ことができる。なお、本実施の形態では、読出回数カウ
ンタ４１を実施の形態１（図１）の構成に適用したが、
これに限らず、読出回数カウンタ４１は、実施の形態２
および３においても適用可能である。
【００５４】
【発明の効果】以上、説明したとおり、本発明によれ
ば、画像データを書き込む際に、継続して入力される同
一データの数を記録し、連続して同じデータが続く期間
については、ビデオメモリからの読み出し処理を停止す
る構成とした。これにより、従来の表示装置と比較して
大幅に消費電力を低減できる、という効果を奏する。
ば、画像データを書き込む際に、継続して入力される同
一データの数を記録し、連続して同じデータが続く期間
については、ビデオメモリからの読み出し処理を停止す
る構成とした。これにより、従来の表示装置と比較して
大幅に消費電力を低減できる、という効果を奏する。
【００５５】つぎの発明によれば、低電力化を実現する
ために表示ビット数（色数等）を減らし、使用しなくな
ったメモリエリアを同一画像データの連続回数記録領域
に使用する構成とした。これにより、追加メモリを使用
することなく、読み出し処理を停止することができるた
め、さらに低消費電力化を促進できる、という効果を奏
する。
ために表示ビット数（色数等）を減らし、使用しなくな
ったメモリエリアを同一画像データの連続回数記録領域
に使用する構成とした。これにより、追加メモリを使用
することなく、読み出し処理を停止することができるた
め、さらに低消費電力化を促進できる、という効果を奏
する。
【００５６】つぎの発明によれば、画像データを一旦記
憶した後、低消費電力モードに変更された場合、最初の
１画面表示期間については、現在記憶している画像デー
タを読み出して表示する。このとき、読み出した画像デ
ータを用いて同一データの連続回数をカウントし、その
カウント結果を記憶する。そして、２画面目の表示期間
以降については、先に記憶しておいた連続回数を読み出
し、当該連続回数が、たとえば、「１」以外の場合に、
画像データの読み出し処理を停止する。これにより、さ
らに低消費電力化を促進できる、という効果を奏する。
憶した後、低消費電力モードに変更された場合、最初の
１画面表示期間については、現在記憶している画像デー
タを読み出して表示する。このとき、読み出した画像デ
ータを用いて同一データの連続回数をカウントし、その
カウント結果を記憶する。そして、２画面目の表示期間
以降については、先に記憶しておいた連続回数を読み出
し、当該連続回数が、たとえば、「１」以外の場合に、
画像データの読み出し処理を停止する。これにより、さ
らに低消費電力化を促進できる、という効果を奏する。
【００５７】つぎの発明によれば、一画面分の表示期間
に、画像データが記憶されたビデオメモリへのアクセス
回数をカウントし、ビデオメモリへのアクセス率が一定
値以上になった場合に、上記連続回数のカウントに関す
るすべての処理を停止し、ビデオメモリからすべてのデ
ータを読み出す方式に移行する。これにより、アクセス
数に応じた消費電力制御が可能となるため、常に最適な
方式で画像を表示することができる、という効果を奏す
る。
に、画像データが記憶されたビデオメモリへのアクセス
回数をカウントし、ビデオメモリへのアクセス率が一定
値以上になった場合に、上記連続回数のカウントに関す
るすべての処理を停止し、ビデオメモリからすべてのデ
ータを読み出す方式に移行する。これにより、アクセス
数に応じた消費電力制御が可能となるため、常に最適な
方式で画像を表示することができる、という効果を奏す
る。
【図１】 本発明にかかる表示装置の実施の形態１の構
成を示す図である。
成を示す図である。
【図２】 実施の形態１の書き込み／読み出し処理の様
子を示す図である。
子を示す図である。
【図３】 本発明にかかる表示装置の実施の形態２の構
成を示す図である。
成を示す図である。
【図４】 実施の形態２の書き込み処理の様子を示す図
である。
である。
【図５】 本発明にかかる表示装置の実施の形態３の構
成を示す図である。
成を示す図である。
【図６】 本発明にかかる表示装置の実施の形態４の構
成を示す図である。
成を示す図である。
【図７】 従来の表示装置の構成を示す図である。
【図８】 従来の表示装置の動作を示すタイムチャート
である。
である。
【図９】 従来の表示装置の構成を示す図である。
【図１０】 従来の表示装置の動作を示すタイムチャー
トである。
トである。
１，９ 保持回路、２，２ｂ 比較回路、３ 保持デー
タ切替回路、４ カウンタ、５ タグメモリ、６，６ｂ
書込アドレス生成回路、７，７ａ，７ｂ，７ｃ ＶＲ
ＡＭ読出制御回路、８ ＶＲＡＭ、１０ 出力データ切
替回路、１１液晶表示信号処理回路、１２ 液晶パネ
ル、２１ 画像データの遅延回路、２２マージ回路、２
３ 書込データ切替回路、３１ データマスク回路、４
１ 読出回数カウンタ。
タ切替回路、４ カウンタ、５ タグメモリ、６，６ｂ
書込アドレス生成回路、７，７ａ，７ｂ，７ｃ ＶＲ
ＡＭ読出制御回路、８ ＶＲＡＭ、１０ 出力データ切
替回路、１１液晶表示信号処理回路、１２ 液晶パネ
ル、２１ 画像データの遅延回路、２２マージ回路、２
３ 書込データ切替回路、３１ データマスク回路、４
１ 読出回数カウンタ。
フロントページの続き
Ｆターム(参考） 2H093 NA15 NC27 NC29 NC71 ND39
5C006 AA01 AF02 AF03 AF04 AF13
AF44 AF45 AF51 AF53 AF61
AF69 BB11 BC16 BF02 BF14
BF22 BF24 FA47
5C080 AA10 BB05 DD26 EE19 GG07
GG08 GG12 JJ02 JJ04
Claims (4)
- 【請求項１】 少なくとも１画面分の画像データを記憶
するビデオメモリを備えた表示装置において、 最新の一画素分の画像データと一つ前の一画素分の画像
データとを比較する比較手段と、 前記比較結果に基づいて連続する同一データの数（連続
回数情報）をカウントするカウント手段と、 前記一つ前のデータと前記最新のデータが異なる場合
に、ビデオメモリから画像データを読み出し、一方、一
致する場合に、当該画像データの読み出し処理を停止
し、前記連続回数分にわたって出力中の画像データを保
持する読出制御手段と、 を備えることを特徴とする表示装置。 - 【請求項２】 少なくとも１画面分の画像データを記憶
するビデオメモリを備えた表示装置において、 最新の一画素分の画像データと一つ前の一画素分の画像
データとを比較する比較手段と、 前記比較結果に基づいて連続する同一データの数（連続
回数情報）をカウントするカウント手段と、 画像データの下位数ビットを削減し、ビット削減後のデ
ータと前記連続回数情報とをマージするマージ手段と、 制御信号に基づいて前記マージ後データと前記画像デー
タの切り替え制御を行い、いずれか一方のデータをビデ
オメモリに書き込む書込制御手段と、 前記マージ後データ内の連続回数情報を読み出し、同一
データが連続していないと判断した場合に、ビデオメモ
リからマージ後データを読み出し、一方、同一データが
連続すると判断した場合に、当該マージ後データの読み
出し処理を停止し、前記連続回数分にわたって出力中の
マージ後データを保持する読出制御手段と、 を備えることを特徴とする表示装置。 - 【請求項３】 少なくとも１画面分の画像データを記憶
するビデオメモリを備えた表示装置において、 低消費電力モードで動作する場合に、ビデオメモリから
画像データを読み出し、最新の一画素分の画像データと
一つ前の一画素分の画像データとを比較する比較手段
と、 前記比較結果に基づいて連続する同一データの数（連続
回数情報）をカウントするカウント手段と、 前記一つ前のデータと前記最新のデータが異なる場合
に、ビデオメモリから画像データを読み出し、一方、一
致する場合に、当該画像データの読み出し処理を停止
し、前記連続回数分にわたって出力中の画像データを保
持する読出制御手段と、 を備えることを特徴とする表示装置。 - 【請求項４】 前記読出制御手段は、 １画面表示期間にビデオメモリにアクセスした回数をカ
ウントし、アクセス率が所定値以上になった場合に、前
記連続回数情報生成に関するすべての処理を停止し、以
降、ビデオメモリのすべてのデータを読み出すことを特
徴とする請求項１、２または３に記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001380653A JP3589649B2 (ja) | 2001-12-13 | 2001-12-13 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001380653A JP3589649B2 (ja) | 2001-12-13 | 2001-12-13 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003186445A true JP2003186445A (ja) | 2003-07-04 |
| JP3589649B2 JP3589649B2 (ja) | 2004-11-17 |
Family
ID=27591612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001380653A Expired - Fee Related JP3589649B2 (ja) | 2001-12-13 | 2001-12-13 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3589649B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208455A (ja) * | 2004-01-26 | 2005-08-04 | Nec Corp | 携帯端末装置およびその情報表示方法 |
| JP2006030429A (ja) * | 2004-07-14 | 2006-02-02 | Semiconductor Energy Lab Co Ltd | ビデオデータ補正回路及び表示装置の制御回路並びにそれを内蔵した表示装置・電子機器 |
| CN100385496C (zh) * | 2003-12-11 | 2008-04-30 | Lg.菲利浦Lcd株式会社 | 用于驱动液晶显示器件的装置和方法 |
| JP2008216362A (ja) * | 2007-02-28 | 2008-09-18 | Optrex Corp | 表示装置の駆動装置 |
| JP2012027474A (ja) * | 2007-10-29 | 2012-02-09 | Samsung Mobile Display Co Ltd | 有機電界発光表示装置の電源供給方法 |
| CN106548743A (zh) * | 2016-12-16 | 2017-03-29 | 友达光电股份有限公司 | 像素阵列装置及分段驱动方法 |
| JP2020034912A (ja) * | 2018-08-28 | 2020-03-05 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | 表示装置、表示装置の電力低減方法およびこれを実行するためのプログラム |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03109524A (ja) * | 1989-06-26 | 1991-05-09 | Matsushita Electric Ind Co Ltd | 表示パネルの駆動方法と表示装置 |
| JPH03174584A (ja) * | 1989-12-04 | 1991-07-29 | Fujitsu Ltd | 表示制御方式 |
| JPH03237487A (ja) * | 1990-02-14 | 1991-10-23 | Mitsubishi Electric Corp | 表示制御装置 |
| JPH06186942A (ja) * | 1992-12-15 | 1994-07-08 | Ricoh Co Ltd | 表示装置 |
| JPH08179265A (ja) * | 1994-12-27 | 1996-07-12 | Matsushita Electric Ind Co Ltd | 液晶表示装置とそのインターフェース方法 |
| JPH08190468A (ja) * | 1994-06-22 | 1996-07-23 | Microsoft Corp | データ圧縮機能付きの低エネルギ・データ記憶サブシステムを有する視覚的表示システムおよびその作動方法 |
| JPH08278778A (ja) * | 1995-03-31 | 1996-10-22 | Internatl Business Mach Corp <Ibm> | 画像表示制御方法及び画像表示制御装置 |
| JPH10240191A (ja) * | 1997-02-24 | 1998-09-11 | Seiko Epson Corp | 情報機器用表示装置、その駆動方法、及び情報機器 |
| JP2000098993A (ja) * | 1998-09-24 | 2000-04-07 | Oki Electric Ind Co Ltd | 表示コントローラ |
| JP2001331140A (ja) * | 2000-05-23 | 2001-11-30 | Mitsubishi Electric Corp | 節電表示装置 |
-
2001
- 2001-12-13 JP JP2001380653A patent/JP3589649B2/ja not_active Expired - Fee Related
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03109524A (ja) * | 1989-06-26 | 1991-05-09 | Matsushita Electric Ind Co Ltd | 表示パネルの駆動方法と表示装置 |
| JPH03174584A (ja) * | 1989-12-04 | 1991-07-29 | Fujitsu Ltd | 表示制御方式 |
| JPH03237487A (ja) * | 1990-02-14 | 1991-10-23 | Mitsubishi Electric Corp | 表示制御装置 |
| JPH06186942A (ja) * | 1992-12-15 | 1994-07-08 | Ricoh Co Ltd | 表示装置 |
| JPH08190468A (ja) * | 1994-06-22 | 1996-07-23 | Microsoft Corp | データ圧縮機能付きの低エネルギ・データ記憶サブシステムを有する視覚的表示システムおよびその作動方法 |
| JPH08179265A (ja) * | 1994-12-27 | 1996-07-12 | Matsushita Electric Ind Co Ltd | 液晶表示装置とそのインターフェース方法 |
| JPH08278778A (ja) * | 1995-03-31 | 1996-10-22 | Internatl Business Mach Corp <Ibm> | 画像表示制御方法及び画像表示制御装置 |
| JPH10240191A (ja) * | 1997-02-24 | 1998-09-11 | Seiko Epson Corp | 情報機器用表示装置、その駆動方法、及び情報機器 |
| JP2000098993A (ja) * | 1998-09-24 | 2000-04-07 | Oki Electric Ind Co Ltd | 表示コントローラ |
| JP2001331140A (ja) * | 2000-05-23 | 2001-11-30 | Mitsubishi Electric Corp | 節電表示装置 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100385496C (zh) * | 2003-12-11 | 2008-04-30 | Lg.菲利浦Lcd株式会社 | 用于驱动液晶显示器件的装置和方法 |
| JP2005208455A (ja) * | 2004-01-26 | 2005-08-04 | Nec Corp | 携帯端末装置およびその情報表示方法 |
| JP2006030429A (ja) * | 2004-07-14 | 2006-02-02 | Semiconductor Energy Lab Co Ltd | ビデオデータ補正回路及び表示装置の制御回路並びにそれを内蔵した表示装置・電子機器 |
| JP4705764B2 (ja) * | 2004-07-14 | 2011-06-22 | 株式会社半導体エネルギー研究所 | ビデオデータ補正回路及び表示装置の制御回路並びにそれを内蔵した表示装置・電子機器 |
| JP2008216362A (ja) * | 2007-02-28 | 2008-09-18 | Optrex Corp | 表示装置の駆動装置 |
| JP2012027474A (ja) * | 2007-10-29 | 2012-02-09 | Samsung Mobile Display Co Ltd | 有機電界発光表示装置の電源供給方法 |
| US9041626B2 (en) | 2007-10-29 | 2015-05-26 | Samsung Display Co., Ltd. | Organic light emitting display and power supply method thereof |
| CN106548743A (zh) * | 2016-12-16 | 2017-03-29 | 友达光电股份有限公司 | 像素阵列装置及分段驱动方法 |
| CN106548743B (zh) * | 2016-12-16 | 2019-06-14 | 友达光电股份有限公司 | 像素阵列装置及分段驱动方法 |
| JP2020034912A (ja) * | 2018-08-28 | 2020-03-05 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | 表示装置、表示装置の電力低減方法およびこれを実行するためのプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3589649B2 (ja) | 2004-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100499845B1 (ko) | 액티브 매트릭스형 표시 장치 및 그 제어 장치 | |
| KR100445285B1 (ko) | 표시 장치 | |
| RU2446485C2 (ru) | Жидкокристаллический дисплей и способы управления этим дисплеем | |
| US6340959B1 (en) | Display control circuit | |
| JP2005141231A (ja) | Ｌｃｄ動作電流を減少させるタイミングコントローラ及び方法 | |
| US7489316B2 (en) | Method for frame rate conversion | |
| JP3589649B2 (ja) | 表示装置 | |
| JP4599049B2 (ja) | 表示装置及びこれを用いた携帯機器 | |
| JP3791535B2 (ja) | マトリクス型表示装置及びその制御方法 | |
| JP4306980B2 (ja) | アクティブマトリクス型表示装置及びその制御装置 | |
| JP4641085B2 (ja) | 節電表示装置 | |
| JPH09244621A (ja) | Ｔｖのオンスクリーングラフィックのための複数層のスプライトグラフィック具現装置 | |
| JP2001136412A (ja) | 複数映像表示装置のガンマ補正回路 | |
| KR100472478B1 (ko) | 메모리 억세스 제어방법 및 장치 | |
| JP4259775B2 (ja) | アクティブマトリクス型表示装置及びその制御装置 | |
| JP4613034B2 (ja) | 表示パネルドライバ装置 | |
| JP4259776B2 (ja) | アクティブマトリクス型表示装置及びその制御装置 | |
| JP2007071940A (ja) | 表示用メモリ | |
| JPH1195728A (ja) | 液晶表示制御装置 | |
| JP2003195821A (ja) | 映像データの伝送装置 | |
| JP4164966B2 (ja) | Ｍｐｅｇ画像表示制御方法及び装置 | |
| JP2932627B2 (ja) | 表示装置 | |
| JP2005538399A (ja) | 表示システムのための駆動方法、駆動回路、及び駆動装置 | |
| JPS62113193A (ja) | 記憶回路 | |
| JP3303923B2 (ja) | 画像表示制御装置及び画像表示制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040611 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040817 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040817 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070827 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090827 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |