JP2003297928A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】スプリットゲート型フラッシュメモリのデータ
消去時におけるイレーズ特性の低減を防ぐ。 【解決手段】半導体基板上に形成した半導体層３上に第
1の絶縁膜４を形成し、当該第1絶縁膜４にポリシリコン
膜６を形成する。ポリシリコン膜６上に第２の絶縁膜８
を形成する。抵抗素子２ａ及び容量素子２ｂの所望位置
に、レジストを形成し、エッチングを行うことで、抵抗
素子２ａ及び容量素子２ｂ領域に絶縁膜（第２の絶縁膜
８ａ）を残す。シリコン窒化膜を全面に付した後、スプ
リットゲート型フラッシュメモリ１を形成する所望位置
に、開口部を設けて熱酸化等により、ミニＬＯＣＯＳ酸
化膜１０を形成する。その後、ミニＬＯＣＯＳ酸化膜１
０と第２の絶縁膜８ａとをマスクにポリシリコン膜６を
異方性エッチングすることにより、ミニＬＯＣＯＳ酸化
膜１０直下にフローティングゲート１２を形成すると共
に第２の絶縁膜８ａ下に抵抗素子２ａ及び容量素子２ｂ
の下部電極を同時に形成する。
消去時におけるイレーズ特性の低減を防ぐ。 【解決手段】半導体基板上に形成した半導体層３上に第
1の絶縁膜４を形成し、当該第1絶縁膜４にポリシリコン
膜６を形成する。ポリシリコン膜６上に第２の絶縁膜８
を形成する。抵抗素子２ａ及び容量素子２ｂの所望位置
に、レジストを形成し、エッチングを行うことで、抵抗
素子２ａ及び容量素子２ｂ領域に絶縁膜（第２の絶縁膜
８ａ）を残す。シリコン窒化膜を全面に付した後、スプ
リットゲート型フラッシュメモリ１を形成する所望位置
に、開口部を設けて熱酸化等により、ミニＬＯＣＯＳ酸
化膜１０を形成する。その後、ミニＬＯＣＯＳ酸化膜１
０と第２の絶縁膜８ａとをマスクにポリシリコン膜６を
異方性エッチングすることにより、ミニＬＯＣＯＳ酸化
膜１０直下にフローティングゲート１２を形成すると共
に第２の絶縁膜８ａ下に抵抗素子２ａ及び容量素子２ｂ
の下部電極を同時に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体装
置の製造方法に関し、特にスプリットゲート型フラッシ
ュメモリにおけるフローティングゲートの形状の改善を
目的とするものである。
置の製造方法に関し、特にスプリットゲート型フラッシ
ュメモリにおけるフローティングゲートの形状の改善を
目的とするものである。
【０００２】
【従来の技術】不揮発性半導体装置には様々な種類が存
在し、電気的に書き込み及び消去が可能なものがある。
スプリットゲート型フラッシュメモリはその中の１つで
ある。
在し、電気的に書き込み及び消去が可能なものがある。
スプリットゲート型フラッシュメモリはその中の１つで
ある。
【０００３】近年、半導体装置は小型化・集積化のニー
ズが非常に高まり、不揮発性半導体装置といえどもその
例外ではない。そのような中、不揮発性半導体装置の１
つであるスプリットゲート型フラッシュメモリに対し
て、同一基板内に他の素子（例えば抵抗素子や容量素子
等）を形成し、小型化・集積化の要求があるのも当然の
ことである。
ズが非常に高まり、不揮発性半導体装置といえどもその
例外ではない。そのような中、不揮発性半導体装置の１
つであるスプリットゲート型フラッシュメモリに対し
て、同一基板内に他の素子（例えば抵抗素子や容量素子
等）を形成し、小型化・集積化の要求があるのも当然の
ことである。
【０００４】図１１は、従来のスプリットゲート型フラ
ッシュメモリとポリシリコン抵抗及び容量素子を同一基
板内に有する半導体装置を示す断面図である。
ッシュメモリとポリシリコン抵抗及び容量素子を同一基
板内に有する半導体装置を示す断面図である。
【０００５】図１１参照。同図において、スプリットゲ
ート型フラッシュメモリ１０１と抵抗素子１０２ａ、容
量素子１０２ｂとを混載する半導体装置である。ここ
で、スプリットゲート型フラッシュメモリ１０１、抵抗
素子１０２ａ、容量素子１０２ｂはともに同一の半導体
層１０３上に形成されている。
ート型フラッシュメモリ１０１と抵抗素子１０２ａ、容
量素子１０２ｂとを混載する半導体装置である。ここ
で、スプリットゲート型フラッシュメモリ１０１、抵抗
素子１０２ａ、容量素子１０２ｂはともに同一の半導体
層１０３上に形成されている。
【０００６】スプリットゲート型フラッシュメモリ１０
１は、第1の絶縁膜１０４、フローティングゲート１０
５、ミニＬＯＣＯＳ酸化膜１０６、第２の絶縁膜１０
７、コントロールゲート１０８ａ、層間絶縁膜１０９か
ら成る。半導体層１０３上の第1の絶縁膜１０４の所望
位置にフローティングゲート１０５が形成されている。
ミニＬＯＣＯＳ酸化膜１０６は、当該フローティングゲ
ート１０５上に形成された不活性領域である。第２の絶
縁膜１０７は、第1の絶縁膜１０４、フローティングゲ
ート１０５の側部及びミニＬＯＣＯＳ酸化膜１０６の表
面に被覆されている。コントロールゲート１０８ａが第
２の絶縁膜１０７を介してフローティングゲート１０５
の上部から側部にかけて形成されている。
１は、第1の絶縁膜１０４、フローティングゲート１０
５、ミニＬＯＣＯＳ酸化膜１０６、第２の絶縁膜１０
７、コントロールゲート１０８ａ、層間絶縁膜１０９か
ら成る。半導体層１０３上の第1の絶縁膜１０４の所望
位置にフローティングゲート１０５が形成されている。
ミニＬＯＣＯＳ酸化膜１０６は、当該フローティングゲ
ート１０５上に形成された不活性領域である。第２の絶
縁膜１０７は、第1の絶縁膜１０４、フローティングゲ
ート１０５の側部及びミニＬＯＣＯＳ酸化膜１０６の表
面に被覆されている。コントロールゲート１０８ａが第
２の絶縁膜１０７を介してフローティングゲート１０５
の上部から側部にかけて形成されている。
【０００７】層間絶縁膜１０９は、スプリットゲート型
フラッシュメモリ１０１と抵抗素子１０２ａ、容量素子
１０２ｂとの全体を覆う絶縁膜である。図１１円内の突
起部１１０は、ミニＬＯＣＯＳ酸化膜１０６の先端のバ
ーズビークと隣接するフローティングゲート１０５の突
出した先端部分を示す。
フラッシュメモリ１０１と抵抗素子１０２ａ、容量素子
１０２ｂとの全体を覆う絶縁膜である。図１１円内の突
起部１１０は、ミニＬＯＣＯＳ酸化膜１０６の先端のバ
ーズビークと隣接するフローティングゲート１０５の突
出した先端部分を示す。
【０００８】抵抗素子１０２ａは、半導体層１０３上に
形成した素子分離膜としてのＬＯＣＯＳ酸化膜１１１上
に形成したポリシリコン抵抗１１２ａである。このポリ
シリコン抵抗１１２ａはポリシリコン材でできている。
この抵抗素子１０２ａは、スプリットゲート型フラッシ
ュメモリと同一の連続した半導体層１０３上に形成され
ている。
形成した素子分離膜としてのＬＯＣＯＳ酸化膜１１１上
に形成したポリシリコン抵抗１１２ａである。このポリ
シリコン抵抗１１２ａはポリシリコン材でできている。
この抵抗素子１０２ａは、スプリットゲート型フラッシ
ュメモリと同一の連続した半導体層１０３上に形成され
ている。
【０００９】容量素子１０２ｂは、半導体層１０３上に
形成した素子分離膜としてのＬＯＣＯＳ酸化膜１１１上
に形成したキャパシタである。この容量素子１０２ｂ
は、スプリットゲート型フラッシュメモリと同一の連続
した半導体層１０３上に形成されている。
形成した素子分離膜としてのＬＯＣＯＳ酸化膜１１１上
に形成したキャパシタである。この容量素子１０２ｂ
は、スプリットゲート型フラッシュメモリと同一の連続
した半導体層１０３上に形成されている。
【００１０】また、これらの混載型のスプリットゲート
型フラッシュメモリは、半導体基板（不図示）上に半導
体層１０３を形成し、半導体層１０３の内部にソース領
域・ドレイン領域（共に不図示）を有するセルが多数存
在する。
型フラッシュメモリは、半導体基板（不図示）上に半導
体層１０３を形成し、半導体層１０３の内部にソース領
域・ドレイン領域（共に不図示）を有するセルが多数存
在する。
【００１１】次に、一般的なスプリットゲート型フラッ
シュメモリの動作について述べる。
シュメモリの動作について述べる。
【００１２】書き込み時：上述したスプリットゲート型
フラッシュメモリにおいて、書き込み対象のメモリセル
のトランジスタをＯＮさせた際に不図示のソース・ドレ
イン領域間に発生するホットエレクトロン現象を利用し
た電荷（電子）をフローティングゲート１０５に注入す
ることで、フローティングゲート１０５にデータ書き込
みを行う。
フラッシュメモリにおいて、書き込み対象のメモリセル
のトランジスタをＯＮさせた際に不図示のソース・ドレ
イン領域間に発生するホットエレクトロン現象を利用し
た電荷（電子）をフローティングゲート１０５に注入す
ることで、フローティングゲート１０５にデータ書き込
みを行う。
【００１３】消去時：コントロールゲート１０８ａに高
電圧を印加することで、前記フローティングゲート１０
５の突起部１１０における電界集中を利用して、フロー
ティングゲート１０５内の電荷（電子）をフローティン
グゲート１０５からコントロールゲート１０８ａに向か
って抜くことで、プログラム状態からのデータ消去を行
う。つまり、低電圧消去を実現するためには、突起部１
１０の先端がより先鋭であることが必要となってくる。
電圧を印加することで、前記フローティングゲート１０
５の突起部１１０における電界集中を利用して、フロー
ティングゲート１０５内の電荷（電子）をフローティン
グゲート１０５からコントロールゲート１０８ａに向か
って抜くことで、プログラム状態からのデータ消去を行
う。つまり、低電圧消去を実現するためには、突起部１
１０の先端がより先鋭であることが必要となってくる。
【００１４】以下に、従来例に係る不揮発性半導体装置
であるスプリットゲート型フラッシュメモリと同一基板
内に形成するポリシリコン抵抗及び容量素子の製造方法
について図面を参照しながら説明する。
であるスプリットゲート型フラッシュメモリと同一基板
内に形成するポリシリコン抵抗及び容量素子の製造方法
について図面を参照しながら説明する。
【００１５】図８乃至図１０は、図１１のスプリットゲ
ート型フラッシュメモリ、抵抗素子１０２ａ及び容量素
子１０２ｂを製造する工程を時系列的に示した断面図で
ある。図８乃至図１０において、同一構成要素には同一
符号を付し、再度の説明は省略する。以下、これらにつ
いて順次説明する。
ート型フラッシュメモリ、抵抗素子１０２ａ及び容量素
子１０２ｂを製造する工程を時系列的に示した断面図で
ある。図８乃至図１０において、同一構成要素には同一
符号を付し、再度の説明は省略する。以下、これらにつ
いて順次説明する。
【００１６】図８参照。半導体層１０３上のポリシリコ
ン抵抗１１２ａ及びキャパシタ１１２ｂを形成する位置
にＬＯＣＯＳ酸化膜１１１を形成する。そして全面にＳ
ｉＯ 2膜から成る第1の絶縁膜１０４を形成して、それら
の表面上にポリシリコン膜１１３を積層する。
ン抵抗１１２ａ及びキャパシタ１１２ｂを形成する位置
にＬＯＣＯＳ酸化膜１１１を形成する。そして全面にＳ
ｉＯ 2膜から成る第1の絶縁膜１０４を形成して、それら
の表面上にポリシリコン膜１１３を積層する。
【００１７】図９参照。次にフローティングゲート１０
５の形成領域となるポリシリコン膜１１３が露出するよ
うに、耐酸化膜であるシリコン窒化膜（不図示）を形成
し、これをマスクにしてミニＬＯＣＯＳ酸化膜１０６を
形成する。次に当該シリコン窒化膜をエッチングした
後、露光・現像処理して抵抗素子１０２ａ、容量素子１
０２ｂを形成する所望位置にレジスト１１４を形成す
る。
５の形成領域となるポリシリコン膜１１３が露出するよ
うに、耐酸化膜であるシリコン窒化膜（不図示）を形成
し、これをマスクにしてミニＬＯＣＯＳ酸化膜１０６を
形成する。次に当該シリコン窒化膜をエッチングした
後、露光・現像処理して抵抗素子１０２ａ、容量素子１
０２ｂを形成する所望位置にレジスト１１４を形成す
る。
【００１８】図１０参照。ミニＬＯＣＯＳ酸化膜１０６
とレジスト１１４をマスクにして、ポリシリコン膜１１
３をエッチング・除去して、フローティングゲート１０
５及びポリシリコン抵抗１１２ａ、キャパシタ下部電極
１１２ｂを形成する。その後、ポリシリコン抵抗１１２
ａとキャパシタ下部電極１１２ｂへの不純物導入は同時
に又は別個に行う。
とレジスト１１４をマスクにして、ポリシリコン膜１１
３をエッチング・除去して、フローティングゲート１０
５及びポリシリコン抵抗１１２ａ、キャパシタ下部電極
１１２ｂを形成する。その後、ポリシリコン抵抗１１２
ａとキャパシタ下部電極１１２ｂへの不純物導入は同時
に又は別個に行う。
【００１９】図１０の後続いて、全面にシリコン酸化物
から成る第２の絶縁膜１０７を形成する。第２の絶縁膜
１０７の上にポリシリコン膜を形成して、フローティン
グゲート１０５の上部から側部にかけて延在するように
パターニングしてコントロールゲート１０８ａを形成す
る。また、同時に容量素子１０２ｂの上部に容量上部電
極１０８ｂを形成する。そして、不純物を半導体層１０
３にイオン注入して、ソース・ドレイン（共に不図示）
なる両領域を形成する。
から成る第２の絶縁膜１０７を形成する。第２の絶縁膜
１０７の上にポリシリコン膜を形成して、フローティン
グゲート１０５の上部から側部にかけて延在するように
パターニングしてコントロールゲート１０８ａを形成す
る。また、同時に容量素子１０２ｂの上部に容量上部電
極１０８ｂを形成する。そして、不純物を半導体層１０
３にイオン注入して、ソース・ドレイン（共に不図示）
なる両領域を形成する。
【００２０】その後、スプリットゲート型フラッシュメ
モリ１０１及び抵抗素子１０２ａ、容量素子１０２ｂの
全体に層間絶縁膜１０９を付して、図１１に示す半導体
装置が完成する。
モリ１０１及び抵抗素子１０２ａ、容量素子１０２ｂの
全体に層間絶縁膜１０９を付して、図１１に示す半導体
装置が完成する。
【００２１】
【発明が解決しようとする課題】上述した半導体装置の
製造方法の図９において、ミニＬＯＣＯＳ酸化膜１０６
とレジスト１１４をマスクとして、ポリシリコン膜１１
３をエッチングする際に、適正なエッチングの条件を設
定すること（エッチングガス種や温度、濃度等の適正な
選定）が至極困難であった。
製造方法の図９において、ミニＬＯＣＯＳ酸化膜１０６
とレジスト１１４をマスクとして、ポリシリコン膜１１
３をエッチングする際に、適正なエッチングの条件を設
定すること（エッチングガス種や温度、濃度等の適正な
選定）が至極困難であった。
【００２２】これは抵抗素子１０２ａ及び容量素子１０
２ｂを形成する際のレジスト１１４の中にカーボン
（Ｃ）が存在し、酸化膜中の酸素（Ｏ）と結合して、ミ
ニＬＯＣＯＳ酸化膜１０６のエッチングレートが増加
し、フローティングゲート１０５のポリシリコンとのエ
ッチング選択比が低下することに起因する。
２ｂを形成する際のレジスト１１４の中にカーボン
（Ｃ）が存在し、酸化膜中の酸素（Ｏ）と結合して、ミ
ニＬＯＣＯＳ酸化膜１０６のエッチングレートが増加
し、フローティングゲート１０５のポリシリコンとのエ
ッチング選択比が低下することに起因する。
【００２３】例えば、上述したような従来例において、
ポリシリコン膜１１３をエッチングするガス種を選択す
ると、レジスト１１４の影響で、ミニＬＯＣＯＳ酸化膜
１０６のエッチングがレジストのない場合に比べて進
み、その直下の突起部１１０のポリシリコン膜１１３が
必要以上にエッチングされてしまう。また、ポリシリコ
ン膜１１３のオーバーエッチング中に第１の絶縁膜１０
４がエッチオフされ、半導体層１０３がエッチングされ
てしまう。さらに、フローティングゲート１０５のポリ
シリコン側壁面の形成状況も変化し、垂直状況を維持で
きなくなる。これらの例については、後述する図１２に
て説明する。
ポリシリコン膜１１３をエッチングするガス種を選択す
ると、レジスト１１４の影響で、ミニＬＯＣＯＳ酸化膜
１０６のエッチングがレジストのない場合に比べて進
み、その直下の突起部１１０のポリシリコン膜１１３が
必要以上にエッチングされてしまう。また、ポリシリコ
ン膜１１３のオーバーエッチング中に第１の絶縁膜１０
４がエッチオフされ、半導体層１０３がエッチングされ
てしまう。さらに、フローティングゲート１０５のポリ
シリコン側壁面の形成状況も変化し、垂直状況を維持で
きなくなる。これらの例については、後述する図１２に
て説明する。
【００２４】レジストが存在する場合に、レジストがな
い場合と同等のフローティング形状を得るためのエッチ
ング条件を見出すことはとても困難である。仮に適切な
エッチング条件を見つけられたとしても、必要とするポ
リシリコン抵抗や容量は様々でありレジスト面積は設計
パターンごとに違うので、そのエッチング条件は汎用性
に乏しいものとなる。つまり、エッチングガス及びエッ
チング条件を設計パターンごとに１つ１つ探さねばなら
ず、非効率的であることは明らかである。
い場合と同等のフローティング形状を得るためのエッチ
ング条件を見出すことはとても困難である。仮に適切な
エッチング条件を見つけられたとしても、必要とするポ
リシリコン抵抗や容量は様々でありレジスト面積は設計
パターンごとに違うので、そのエッチング条件は汎用性
に乏しいものとなる。つまり、エッチングガス及びエッ
チング条件を設計パターンごとに１つ１つ探さねばなら
ず、非効率的であることは明らかである。
【００２５】以下に、上述した酸化膜がエッチングさ
れ、ポリシリコン膜もそれに伴いエッチングされた場合
について、図１２を参考にしながら説明する。図１２は
図１１の突起部１１０付近の拡大図である。
れ、ポリシリコン膜もそれに伴いエッチングされた場合
について、図１２を参考にしながら説明する。図１２は
図１１の突起部１１０付近の拡大図である。
【００２６】同図は理想の突起状態（理想の突起部１１
０を含むフローティングゲート１０５を点線で図示）の
円Ａと、従来例に見られる突起状態の円Ｂとを比較した
ものである。エッチングが行き過ぎると、ミニＬＯＣＯ
Ｓ酸化膜１０６は、円Ａの状態から円Ｂの状態にまでエ
ッチングが進行する。これに伴い、ミニＬＯＣＯＳ酸化
膜１０６のフローティングゲート１０５に該当するポリ
シリコン膜もエッチングされる。
０を含むフローティングゲート１０５を点線で図示）の
円Ａと、従来例に見られる突起状態の円Ｂとを比較した
ものである。エッチングが行き過ぎると、ミニＬＯＣＯ
Ｓ酸化膜１０６は、円Ａの状態から円Ｂの状態にまでエ
ッチングが進行する。これに伴い、ミニＬＯＣＯＳ酸化
膜１０６のフローティングゲート１０５に該当するポリ
シリコン膜もエッチングされる。
【００２７】この結果、ミニＬＯＣＯＳ酸化膜１０６の
バーズビークの先端の形により、円Ｂの突起部は円Ａの
突起部よりも先端の先鋭さが鈍くなる（急峻でなくな
る）。つまり、データ消去時のイレーズ特性（電子の引
き抜き）が劣化するという欠点を有することとなる。
バーズビークの先端の形により、円Ｂの突起部は円Ａの
突起部よりも先端の先鋭さが鈍くなる（急峻でなくな
る）。つまり、データ消去時のイレーズ特性（電子の引
き抜き）が劣化するという欠点を有することとなる。
【００２８】本発明は、上記欠点に鑑みなされたもので
あり、必要以上にフローティングゲート１０５がエッチ
ングされない混載型のスプリットゲート型フラッシュメ
モリを提供するものである。
あり、必要以上にフローティングゲート１０５がエッチ
ングされない混載型のスプリットゲート型フラッシュメ
モリを提供するものである。
【００２９】
【課題を解決するための手段】本発明の請求項１では、
半導体層上に、素子分離膜及び第１の絶縁膜を形成する
工程と、全面にポリシリコン膜、第２の絶縁膜を順次形
成する工程と、前記第２の絶縁膜上の所望位置にマスク
を形成し、当該絶縁膜をエッチングして、前記ポリシリ
コン膜上に第２の絶縁膜から成る第１の残部及び第２の
残部を形成する工程と、前記ポリシリコン膜及び前記残
部上にシリコン窒化膜を形成し、前記シリコン窒化膜の
所望位置に開口部を設け、前記開口部を介して前記ポリ
シリコン膜を熱酸化して、ミニＬＯＣＯＳ酸化膜を形成
する工程と、前記シリコン窒化膜を除去する工程と、前
記ミニＬＯＣＯＳ酸化膜及び前記第２の絶縁膜の残部を
マスクに、前記ポリシリコン膜をエッチングして、前記
ミニＬＯＣＯＳ酸化膜下にフローティングゲートを形成
すると共に、前記第１の残部下にポリシリコン抵抗を、
前記第２の残部下に容量素子の下部電極を、それぞれ形
成する工程と、前記第１の絶縁膜の表面、前記ポリシリ
コン膜の側面、前記ミニＬＯＣＯＳ酸化膜の表面、前記
第１、２の残部の側面及び表面、のそれぞれに第３の絶
縁膜を被覆する工程と、前記フローティングゲートの上
部から側部にかけてコントロールゲートを形成し、且つ
前記容量素子の下部電極上の所望位置に容量素子の上部
電極を形成する工程と、を具備することを特徴とする半
導体装置の製造方法を提供する。
半導体層上に、素子分離膜及び第１の絶縁膜を形成する
工程と、全面にポリシリコン膜、第２の絶縁膜を順次形
成する工程と、前記第２の絶縁膜上の所望位置にマスク
を形成し、当該絶縁膜をエッチングして、前記ポリシリ
コン膜上に第２の絶縁膜から成る第１の残部及び第２の
残部を形成する工程と、前記ポリシリコン膜及び前記残
部上にシリコン窒化膜を形成し、前記シリコン窒化膜の
所望位置に開口部を設け、前記開口部を介して前記ポリ
シリコン膜を熱酸化して、ミニＬＯＣＯＳ酸化膜を形成
する工程と、前記シリコン窒化膜を除去する工程と、前
記ミニＬＯＣＯＳ酸化膜及び前記第２の絶縁膜の残部を
マスクに、前記ポリシリコン膜をエッチングして、前記
ミニＬＯＣＯＳ酸化膜下にフローティングゲートを形成
すると共に、前記第１の残部下にポリシリコン抵抗を、
前記第２の残部下に容量素子の下部電極を、それぞれ形
成する工程と、前記第１の絶縁膜の表面、前記ポリシリ
コン膜の側面、前記ミニＬＯＣＯＳ酸化膜の表面、前記
第１、２の残部の側面及び表面、のそれぞれに第３の絶
縁膜を被覆する工程と、前記フローティングゲートの上
部から側部にかけてコントロールゲートを形成し、且つ
前記容量素子の下部電極上の所望位置に容量素子の上部
電極を形成する工程と、を具備することを特徴とする半
導体装置の製造方法を提供する。
【００３０】本発明の請求項２では、前記ポリシリコン
抵抗又は前記容量素子の少なくともいずれか一方のみで
形成することを特徴とする請求項１記載の半導体装置の
製造方法を提供する。
抵抗又は前記容量素子の少なくともいずれか一方のみで
形成することを特徴とする請求項１記載の半導体装置の
製造方法を提供する。
【００３１】本発明の請求項３では、前記容量素子内の
前記第２の絶縁膜と、前記ポリシリコン膜とが、前記第
３の絶縁膜を介して形成する工程と、を含む請求項１又
は２記載の半導体装置の製造方法を提供する。
前記第２の絶縁膜と、前記ポリシリコン膜とが、前記第
３の絶縁膜を介して形成する工程と、を含む請求項１又
は２記載の半導体装置の製造方法を提供する。
【００３２】本発明の請求項４では、前記第２の絶縁膜
の膜厚が５０〜５００Åであることを特徴とする請求項
１、又は２、又は３記載の半導体装置の製造方法を提供
する。
の膜厚が５０〜５００Åであることを特徴とする請求項
１、又は２、又は３記載の半導体装置の製造方法を提供
する。
【００３３】本発明の請求項５では、前記ポリシリコン
膜の膜厚と前記第２の絶縁膜の膜厚の比率が２４：１〜
１２：５であることを特徴とした請求項１、又は２、又
は３、又は４記載の半導体装置の製造方法を提供する。
膜の膜厚と前記第２の絶縁膜の膜厚の比率が２４：１〜
１２：５であることを特徴とした請求項１、又は２、又
は３、又は４記載の半導体装置の製造方法を提供する。
【００３４】
【発明の実施の形態】図１乃至図６は本発明の第１の実
施形態に係る製造方法を示す発明を時系列的に示した断
面図である。全図中、同一構成要素には同一の符号を付
した。
施形態に係る製造方法を示す発明を時系列的に示した断
面図である。全図中、同一構成要素には同一の符号を付
した。
【００３５】本実施形態の製造方法によって製造された
半導体装置は、図６に示すものである。本実施形態で
は、スプリットゲート型フラッシュメモリ１と抵抗素子
２ａ及び容量素子２ｂが同一の半導体基板上に形成して
いる点は、図１１に示す従来例と同じである。しかし、
抵抗素子２ａと容量素子２ｂとを形成する方法及び異方
性エッチングした後の効果は大きく従来例とは相違す
る。
半導体装置は、図６に示すものである。本実施形態で
は、スプリットゲート型フラッシュメモリ１と抵抗素子
２ａ及び容量素子２ｂが同一の半導体基板上に形成して
いる点は、図１１に示す従来例と同じである。しかし、
抵抗素子２ａと容量素子２ｂとを形成する方法及び異方
性エッチングした後の効果は大きく従来例とは相違す
る。
【００３６】以下、本実施形態の製造方法について、図
１乃至図６を参照にして、順次説明する。
１乃至図６を参照にして、順次説明する。
【００３７】図１参照：半導体基板（不図示）を用意
し、当該半導体基板上にＰ型の半導体層３を形成する。
次に酸化シリコン膜とシリコン窒化膜とレジスト（共に
不図示）を半導体層３上の表面全体に付し、露光・現像
処理し、当該レジストをマスクとしてシリコン窒化膜を
エッチングして開口部（不図示）を形成し、熱酸化等に
より素子分離膜としてのＬＯＣＯＳ酸化膜５を形成す
る。その後、全面に熱酸化や化学気相成長法等を施し、
第1の絶縁膜４となるための第1の酸化シリコン膜（Ｓｉ
Ｏ2）を８２Å程度形成する。
し、当該半導体基板上にＰ型の半導体層３を形成する。
次に酸化シリコン膜とシリコン窒化膜とレジスト（共に
不図示）を半導体層３上の表面全体に付し、露光・現像
処理し、当該レジストをマスクとしてシリコン窒化膜を
エッチングして開口部（不図示）を形成し、熱酸化等に
より素子分離膜としてのＬＯＣＯＳ酸化膜５を形成す
る。その後、全面に熱酸化や化学気相成長法等を施し、
第1の絶縁膜４となるための第1の酸化シリコン膜（Ｓｉ
Ｏ2）を８２Å程度形成する。
【００３８】次に、当該第1の絶縁膜４及びＬＯＣＯＳ
酸化膜５上に、化学気相成長法を用いたシラン（ＳｉＨ
4）等を窒素（Ｎ2）や水素（Ｈ2）雰囲気中で熱分解す
ることでポリシリコン膜６を１２００Å程度成膜する。
酸化膜５上に、化学気相成長法を用いたシラン（ＳｉＨ
4）等を窒素（Ｎ2）や水素（Ｈ2）雰囲気中で熱分解す
ることでポリシリコン膜６を１２００Å程度成膜する。
【００３９】その後、当該ポリシリコン膜６上に熱酸化
や化学気相成長法等により、第２の酸化シリコン膜８を
５０〜５００Å程度形成する。
や化学気相成長法等により、第２の酸化シリコン膜８を
５０〜５００Å程度形成する。
【００４０】図２参照：次に抵抗素子２ａ及び容量素子
２ｂを形成するために、レジストを塗布し、マスク露光
及び現像処理を施す。そして、異方性エッチングを行っ
て第２の酸化シリコン膜８をエッチングし、レジスト７
直下のみに第２の酸化シリコン膜８を残す（以下、当該
箇所を第２の酸化シリコン膜８ａと称す。）。
２ｂを形成するために、レジストを塗布し、マスク露光
及び現像処理を施す。そして、異方性エッチングを行っ
て第２の酸化シリコン膜８をエッチングし、レジスト７
直下のみに第２の酸化シリコン膜８を残す（以下、当該
箇所を第２の酸化シリコン膜８ａと称す。）。
【００４１】図３参照。
【００４２】その後、レジスト７を除去し、ポリシリコ
ン膜６及び第２の酸化シリコン膜８ａの表面上に、シリ
コン窒化膜９を８００Å程度形成する。このシリコン窒
化膜９は、スプリットゲート型フラッシュメモリ１のミ
ニＬＯＣＯＳ酸化膜１０を形成するための耐酸化膜であ
る。
ン膜６及び第２の酸化シリコン膜８ａの表面上に、シリ
コン窒化膜９を８００Å程度形成する。このシリコン窒
化膜９は、スプリットゲート型フラッシュメモリ１のミ
ニＬＯＣＯＳ酸化膜１０を形成するための耐酸化膜であ
る。
【００４３】続けて、レジスト（不図示）を塗布し、マ
スク露光及び現像処理をして、ミニＬＯＣＯＳ酸化膜１
０を形成する所望箇所に、ポリシリコン膜６が露出する
ように開口部１１を設ける。
スク露光及び現像処理をして、ミニＬＯＣＯＳ酸化膜１
０を形成する所望箇所に、ポリシリコン膜６が露出する
ように開口部１１を設ける。
【００４４】図４参照。
【００４５】次に、ポリシリコン膜６を熱酸化すること
で当該開口部１１にミニＬＯＣＯＳ酸化膜１０を形成す
る。その後、表面に存在するシリコン窒化膜９を除去す
る。
で当該開口部１１にミニＬＯＣＯＳ酸化膜１０を形成す
る。その後、表面に存在するシリコン窒化膜９を除去す
る。
【００４６】図５参照。
【００４７】その後、ミニＬＯＣＯＳ酸化膜１０と第２
の酸化シリコン膜８ａとをマスクとして、ポリシリコン
膜６に異方性エッチングを行う。ここで本発明の特徴
は、抵抗素子２ａ及び容量素子２ｂ上に、ミニＬＯＣＯ
Ｓ酸化膜１０と同質の酸化シリコン膜（ＳｉＯ2）であ
る第２の絶縁膜８ａを残し、それらをマスクとしてポリ
シリコン膜６を異方性のドライエッチングすることであ
る。上記のエッチング条件は、一般的にポリシリコンを
エッチングするときと同様なエッチングガス（ＣＦ4、
ＨＢｒ等）を用いる。
の酸化シリコン膜８ａとをマスクとして、ポリシリコン
膜６に異方性エッチングを行う。ここで本発明の特徴
は、抵抗素子２ａ及び容量素子２ｂ上に、ミニＬＯＣＯ
Ｓ酸化膜１０と同質の酸化シリコン膜（ＳｉＯ2）であ
る第２の絶縁膜８ａを残し、それらをマスクとしてポリ
シリコン膜６を異方性のドライエッチングすることであ
る。上記のエッチング条件は、一般的にポリシリコンを
エッチングするときと同様なエッチングガス（ＣＦ4、
ＨＢｒ等）を用いる。
【００４８】第２の酸化シリコン膜８ａ直下にある、エ
ッチングによって残したポリシリコン膜６をポリシリコ
ン膜６ａとする。このポリシリコン膜６ａはそれぞれ抵
抗素子２a及び容量素子２ｂの下部電極となる。
ッチングによって残したポリシリコン膜６をポリシリコ
ン膜６ａとする。このポリシリコン膜６ａはそれぞれ抵
抗素子２a及び容量素子２ｂの下部電極となる。
【００４９】また、ここでポリシリコン膜６ａには、所
望の抵抗値及び容量値を維持する必要がある。その方法
として、以下の２つの方法がある。
望の抵抗値及び容量値を維持する必要がある。その方法
として、以下の２つの方法がある。
【００５０】第１の方法として、抵抗素子２ａ又は容量
素子２ｂの素子形状（図５の２つのポリシリコン膜６
ａ）を形成した後、任意の工程でレジストを付し、当該
レジストをマスクとして、上述した２つのポリシリコン
膜６ａに不純物を同時に、または別々に注入する。この
とき、抵抗素子２ａは任意の抵抗値になるように不純物
を注入し、容量素子２ｂの下部電極は、電極の空乏化を
防止するために、５×１０15（個／ｃｍ2）程度の不純
物を注入する。
素子２ｂの素子形状（図５の２つのポリシリコン膜６
ａ）を形成した後、任意の工程でレジストを付し、当該
レジストをマスクとして、上述した２つのポリシリコン
膜６ａに不純物を同時に、または別々に注入する。この
とき、抵抗素子２ａは任意の抵抗値になるように不純物
を注入し、容量素子２ｂの下部電極は、電極の空乏化を
防止するために、５×１０15（個／ｃｍ2）程度の不純
物を注入する。
【００５１】第２の方法として、後述する半導体層３内
のトランジスタのソース・ドレインを形成する際に行う
イオン注入と同時に、抵抗素子２ａのポリシリコン膜６
ａにもイオン注入を行なう。この場合、上記第１の方法
よりもレジストを形成しない分だけ、工程数を削減でき
るメリットがある。
のトランジスタのソース・ドレインを形成する際に行う
イオン注入と同時に、抵抗素子２ａのポリシリコン膜６
ａにもイオン注入を行なう。この場合、上記第１の方法
よりもレジストを形成しない分だけ、工程数を削減でき
るメリットがある。
【００５２】図６参照。
【００５３】その後、第３の絶縁膜１３をスプリットゲ
ート型フラッシュメモリ１、抵抗素子２ａ及び容量素子
２ｂの全面に被覆する。次に第３の絶縁膜１３上にポリ
シリコン膜を被覆する。当該ポリシリコン膜上に不図示
なレジストを形成し、露光・現像処理を行って所望位置
に開口部を設ける。そして、エッチングを施すことでコ
ントロールゲート１４ａ及び容量上部電極１４ｂを形成
する。
ート型フラッシュメモリ１、抵抗素子２ａ及び容量素子
２ｂの全面に被覆する。次に第３の絶縁膜１３上にポリ
シリコン膜を被覆する。当該ポリシリコン膜上に不図示
なレジストを形成し、露光・現像処理を行って所望位置
に開口部を設ける。そして、エッチングを施すことでコ
ントロールゲート１４ａ及び容量上部電極１４ｂを形成
する。
【００５４】尚、ここでコントロールゲート１４ａ及び
容量上部電極１４ｂを形成するためのポリシリコン膜
は、ポリシリコンとタングステンシリサイドとの積層で
もよい。
容量上部電極１４ｂを形成するためのポリシリコン膜
は、ポリシリコンとタングステンシリサイドとの積層で
もよい。
【００５５】次に、形成したフローティングゲート１２
及びコントロールゲート１４をマスクにして、不純物を
半導体層３にイオン注入して、ソース・ドレイン（共に
不図示）なる両領域を形成する。ここで、上述したよう
に不純物の注入は所望の抵抗値を得るためにポリシリコ
ン膜６ａに行う場合もある。
及びコントロールゲート１４をマスクにして、不純物を
半導体層３にイオン注入して、ソース・ドレイン（共に
不図示）なる両領域を形成する。ここで、上述したよう
に不純物の注入は所望の抵抗値を得るためにポリシリコ
ン膜６ａに行う場合もある。
【００５６】そして、スプリットゲート型フラッシュメ
モリ１、抵抗素子２ａ及び容量素子２ｂの全体に層間絶
縁膜１５を付す。そして、図６に示すスプリットゲート
型フラッシュメモリ１、抵抗素子２ａ及び容量素子２ｂ
を有する混載型の半導体装置が完成する。
モリ１、抵抗素子２ａ及び容量素子２ｂの全体に層間絶
縁膜１５を付す。そして、図６に示すスプリットゲート
型フラッシュメモリ１、抵抗素子２ａ及び容量素子２ｂ
を有する混載型の半導体装置が完成する。
【００５７】図７は本発明の第２の実施形態に係る半導
体装置を示す断面図である。第１の実施形態（図６）と
の相違点は、容量素子２ｂの形状である。第１の実施形
態と同一構成要素には同一の符号を付し、同一内容につ
いては説明を省略する。
体装置を示す断面図である。第１の実施形態（図６）と
の相違点は、容量素子２ｂの形状である。第１の実施形
態と同一構成要素には同一の符号を付し、同一内容につ
いては説明を省略する。
【００５８】本実施形態の特徴は、容量素子２ｂにおい
て容量上部電極１４ｂが第３の絶縁膜１３を介して容量
下部電極１２ｂ上に存在していることである。一般的に
容量素子２ｂの容量値は、容量上部電極１４ｂと容量下
部電極１２ｂとの距離に依存する。つまり、本実施形態
ではその距離が、薄い第３の絶縁膜１３だけとなり、高
い容量値を持つことが可能となる。
て容量上部電極１４ｂが第３の絶縁膜１３を介して容量
下部電極１２ｂ上に存在していることである。一般的に
容量素子２ｂの容量値は、容量上部電極１４ｂと容量下
部電極１２ｂとの距離に依存する。つまり、本実施形態
ではその距離が、薄い第３の絶縁膜１３だけとなり、高
い容量値を持つことが可能となる。
【００５９】本実施形態の製造方法は、本発明の第１の
実施形態の製造方法と大きく相違しないが、図５に示す
工程において、容量素子２ｂの酸化シリコン膜８ａを選
択的にエッチングすれば良い。
実施形態の製造方法と大きく相違しないが、図５に示す
工程において、容量素子２ｂの酸化シリコン膜８ａを選
択的にエッチングすれば良い。
【００６０】本発明（第１及び第２の実施形態）の特徴
は、抵抗素子２ａ及び容量素子２ｂの下部電極の形成に
際して第２の酸化シリコン膜８ａを形成し、当該第２の
酸化シリコン膜８ａをマスクとして、ポリシリコン膜６
をエッチングすることで、図４のポリシリコン膜６のエ
ッチング形状を抵抗素子２ａ及び容量素子２ｂの面積に
係わらず安定させるものである。
は、抵抗素子２ａ及び容量素子２ｂの下部電極の形成に
際して第２の酸化シリコン膜８ａを形成し、当該第２の
酸化シリコン膜８ａをマスクとして、ポリシリコン膜６
をエッチングすることで、図４のポリシリコン膜６のエ
ッチング形状を抵抗素子２ａ及び容量素子２ｂの面積に
係わらず安定させるものである。
【００６１】以上より、本発明の製造方法では、抵抗素
子２ａ及び容量素子２ｂの下部電極はミニＬＯＣＯＳ酸
化膜１０と同材質の第２の酸化シリコン膜８を、その上
方に有するため、レジストを必要としないので、ポリシ
リコン膜６をエッチングする際のレジストの影響につい
て考える必要はない。
子２ａ及び容量素子２ｂの下部電極はミニＬＯＣＯＳ酸
化膜１０と同材質の第２の酸化シリコン膜８を、その上
方に有するため、レジストを必要としないので、ポリシ
リコン膜６をエッチングする際のレジストの影響につい
て考える必要はない。
【００６２】この結果、ミニＬＯＣＯＳ酸化膜１０及び
その直下に存在するフローティングゲート１２が必要以
上にエッチングされることはなくなり、ミニＬＯＣＯＳ
酸化膜１０の先端のバーズビーク直下にあるフローティ
ングゲート１２の突起部は先鋭な状態を維持できる。そ
して、スプリットゲート型フラッシュメモリ１のデータ
消去特性（電子の引き抜き効率等）が劣化することはな
い。
その直下に存在するフローティングゲート１２が必要以
上にエッチングされることはなくなり、ミニＬＯＣＯＳ
酸化膜１０の先端のバーズビーク直下にあるフローティ
ングゲート１２の突起部は先鋭な状態を維持できる。そ
して、スプリットゲート型フラッシュメモリ１のデータ
消去特性（電子の引き抜き効率等）が劣化することはな
い。
【００６３】尚、上述した実施形態では、抵抗素子２ａ
及び容量素子２ｂを半導体層３上のＬＯＣＯＳ酸化膜６
上に形成した例を開示したが、当該ＬＯＣＯＳ酸化膜６
は本発明にかならずしも必要な要素ではない。
及び容量素子２ｂを半導体層３上のＬＯＣＯＳ酸化膜６
上に形成した例を開示したが、当該ＬＯＣＯＳ酸化膜６
は本発明にかならずしも必要な要素ではない。
【００６４】また、抵抗素子２ａの周囲にサイドウォー
ルスペーサを形成したもの、及び第２の酸化シリコン膜
８の一部がサイドウォールスペーサ化したものも、本発
明に含まれる。
ルスペーサを形成したもの、及び第２の酸化シリコン膜
８の一部がサイドウォールスペーサ化したものも、本発
明に含まれる。
【００６５】この結果、本発明ではポリシリコン膜６の
膜厚と第２の絶縁膜８ａの膜厚との比率が２４：１〜１
２：５となる。
膜厚と第２の絶縁膜８ａの膜厚との比率が２４：１〜１
２：５となる。
【００６６】
【発明の効果】フローティングゲート１２直下のポリシ
リコン膜６が、エッチングの際に必要以上にエッチング
されることがなくなる。これにより、フローティングゲ
ート１２の先端の突起部が先鋭に保たれ、データ消去時
のイレーズ特性（電子の引き抜き）が劣化することはな
くなる。
リコン膜６が、エッチングの際に必要以上にエッチング
されることがなくなる。これにより、フローティングゲ
ート１２の先端の突起部が先鋭に保たれ、データ消去時
のイレーズ特性（電子の引き抜き）が劣化することはな
くなる。
【図１】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の半
導体装置を示す断面図である。
導体装置を示す断面図である。
【図８】従来の半導体装置に係る製造方法を示す断面図
である。
である。
【図９】従来の半導体装置に係る製造方法を示す断面図
である。
である。
【図１０】従来の半導体装置に係る製造方法を示す断面
図である。
図である。
【図１１】従来の半導体装置に係る製造方法を示す断面
図である。
図である。
【図１２】従来の半導体装置に係る製造方法を示す断面
図である。
図である。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
Ｆターム(参考） 5F038 AC05 AR09 AR13 EZ15 EZ20
5F083 EP02 EP03 EP24 EP35 EP38
EP57 ER02 ER09 ER17 ER22
GA11 JA19 JA35 JA39 JA53
PR03 PR06 PR07 PR12 PR43
PR49 PR52 PR57
5F101 BA04 BA07 BA15 BA24 BA36
BB04 BC11 BD02 BD21 BD22
BD37 BE02 BE05 BE07 BH03
BH14 BH21
Claims (5)
- 【請求項１】 半導体層上に、素子分離膜及び第１の絶
縁膜を形成する工程と、 全面に第１の導電膜、第２の絶縁膜を順次形成する工程
と、 前記第２の絶縁膜上の所望位置にマスクを形成し、当該
絶縁膜をエッチングして、前記第１の導電膜上に第２の
絶縁膜から成る第１の残部及び第２の残部を形成する工
程と、 前記第１の導電膜及び前記残部上にシリコン窒化膜を形
成し、前記シリコン窒化膜の所望位置に開口部を設け、
前記開口部を介して前記第１の導電膜を熱酸化して、ミ
ニＬＯＣＯＳ酸化膜を形成する工程と、 前記シリコン窒化膜を除去する工程と、 前記ミニＬＯＣＯＳ酸化膜及び前記第２の絶縁膜の残部
をマスクに、前記第１の導電膜をエッチングして、前記
ミニＬＯＣＯＳ酸化膜下にフローティングゲートを形成
すると共に、前記第１の残部下にポリシリコン抵抗を、
前記第２の残部下に容量素子の下部電極を、それぞれ形
成する工程と、 前記第１の絶縁膜の表面、前記第１の導電膜の側面、前
記ミニＬＯＣＯＳ酸化膜の表面、前記第１、２の残部の
側面及び表面、のそれぞれに第３の絶縁膜を被覆する工
程と、 前記フローティングゲートの上部から側部にかけて、第
２の導電膜にてコントロールゲートを形成し、且つ前記
容量素子の下部電極上の所望位置に容量素子の上部電極
を形成する工程と、を具備することを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記ポリシリコン抵抗又は前記容量素子
の少なくともいずれか一方のみで形成することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記容量素子内の前記第２の絶縁膜と、
前記第２の導電膜とが、前記第３の絶縁膜を介して形成
する工程と、を含む請求項１又は２記載の半導体装置の
製造方法。 - 【請求項４】 前記第２の絶縁膜の膜厚が５０〜５００
Åであることを特徴とする請求項１、又は２、又は３記
載の半導体装置の製造方法。 - 【請求項５】 前記第１の導電膜の膜厚と前記第２の絶
縁膜の膜厚の比率が２４：１〜１２：５であることを特
徴とした請求項１、又は２、又は３、又は４記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094753A JP4152116B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094753A JP4152116B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003297928A true JP2003297928A (ja) | 2003-10-17 |
| JP4152116B2 JP4152116B2 (ja) | 2008-09-17 |
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ID=29387048
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002094753A Expired - Fee Related JP4152116B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4152116B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244008A (ja) * | 2011-05-20 | 2012-12-10 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
2002
- 2002-03-29 JP JP2002094753A patent/JP4152116B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244008A (ja) * | 2011-05-20 | 2012-12-10 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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| JP4152116B2 (ja) | 2008-09-17 |
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