JP4148170B2 - 表示ドライバ及び電子機器 - Google Patents
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Description
前記アドレスデコーダは、前記クロック信号の立ち上がりエッジ又は立ち下がりエッジの他方に同期して、前記ラッチパルスを出力するようにしてもよい。
図1は表示ドライバ10のブロック図である。本実施形態では、表示ドライバ10は、デコーダ100、表示メモリ200、制御回路300、アドレスデコーダ400、データ線駆動部DRV及び複数のラッチ回路LA1〜LAx(xは2以上の整数)を含む。
図5は、FRCデコーダ110とMLSデコーダ120の動作を説明するブロック図である。図5には、nビットの表示データが例えば8ビットの表示データDA1である場合が図示されている。符号D0〜D7は、8ビットの表示データDA1の各ビットのデータを表す。本実施形態のデコーダ100は、例えば、4階調表現、4ライン同時選択駆動方式(広義にはm本の走査線を同時選択駆動するマルチライン同時選択駆動方式)を用いるので、8ビットの表示データDA1は、4画素分の表示データを含み、4画素の各画素の階調は2ビットの階調データで表されている。ここで、8ビットの表示データDA1の対象となる4画素を第1〜第4画素と呼ぶ。即ち、表示データDA1のD0、D1は、第1画素の階調データであり、D2及びD3は第2画素の階調データである。同様にして、表示データDA1のD4〜D7も第3、第4画素の階調データである。
図11のアドレスデコーダ400は、例えばアドレス変換回路410を含む。これにより、表示メモリ200に書き込まれている表示データを新たに書き直さずに、表示パネルに対して容易に横スクロール表示、左右反転表示が可能となる。
図20に表示メモリ200を示す。表示メモリ200には、複数のビットラインBLが設けられている。各ビットラインBLは方向Xに沿って延在形成されている。例えばワードラインWL1が選択されると、複数のビットラインBLからnビットのデータが出力される。
図22は、比較例の表示ドライバ1000を示す図である。表示メモリ1000は、例えば表示メモリ210、複数のデコーダ1100、複数のラッチ回路1200及び複数のデータ線駆動部1300を含む。デコーダ1100は例えば、階調データをデコードする階調デコーダ及びデータ線駆動部1300の駆動電圧を選択するデータを生成するマルチライン同時選択駆動デコーダを含む。
図1の表示ドライバ10は、デコーダ100、表示メモリ200、制御回路300、アドレスデコーダ400、データ線駆動部DRV及びラッチ回路LA1〜LAxを含むが、これに限定されない。例えば表示ドライバ10は、前述の回路等のいずれかを省略することや、他の回路を含むことも可能である。例えば、表示ドライバ10は、表示メモリ200や、制御回路300や、アドレスデコーダ400を省略できる。
図26は、本実施形態に係る表示ドライバ10を含む電子機器の構成を示すブロック図である。図27の電子機器4000は、表示ドライバ10と、表示パネル500と、表示パネル500の走査線を駆動する走査ドライバ4100と、表示ドライバ10及び走査ドライバ4100に制御信号等を供給するコントローラ4200と、電源4300とを含むが、これに限定されない。例えば、コントローラ4200や電源が省略されてもよいし、他のデバイスが設けられてもよい。
112 FRCROM、120 MLSデコーダ、200 表示メモリ、
300 制御回路、400 アドレスデコーダ、410 アドレス変換回路、
500 表示パネル、4000 電子機器、4100 走査ドライバ、
4200 コントローラ、4300 電源、D データ入力、DA1 表示データ、
DA2 表示データ、DR2 第1の方向、DR3 第2の方向、
DRV データ線駆動部、FF フリップフロップ、LA1〜LAx ラッチ回路、
LP1 ラッチパルス、MA1 表示データ、Q データ出力、
SCD 横スクロールデータ、SR シフトレジスタ、VSD1 駆動電圧選択データ、
WL1〜WLQ ワードライン
Claims (15)
- 表示メモリからnビット(nは2以上の整数)単位で順次に入力されるnビットの表示データに対してデコード処理を施すデコーダと、
前記デコーダによってデコード処理が施されたデータをラッチする複数のラッチ回路と、
前記デコーダからの出力を前記複数のラッチ回路がラッチするためのラッチパルスを発生するアドレスデコーダと、
前記複数のラッチ回路の各々にラッチされているデータに基づいて表示パネルのデータ線を駆動する複数のデータ線駆動部と、
前記表示メモリ及び前記アドレスデコーダを制御する制御回路と、
を含み、
前記制御回路は、
前記表示メモリから前記nビットの表示データを1度のワードライン制御により読み出すための表示メモリアドレス情報を、前記表示メモリに出力すると共に、前記アドレスデコーダにも出力し、
前記表示メモリは、
前記制御回路からの前記表示メモリアドレス情報により読み出された前記nビットの表示データを、前記デコーダに出力し、
前記デコーダは、
前記表示メモリからnビット単位で順次に出力される前記nビットの表示データに対してデコード処理を施し、前記デコード処理が施されたデータを前記複数のラッチ回路に順次に出力し、
前記アドレスデコーダは、
前記表示メモリアドレス情報と、前記制御回路から任意に設定される格納先指定情報とを前記制御回路から受けて、前記表示メモリアドレス情報を変換するための演算処理を行うアドレス変換回路を有し、前記演算処理の結果に基づいて、前記複数のラッチ回路のうちのいずれかを選択するための前記ラッチパルスを前記ラッチ回路に出力し、
前記複数のデータ線駆動部の各々は、
前記デコード処理が施されたデータが前記複数のラッチ回路に格納された後に前記複数のデータ線駆動部の各々に対応するデータ線を駆動することを特徴とする表示ドライバ。 - 請求項1において、
前記制御回路から任意に設定される格納先指定情報は、横スクロールデータを含み、
前記表示メモリアドレス情報により、前記デコード処理されたデータの格納先を示すラッチアドレスデータが設定され、
前記アドレス変換回路は、
前記横スクロールデータ及び前記ラッチアドレスデータを受け、
表示パネルに対して画像を第1の方向に横スクロールさせる場合には、前記横スクロールデータと前記ラッチアドレスデータを加算処理し、その結果に基づいて前記複数のラッチ回路のうちのいずれかを選択し、選択されたラッチ回路に前記ラッチパルスを出力し、
表示パネルに対して画像を前記第1の方向とは反対方向である第2の方向に横スクロールさせる場合には、前記横スクロールデータと前記ラッチアドレスデータを減算処理し、その結果に基づいて前記複数のラッチ回路のうちのいずれかを選択し、選択されたラッチ回路に前記ラッチパルスを出力することを特徴とする表示ドライバ。 - 請求項1において、
前記制御回路から任意に設定される格納先指定情報は、左右反転データを含み、
前記表示メモリアドレス情報により、前記デコード処理されたデータの格納先を示すラッチアドレスデータが設定され、
前記アドレス変換回路は、
前記左右反転データ及び前記ラッチアドレスデータを受け、前記左右反転データと前記ラッチアドレスデータを減算処理し、その結果に基づいて前記複数のラッチ回路のうちのいずれかを選択し、選択されたラッチ回路に前記ラッチパルスを出力することを特徴とする表示ドライバ。 - 請求項2において、
前記制御回路から任意に設定される格納先指定情報は、左右反転データをさらに含み、
前記アドレス変換回路は、前記左右反転データ及び前記ラッチアドレスデータを受け、前記左右反転データと前記ラッチアドレスデータを減算処理し、
前記アドレスデコーダは、
表示パネルに対して画像を横スクロール表示させる場合には、前記横スクロールデータと前記ラッチアドレスデータを加算処理または減算処理した結果に基づいて選択されたラッチ回路にラッチパルスを出力し、
表示パネルに対して画像を左右反転表示させる場合には、前記左右反転データと前記ラッチアドレスデータを減算処理した結果に基づいて選択されたラッチ回路にラッチパルスを出力することを特徴とする表示ドライバ。 - 請求項1乃至4のいずれかにおいて、
前記デコーダは、マルチライン同時選択駆動用デコーダを含み、
前記マルチライン同時選択駆動用デコーダは、前記nビットの表示データに含まれるm(mは2以上の整数)画素の表示データに基づいて、走査線のマルチライン同時選択駆動に対応するための複数の駆動電圧の中から駆動電圧を選択するための駆動電圧選択データを生成し、前記駆動電圧選択データを前記複数のラッチ回路に出力することを特徴とする表示ドライバ。 - 請求項5において、
前記複数のデータ線駆動部の各々は、前記複数の駆動電圧の中から、前記複数のラッチ回路に格納されている前記駆動電圧選択データに基づいてデータ線駆動電圧を選択し、
前記複数のデータ線駆動部の各々は、前記データ線駆動電圧を用いてデータ線を駆動することを特徴とする表示ドライバ。 - 請求項1乃至4のいずれかにおいて、
前記デコーダは、階調デコーダを含み、
前記階調デコーダは、前記nビットの表示データ及びフレーム情報に基づいて、前記nビットの表示データの対象となる画素の表示パターンを決定することを特徴とする表示ドライバ。 - 請求項7において、
前記階調デコーダは、前記表示パターンに基づいて0又は1のデータを前記複数のラッチ回路のうち少なくともいずれか1つに出力することを特徴とする表示ドライバ。 - 請求項7において、
前記デコーダは、m(mは2以上の整数)本の走査線を同時選択駆動するマルチライン同時選択駆動方式に対応するためのマルチライン同時選択駆動用デコーダをさらに含み、
前記マルチライン同時選択駆動用デコーダは、前記階調デコーダによって決定された表示パターンに基づいて、データ線を駆動するためのデータ線駆動電圧を選択するための駆動電圧選択データを前記複数のラッチ回路に出力することを特徴とする表示ドライバ。 - 請求項9において、
前記複数のデータ線駆動部の各々は、走査線のマルチライン同時選択駆動に対応するための複数種の駆動電圧の中から、前記複数のラッチ回路に格納されている前記駆動電圧選択データに基づいてデータ線駆動電圧を選択し、
前記複数のデータ線駆動部の各々は、前記データ線駆動電圧を用いてデータ線を駆動することを特徴とする表示ドライバ。 - 請求項10において、
前記nビットの表示データから抽出されるm画素の表示データにおける各画素の階調は、k(kは2以上の整数)ビットの階調データで表され、
前記階調デコーダは、前記kビットの階調データとフレーム情報に基づいて、2種類の表示状態を表す階調パターンを決定する階調ROMを含み、
前記階調デコーダは、前記階調ROMに基づいてm画素の各画素について前記階調パターンを決定し、決定された前記階調パターンに基づいてm画素の各画素の表示状態を0又は1で表したmビットの表示データを前記マルチライン同時選択駆動用デコーダに出力し、
前記マルチライン同時選択駆動用デコーダは、前記mビットの表示データに基づいて、前記駆動電圧選択データを生成し、前記複数のラッチ回路に出力することを特徴とする表示ドライバ。 - 請求項1乃至11のいずれかにおいて、
前記制御回路は、
前記表示メモリの複数のワードラインの中から前記nビットの表示データを読み出すためのワードラインを選択するワードライン選択信号を、クロック信号の立ち上がりエッジ又は立ち下がりエッジの一方のエッジに同期して、前記表示メモリに出力し、
前記表示メモリは、
前記ワードライン選択信号により読み出された前記nビットの表示データを、前記デコーダに出力し、
前記デコーダは、
前記一方のエッジと、前記クロック信号の立ち上がりエッジ又は立ち下がりエッジの他方のエッジとの間の期間において、前記デコード処理を行い、
前記アドレスデコーダは、
前記他方のエッジに同期して、前記ラッチパルスを出力することを特徴とする表示ドライバ。 - 請求項1乃至12のいずれかにおいて、
前記表示メモリは、
同一系統のビットラインにより表示データの書き込み及び読み出しの両方が行われる1ポートのメモリセルにより構成され、
前記nビットの表示データの記憶に割り当てられた複数の1ポートのメモリセルが、1度のワードライン制御により選択されることを特徴とする表示ドライバ。 - 請求項1乃至13のいずれかにおいて、
前記アドレスデコーダは、
前記アドレス変換回路と、
前記アドレス変換回路から前記演算処理の結果データを受けて、前記複数のラッチ回路のうちのいずれかを選択するための前記ラッチパルスを前記ラッチ回路に出力する論理回路を含み、
前記格納先指定情報に基づいて前記演算処理の結果データが変化することで、前記表示メモリの表示データを書き直すことなく、横スクロール表示又は左右反転表示が行われることを特徴とする表示ドライバ。 - 請求項1乃至14のいずれかに記載されている表示ドライバと、表示パネルと、前記表示パネルの走査線を駆動する走査ドライバと、前記表示ドライバ及び前記走査ドライバを制御するコントローラと、電源とを含むことを特徴とする電子機器。
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