JP3503463B2 - セグメントドライバ - Google Patents

セグメントドライバ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、階調表示を実現で
きるマルチライン駆動法に関する。更に詳しくは、マル
チライン駆動法による液晶パネルの駆動を行うためのセ
グメントドライバ、表示コントローラ及び液晶表示装置
に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】単純マト
リクス型の液晶パネルでは、動画表示に対応するために
応答速度の速い液晶材料を採用することが望まれる。し
かしながら、液晶の応答速度を速くすると、いわゆるフ
レーム応答と呼ばれる現象が生じ、フリッカやコントラ
ストの低下などの問題を招く。このような問題を解決す
るものとして、複数の走査電極を同時選択するマルチラ
イン駆動法（ＭＬＳ）と呼ばれる従来技術が知られてい
る。
【０００３】さてＭＬＳ駆動法における階調表示は、一
般的に、フレーム間引き法（ＦＲＣ）により実現されて
いる。しかしながら、このフレーム間引き法には、フリ
ッカーが生じやすいという問題がある。そこで、この問
題を解決するために、パルス幅変調法（特開平５−１０
０６４２号、特開平７−１９９８６３等）や電圧変調法
による階調表示の実現が試みられている。以下、ＭＬＳ
における従来のパルス幅変調法（ＰＷＭ）について図１
（Ａ）〜図４を用いて説明する。
【０００４】まず２ライン同時選択で４階調の場合につ
いて説明する。４階調は２ビットの階調データで表せ
る。そして図１（Ａ）に示すように、走査電極１３１と
信号電極１３２の交点の画素１３３、１３４の階調デー
タが（０１）である場合を考える。ここで液晶のＯＦＦ
を１、液晶のＯＮを−１と表すと、階調データ（０１）
の上位ビットである０は１と表され、下位ビットである
１は−１と表されることになる。そして、この従来例で
は、図１（Ｂ）に示すように、階調データを上位、下位
に分割し階調データと直交関数（例えば１、−１で表さ
れる行列）との行列演算を行っている。即ち、画素１３
３、１３４の階調データは１３５に示すように上位、下
位に分割され、これらの上位、下位の各々と直交関数１
３６との行列演算が行われる。行列演算の結果１３７は
２つ得られるが、これらを第１フィールド（以下１ｆと
する）、第２フィールド（以下２ｆとする）に分けて出
力する。行列演算の結果は２、０、−２のいずれかの値
をとるが、各々をＶｘ、０、−Ｖｘの電圧レベルに対応
させてセグメント（信号電極）に出力する。この場合の
セグメント出力の電圧波形を図２に示す。１４１はセグ
メント出力の電圧レベル、１４２は時間軸を表す。１４
３、１４４はフィールドを表す。図２に示すように１４
５に示す区間ａは１４６に示す区間ｂの２倍の長さにな
っている。即ち階調データの上位ビットに対応するパル
スの幅は、下位ビットに対応するパルスの幅の２倍にな
っている。
【０００５】なお図２では、図面を見やすくするため
に、１ｆの下位ビットに対応するパルスと２ｆの上位ビ
ットに対応するパルスが連続しているように示している
が、実際にはこれらは離れている。
【０００６】次に４ライン同時選択で４階調の場合につ
いて説明する。図３に、その場合の演算結果過程を示
す。４ライン同時選択駆動の場合、直交関数１３６との
行列演算の結果１３７は４、２、０、−２、−４のいず
れかの値をとるが、各々を２Ｖｘ、Ｖｘ、０、−Ｖｘ、
−２Ｖｘの電圧レベルに対応させてセグメントに出力す
る。この場合のセグメント出力の電圧波形を図４に示
す。上記同様、図面を見やすくするために、１ｆの下位
ビットに対応するパルスと２ｆの上位ビットに対応する
パルスが連続しているように示している。
【０００７】しかし、この従来例の手法により階調数及
び同時選択ライン数を増加させてゆくと以下のような問
題が生ずる。即ち階調数が増えると図４の変化点Ｃ１〜
Ｃ７の数が増える。また変化点Ｃ１〜Ｃ７におけるセグ
メント波形の変動の電圧レベル差や変動の向きは、変化
点Ｃ１〜Ｃ７によって様々になる。したがって、セグメ
ント波形の歪みや、セグメント波形の変動時にコモン
（走査電極）に重畳されるノイズの大きさや向きも様々
になる。このノイズはクロストークの原因になり、表示
品位を著しく低下させてしまう。このようなクロストー
クを解消する手法として、特開昭６２−１８３４３４の
考えを応用して、ＰＷＭにおけるパルス刻み位置を例え
ばフレーム毎に前後に変化させることでノイズを相殺す
る手法が考えられる。しかしながら、この従来例では変
化点の位置、変化点での波形の変動の電圧レベル差、変
動の向きが様々であるため、この手法を従来例に適用す
ることは困難である。
【０００８】またこの従来例では、同時選択ライン数が
増加すると電圧レベル数が増加する。例えば４ライン同
時選択では５つ、５ライン同時選択では６つの電圧レベ
ルが必要になる。電圧レベル数が増加すると、システム
が必要とする電源の数も増加する。またセグメントドラ
イバの出力トランジスタの素子数の増加を招き、各出力
トランジスタの制御回路も必要になり、コストアップを
招く。
【０００９】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、電圧
レベル数の増加やコントラストなどの表示特性の劣化を
最小限に抑えながら、ＭＬＳ駆動法におけるＰＷＭによ
る階調表示を実現できる液晶パネルの駆動方法、セグメ
ントドライバ、表示コントローラ及び液晶表示装置を提
供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に本発明は、複数の走査電極を同時選択するマルチライ
ン駆動法により、走査電極と信号電極を有する液晶パネ
ルを駆動する駆動方法であって、同時選択される複数の
走査電極に対応した複数の階調データに基づいて仮想デ
ータを発生し、前記階調データ及び前記仮想データと、
走査電極に与える信号を規定する直交関数とに基づいて
所与の演算を行い、前記所与の演算により得られたデー
タに基づいて、選択期間に信号電極に与える信号をパル
ス幅変調することを特徴とする。
【００１１】本発明によれば、階調データに基づいて仮
想データを得る。そして階調データと仮想データと直交
関数とに基づいて所与の演算を行い、得られたデータに
基づいてパルス幅変調（ＰＷＭ）を行う。このようにす
ることで、ＭＬＳ駆動法におけるＰＷＭによる階調表示
を実現できる。これにより、使用する電圧レベル数の増
加を最小限に抑えながら、ＭＬＳ駆動法による階調表示
を実現できるようになる。そして仮想データの概念を導
入することで、このような電圧レベル数の少ないＰＷＭ
による階調表示を実現しながら、コントラスト等の表示
特性の劣化を最小限に抑えることができると共に、適切
で再現性のあるＰＷＭ用データを得ることができるよう
になる。
【００１２】また本発明は、前記複数の階調データをバ
イナリ表現した場合の各ビットについての１及び０のい
ずれかの個数と、前記仮想データをバイナリ表現した場
合の対応する各ビットについての１及び０のいずれかの
個数との和が偶数になるように、前記仮想データを発生
することを特徴とする。このように仮想データを生成す
ることで、全ての階調データについて適切で再現性のあ
るＰＷＭ用データを生成できるようになる。
【００１３】また本発明は、前記所与の演算により得ら
れるデータが、前記階調データ及び前記仮想データを０
を中心に対称となるデータに変換し、変換されたデータ
とｉ行ｊ列（ｉ、ｊは正の整数）の直交関数とに基づき
行列演算を行い、行列演算の結果を正の整数のみで表さ
れるデータに変換することで得られるデータであること
を特徴とする。このようにすることで、階調データに対
応した適切なＰＷＭ用データを得ることができる。但
し、このような変換そのものを回路等を用いて実際に行
う必要は必ずしもなく、所与の演算により得られるデー
タが、このような変換により得られるデータと同じもの
であればよい。
【００１４】なお、前記階調データ及び前記仮想データ
を０を中心に対称となるデータにする変換としては、例
えば、階調数をＮ、走査電極の同時選択数に仮想データ
数を加算した数をＬとした場合に、前記階調データ及び
前記仮想データを２×Ｌ倍し、得られた値から（Ｎ−
１）×Ｌを減ずる変換を考えることができる。また、行
列演算の結果を正の整数のみで表されるデータにする変
換としては、例えば、階調数をＮ、走査電極の同時選択
数に仮想データ数を加算した数をＬとした場合に、行列
演算の結果にＬ×（Ｎ−１）×Ｌ／２を加算し、得られ
た結果をＬで除する変換を考えることができる。
【００１５】また本発明は、前記所与の演算が、前記階
調データ及び前記仮想データとｉ行ｊ列（ｉ、ｊは正の
整数）の直交関数とに基づく行列演算と、行列演算の結
果と直交関数の行の要素の総和に応じた定数とに基づく
加算演算とを含むことを特徴とする。このようにするこ
とで、小規模で簡易な構成の回路等で所与の演算を実現
できるようになる。
【００１６】なお、直交関数の行の要素の総和に応じた
前記定数として、例えば、直交関数の行の要素の総和を
Ｓとし階調数をＮとした場合に、−（Ｎ−１）×Ｓ＋
（Ｎ−１）×Ｌ／２を考えることができる。
【００１７】また本発明は、階調数をＮ、走査電極の同
時選択数に仮想データ数を加算した数Ｌを４とした場合
に、パルス幅変調における前記選択期間の時分割数を
（Ｎ−１）にすることを特徴とする。本発明によれば、
Ｌ＝４の場合に、得られるＰＷＭ用データを４の倍数に
できる。そして、ＰＷＭ用データを４で約分したデータ
を用いることで、選択期間の時分割数を、（Ｎ−１）×
Ｌ＝（Ｎ−１）×４から（Ｎ−１）に減らすことが可能
になる。この結果、選択期間を時分割するための刻み用
クロックの周波数を減らすことが可能になり、セグメン
トドライバ等の動作速度の低速化や低省電力化を図るこ
とが可能になる。
【００１８】また本発明は、複数の走査電極を同時選択
するマルチライン駆動法により信号電極を駆動するセグ
メントドライバであって、同時選択される複数の走査電
極に対応した複数の階調データに基づいて仮想データを
発生する手段と、前記階調データ及び前記仮想データ
と、走査電極に与える信号を規定する直交関数とに基づ
いて所与の演算を行う手段と、前記所与の演算により得
られたデータに基づいて、選択期間に信号電極に与える
信号をパルス幅変調する手段とを含むことを特徴とす
る。
【００１９】本発明によれば、ＭＬＳ駆動法におけるＰ
ＷＭによる階調表示を、電圧レベル数の増加や表示特性
の劣化を抑えながら実現できるセグメントドライバを提
供できるようになる。
【００２０】なお、この場合、セグメントドライバが、
走査電極の同時選択数をＬＭとした場合に、ＬＭの２倍
以上分のラインの階調データを保持するラインメモリを
含むことが望ましい。このようにすることで、ラインメ
モリへの階調データの書き込み動作とラインメモリから
の階調データの読み出し動作を並列に行うことが可能に
なる。
【００２１】また本発明は、前記仮想データを発生する
手段が、前記ラインメモリの読み出しタイミングに対し
て一定の期間遅れたパルス信号と前記ラインメモリの出
力信号とのＡＮＤ演算を行う論理回路と、前記直交関数
による行列演算の開始前にイニシャライズされ、前記論
理回路の出力がクロック端子に入力され、前記仮想デー
タを出力端子に出力するトグルフリップフロップとを含
むことを特徴とする。このようにすることで、階調デー
タの各ビットの１又は０の個数と仮想データの各ビット
の１又は０の個数との和が偶数になるような仮想データ
を、簡易な回路構成で生成できるようになる。
【００２２】また本発明は、複数の走査電極を同時選択
するマルチライン駆動法により信号電極と走査電極を各
々駆動するセグメントドライバとコモンドライバに信号
を供給する表示コントローラであって、階調データを取
り込む手段と、走査電極の同時選択数の２倍以上分のラ
インの階調データを保持可能なラインメモリに、取り込
んだ階調データを書き込む手段と、前記ラインメモリに
書き込まれた階調データを読み出す手段と、同時選択さ
れる複数の走査電極に対応した複数の階調データに基づ
いて仮想データを発生する手段と、前記階調データ及び
前記仮想データと、走査電極に与える信号を規定する直
交関数とに基づいて所与の演算を行う手段と、前記所与
の演算により得られたデータを、該データに基づいて選
択期間に信号電極に与える信号をパルス幅変調するセグ
メントドライバに供給する手段と、直交関数をコモンド
ライバに供給する手段とを含むことを特徴とする。
【００２３】本発明によれば、ＭＬＳ駆動法におけるＰ
ＷＭによる階調表示を、電圧レベル数の増加や表示特性
の劣化を抑えながら実現できる表示コントローラを提供
できるようになる。
【００２４】また本発明は、走査電極の同時選択数をＬ
Ｍ、ＬＭに仮想データ数を加算した数をＬ、前記ライン
メモリへの階調データ書き込みサイクル時間をＴ１、セ
グメントドライバへのデータ出力サイクル時間をＴ２と
した場合に、Ｔ２＝ｍ×（ＬＭ／Ｌ）×Ｔ１（ｍは正の
整数）であることを特徴とする。このようにすること
で、ラインメモリへ階調データを書き込む処理と、ライ
ンメモリから階調データを読み出し所与の演算を行いセ
グメントドライバへＰＷＭ用データを出力する処理と
を、処理の無駄を生じることなく実現できるようにな
る。
【００２５】また本発明は、複数の走査電極を同時選択
するマルチライン駆動法により液晶パネルを駆動する液
晶表示装置であって、走査電極と信号電極を有する液晶
パネルと、信号電極を駆動する上記のセグメントドライ
バと、走査電極を駆動するコモンドライバとを含むこと
を特徴とする。このようなシステム構成にすることで、
従来の表示コントローラからの階調データをそのまま上
記セグメントドライバに入力して、ＭＬＳ駆動法におけ
るＰＷＭによる階調表示を実現できるようになる。
【００２６】また本発明は、複数の走査電極を同時選択
するマルチライン駆動法により液晶パネルを駆動する液
晶表示装置であって、走査電極と信号電極を有する液晶
パネルと、パルス幅変調により信号電極を駆動するセグ
メントドライバと、走査電極を駆動するコモンドライバ
と、前記セグメントドライバ及び前記コモンドライバに
信号を供給する上記の表示コントローラとを含むことを
特徴とする。このようにシステム構成することで、例え
ば完全分散や半分散駆動に最適な液晶表示装置を提供で
きるようになる。
【００２７】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。
【００２８】１．比較例 さて本発明者は、電圧レベル数を２レベル（表示ＯＦＦ
時の中間レベルを加えると３レベル）に抑えながら、Ｍ
ＬＳ駆動でＰＷＭによる階調表示を実現できる駆動方法
を開発している（特願平８−２８８７７２）。以下、こ
の駆動方法を比較例として図５、図６を用いて説明す
る。
【００２９】同時選択数をＬ、階調数をＮ、直交関数を
Ｆ、階調データをＤとすると、図５に示す計算式にした
がえば、階調データＤを、２レベルのＰＷＭによる駆動
を可能にするデータに変換できる。以下、２ライン同時
選択で４階調の場合（Ｌ＝２、Ｎ＝４）について説明す
る。また階調データを０、１、２、３と表すとする。
【００３０】図５の計算式の第１項の中のＬ×Ｄ−（Ｎ
−１）×Ｌ／２の項は、階調データを、０を中心に対称
となるデータに変換するためのものである。この項によ
り、階調データである０、１、２、３は、各々、０を中
心に対称となるデータである−３、−１、１、３に変換
される。第１項の中のΣは、Ｌ×Ｄ−（Ｎ−１）×Ｌ／
２の項により得られるデータと直交関数Ｆとの行列演算
の際における各行毎の総和を意味する。
【００３１】図５の計算式の第２項の中の（Ｎ−１）×
Ｌ／２の項は、第１項で階調データをマイナス側にずら
した分をプラス側に戻し、正の整数のデータを得るため
のものである。またこの項にＬが乗じてあるのは、第１
項でΣによりＬ回の加算を行っているため、この加算回
数分だけデータをプラス側に戻す必要があるからであ
る。また図５の計算式で分子をＬで除してあるのは、第
１項で階調データをＬ倍した分を補正するためである。
なおこの比較例では、選択期間（１回の信号電極印加時
間）の時分割数は（Ｎ−１）×Ｌとなっている。
【００３２】この図５の計算式により得られたデータに
基づいてＰＷＭ変換を行うことで、ＭＬＳ駆動において
２レベルのＰＷＭによる階調表示が可能になる。
【００３３】しかしながら、この比較例には、液晶に加
わるＯＮ時の実効電圧とＯＦＦ時の実効電圧の比である
ＯＮ／ＯＦＦ比を満足できる値にできないという問題点
がある。
【００３４】図６に、図５の計算式で得られたデータに
基づいて、４ライン同時選択で４階調の表示を行った場
合のセグメント波形、コモン波形の例を示す。黒丸、２
斜線付きの丸、１斜線付きの丸及び白丸は表示する画素
の階調の状態を表すものである。２斜線付きの丸は黒に
近い灰色を、１斜線付きの丸は白に近い灰色を示す。２
１はコモン（走査電極）、２２はセグメント（信号電
極）を示す。５６は各画素の階調データが０、１、２、
３である表示パターンを、５７は各画素の階調データが
０、３、０、３である場合の表示パターンを示す。２３
は各フィールドについての図５の計算式の結果を示す。
４０はセグメントの電圧レベル、４１はコモンの電圧レ
ベルを示す。４２、４３、５２、５３の細線はコモン波
形、４４の太線はセグメント波形を示す。コモン波形と
セグメント波形の差が液晶に加わる実効値を決める。コ
モンの電圧レベルをＶｙ、０、−Ｖｙとし、セグメント
の電圧レベルをＶｘ、−Ｖｘとすると、図６の４９が液
晶をＯＮさせる電圧（Ｖｙ＋Ｖｘ）、５０が液晶をＯＦ
Ｆさせる電圧（Ｖｙ−Ｖｘ）とみなすことができる。
【００３５】この比較例では、選択期間の時分割数は
（Ｎ−１）×Ｌ＝１２となる。そして選択期間を時分割
数１２で割ったものを１分割単位とすると、選択期間の
長さは１２分割単位になり、１ｆ、２ｆ、３ｆ、４ｆの
選択期間の合計の長さは４８分割単位になる。そして、
階調は、液晶のＯＮに寄与する期間（コモン波形とセグ
メント波形の差が電圧（Ｖｙ＋Ｖｘ）になる期間）の合
計を分割単位数で表したＮｅで表すことができる。この
Ｎｅの計算結果を図６の各波形の右側に示す。例えば図
６の４５に示すように、１行目の波形では、液晶のＯＮ
に寄与する期間は分割単位数で表すと３、５、７、３に
なる。したがって、これらの合計であるＮｅは４７に示
すように３＋５＋７＋３＝１８になる。同様に、４８、
５４、５５に示すように、２行目の波形ではＮｅ＝９＋
５＋５＋３＝２２、３行目の波形ではＮｅ＝９＋７＋７
＋３＝２６、４行目の波形ではＮｅ＝９＋５＋７＋９＝
３０になる。即ち、階調が０となる１行目の波形では、
４８分割単位の中で１８分割単位が液晶のＯＮに寄与す
る。同様に、階調が１、２、３となる２行目、３行目、
４行目の波形では、各々、２２、２６、３０分割単位が
液晶のＯＮに寄与する。
【００３６】図６から明らかなように、各画素の階調デ
ータの大きさに応じてＮｅが変化している。例えば階調
３（黒丸）の時のＮｅは３０であり、これは、階調０
（白丸の時）の時のＮｅである１８よりも大きくなる。
また同一階調の画素においては、表示パターンに依存せ
ずに常に同一のＮｅが得られる。例えば、図６の５６に
示す表示パターンでも５７に示す表示パターンでも、階
調３（黒丸）の時のＮｅは常に３０になり、階調０（白
丸の時）の時のＮｅは常に１８になる。
【００３７】さて、階調３の時にＯＮに寄与する期間は
Ｎｅ＝３０分割単位でありＯＦＦに寄与する期間は４８
−Ｎｅ＝１８分割単位になる。一方、階調０の時にＯＮ
に寄与する期間はＮｅ＝１８分割単位でありＯＦＦに寄
与する期間は４８−Ｎｅ＝３０分割単位になる。従来の
レベル変化による、４ラインのマルチライン駆動（以
下、４ＭＬＳ駆動）のＯＮ／ＯＦＦ比とほぼ同等のＯＮ
／ＯＦＦ比を実現するためには、この３０を３６に、１
８を１２にする必要がある。
【００３８】図７の１９１、１９２、１９３に、各々、
通常のマルチプレクス駆動のＯＮ／ＯＦＦ比計算式、従
来のレベル変化による４ＭＬＳ駆動のＯＮ／ＯＦＦ比計
算式、比較例のＯＮ／ＯＦＦ比計算式を示す。計算式の
中のａは、コモン側の駆動電圧とセグメント側の駆動電
圧との比（以下バイアス比）を表す。また（ｎ−４）及
び（ｎ−１）は非選択期間において液晶に加わる実効値
に相当する。
【００３９】図８に、走査線数が２４０ライン（ｎ＝２
４０）の場合のＯＮ／ＯＦＦ比の特性を表すグラフを示
す。２０３、２０４、２０５は、各々、通常マルチプレ
クス駆動の特性、レベル変化による４ＭＬＳ駆動の特
性、比較例の駆動の特性を示すものである。グラフよ
り、通常マルチプレクス駆動ではバイアス比が１５〜１
６の時にＯＮ／ＯＦＦ比が最大値１．０６７になる。ま
た、レベル変化による４ＭＬＳ駆動ではバイアス比が７
〜８の時にＯＮ／ＯＦＦ比が最大値１．０６７になる。
また比較例の駆動ではバイアス比が７〜８の時にＯＮ／
ＯＦＦ比が最大値になるが、この時の最大値は１．０３
４にしかならない。１．０３４のＯＮ／ＯＦＦ比では、
液晶パネルのコントラストが極端に低下してしまう。実
際にコントラストを評価した結果、通常マルチプレクス
駆動で３１．７であったものが、比較例では１０．８に
まで低下してしまう。
【００４０】そこで本発明者は、比較例が有するコント
ラストの低下の問題を解決すべく、以下に示す駆動方法
を考案した。
【００４１】２．計算式 図９に、本実施形態の駆動方法を実現する計算式を示
す。ここで同時選択数（ＬＭ）＋仮想データ数をＬ、階
調数をＮ、直交関数をＦ、階調データをＤとする。以
下、同時選択数が３、仮想データ数が１で、４階調の場
合（Ｌ＝４、Ｎ＝４）について説明する。また階調デー
タを０、１、２、３と表すとする。
【００４２】図９の計算式の第１項の中の２×Ｌ×Ｄ−
（Ｎ−１）×Ｌの項は、階調データを、０を中心に対称
となるデータに変換するためのものである。この項によ
り、階調データである０、１、２、３は、各々、０を中
心に対称となるデータである−１２、−４、４、１２に
変換される。図５の比較例では−３、−１、１、３に変
換されていたが、図９ではこのように−１２、−４、
４、１２に変換される。第１項の中のΣは、２×Ｌ×Ｄ
−（Ｎ−１）×Ｌの項により得られるデータと直交関数
Ｆとの行列演算の際における各行毎の総和を意味する。
【００４３】図９の計算式の第２項の中の（Ｎ−１）×
Ｌ／２の項は、第１項で階調データをマイナス側にずら
した分をプラス側に戻し、正の整数のデータを得るため
のものである。またこの項にＬが乗じてあるのは、第１
項でΣによりＬ回の加算を行っているため、この加算回
数分だけデータをプラス側に戻す必要があるからであ
る。また図９の計算式で分子をＬで除してあるのは、第
１項で階調データをＬ倍した分を補正するためである。
【００４４】図１０に、図９の計算式にしたがった演算
過程の一例を示す。まず仮想データを利用しなかった場
合の例である図１０のＥ１について説明する。
【００４５】２２１は階調データを示す。２２２は、図
９の計算式の２×Ｌ×Ｄ−（Ｎ−１）×Ｌの項の計算結
果である。Ｌ＝４、Ｎ＝４とすると、階調データは８倍
され、次に１２だけマイナスされる。これにより階調デ
ータは０を中心に対称となるデータに変換される。２２
３は直交関数を示す。２２４は行列演算の結果を示す。
２２５は、行列演算の結果２２４に図９の第２項のＬ×
（Ｎ−１）×Ｌ／２＝２４を加算し、その加算結果をＬ
＝４で除した結果を示す。２２６は、液晶のＯＮに寄与
する期間の合計に相当するＮｅを示す。
【００４６】２２１の階調データを上から順に０、１、
２、３とした場合に、演算結果２２５は１２、４、８、
０となる。また液晶のＯＮに寄与する期間の合計に相当
するＮｅは、上から順に１２、２０、２８、３６とな
る。即ち、階調データ０、１、２、３が、各々、１２、
２０、２８、３６に相当するようになる。このように本
実施形態では、比較例で１８（図６の４７参照）であっ
たものが１２に改善され、比較例で３０（図６の５５参
照）であったものが３６に改善される。したがって、従
来のレベル変化による４ＭＬＳ駆動のＯＮ／ＯＦＦ比と
ほぼ同等のＯＮ／ＯＦＦ比を得ることを期待でき、コン
トラストの改善を期待できるようになる。
【００４７】同様に、仮想データを利用しない例である
図１０のＥ２について説明する。階調データを３、１、
３、３とした場合に、演算結果２２５は８、８、１６、
８となる。しかしながら選択期間の分割単位数は（Ｎ−
１）×Ｌ＝１２となっている。したがって、演算結果２
２５として得られた１６を、ＰＷＭ用のデータに変換で
きないという問題が生じる。また図１０のＥ１では、階
調データ３に対応する演算結果２２５は０であるが、図
１０のＥ２では、階調データ３に対応する演算結果２２
５は８になってしまう。即ち、同一階調の画素であって
も、表示パターンに依存して演算結果２２５が異なった
ものになってしまう。
【００４８】３．仮想データ 上記のような問題を解決するために本実施形態では仮想
データという概念を導入している。即ち、液晶パネルを
例えば３ＭＬＳ（３ライン同時選択）で駆動する一方
で、行列演算は４ＭＬＳと同等の計算で行う。即ち、同
時選択される３ライン分の階調データに仮想データを加
えて行列演算を行う。
【００４９】仮想データの発生手法について図１１を用
いて説明する。３０１は階調データ、３０２は階調デー
タのバイナリ表現、３０４は仮想データ、３０３は仮想
データのバイナリ表現を示す。仮想データ３０４は、階
調データ３０１に基づいて発生させる。階調データが
３、１、３である場合に、これらはバイナリー表現は
（１１）、（０１）、（１１）になる。図１１に示すよ
うに、上位ビット、下位ビットの各々について、階調デ
ータの各ビットの１（又は０）の個数と仮想データの各
ビットの１（又は０）の個数との和が偶数になるように
仮想データを発生させる。３０５に上位ビットの１の個
数の和を、３０６に下位ビットの１の個数の和を示す。
図１１に示すようにこの場合の仮想データはバイナリ表
現で（０１）になる。即ち仮想データは１になる。
【００５０】図１０のＥ３に、３ライン分の階調データ
３、１、３に、上記の仮想データ１を加えて計算を行っ
た場合について示す。演算結果２２５は４、４、１２、
１２となる。液晶のＯＮに寄与する期間の合計に相当す
るＮｅは３６、２０、３６、２０となる。図１０のＥ２
では、演算結果２２５としてＰＷＭ用データに変換でき
ない値が出るという問題が生じたが、図１０のＥ３では
このような問題が生じない。また同一階調の画素におい
ては、表示パターンに依存せずに常に同一のＮｅを得る
ことができる。
【００５１】図１２に、様々な階調データに対する仮想
データの発生過程を示す。２４１は階調データ、２４２
は仮想データ、２４３は階調データのバイナリ表現、２
４４は仮想データのバイナリ表現、２４５は演算結果
（図１０の２２５）、２４６はＮｅを示す。２４３及び
２４４のバイナリ表現を見ればわかるように、各ビット
の１（又は０）の個数の和が常に偶数になるように仮想
データが生成されている。また、階調データ３、２、
１、０に対応するＮｅは、各々、常に３６、２８、２
０、１２になっており、再現性がある。
【００５２】また図１２に示すように演算結果２４５は
常に４の倍数になっている。したがって、選択期間の時
分割数が（Ｎ−１）×Ｌ＝１２である必要は必ずしもな
く、１２／４＝３でもよいことがわかる。即ちＬ＝４の
場合、選択期間の時分割数は（Ｎ−１）×Ｌ／４＝Ｎ−
１でよいことになる。このように時分割数を４で除する
ことは、図９の計算式の分母であるＬを４×Ｌにするこ
とに相当する。選択期間の時分割数を減らすことで、Ｐ
ＷＭに使用する刻み用クロックの周波数を低くできるよ
うになる。これにより装置の低消費電力化、低コスト化
を図ることができる。なお図９の計算式の分母を４×Ｌ
にしなかった理由は、図５の比較例との比較を説明しや
すくするためである。
【００５３】４．波形例 図１３に、本実施形態により３ライン同時選択で４階調
の表示を行った場合のセグメント波形、コモン波形の例
を示す。５２１はコモン、５２２はセグメントを示す。
５５６は各画素の階調データが０、１、２である表示パ
ターンを、５５７は各画素の階調データが３、１、３で
ある表示パターンを示す。５２３は各フィールドについ
ての計算式の結果を示す。５４０はセグメントの電圧レ
ベル、５４１はコモンの電圧レベルを示す。５４２、５
４３、５５２の細線はコモン波形、５４４の太線はセグ
メント波形を示す。
【００５４】本実施形態では、選択期間の時分割数は
（Ｎ−１）＝３となる。液晶のＯＮに寄与する期間の合
計に相当するＮｅの計算結果を図１３の各波形の右側に
示す。例えば図１３の５４７、５４８、５５４に示すよ
うに、１行目、２行目、３行目の波形では、Ｎｅ＝１
２、２０、２８になる。即ち階調が０、１、２となる１
行目、２行目、３行目の波形では、１２、２０、２８分
割単位が液晶のＯＮに寄与する。
【００５５】図１３から明らかなように、各画素の階調
データの大きさに応じてＮｅが変化している。例えば階
調３（黒丸）の時のＮｅは３６であり、これは階調０
（白丸の時）の時のＮｅである１２よりも大きくなって
いる。また同一階調の画素においては、表示パターンに
依存せずに常に同一のＮｅを得られる。例えば、図１３
の５５６に示す表示パターンでも５５７に示す表示パタ
ーンでも、階調１の時のＮｅは常に２０になる。
【００５６】５．仮想データ発生回路 図１４に仮想データ発生回路の構成例を示し、図１５
に、この仮想データ発生回路の動作を説明するためのタ
イミング波形を示す。説明を簡単にするために図１４で
は１ビット分の回路構成のみを示している。２５１は階
調データを保持するメモリ、２５４は遅延回路、２５５
はＡＮＤ回路、２５６はリセット付きのトグルフリップ
フロップ（以下ＴＦＲ）である。また２５３はメモリ読
み出し信号、２５２はメモリ出力信号、２５９は遅延回
路の出力信号、２５７はＴＦＲのリセット信号、２６０
はＡＮＤ回路の出力信号、２５８はＴＦＲ２５６の出力
信号（仮想データ）である。
【００５７】リセット信号２５７は、ＴＦＲ２５６をイ
ニシャライズする信号であり、１フィールド毎にアクテ
ィブになる。このようにすることで、直交関数による行
列演算の開始前にＴＦＲ２５６を必ずイニシャライズで
きるようになる。なおフィールドとは、液晶への１回の
セグメント電圧印加時間を表す。３ＭＬＳ＋仮想データ
の駆動方法では４回のフィールドに分けて液晶にセグメ
ント電圧を印加することで階調表示を実現する。
【００５８】メモリ読み出し信号２５３により、１フィ
ールドのなかで３つの階調データがメモリ２５１から読
み出される。メモリ出力信号２５２は、メモリ読み出し
信号２５３に同期して出力される。遅延回路２５１の出
力信号２５９は、メモリ読み出し信号２５３の立ち上が
りエッジから所与の期間遅れて出力されるパルス信号で
ある。この遅れは、素子遅延又はクロックを用いて実現
できる。ＡＮＤ回路２５５の出力信号２６０は、安定状
態にあるメモリ出力信号２５２と遅延回路２５４からの
出力信号２５９とのＡＮＤをとることにより生成され
る。ＡＮＤ回路２５５の出力信号２６０は、メモリ出力
信号２５２が１（Ｈｉｇｈレベル）の場合にはパルス信
号になり、メモリ出力信号２５２が０（Ｌｏｗレベル）
の場合には０に固定される。したがって、ＴＦＲ２５６
の出力信号２５８は、メモリ出力信号２５２が１の時に
はトグルし、０の時はトグルしないようになる。したが
って、メモリ出力信号２５２が１となる回数が１回又は
３回であればＴＦＲ２５６の出力は１になり、Ｈとなる
回数が０回又は２回であれば０になる。いいかえれば、
メモリ出力の１の個数が奇数の場合にＴＦＲ２５６の出
力は１になり、偶数の場合に０になる。したがって、Ｔ
ＦＲ２５６の出力の１の個数とメモリ２５１の出力の１
の個数の和を偶数にすることができる。したがって、こ
のＴＦＲ２５６の出力を仮想データにすることができ
る。
【００５９】６．計算式の簡略化 次に、Ｌ（同時選択数＋仮想データ数）、Ｎ（階調数）
を固定し、図９の計算式を簡略化する手法について図１
６を用いて説明する。以下、具体的にＬを４（同時選択
数３＋仮想データ１）に、Ｎを６４（６４階調）に固定
した場合について説明する。
【００６０】図１６において、Ｄ１、Ｄ２、Ｄ３は、各
々、選択されたコモンの１行目〜３行目の階調データを
表す。Ｋ４は仮想データを表す。Ｆ１〜Ｆ４は直交関数
の行要素を表す。例えば第１フィールドでは、Ｆ１〜Ｆ
４として図１０の直交関数２２３の１行目の−１、１、
１、１が計算に使用される。第２フィールドではＦ１〜
Ｆ４として２行目の１、１、−１、１が使用され、第３
フィールドでは３行目の１、−１、１、１が使用され、
第４フィールドでは４行目の１、１、１、−１が使用さ
れる。
【００６１】直交関数の要素（Ｆ１〜Ｆ４）は１か−１
の値しかとらない。したがって、Ｄ１×Ｆ１＋Ｄ２×Ｆ
２＋Ｄ３×Ｆ３＋Ｋ４×Ｆ４の項は、階調データどうし
を加算又は減算した値になる。また（Ｆ１＋Ｆ２＋Ｆ３
＋Ｆ４）の項は＋２か０か−２になる（ほとんどの場
合、０にはならない）。そして、（Ｆ１＋Ｆ２＋Ｆ３＋
Ｆ４）が＋２の場合には、−６３×（Ｆ１＋Ｆ２＋Ｆ３
＋Ｆ４）＋１２６の項（直交関数の行の要素の総和に応
じた定数）は０になる。したがって、この場合に簡略化
により得られる計算式は図１６に示すように２（Ｄ１×
Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ３＋Ｋ４×Ｆ４）になる。
一方、（Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４）が−２の場合には、
−６３×（Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４）＋１２６の項は２
５２になる。したがって、この場合に簡略化により得ら
れる計算式は２｛（Ｄ１×Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ
３＋Ｋ４×Ｆ４）＋１２６｝になる。
【００６２】以上のような簡略化により得られる計算式
の値は必ず４の倍数になる。したがって下位２ビットの
データを切り捨ててＰＷＭ用のデータとすることが可能
になる。
【００６３】なお以上ではＬ＝４、Ｎ＝６４に固定した
場合について説明した。しかしながら、直交関数の行の
要素の総和（Ｓ＝Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４）に応じた定
数である−６３×（Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４）＋１２６
の項は、より一般的には、−（Ｎ−１）×Ｓ＋（Ｎ−
１）×Ｌ／２と表すことができる。
【００６４】７．セグメントドライバ 図１７に、図１６で簡略化された計算式にしたがった演
算を実現できるセグメントドライバのブロック図を示
す。このセグメントドライバは６ライン分の階調データ
を記憶するメモリを内蔵する。なお説明を簡略化するた
めに出力１ビット分に対応するブロック図のみを示す。
【００６５】ラッチ７１は、階調データをメモリ７２に
書き込むためのデータ取り込み回路としての機能とライ
ンラッチとしての機能を有する。ラッチ７１には、階調
データ取り込み用のクロックとなるＣＫ８５、階調デー
タであるＤＡＴＡ８６、ラッチパルスであるＬＰ８７が
入力される。メモリ７２は、６ライン分の階調データを
記憶するものである。仮想データ発生回路７０は階調デ
ータに基づいて仮想データを発生するものであり、例え
ば図１４に示すような構成のものを採用できる。アドレ
ス制御回路７３は、メモリ７２、仮想データ発生回路７
０及び定数ＲＯＭ７４のアドレスを制御する。定数ＲＯ
Ｍ７４は、定数０及び定数１２６を記憶するＲＯＭであ
る。
【００６６】加減算制御回路７５は、加算を行うか減算
を行うかを制御するものであり、入力される直交関数に
基づいて１又は０を出力する。この例では直交関数の要
素が−１の場合に１を、直交関数の要素が１の場合に０
を出力する。直交関数行加算回路７６は、直交関数のＦ
１〜Ｆ４の加算結果である（Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４）
を出力するものであり、加算結果が２の時に１を、加算
結果が−２の時０を出力する。通常、直交関数の各要素
は固定値であるため、加減算制御回路７５及び直交関数
行加算回路７６はデコーダで構成できる。
【００６７】正転・反転回路７７は、入力信号を反転又
は正転するものであり、加減算制御回路７５の出力が１
の場合（直交関数の要素が−１の場合）に入力信号を反
転する。加算回路７８は８ビットの加算演算を行うもの
であり、正転・反転回路７７及び８ビットのラッチ７９
（リセット付きフリップフロップで構成）の出力を入力
とし、ラッチ７９に加算結果を出力する。ラッチ７９に
は、タイミング発生回路８１からのリセット信号９６及
びクロック９１が入力される。タイミング発生回路８１
は、ＣＫ８５、ＬＰ８７及び初期化信号であるＲＥＳ８
８に基づいて種々のタイミング信号を生成し、７３、７
６、７５などの各ブロックに出力する。ラッチ８０は、
最終的な演算結果を保持するものであり、ＬＰ８１によ
り制御される。
【００６８】ＰＷＭ変換回路８２は、ラッチ８０に保持
された演算結果に基づいてＰＷＭ変換を行うものであ
る。ＰＷＭ変換回路８２は既存のＰＷＭドライバの構成
で実現できるため詳しい説明は省略する。ＰＷＭ制御回
路８３は、ＰＷＭ変換回路８２を制御するものであり、
パルス幅刻み用のクロックであるＧＣＰ８９が入力され
る。
【００６９】図１８に、図１７のセグメントドライバの
動作を説明するためのタイミング波形を示す。ＲＥＳ８
８は、表示画面の１行目のデータが入力される前にアク
ティブになっている。ＬＰ８７は、１水平期間（１Ｈ）
毎にアクティブになる。図１８では、ＬＰ８７は、ＲＥ
Ｓ８８がアクティブになった直後にアクティブになって
いるが、１行目のデータが揃ってからアクティブになる
ようにしてもよい。ＣＫ８５は、階調データを取り込む
ためのクロックであるが、簡単のため詳細な波形を省略
している。通常、消費電流を少なくするためにセグメン
トドライバをイネーブルチェーンで接続して動作させ
る。したがって、ＣＫ８５は、各セグメントドライバが
データを入力している期間にのみ動作し、それ以外の期
間では所与のレベルに固定される。なおイネーブルチェ
ーンを実現する回路は既存の技術であるため図１７では
省略している。
【００７０】図１８において、９３はメモリ７２の出力
信号、９４は仮想データ発生回路７０の出力信号、９５
は定数ＲＯＭ７４の出力信号である。ＣＫ８５は、残り
の３ライン分のメモリに、次に表示する３ライン分のデ
ータを取り込むためにラッチ７１に入力される。タイミ
ング発生回路８１が出力するクロック９１はこのＣＫ８
５を分周することで得られる。クロック９１は、図１７
のラッチ７９のクロック端子に入力される。９２はラッ
チ７９の出力信号である。
【００７１】演算結果である出力信号９２の生成過程に
ついて説明する。まず図１７のラッチ７９に入力される
リセット信号９６が、ＲＥＳ８８又はＬＰ８７に同期し
てアクティブになり、ラッチ７９の記憶内容がクリアさ
れる。これによりラッチ７９の出力信号９２が０にな
る。次に、タイミング発生回路８１からのタイミング信
号に基づき動作するアドレス制御回路７３の制御によ
り、メモリ７２が１行目のデータＤ１を出力する。同時
に、タイミング発生回路８１からのタイミング信号に基
づき動作する加減算制御回路７５が、１番目の演算が加
算か減算かを決定する。減算の場合には、加減算制御回
路７５は、正転・反転回路７７にメモリ７２からの出力
を反転させると共に、加算回路７８のキャリー入力ＣＡ
に１を出力する。これによりデータが１の補数に変換さ
れる。加算回路７８は、ラッチ７９の出力（０）と正転
・反転回路７７の出力とキャリー入力ＣＡの状態とに基
づき加算演算を行い、その結果がラッチ７９に保持され
る。これにより、図１８に示すように、クロック９１の
第１番目の立ち下がりタイミングでラッチ７９がＤ１×
Ｆ１（Ｄ１又は−Ｄ１）を出力することになる。
【００７２】次にアドレス制御回路７３の制御により、
メモリ７２が２行目のデータＤ２を出力する。そして上
記と同様の処理が行われ、ラッチ７９は、クロック９１
の２番目の立ち下がりタイミングでＤ１×Ｆ１＋Ｄ２×
Ｆ２を出力する。同様にして、ラッチ７９は、クロック
９１の３番目の立ち下がりタイミングでＤ１×Ｆ１＋Ｄ
２×Ｆ２＋Ｄ３×Ｆ３を出力する。
【００７３】クロック９１の４番目の立ち下がりタイミ
ングでは、メモリ７２からのデータではなく仮想データ
発生回路７０からの仮想データＫ４が使用され、ラッチ
７９は、Ｄ１×Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ３＋Ｋ４×
Ｆ４を出力する。
【００７４】次に、アドレス制御回路７３の制御によ
り、定数ＲＯＭ７４が０又は１２６を出力する。ここで
０、１２６のどちらを出力するかは、直交関数行加算回
路７６からの出力に基づきアドレス制御回路７３が決定
する。即ちＦ１＋Ｆ２＋Ｆ３＋Ｆ４＝２の場合には定数
ＲＯＭ７４は０を出力し、Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４＝−
２の場合には１２６を出力する（図１６参照）。定数Ｒ
ＯＭ７４の出力は正転・反転回路７７で反転されること
なく正転・反転回路７７を介して加算回路７８に入力さ
れる。したがって、クロック９２の５番目の立ち下がり
タイミングでは、ラッチ７９は、Ｄ１×Ｆ１＋Ｄ２×Ｆ
２＋Ｄ３×Ｆ３＋Ｋ４×Ｆ４＋０又は＋１２６を出力す
ることになる。
【００７５】ここで、ラッチ７９の出力を１ビット桁上
げすれば、図１６に示すような２×（Ｄ１×Ｆ１＋Ｄ２
×Ｆ２＋Ｄ３×Ｆ３＋Ｋ４×Ｆ４＋０又は＋１２６）を
得ることができる。しかしながら図１６の計算式の最終
演算結果は前述のように必ず４の倍数になり、最終演算
結果の下位２ビットは０になる。したがって、ラッチ７
９の出力の桁上げは不要で、逆にラッチ７９の出力の桁
下げ（下位１ビットを削除）を行う。そしてＬＰ８７に
基づきラッチ８０にデータを保持する。そして、ＰＷＭ
変換回路８２が、ラッチ８０からのデータにしたがった
パルス幅変調を行う。
【００７６】以上のようにして、図１６の計算式にした
がったパルス幅変調が可能になる。
【００７７】８．表示コントローラ 図１９に、図１６で簡略化された計算式にしたがった演
算を実現できる表示コントローラのブロック図を示す。
この表示コントローラの外部には、６ライン分以上の階
調データを保持するメモリ４２７〜４３２が設けられ
る。表示コントローラは、メモリに記憶されるデータの
中の３ライン分のデータをＰＷＭ用のデータに変換する
ために読み出す。それと同時に、メモリの残りの３ライ
ン分の記憶領域に、ＴＦＴ等の駆動のために開発された
従来表示コントローラからの階調データを書き込む（図
２４参照）。
【００７８】さて本実施形態の駆動方法では、３ライン
分の表示を行うために４ライン分のデータをセグメント
ドライバに出力する必要がある。このため、３ライン分
の階調データをメモリに書き込むサイクルを４等分した
サイクルで、セグメントドライバにＰＷＭ用のデータを
出力するようにしている。より具体的には、図２０に示
すように、メモリへのデータ書き込みサイクル時間をＴ
１、セグメントドライバへのデータ出力サイクル時間を
Ｔ２とした場合に、Ｔ２＝（ＬＭ／Ｌ）×Ｔ１＝（３／
４）×Ｔ１（ＬＭは同時選択ライン数、ＬはＬＭに仮想
データ数を加算した数）となるようにしている。このよ
うにすることで、仮想データを用いた３ＭＬＳ駆動を実
現できるようになる。
【００７９】なお、より一般的には、Ｔ２＝ｍ×（ＬＭ
／Ｌ）×Ｔ１（ｍは正の整数）となる。例えば後述する
ように上画面用のデータと下画面用のデータを別々に生
成、出力する場合には、Ｔ２＝２×（ＬＭ／Ｌ）×Ｔ１
になる。
【００８０】また６４階調の場合、階調データは６ビッ
ト×ＲＧＢで１８ビットのデータになる。しかしなが
ら、通常、メモリは１６ビットのデータしか扱えない。
そこで、表示コントローラは、６ビットのＲ、Ｇ、Ｂデ
ータの各々を、５、６、５ビットのデータに変換し、メ
モリに書き込まれるデータが１６ビットになるようにし
ている。
【００８１】図１９に示すように、外部には６個のメモ
リ４２７〜４３２が設けられる。そしてメモリ４２７〜
４２９は上半画面用に、メモリ４３０〜４３２は下半画
面用に使用される。メモリ４２７及び４３０、４２８及
び４３１、４２９及び４３２は、各々、ライン１用、ラ
イン２用、ライン３用のメモリとして使用される。そし
て本実施形態の表示コントローラは、従来表示コントロ
ーラから送られてくる階調データを各メモリに振り分け
て書き込む。そして階調データを振り分けると同時に、
６ビットのＲ、Ｇ、Ｂデータの各々を５、６、５ビット
のデータに変換する処理を行う。表示コントローラは、
メモリから階調データを読み込む際には各々のメモリか
ら同時に３ドット（同時選択される３ラインに対応する
同一列の階調データ）分の階調データを取り込む。そし
て瞬時に仮想データを発生させ、一括演算を行いＰＷＭ
用データを生成し、外部のセグメントドライバに出力す
る。
【００８２】図１９において、４１１は階調データ、４
１２は階調データ取り込み回路、４１３、４１０はメモ
リ書き込み回路、４１４はメモリ読み出し回路である。
４１５は仮想データ発生回路で、各ドットの階調データ
がバイナリ表現で（１００）、（０１０）、（００
１）、（１１１）の場合に１を発生させるゲート回路で
構成できる。４１６は正転・反転回路、４１７、４１
８、４１９、４２０、４２１は加算回路である。４３３
は直交関数を外部に出力する出力回路、４２２は直交関
数発生回路、４２３はＦ１＋Ｆ２＋Ｆ３＋Ｆ４の加算を
行う直交関数行加算回路、４２４は定数発生回路であ
る。４２５はラッチ、４２６はＰＷＭ用データを外部の
セグメントドライバに出力する出力回路である。
【００８３】４２７、４２８、４２９、４３０、４３
１、４３２は外部に設けられるメモリである。これらの
メモリは２ポートのメモリであり、読み出しの最中に別
のアドレスに書き込み動作を行うことができる。メモリ
のアドレスライン、データライン、リードライン、ライ
トラインなどは簡単化のため省略してある。メモリ４２
７、４３０は、同時選択されるラインの中の１ライン目
の階調データを保持し、メモリ４２８、４３１は２ライ
ン目の階調データを保持し、メモリ４２９、４３２は３
ライン目の階調データを保持する。
【００８４】なおＲ、Ｇ、Ｂのデータを一括で処理し、
上画面用のデータと下画面用のデータとを別々に生成、
出力するために、表示コントローラは、４３４、４３
５、４３７、４３６、４３８、４３９の６つの演算回路
を含む。ここで演算回路４３４、４３５、４３７は上画
面用であり、その各々がＲ用、Ｇ用、Ｂ用になってい
る。また演算回路４３６、４３８、４３９は下画面用で
あり、その各々がＲ用、Ｇ用、Ｂ用になっている。
【００８５】次に表示コントローラの動作について説明
する。階調データ取り込み回路４１２は、階調データ４
１１を取り込み、同時に１８ビットのデータを１６ビッ
トのデータに変換する。即ちＲ、Ｂのデータの下位ビッ
トを削除する。次にメモリ書き込み回路４１３、４１０
が階調データをメモリに書き込む。その際、同時選択ラ
インのライン１、ライン２、ライン３用のメモリに振り
分けて階調データを書き込む。メモリ読み出し回路４１
４は、ライン１、ライン２、ライン３用の階調データを
一括で読み出す。仮想データ発生回路４１５は階調デー
タに基づき仮想データを発生させる。直交関数発生回路
４２２はＦ１〜Ｆ４を発生させる。正転・反転回路４１
６は、Ｆ１〜Ｆ４の値が１ならば入力データを正転し、
−１ならば反転する。加算回路４１７〜４２１のキャリ
ー入力ＣＡには、Ｆ１〜Ｆ４の値が１ならば０が入力さ
れ、−１ならば１が入力される。このように、正転・反
転回路４１６と加算回路４１７〜４２０のキャリー入力
ＣＡとをＦ１〜Ｆ４に基づき制御することで、加算回路
４１７〜４２０に加算を行わせるか減算を行わせるかを
制御できるようになる。
【００８６】加算回路４１７はＤ１×Ｆ１を出力する。
加算回路４１８は、加算回路４１７の出力Ｄ１×Ｆ１と
Ｄ２×Ｆ２を加算し、Ｄ１×Ｆ１＋Ｄ２×Ｆ２を出力す
る。同様に加算回路４１９はＤ１×Ｆ１＋Ｄ２×Ｆ２＋
Ｄ３×Ｆ３を出力し、加算回路４２０はＤ１×Ｆ１＋Ｄ
２×Ｆ２＋Ｄ３×Ｆ３＋Ｋ４×Ｆ４を出力する。加算回
路４２１は、加算回路４２０の出力と定数発生回路４２
４の出力（０又は１２６）を加算する。したがって加算
回路４２１の出力はＤ１×Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ
３＋Ｋ４×Ｆ４＋０又は＋１２６になる。ラッチ４２５
は加算回路４２１の出力をラッチする。ここで加算回路
４２１の出力を１ビットだけ桁上げをすれば、図１６に
示すような２×（Ｄ１×Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ３
＋Ｋ４×Ｆ４＋０又は＋１２６）を得ることができる。
しかしながら図１６の計算式の最終演算結果は前述のよ
うに必ず４の倍数になり、最終演算結果の下位２ビット
は０になる。したがって、加算回路４２１の出力の桁上
げは不要で、逆に、加算回路４２１の出力の桁下げ（下
位１ビットを削除）を行い、ラッチ４２５に格納する。
そして出力回路４２６が、外部のセグメントドライバに
対して６ビットのＰＷＭ用データを出力する。
【００８７】階調データの取り込み周波数は、ＸＧＡク
ラス（１０２４×７６８ドット）の液晶パネルでフレー
ム周波数を６０Ｈｚとした場合に、１０２４×７６８×
６０＝４７．２ＭＨｚ程度（ＲＧＢ並列）になる。した
がって、外部のメモリへの書き込みサイクル時間は２０
ｎｓ程度になる。図１９の表示コントローラは、上画面
用のデータと下画面用のデータとを別々に生成、出力し
ているため、４０ｎｓのサイクル時間でデータを読み出
せばよいことになる。しかしながら、３ラインの処理の
間に４回データを出力する必要があるため、結局、４０
ｎｓ×３／４＝３０ｎｓのサイクル時間でデータを読み
出すことになる。いずれにしても、図１９の表示コント
ローラを利用する場合には高速なメモリが必要となる。
【００８８】図２１に、階調データを取り込むタイミン
グ、セグメントドライバにデータを出力するタイミング
及びコモンドライバの走査タイミングを説明するための
タイミング波形を示す。４４０は１ライン分の階調デー
タを取り込むための水平同期信号、４４１は入力される
階調データである。４４２、４４３、４４４はメモリへ
の書き込みタイミング、４４５は外部のセグメントドラ
イバへのデータ出力タイミング、４４７はコモンドライ
バの走査タイミング、４４８はコモンドライバへのデー
タの出力タイミングを示す。
【００８９】階調データ４４１は、各ラインに対応した
メモリに、４４２、４４３、４４４に示すタイミングで
書き込まれる。６ライン分の階調データを書き込む時間
を４等分した時間で、１ライン分のデータがセグメント
ドライバに出力される。即ち図１９の表示コントローラ
では、上画面用のセグメントドライバ（図２３のＧ１参
照）へ供給するＰＷＭ用データの生成及び出力は演算回
路４３４、４３５、４３７が行い、下画面用のセグメン
トドライバ（図２３のＧ２参照）へ供給するＰＷＭ用デ
ータの生成及び出力は演算回路４３６、４３８、４３９
が行う。したがって図２１では、メモリへのデータ書き
込みサイクル時間をＴ１、セグメントドライバへのデー
タ出力サイクル時間をＴ２とした場合に、Ｔ２＝２×
（ＬＭ／Ｌ）×Ｔ１＝６／４×Ｔ１となる。
【００９０】コモンドライバの出力信号４４８のレベル
は、直交関数Ｆ１、Ｆ２、Ｆ３に基づき決定される。コ
モンドライバの出力信号４４８の選択期間以外でのレベ
ルは、セグメントドライバの出力の中心電圧となる。表
示ＯＦＦ時にはセグメントドライバの出力も非選択レベ
ルの電圧になる。コモンドライバに入力されるＦ１、Ｆ
２、Ｆ３は、図１９の表示コントローラが含む出力回路
４３３が出力するが、出力回路４３３は、現在計算中の
値を出力するのではなく、１フィールド前の計算に使用
した値を出力する。これは、直交関数発生回路４２２か
らのＦ１、Ｆ２、Ｆ３を出力回路４３３が内蔵するフリ
ップフロップのデータ端子に入力し、フリップフロップ
のクロック端子に走査タイミング信号を入力し、フリッ
プフロップの出力をコモンドライバに送出することで実
現できる。
【００９１】９．コモンドライバ 図２２に、本実施形態のコモンドライバのブロック図を
示す。１６１は直交関数入力回路、１６２は走査タイミ
ング信号入力回路である。また１６０はシフトレジス
タ、１６４は出力イネーブル回路、１６５はレベルシフ
タ、１６３はドライバ、１６６はドライバ出力である。
また１６９は直交関数信号Ｆ１〜Ｆ３、１６７はスター
ト信号、１６８は走査タイミング信号である。
【００９２】シフトレジスタ１６０は複数のフリップフ
ロップにより構成され、各フリップフロップが３つのド
ライバ出力１６６に対応するようになっている。そして
シフトレジスタ１６０は、スタート信号１６７が入力さ
れると、走査タイミング信号に基づいてデータのシフト
を開始する。出力イネーブル回路１６４は、このシフト
レジスタ１６０の出力に基づき、Ｆ１、Ｆ２、Ｆ３の値
に応じた電圧レベルをドライバ１６３に出力させるか否
かを決定する。ドライバ出力１６６は、シフトレジスタ
１６０の出力が０の場合には中間電圧になり、１の場合
にはＦ１、Ｆ２、Ｆ３の値に応じた電圧レベルになる。
即ち、ドライバ出力１６６は３ライン毎にＦ１、Ｆ２、
Ｆ３の値に応じた電圧レベルになる。直交関数信号１６
９（Ｆ１、Ｆ２、Ｆ３）、スタート信号１６７、走査タ
イミング信号１６８等は表示コントローラから入力され
る。
【００９３】１０．液晶表示装置 図２３に、図１７のセグメントドライバと図２２のコモ
ンドライバを含む液晶表示装置のブロック図を示す。セ
グメントドライバ１７１は液晶パネル１７３の上下に配
置されている。コモンドライバ１７２は液晶パネル１７
３の左側に配置されている。セグメントドライバ１７
１、コモンドライバ１７２はＴＣＰ（テープキャリアパ
ッケージ）に実装され、液晶パネル１７３に張り付けら
れる。１７４は電源回路、１７５はタイミング信号発生
用のゲートアレイＩＣ、１７６は従来表示コントローラ
である。ゲートアレイＩＣ１７５は、セグメントドライ
バ１７１のタイミング信号（階調データの入力タイミン
グに対して４／３倍の周波数の走査タイミング信号を発
生させる）、グレースケールパルス発生用クロック、コ
モンドライバの走査タイミング信号、スタート信号、Ｆ
１、Ｆ２、Ｆ３信号などを出力する。ゲートアレイＩＣ
の詳細な説明は省略する。
【００９４】本実施形態によれば、ＴＦＴ液晶パネル用
の１８ビット（ＲＧＢ各６ビット）の階調データを、従
来表示コントローラ１７６の出力として、直接セグメン
トドライバ１７１に入力することが可能になる。したが
って、この場合には、図１９の表示コントローラや、外
部メモリが不要になる。
【００９５】図２４に、図１９の表示コントローラ、図
２２のコモンドライバ、従来セグメントドライバを含む
液晶表示装置のブロック図を示す。１８１は従来のＰＷ
Ｍ変換可能なセグメントドライバである。セグメントド
ライバ１８１は液晶パネル１８３の上下に配置されてい
る。コモンドライバ１８２は液晶パネル１８３の左側に
配置されている。セグメントドライバ１８１、コモンド
ライバ１８２はＴＣＰに実装され、液晶パネル１８３に
張り付けられる。１８４は電源回路、１８５は図１９の
表示コントローラ、１８６は階調データを記憶するメモ
リ、１８７は従来表示コントローラである。
【００９６】さて、図２３の液晶表示装置は図２４の液
晶表示装置に比べて回路規模が大きくなる。図２３では
セグメントドライバ１７１がメモリを内蔵する必要があ
るからである。そして図２５（Ａ）に示すような完全分
散又は図２５（Ｂ）に示す半分散でＭＬＳ駆動を行った
場合、セグメントドライバ１７１は、１画面分又は半画
面分のデータを記憶するメモリを内蔵する必要がある。
セグメントドライバの出力数を２４０とし、ＸＧＡの大
きさの画面（１０２４×７６８ドット）で６４階調（６
ビット）の完全分散駆動を行うとすると、各セグメント
ドライバは、１．１Ｍビット（２４０×６×７６８）の
メモリを内蔵する必要がある。現在のプロセス技術で
は、これだけのメモリをセグメントドライバに内蔵する
と、セグメントドライバのチップサイズが大きくなり高
価な物になってしまう。またセグメントドライバを液晶
パネルの上下に１３個（３×１０２４／２４０）使用し
合計で２６個使用する液晶表示装置では、コスト的に現
実的でない。したがって、完全分散や半分散でＭＬＳ駆
動を行い、大きなメモリ容量を必要とする場合には、図
２３のシステム構成よりも図２４のシステム構成の方が
有利になる。
【００９７】ここで完全分散駆動では、図２５（Ａ）に
模式的に示すように、１フィールド（１ｆ）〜４フィー
ルド（４ｆ）のデータによる駆動を１フレームの中で分
けて行う。例えば完全分散駆動の場合、１フィールド目
のデータで画面の上から下まで駆動したあと、２フィー
ルド目のデータで画面の上から下まで駆動し、これを４
フィールド目まで続ける。また半分散駆動では、図２５
（Ｂ）に模式的に示すように、上画面、下画面の各々で
完全分散駆動を行う。また少し分散駆動では、図２６
（Ａ）に模式的に示すように、３ＭＬＳの場合に６ライ
ンの中の上の３ラインと下の３ラインを交互に駆動す
る。また非分散駆動では、図２６（Ｂ）に模式的に示す
ように、初めの３ラインで１フィールド〜４フィールド
のデータによる駆動を連続して行い、次の３ラインでも
また１フィールド〜４フィールドのデータによる駆動を
連続して行う。
【００９８】図２３のシステム構成は、どちらかといえ
ば非分散及び少し分散駆動に有利である。一方、図２４
のシステム構成は、完全分散及び半分散駆動に有利であ
る。但し、将来、半導体プロセス技術の微細化が更に進
行し、低コストで超高集積のＩＣが製造できるようにな
った場合には、図２３のシステム構成でも完全分散及び
半分散駆動を実現できる。
【００９９】１１．ＯＮ／ＯＦＦ比 図２７に本実施形態の駆動方法のＯＮ／ＯＦＦ比を表す
計算式を示す。計算式の中の（ｎ×４／３−１）の項
は、非選択期間において液晶に加わる実効値を表すもの
である。ここでｎ×４／３となっているのは、３ライン
の表示を行うのに、セグメントデータが４回変化してい
るためである。
【０１００】図２８に、図８のグラフに本実施形態の駆
動方法でのＯＮ／ＯＦＦ比の特性を追加したグラフを示
す。ここで２０６が、３ＭＬＳ＋仮想データで駆動を行
う本実施形態の駆動方法の特性である。
【０１０１】本実施形態によれば、図５の比較例で１．
０３４であったＯＮ／ＯＦＦ比を、１．０５７にまで向
上できる。通常マルチプレクサ駆動やレベル変化による
４ＭＬＳ駆動のＯＮ／ＯＦＦ比１．０６７と比べると劣
るが、充分使用に耐えうるレベルになっている。コント
ラストは、通常マルチプレクス駆動で３１．７であり、
比較例（完全分散）で１０．８であったものが、本実施
形態の駆動方法（完全分散）では３５．９にまで向上し
た。従来のレベル変化による４ＭＬＳ駆動（完全分散）
の場合にはコントラストは４１であり、これに比べると
本実施形態により得られるコントラストは約１４％だけ
低下している。しかしながら、応答速度の速い液晶を使
用した場合、レベル変化の分散駆動では、フレーム間引
き法やディザ法でしか階調表示を実現できない。そして
フレーム間引き法には、フリッカーが生じやすいという
問題がある。またディザ法では面積計算が必要になり、
また高精細な表示を実現できない。またレベル変化とＰ
ＷＭを組み合わせた駆動方法では、クロストークが大き
すぎ、使用許容レベルではない。これに対して、本実施
形態の駆動法では、ＰＷＭであるためフリッカが発生し
ない。したがって、ちらつきの無い目に優しい高精細な
表示が可能となる。
【０１０２】以上説明した通り、本実施形態は以下の効
果を奏する。
【０１０３】従来は、（同時選択数＋１）個の電圧レベ
ルが必要であったＭＬＳ駆動法において、２値の電圧レ
ベルのみでＰＷＭ駆動が可能になる。このため、ＭＬＳ
駆動法で従来の階調表示を行う場合に比較して、波形の
変化回数、変化方向及び変化量を表示パターンに依存す
ることなく常に同一にできる。したがって、波形歪みの
回数を減らすことができるし、波形の変化の向きも明ら
かになる。したがって、ＰＷＭにおけるパルス刻み位置
を例えばフレーム毎に前後に変化させノイズを相殺する
手法を採用できるようになる。こうすることクロストー
クも低減できるようになる。また電圧レベルの数が２個
でよいため、電源回路の部品削減も実現でき、セグメン
トドライバのＩＣ内のドライバトランジスタの個数も削
減できる。そして本実施形態によれば、以上のような効
果を維持したままＯＮ／ＯＦＦ比の向上、即ちコントラ
ストの向上を図ることができる。これにより、ちらつき
の無い目に優しい高精細な表示が可能になる。
【０１０４】別な言い方をすればＳＴＮ液晶パネルにお
いて、１００ｍｓ程度の高速な応答が可能な液晶パネル
でクロストークを低減しコントラストの極端な低下を抑
制しながら、ジッタ等のないＰＷＭによる階調表示を実
現できる。さらに回路構成がシンプルになるため、半導
体を集積化しやすくなり、コストダウンを図ること可能
になる。
【０１０５】なお本発明は上記実施形態に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。
【０１０６】例えば本実施形態ではメモリが２ライン分
の階調データを記憶するとして説明したが、本発明はこ
れに限定されるものではない。またセグメントドライバ
の演算タイミングを外部信号やＧＣＰ信号等で決めても
よい。また画面を２画面に分けないようにしてもよい。
また階調データを記憶するメモリを各ライン毎に分けて
設けるとして説明したが、これを分けないようにしても
よい。またメモリを表示コントローラ内に設けるように
してもよい。
【０１０７】また図９の計算式は、説明をわかりやすく
するためのものであり、この計算式に約分等を施して変
形させても、４で除したとしても本発明を脱しないこと
は明白である。また図９の計算式により得られるデータ
を、例えば図１６で簡略化したような他の計算式にした
がった演算により得るようにしてもよい。
【０１０８】また本発明は、同時選択される複数の走査
電極に対応した複数の階調データに基づいて仮想データ
を発生し、階調データ及び仮想データと、走査電極に与
える信号を規定する直交関数とに基づいて所与の演算を
行い、所与の演算により得られたデータに基づいて、選
択期間に信号電極に与える信号をパルス幅変調するもの
であれば、本実施形態での具体例に限らず様々な変形実
施が可能である。また仮想データの発生や所与の演算等
の処理は、ソフトウェア処理により実現することも可能
である。また直交関数は、通常１、−１で表されるが、
これに限定されるものではない。例えば、直交関数の各
要素を一定の比例倍して演算処理することも可能であ
る。
【０１０９】
【図面の簡単な説明】
【図１】図１（Ａ）、（Ｂ）は、従来例の２ライン同時
選択時の演算過程を説明するための図である。
【図２】従来例の２ライン同時選択時の駆動波形を示す
図である。
【図３】従来例の４ライン同時選択時の演算過程を説明
するための図である。
【図４】従来例の４ライン同時選択時の駆動波形例を示
す図である。
【図５】比較例の計算式を示す図である。
【図６】比較例の４ライン同時選択時の駆動波形を示す
図である。
【図７】従来例や比較例のＯＮ／ＯＦＦ比の計算式を示
す図である。
【図８】従来例や比較例のＯＮ／ＯＦＦ比特性を表すグ
ラフを示す図である。
【図９】本実施形態の計算式を示す図である。
【図１０】本実施形態の３ライン同時選択時の演算過程
を説明するための図である。
【図１１】仮想データの発生方法について説明するため
の図である。
【図１２】仮想データの発生方法について説明するため
の図である。
【図１３】本実施形態の３ライン同時選択時の駆動波形
を示す図である。
【図１４】仮想データ発生回路の構成例を示す図であ
る。
【図１５】仮想データ発生回路のタイミング波形を示す
図である。
【図１６】計算式の簡略化について説明するための図で
ある。
【図１７】本実施形態のセグメントドライバのブロック
図である。
【図１８】セグメントドライバのタイミング波形を示す
図である。
【図１９】本実施形態の表示コントローラのブロック図
である。
【図２０】メモリへのデータ書き込みタイミングとセグ
メントドライバへのデータ出力タイミングとの関係につ
いて説明するための図である。
【図２１】表示コントローラのタイミング波形を示す図
である。
【図２２】本実施形態のコモンドライバのブロック図で
ある。
【図２３】本実施形態のセグメントドライバ及びコモン
ドライバを使用した液晶駆動装置のブロック図である。
【図２４】本実施形態の表示コントローラ及びコモンド
ライバを使用した液晶駆動装置のブロック図である。
【図２５】図２５（Ａ）、（Ｂ）は、完全分散、半分散
駆動を模式的に示す図である。
【図２６】図２６（Ａ）、（Ｂ）は、少し分散、非分散
駆動を模式的に示す図である。
【図２７】本実施形態の駆動方法のＯＮ／ＯＦＦ比の計
算式を示す図である。
【図２８】従来例、比較例、本実施形態のＯＮ／ＯＦＦ
比特性を表すグラフを示す図である。
【符号の説明】
２１ コモン（走査電極） ２２ セグメント（信号電極） ２３ 計算結果 ４０ セグメントの電圧レベル ４１ コモンの電圧レベル ４２、４３、５０、５２ コモン波形 ４４ セグメント波形 ４５ 液晶のＯＮに寄与する期間の分割単位数 ４７、４８、５４、５５ 液晶のＯＮに寄与する期間の
分割単位数の合計 ４９ 液晶をＯＮさせる電圧 ５０ 液晶をＯＦＦさせる電圧 ７０ 仮想データ発生回路 ７１ ラッチ ７２ メモリ（ＲＡＭ） ７３ アドレス制御回路 ７４ 定数ＲＯＭ ７５ 加減算制御回路 ７６ 直交関数行加算回路 ７７ 反転・正転回路 ７８ 加算回路 ７９ ラッチ ８０ ラッチ ８１ タイミング発生回路 ８２ ＰＷＭ変換回路 ８３ ＰＷＭ制御回路 ８４ セグメントドライバの出力 ８５ ＣＫ（クロック） ８６ ＤＡＴＡ（階調データ） ８７ ＬＰ（ラインラッチ信号） ８８ ＲＥＳ（初期化信号） ８９ ＧＣＰ（パルス刻み用クロック） ９１ クロック ９２ 加算回路の出力信号 ９３ メモリの出力信号 ９４ 仮想データ発生回路の出力信号 ９５ 定数ＲＯＭの出力信号 １３１ 走査電極 １３２ 信号電極 １３３、１３４ 画素 １３５ データ １３６ 直交関数 １３７ 行列演算の結果 １４１ セグメント出力の電圧レベル １４２ 時間軸 １４３、１４４、１４７、１４８ フィールド １４５ 上位側の区間ａ １４６ 下位側の区間ｂ １６０ シフトレジスタ １６１ 直交関数入力回路 １６２ 走査タイミング信号入力回路 １６３ ドライバ（３値） １６４ 出力イネーブル回路 １６５ レベルシフタ １６６ ドライバ出力 １６７ スタート信号 １６８ 走査タイミング信号 １６９ 直交関数信号 １７１ セグメントドライバ（本実施形態） １７２、１８２ コモンドライバ（本実施形態） １７３、１８３ 液晶パネル １７４、１８４ 電源回路 １７５ ゲートアレイＩＣ １７６、１８７ 従来表示コントローラ １８１ 従来のＰＷＭ変換可能なセグメントドライバ １８５ 表示コントローラ（本実施形態） １８６ メモリ １９１ 通常マルチプレクス駆動のＯＮ／ＯＦＦ比の計
算式 １９２ レベル変化による４ＭＬＳ駆動のＯＮ／ＯＦＦ
比の計算式 １９３ 比較例のＯＮ／ＯＦＦ比の計算式 ２０１ バイアス比 ２０２ ＯＮ／ＯＦＦ比 ２０３ 通常マルチプレクス駆動のＯＮ／ＯＦＦ比の特
性 ２０４ レベル変化による４ＭＬＳ駆動のＯＮ／ＯＦＦ
比の特性 ２０５ 比較例のＯＮ／ＯＦＦ比の特性 ２０６ 本実施形態のＯＮ／ＯＦＦ比の特性 ２２１、２４１、３０１ 階調データ ２２２、２２４ 計算中間結果 ２２３ 直交関数 ２２５、２４５ 計算結果 ２２６、２４６ Ｎｅ（液晶ＯＮに寄与する期間の合
計） ２４２、３０４ 仮想データ ２４３、３０２ 階調データのバイナリ表現 ２４４、３０３ 仮想データのバイナリ表現 ２５１ メモリ ２５２ メモリ出力信号 ２５３ メモリ読み出し信号 ２５４ 遅延回路 ２５５ ＡＮＤ回路 ２５６ リセット付きトグルフリップフロップ ２５７ リセット信号 ２５８ ＴＦＲの出力信号（仮想データ） ２５９ 遅延回路の出力信号 ２６０ ＡＮＤ回路の出力信号 ３０５ 上位ビットの１の個数 ３０６ 下位ビットの１の個数 ４１０ メモリ書き込み回路 ４１１ 階調データ ４１２ 階調データ取り込み回路 ４１３ メモリ書き込み回路 ４１４ メモリ読み出し回路 ４１５ 仮想データ発生回路 ４１６ 正転・反転回路 ４１７〜４２１ 加算回路 ４２２ 直交関数発生回路 ４２３ 直交関数行加算回路 ４２４ 定数発生回路 ４２５ ラッチ ４２６ 出力回路 ４２７〜４３２ メモリ ４３３ 出力回路 ４３４、４３５、４３７ 上画面用のＲ、Ｇ、Ｂの演算
回路 ４３６、４３８、４３９ 下画面用のＲ、Ｇ、Ｂの演算
回路 ４４０ 従来表示コントローラの送出する水平同期信号 ４４１ 階調データ ４４２〜４４４ メモリへの書き込みタイミング ４４５ セグメントドライバへの出力タイミング ４４７ 表示コントローラが出力する水平同期信号 ４４８ コモン出力信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−100642（ＪＰ，Ａ) 特開 平９−43570（ＪＰ，Ａ) 特開 平10−143120（ＪＰ，Ａ) 特開 平10−104579（ＪＰ，Ａ) 国際公開93／018501（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/36 G02F 1/133 545 G02F 1/133 575

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の走査電極を同時選択するマルチラ
    イン駆動法により信号電極を駆動するセグメントドライ
    バであって、 同時選択される複数の走査電極に対応した複数の階調デ
    ータに基づいて仮想データを発生する手段と、 前記階調データ及び前記仮想データと、走査電極に与え
    る信号を規定する直交関数とに基づいて所与の演算を行
    う手段と、 前記所与の演算により得られたデータに基づいて、選択
    期間に信号電極に与える信号をパルス幅変調する手段
    と、 走査電極の同時選択数をＬＭとした場合に、ＬＭの２倍
    以上分のラインの階調データを保持するラインメモリと
    を含み、 前記仮想データを発生する手段が、 前記ラインメモリの読み出しタイミングに対して一定の
    期間遅れたパルス信号と前記ラインメモリの出力信号の
    ＡＮＤ演算を行う論理回路と、 前記直交関数による行列演算の開始前にイニシャライズ
    され、前記論理回路の出力がクロック端子に入力され、
    前記仮想データを出力端子に出力するトグルフリップフ
    ロップ とを含むことを特徴とするセグメントドライバ。
  2. 【請求項２】 請求項１において、 前記仮想データを発生する手段が、 前記複数の階調データをバイナリ表現した場合の各ビッ
    トについての１及び０のいずれかの個数と、前記仮想デ
    ータをバイナリ表現した場合の対応する各ビットについ
    ての１及び０のいずれかの個数との和が偶数になるよう
    に、前記仮想データを発生することを特徴とするセグメ
    ントドライバ。
  3. 【請求項３】 請求項１又は２において、 前記所与の演算により得られるデータが、 前記階調データ及び前記仮想データを０を中心に対称と
    なるデータに変換し、変換されたデータとｉ行ｊ列
    （ｉ、ｊは正の整数）の直交関数とに基づき行列演算を
    行い、行列演算の結果を正の整数のみで表されるデータ
    に変換することで得られるデータであることを特徴とす
    るセグメントドライバ。
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