JP4159657B2 - 同期型半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は同期型半導体記憶装置に関し、さらに詳しくは、アドレス入力レジスタを有するシンクロナスバーストスタティックランダムアクセスメモリ（以下「ＢＳＲＡＭ」と略す）に関する。
【０００２】
【従来の技術】
近年、コンピュータシステムの高速化のため、マイクロプロセッサと主記憶との間にキャッシュメモリを配置することが一般的となっている。キャッシュメモリとしては、外部クロック信号に同期して動作するＢＳＲＡＭが広く普及している。
【０００３】
図８は、従来のＢＳＲＡＭの概略構成を示すブロック図である。図８を参照して、このＢＳＲＡＭ１は、メモリセルアレイ２と、クロックバッファ３と、アドレスバッファ４と、プリデコーダ５と、アドレス入力レジスタ６と、デコーダ７と、入出力（Ｉ／Ｏ）バッファ８とを備える。図８では簡単のために、２ビットの外部アドレス信号ＥＡ０，ＥＡ１に関連する回路のみが代表的に示されているが、実際にはこれよりも多い複数ビットの外部アドレス信号が与えられる。
【０００４】
図９は、図８に示されたＢＳＲＡＭの動作を示すタイミング図である。図９を参照して、クロックバッファ３は、外部クロック信号ＣＬＫに応答して互いに相補的な内部クロック信号φ１およびφ２を生成する。外部アドレス信号ＥＡ０，ＥＡ１は、内部クロック信号φ１がＨ（論理ハイ）レベルの期間に入力される。アドレスバッファ４は、外部アドレス信号ＥＡ０，ＥＡ１に応答して互いに相補的な内部アドレス信号Ａ０，Ａ１および／Ａ０，／Ａ１を生成する。ここで、外部アドレス信号Ａ０の入力から内部アドレス信号／Ａ０の生成までに遅延時間Ｄ１が生じる。続いて、プリデコーダ５は、内部アドレス信号Ａ０，／Ａ０，Ａ１，／Ａ１に応答してプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０を生成する。ここで、内部アドレス信号／Ａ０の発生からプリデコード信号／Ａ１・／Ａ０の発生までに遅延時間Ｄ２が生じる。このとき内部クロック信号φ１はＨレベルであるから、プリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０はアドレス入力レジスタ６の前段のラッチ回路６１〜６４にラッチされる。続いて、内部クロック信号φ２の立上がりに応答して、前段のラッチ回路６１〜６４にラッチされたプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０が後段のラッチ回路６５〜６８にそれぞれラッチされる。アドレス入力レジスタ６は、このラッチされたプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０をデコーダ７に出力する。
【０００５】
ここで、ラッチ回路６５がプリデコード信号／Ａ１・／Ａ０を確実にラッチするためには、内部クロック信号φ２が立上がる前にラッチ回路６１によるプリデコード信号／Ａ１・／Ａ０のラッチが完了していなければならない。すなわち、プリデコード信号／Ａ１・／Ａ０の発生から内部クロック信号φ２の立上がりまでに、アドレス入力レジスタ６のセットアップ時間ｔｓｕ（ｒｅｇ）が必要である。したがって、外部アドレス信号Ａ０のセットアップ時間ｔｓとしては、上記遅延時間Ｄ１およびＤ２とアドレス入力レジスタ６のセットアップ時間ｔｓｕ（ｒｅｇ）とを加算した時間が少なくとも必要である。すなわち、ｔｓ≧Ｄ１＋Ｄ２＋ｔｓｕ（ｒｅｇ）でなければならない。
【０００６】
【発明が解決しようとする課題】
したがって、外部アドレス信号ＥＡ０，ＥＡ１の入力が遅くなり、外部アドレス信号ＥＡ０，ＥＡ１の入力から内部クロック信号φ２の立上がりまでの時間がセットアップ時間ｔｓよりも短くなると、ラッチ回路６５〜６８はプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０をラッチすることができず、その結果、アドレス入力レジスタ６は正しい信号を出力することができない。
【０００７】
一般に、ＲＡＭには歩留りを向上するために不良メモリセルをスペアメモリセルと置換する冗長回路が設けられるが、この冗長回路にも上記のようなセットアップ時間が必要である。そのため、外部アドレス信号の入力が遅れると、冗長回路も正しく機能しないという問題がある。
【０００８】
なお、特開平２−１６６６９６号公報（米国特許５，０８６，４１４号）には、２段のラッチ回路を備えたメモリが開示されているが、冗長回路は全く開示されていない。
【０００９】
それゆえに、この発明の目的は、外部アドレス信号のセットアップ時間が短い同期型半導体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】
この発明の１つの局面に従うと、外部クロック信号に同期して動作する同期型半導体記憶装置は、メモリセルアレイと、冗長メモリセルアレイと、クロックバッファと、第１のラッチ回路と、プリデコーダと、第２のラッチ回路と、デコーダと、プログラム回路と、第３のラッチ回路と、冗長デコーダとを備える。クロックバッファは、外部クロック信号に応答して互いに相補的な第１および第２の内部クロック信号を生成する。第１のラッチ回路は、第１の内部クロック信号に応答してアドレス信号をラッチする。プリデコーダは、第１のラッチ回路からのアドレス信号に応答してプリデコード信号を生成する。第２のラッチ回路は、第２の内部クロック信号に応答してプリデコーダからのプリデコード信号をラッチする。デコーダは、第２のラッチ回路からのプリデコード信号に応答してメモリセルアレイをアクセスする。プログラム回路は、不良アドレスがプログラム可能で、第１のラッチ回路からのアドレス信号がそのプログラムされた不良アドレスを指定するときイネーブル信号を生成する。第３のラッチ回路は、第２の内部クロック信号に応答してイネーブル信号をラッチする。冗長デコーダは、第３のラッチ回路からのイネーブル信号に応答して冗長メモリセルアレイをアクセスする。
【００１１】
上記同期型半導体記憶装置においては、外部クロック信号の入力が遅れてプリデコード信号の生成が第２の内部クロック信号の立上がりまたは立下がりに間に合わない場合でも、第２のラッチ回路によりプリデコード信号がラッチされる。そのため、外部アドレス信号のセットアップ時間を短くすることができる。
【００１２】
好ましくは、上記同期型半導体記憶装置はさらに、アドレスバッファを備える。アドレスバッファは、外部アドレス信号に応答して互いに相補的な第１および第２の内部アドレス信号を生成して第１のラッチ回路に与える。あるいは、上記同期型半導体記憶装置はさらに、第１のアドレスバッファと、第２のアドレスバッファとを備える。第１のアドレスバッファは、外部アドレス信号に応答して内部アドレス信号を生成して第１のラッチ回路に与える。第２のアドレスバッファは、第１のラッチ回路からの内部アドレス信号に応答して、互いに相補的な第１および第２の内部アドレス信号を生成してプリデコーダに与える。
【００１３】
この場合、第１のラッチ回路をアドレスバッファとプリデコーダとの間に設けるよりもアドレスバッファ内に設けた方が必要なラッチ回路の数は少なくなる。そのため、第１のラッチ回路に必要なレイアウト面積を低減することができる。
【００１４】
好ましくは、上記第１のラッチ回路は、第１のスイッチと、第１のラッチとを含む。第１のスイッチは、第１の内部クロック信号に応答してオンになる。第１のラッチは、第１のスイッチを通して与えられたアドレス信号をラッチする。
【００１５】
好ましくは、上記第２のラッチ回路は、第２のスイッチと、第２のラッチとを含む。第２のスイッチは、第２の内部クロック信号に応答してオンになる。第２のラッチは、第２のスイッチを通して与えられたアドレス信号をラッチする。
【００１６】
この発明のもう１つの局面に従うと、外部クロック信号に同期して動作する同期型半導体記憶装置は、メモリセルアレイと、冗長メモリセルアレイと、クロックバッファと、アドレスバッファと、複数の第１のラッチ回路と、プリデコーダと、複数の第２のラッチ回路と、デコーダと、プログラム回路と、第３のラッチ回路と、冗長デコーダとを備える。クロックバッファは、外部クロック信号に応答して互いに相補的な第１および第２の内部クロック信号を生成する。アドレスバッファは、複数のバッファと、相補アドレス生成手段とを含む。複数のバッファは、外部アドレス信号のビットに対応して設けられる。バッファの各々は、外部アドレス信号の対応するビットを受ける。相補アドレス生成手段は、複数バッファからの外部アドレス信号に応答して互いに相補的な第１および第２の内部アドレス信号を生成する。複数の第１のラッチ回路は、第１および第２の内部アドレス信号のビットに対応して設けられる。第１のラッチ回路の各々は、第１の内部クロック信号に応答して第１および第２の内部アドレス信号の対応するビットをラッチする。プリデコーダは、複数の第１のラッチ回路からの第１および第２の内部アドレス信号に応答してプリデコード信号を生成する。複数の第２のラッチ回路は、プリデコード信号のビットに対応して設けられる。第２のラッチ回路の各々は、第２の内部クロック信号に応答してプリデコーダからのプリコード信号の対応するビットをラッチする。デコーダは、複数の第２のラッチ回路からのプリデコード信号に応答してメモリセルアレイをアクセスする。プログラム回路は、不良アドレスがプログラム可能で、複数の第１のラッチ回路からの第１および第２の内部アドレス信号がそのプログラムされた不良アドレスを指定するときイネーブル信号を生成する。第３のラッチ回路は、第２の内部クロック信号に応答してイネーブル信号をラッチする。冗長デコーダは、第３のラッチ回路からのイネーブル信号に応答して冗長メモリセルアレイをアクセスする。
【００１７】
上記同期型半導体記憶装置においては、第１のラッチ回路がプリデコーダの前でかつアドレスバッファの後に設けられているため、外部アドレス信号の入力が遅れてプリデコード信号の生成が第２の内部クロック信号の立上がりまたは立下がりに間に合わない場合でも、第２のラッチ回路によりプリデコード信号はラッチされる。そのため、外部アドレス信号のセットアップ時間を短くすることができる。
【００１８】
この発明のさらにもう１つの局面に従うと、外部クロック信号に同期して動作する同期型半導体記憶装置は、メモリセルアレイと、冗長メモリセルアレイと、クロックバッファと、アドレスバッファとを備える。クロックバッファは、外部クロック信号に応答して互いに相補的な第１および第２の内部クロック信号を生成する。アドレスバッファは、複数のバッファと、複数の第１のラッチ回路と、相補アドレス生成手段とを含む。複数のバッファは、外部アドレス信号のビットに対応して設けられる。バッファの各々は、外部アドレス信号の対応するビットを受ける。複数の第１のラッチ回路は、複数のバッファに対応して設けられる。第１のラッチ回路の各々は、第１の内部クロック信号に応答して対応するバッファからの外部アドレス信号のビットをラッチする。相補アドレス生成手段は、複数の第１のラッチ回路からの外部アドレス信号に応答して互いに相補的な第１および第２の内部アドレス信号を生成する。上記半導体記憶装置はさらに、プリデコーダと、複数の第２のラッチ回路と、デコーダと、プログラム回路と、第３のラッチ回路と、冗長デコーダとを備える。プリデコーダは、アドレスバッファからの第１および第２の内部アドレス信号に応答してプリデコード信号を生成する。複数の第２のラッチ回路は、プリデコード信号のビットに対応して設けられる。第２のラッチ回路の各々は、第２の内部クロック信号に応答してプリデコーダからのプリデコード信号の対応するビットをラッチする。デコーダは、複数の第２のラッチ回路からのプリデコード信号に応答してメモリセルアレイをアクセスする。プログラム回路は、不良アドレスがプログラム可能で、複数の第１のラッチ回路からの外部アドレス信号がそのプログラムされた不良アドレスを指定するときイネーブル信号を生成する。第３のラッチ回路は、第２の内部クロック信号に応答してイネーブル信号をラッチする。冗長デコーダは、第３のラッチ回路からのイネーブル信号に応答して冗長メモリセルアレイをアクセスする。
【００１９】
上記同期型半導体記憶装置においては、第１のラッチ回路がアドレスバッファ内に設けられているため、外部アドレス信号の入力が遅れてプリデコード信号の生成が第２の内部クロック信号の立上がりまたは立下がりに間に合わない場合でも、第２のラッチ回路によりプリデコード信号がラッチされる。そのため、外部アドレス信号のセットアップ時間を短くすることができる。
【００２０】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２１】
［実施の形態１］
図１は、この発明の実施の形態１によるＢＳＲＡＭの概略構成を示すブロック図である。図１を参照して、ＢＳＲＡＭ１０は、メモリセルアレイ２と、冗長メモリセルアレイ２１と、クロックバッファ３と、アドレスバッファ４と、前段アドレス入力レジスタ６Ａと、プリデコーダ５と、後段アドレス入力レジスタ６Ｂと、デコーダ７と、不良アドレスプログラム回路１４と、ラッチ回路１８と、冗長デコーダ７１と、入出力バッファ８とを備える。
【００２２】
メモリセルアレイ２は、複数行および複数列に配置された複数のスタティックメモリセル（図示せず）と、複数行に配置され各々が対応する行に配置された複数のメモリセルに接続された複数のワード線（図示せず）と、複数列に配置され各々が対応する列に配置された複数のメモリセルに接続された複数のビット線対（図示せず）とを含む。冗長メモリセルアレイ２１は、複数の冗長スタティックメモリセル（図示せず）を含む。冗長スタティックメモリセルは、メモリセルアレイ２中の不良スタティックメモリセルと電気的に置換され得る。
【００２３】
クロックバッファ３は、図２に示されるようにインバータ回路３１および３２を含む。したがって、クロックバッファ３は、クロック端子１１を介して与えられた外部クロック信号ＣＬＫに応答して互いに相補的な内部クロック信号φ１およびφ２を生成する。
【００２４】
アドレスバッファ４は、バッファ４１，４２と、インバータ回路４３〜４８とを含む。バッファ４１，４２は、外部アドレス信号のビットＥＡ０，ＥＡ１に対応して設けられる。外部アドレス信号の第１ビットＥＡ０は、アドレス端子１２を介してバッファ４１に与えられる。外部アドレス信号の第２ビットＥＡ１は、アドレス端子１３を介してバッファ４２に与えられる。なお、図１では外部アドレス信号の第１ビットＥＡ０および第２ビットＥＡ１に関連する回路のみが代表的に示されている。インバータ回路４３〜４８は、複数のバッファ４１，４２からの外部アドレス信号ＥＡ０，ＥＡ１に応答して互いに相補的な第１の内部アドレス信号Ａ０，Ａ１および第２の内部アドレス信号／Ａ０，／Ａ１を生成する。
【００２５】
前段アドレス入力レジスタ６Ａは、複数のラッチ回路６１〜６４を含む。ラッチ回路６１〜６４は内部アドレス信号のビット／Ａ０，Ａ０，／Ａ１，Ａ１に対応して設けられる。ラッチ回路６１〜６４の各々は、内部クロック信号φ１に応答して内部アドレス信号の対応するビットをラッチする。
【００２６】
ラッチ回路６１は、たとえば図３に示されるように、スイッチ６９と、ラッチ７０とを含む。スイッチ６９は、インバータ回路６９１と、転送ゲート６９２とを含む。転送ゲート６９２は、内部クロック信号φ１に応答してオンになる。ラッチ７０は、インバータ回路７０１〜７０３を含む。ラッチ７０は、スイッチ６９を通して与えられたアドレス信号の対応するビット／Ａ０をラッチする。したがって、ラッチ回路６１は、内部クロック信号φ１に応答して内部アドレス信号の対応するビット／Ａ０をラッチする。その他のラッチ回路６２〜６４もラッチ回路６１と同様に構成される。
【００２７】
再び図１を参照して、プリデコーダ５は、ＮＡＮＤ回路５１〜５４と、インバータ回路５５〜５８とを含む。したがって、プリデコーダ５は、前段アドレス入力レジスタ６Ａからの内部アドレス信号／Ａ０，Ａ０，／Ａ１，Ａ１に応答してプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０を生成する。
【００２８】
後段アドレス入力レジスタ６Ｂは、複数のラッチ回路６５〜６８を含む。ラッチ回路６５〜６８は、プリデコード信号のビット／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０に対応して設けられる。ラッチ回路６５〜６８の各々は、内部クロック信号φ２に応答してプリデコーダ５からのプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０の対応するビットをラッチする。ラッチ回路６５〜６８は、図３に示されたラッチ回路６１と同様に構成される。
【００２９】
デコーダ７は、後段アドレス入力レジスタ６Ｂからのプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０に応答してメモリセルアレイ２をアクセスする。より具体的には、デコーダ７は、メモリセルアレイ２中のワード線を選択する行デコーダ（図示せず）と、メモリセルアレイ２中のビット線対を選択する列デコーダ（図示せず）とを含む。
【００３０】
不良アドレスプログラム回路１４は、不良アドレスがプログラム可能で、前段アドレス入力レジスタ６Ａからの内部アドレス信号／Ａ０，Ａ０，／Ａ１，Ａ１がそのプログラムされた不良アドレスを指定するときスペア素子イネーブル信号ＳＥＥを生成する。不良アドレスプログラム回路１４の詳細は後述する。
【００３１】
ラッチ回路１８は、内部クロック信号φ２に応答してスペア素子イネーブル信号ＳＥＥをラッチする。ラッチ回路１８は、図３に示されたラッチ回路６１と同様に構成される。
【００３２】
冗長デコーダ７１は、ラッチ回路１８からのスペア素子イネーブル信号ＳＥＥに応答して冗長メモリセルアレイ２１をアクセスする。すなわち、冗長デコーダ７１は、メモリセルアレイ２中の不良部分を冗長メモリセルアレイ２１と置換する。
【００３３】
入出力バッファ８は、メモリセルアレイ２または冗長メモリセルアレイ２１から読出されたデータを外部に出力したり、外部から入力されたデータをメモリセルアレイ２または冗長メモリセルアレイ２１に書込んだりする。
【００３４】
不良アドレスプログラム回路１４は、図４に示されるように、ＰチャネルＭＯＳトランジスタ１４１〜１４４と、ＮチャネルＭＯＳトランジスタ１４５〜１４８と、ヒューズ１４９〜１５２と、ＮチャネルＭＯＳトランジスタ１５３〜１５６と、インバータ回路１５７〜１６１とを含む。この不良アドレスプログラム回路１４は、電源投入直後の所定期間だけＨレベルとなるリセット信号ＲＳＴを受ける。リセット信号ＲＳＴは、トランジスタ１４１〜１４８のゲートに与えられる。
【００３５】
この不良アドレスプログラム回路１４はさらに、インバータ回路１６５〜１６７と、転送ゲート１６８〜１７３と、ＮＡＮＤ回路１７４と、ＮＯＲ回路（負論理）１７５とを含む。前段アドレス入力レジスタ６Ａからの内部アドレス信号Ａ０，／Ａ０，Ａ１，／Ａ１，Ａ２，／Ａ２は、転送ゲート１６８〜１７３を介してＮＡＮＤ回路１７４に与えられる。ＮＯＲ回路１７５は、ＮＡＮＤ回路１７４の出力信号およびインバータ回路１６１の出力信号に応答してスペア素子イネーブル信号ＳＥＥを生成する。なお、図４では内部アドレス信号Ａ０，／Ａ０，Ａ１，／Ａ１，Ａ２，／Ａ２に関連する回路のみが代表的に示されている。
【００３６】
メモリセルアレイ２中に不良が存在しない場合、つまり冗長メモリセルアレイ２１、冗長デコーダ７１などの冗長回路を使用しない場合、いずれのヒューズ１４９〜１５２も切断されない。したがって、電源投入後十分な時間が経過すると、リセット信号ＲＳＴはＬ（論理ロー）レベルとなり、これに応じてインバータ回路１６１はＨレベルの出力信号をＮＯＲ回路１７５に与える。そのため、ＮＡＮＤ回路１７４の出力信号に関係なくＮＯＲ回路１７５はスペア素子イネーブル信号ＳＥＥをＬレベルに非活性化する。
【００３７】
一方、メモリセルアレイ２中に不良が存在する場合、つまり冗長回路を使用する場合、ヒューズ１５２を切断するとともに、いずれかのヒューズ１４９〜１５１を切断することによりその不良アドレスがプログラムされる。したがって、電源投入直後にリセット信号ＲＳＴがＨレベルになると、トランジスタ１４４および１４８からなるインバータ回路はＬレベルの出力信号をインバータ回路１６０に与え、インバータ回路１６０およびトランジスタ１５６からなるラッチ回路はこの出力信号をラッチする。その後、リセット信号ＲＳＴはＬレベルになるが、ヒューズ１５２が切断されているので、インバータ１６０およびトランジスタ１５６からなるラッチ回路はその出力信号をＨレベルに維持し、そのため、インバータ回路１６１はその出力信号をＬレベルに維持する。
【００３８】
たとえば（Ａ０，Ａ１，Ａ２）＝（０，１，０）が不良の場合、ヒューズ１４９および１５１が切断され、ヒューズ１５０は切断されない。電源投入後所定期間が経過すると、インバータ回路１５７およびトランジスタ１５３からなるラッチ回路ならびにインバータ回路１５９およびトランジスタ１５５からなるラッチ回路は、上記と同様にそれぞれの出力信号をＨレベルに維持するが、インバータ回路１５８およびトランジスタ１５４からなるラッチ回路はその出力信号をＬレベルに変える。したがって、転送ゲート１６９，１７０，１７３がオンになり、転送ゲート１６８，１７１，１７２がオフになるため、内部アドレス信号／Ａ０，Ａ１，／Ａ２がＮＡＮＤ回路１７４に与えられる。したがって、（Ａ０，Ａ１，Ａ２）＝（０，１，０）の場合、ＮＡＮＤ回路１７４の３つの入力信号はすべてＨレベルとなり、Ｌレベルの出力信号がＮＯＲ回路１７５に与えられる。そのため、ＮＯＲ回路１７５はスペア素子イネーブル信号ＳＥＥをＨレベルに活性化する。
【００３９】
上述したようにこの発明の実施の形態１では、図８に示されたアドレス入力レジスタ６が前段アドレス入力レジスタ６Ａと後段アドレス入力レジスタ６Ｂとに分割され、前段アドレス入力レジスタ６Ａがアドレスバッファ４とプリデコーダ５との間に挿入されている。
【００４０】
次に、上記のように構成されたＢＳＲＡＭ１０の動作を説明する。
外部アドレス信号ＥＡ０，ＥＡ１のセットアップ時間ｔｓが十分に長い場合、つまり内部クロック信号φ２の立上がりよりも十分前に外部アドレス信号ＥＡ０，ＥＡ１が入力された場合、従来と同様にプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０は内部クロック信号φ２の立上がりよりも前に生成されるから、ラッチ回路６５〜６８はプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０を確実にラッチすることができる。
【００４１】
図５は、外部アドレス信号のセットアップ時間ｔｓが短い場合の動作を示すタイミング図である。外部アドレス信号ＥＡ０，ＥＡ１のセットアップ時間ｔｓが短い場合、つまり内部クロック信号φ２の立上がりよりもほんの少し前に外部アドレス信号ＥＡ０，ＥＡ１が入力された場合、プリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０の生成が内部クロック信号φ２の立上がりに間に合わない場合がある。アドレスバッファ４による遅延時間をＤ１とし、前段アドレス入力レジスタ６Ａによる遅延時間をＬＤとし、プリデコーダ５による遅延時間をＤ２とすると、外部アドレス信号ＥＡ０，ＥＡ１の入力からプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０の生成までの総遅延時間ＴＤはＤ１＋ＬＤ＋Ｄ２となる。このようにプリデコード信号の生成は従来よりも時間ＬＤだけ遅くなるが、ラッチ回路６１〜６４がプリデコーダ５よりも前に設けられているため、プリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０は直接ラッチ回路６５〜６８に与えられる。したがって、プリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０は内部クロック信号φ２の立上がりよりも遅く生成されるが、このとき内部クロック信号φ２はＨレベルであるから、その生成されたプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０はラッチ回路６５〜６８にラッチされる。したがって、後段アドレス入力レジスタ６Ｂは正しいプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０をデコーダ７に与えることができる。
【００４２】
同様に、不良アドレスプログラム回路１４によるスペア素子イネーブル信号ＳＥＥの生成が内部クロック信号φ２の立上がりより遅れたとしても、ラッチ回路１８はスペア素子イネーブル信号ＳＥＥをラッチして冗長デコーダ７１に与えることができる。
【００４３】
以上のようにこの実施の形態１によれば、プリデコーダ５がラッチ回路６１〜６４とラッチ回路６５〜６８との間に設けられているため、外部アドレス信号ＥＡ０，ＥＡ１のセットアップ時間ｔｓを短くすることができる。また、不良アドレスプログラム回路１４もラッチ回路６１〜６４とラッチ回路１８との間に設けられているため、冗長回路が使用されている場合でも外部アドレス信号ＥＡ０，ＥＡ１のセットアップ時間ｔｓを短くすることができる。
【００４４】
［実施の形態２］
図６は、この発明の実施の形態２によるＢＳＲＡＭの概略構成を示すブロック図である。図１に示された実施の形態１と異なり、図６に示されるように、この実施の形態２によるＢＳＲＡＭ２０では前段アドレス入力レジスタ６ＡＡがアドレスバッファ４０内に設けられる。より具体的には、前段アドレス入力レジスタ６ＡＡは、バッファ４１，４２を含む前段アドレスバッファ４０Ａと、インバータ回路４３〜４８を含む後段アドレスバッファ４０Ｂとの間に設けられる。また、この実施の形態２では、前段アドレス入力レジスタ６ＡＡからの内部アドレス信号Ａ０，Ａ１，Ａ２が不良アドレスプログラム回路１５に与えられる。
【００４５】
したがって、この不良アドレスプログラム回路１５は、図４に示された不良アドレスプログラム回路１４の構成に加えて、図７に示されるように、複数のインバータ回路１６２〜１６４を含む。インバータ回路１６２〜１６４は、アドレス信号のビットＡ０，Ａ１，Ａ２に対応して設けられる。インバータ回路１６２〜１６４は、アドレス信号Ａ０，Ａ１，Ａ２に応答してこれと相補的なアドレス信号／Ａ０，／Ａ１，／Ａ２を生成する。
【００４６】
この実施の形態２によれば、前段アドレス入力レジスタ６ＡＡがアドレスバッファ４０内に設けられているため、前段アドレス入力レジスタ６ＡＡを構成するラッチ回路６９，７０の数を上記実施の形態１よりも少なくすることができる。そのため、前段アドレス入力レジスタ６ＡＡに必要なレイアウト面積を低減することができる。
【００４７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００４８】
【発明の効果】
以上のようにこの発明によれば、プリデコーダが第１のラッチ回路と第２のラッチ回路との間に設けられ、かつプログラム回路が第１のラッチ回路と第３のラッチ回路との間に設けられているため、外部アドレス信号のセットアップ時間を短くすることができる。
【００４９】
第１のラッチ回路がアドレスバッファ内に設けられる場合は、必要な第１のラッチ回路の数を少なくすることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＢＳＲＡＭの概略構成を示すブロック図である。
【図２】 図１に示されたクロックバッファの構成を示す回路図である。
【図３】 図１に示されたラッチ回路の構成を示す回路図である。
【図４】 図１に示された不良アドレスプログラム回路の構成を示す回路図である。
【図５】 図１に示されたＢＳＲＡＭの動作を示すタイミング図である。
【図６】 この発明の実施の形態２によるＢＳＲＡＭの概略構成を示すブロック図である。
【図７】 図６に示された不良アドレスプログラム回路の構成を示す回路図である。
【図８】 従来のＢＳＲＡＭの概略構成を示すブロック図である。
【図９】 図８に示されたＢＳＲＡＭの動作を示すタイミング図である。
【符号の説明】
２ メモリセルアレイ、３ クロックバッファ、４，４０ アドレスバッファ、５ プリデコーダ、６Ａ，６ＡＡ 前段アドレス入力レジスタ、６Ｂ 後段アドレス入力レジスタ、７ デコーダ、１０，２０ ＢＳＲＡＭ、１４，１５ 不良アドレスプログラム回路、１８，６１〜７０ ラッチ回路、２１ 冗長メモリセルアレイ、６９ スイッチ、７０ ラッチ、７１ 冗長デコーダ、ＥＡ０，ＥＡ１ 外部アドレス信号、Ａ０，／Ａ０，Ａ１，／Ａ１，Ａ２，／Ａ２ 内部アドレス信号、Ａ１・Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，／Ａ１・／Ａ０ プリデコード信号、ＣＬＫ 外部クロック信号、φ１，φ２ 内部クロック信号、ＳＥＥ スペア素子イネーブル信号。
【発明の属する技術分野】
この発明は同期型半導体記憶装置に関し、さらに詳しくは、アドレス入力レジスタを有するシンクロナスバーストスタティックランダムアクセスメモリ（以下「ＢＳＲＡＭ」と略す）に関する。
【０００２】
【従来の技術】
近年、コンピュータシステムの高速化のため、マイクロプロセッサと主記憶との間にキャッシュメモリを配置することが一般的となっている。キャッシュメモリとしては、外部クロック信号に同期して動作するＢＳＲＡＭが広く普及している。
【０００３】
図８は、従来のＢＳＲＡＭの概略構成を示すブロック図である。図８を参照して、このＢＳＲＡＭ１は、メモリセルアレイ２と、クロックバッファ３と、アドレスバッファ４と、プリデコーダ５と、アドレス入力レジスタ６と、デコーダ７と、入出力（Ｉ／Ｏ）バッファ８とを備える。図８では簡単のために、２ビットの外部アドレス信号ＥＡ０，ＥＡ１に関連する回路のみが代表的に示されているが、実際にはこれよりも多い複数ビットの外部アドレス信号が与えられる。
【０００４】
図９は、図８に示されたＢＳＲＡＭの動作を示すタイミング図である。図９を参照して、クロックバッファ３は、外部クロック信号ＣＬＫに応答して互いに相補的な内部クロック信号φ１およびφ２を生成する。外部アドレス信号ＥＡ０，ＥＡ１は、内部クロック信号φ１がＨ（論理ハイ）レベルの期間に入力される。アドレスバッファ４は、外部アドレス信号ＥＡ０，ＥＡ１に応答して互いに相補的な内部アドレス信号Ａ０，Ａ１および／Ａ０，／Ａ１を生成する。ここで、外部アドレス信号Ａ０の入力から内部アドレス信号／Ａ０の生成までに遅延時間Ｄ１が生じる。続いて、プリデコーダ５は、内部アドレス信号Ａ０，／Ａ０，Ａ１，／Ａ１に応答してプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０を生成する。ここで、内部アドレス信号／Ａ０の発生からプリデコード信号／Ａ１・／Ａ０の発生までに遅延時間Ｄ２が生じる。このとき内部クロック信号φ１はＨレベルであるから、プリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０はアドレス入力レジスタ６の前段のラッチ回路６１〜６４にラッチされる。続いて、内部クロック信号φ２の立上がりに応答して、前段のラッチ回路６１〜６４にラッチされたプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０が後段のラッチ回路６５〜６８にそれぞれラッチされる。アドレス入力レジスタ６は、このラッチされたプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０をデコーダ７に出力する。
【０００５】
ここで、ラッチ回路６５がプリデコード信号／Ａ１・／Ａ０を確実にラッチするためには、内部クロック信号φ２が立上がる前にラッチ回路６１によるプリデコード信号／Ａ１・／Ａ０のラッチが完了していなければならない。すなわち、プリデコード信号／Ａ１・／Ａ０の発生から内部クロック信号φ２の立上がりまでに、アドレス入力レジスタ６のセットアップ時間ｔｓｕ（ｒｅｇ）が必要である。したがって、外部アドレス信号Ａ０のセットアップ時間ｔｓとしては、上記遅延時間Ｄ１およびＤ２とアドレス入力レジスタ６のセットアップ時間ｔｓｕ（ｒｅｇ）とを加算した時間が少なくとも必要である。すなわち、ｔｓ≧Ｄ１＋Ｄ２＋ｔｓｕ（ｒｅｇ）でなければならない。
【０００６】
【発明が解決しようとする課題】
したがって、外部アドレス信号ＥＡ０，ＥＡ１の入力が遅くなり、外部アドレス信号ＥＡ０，ＥＡ１の入力から内部クロック信号φ２の立上がりまでの時間がセットアップ時間ｔｓよりも短くなると、ラッチ回路６５〜６８はプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０をラッチすることができず、その結果、アドレス入力レジスタ６は正しい信号を出力することができない。
【０００７】
一般に、ＲＡＭには歩留りを向上するために不良メモリセルをスペアメモリセルと置換する冗長回路が設けられるが、この冗長回路にも上記のようなセットアップ時間が必要である。そのため、外部アドレス信号の入力が遅れると、冗長回路も正しく機能しないという問題がある。
【０００８】
なお、特開平２−１６６６９６号公報（米国特許５，０８６，４１４号）には、２段のラッチ回路を備えたメモリが開示されているが、冗長回路は全く開示されていない。
【０００９】
それゆえに、この発明の目的は、外部アドレス信号のセットアップ時間が短い同期型半導体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】
この発明の１つの局面に従うと、外部クロック信号に同期して動作する同期型半導体記憶装置は、メモリセルアレイと、冗長メモリセルアレイと、クロックバッファと、第１のラッチ回路と、プリデコーダと、第２のラッチ回路と、デコーダと、プログラム回路と、第３のラッチ回路と、冗長デコーダとを備える。クロックバッファは、外部クロック信号に応答して互いに相補的な第１および第２の内部クロック信号を生成する。第１のラッチ回路は、第１の内部クロック信号に応答してアドレス信号をラッチする。プリデコーダは、第１のラッチ回路からのアドレス信号に応答してプリデコード信号を生成する。第２のラッチ回路は、第２の内部クロック信号に応答してプリデコーダからのプリデコード信号をラッチする。デコーダは、第２のラッチ回路からのプリデコード信号に応答してメモリセルアレイをアクセスする。プログラム回路は、不良アドレスがプログラム可能で、第１のラッチ回路からのアドレス信号がそのプログラムされた不良アドレスを指定するときイネーブル信号を生成する。第３のラッチ回路は、第２の内部クロック信号に応答してイネーブル信号をラッチする。冗長デコーダは、第３のラッチ回路からのイネーブル信号に応答して冗長メモリセルアレイをアクセスする。
【００１１】
上記同期型半導体記憶装置においては、外部クロック信号の入力が遅れてプリデコード信号の生成が第２の内部クロック信号の立上がりまたは立下がりに間に合わない場合でも、第２のラッチ回路によりプリデコード信号がラッチされる。そのため、外部アドレス信号のセットアップ時間を短くすることができる。
【００１２】
好ましくは、上記同期型半導体記憶装置はさらに、アドレスバッファを備える。アドレスバッファは、外部アドレス信号に応答して互いに相補的な第１および第２の内部アドレス信号を生成して第１のラッチ回路に与える。あるいは、上記同期型半導体記憶装置はさらに、第１のアドレスバッファと、第２のアドレスバッファとを備える。第１のアドレスバッファは、外部アドレス信号に応答して内部アドレス信号を生成して第１のラッチ回路に与える。第２のアドレスバッファは、第１のラッチ回路からの内部アドレス信号に応答して、互いに相補的な第１および第２の内部アドレス信号を生成してプリデコーダに与える。
【００１３】
この場合、第１のラッチ回路をアドレスバッファとプリデコーダとの間に設けるよりもアドレスバッファ内に設けた方が必要なラッチ回路の数は少なくなる。そのため、第１のラッチ回路に必要なレイアウト面積を低減することができる。
【００１４】
好ましくは、上記第１のラッチ回路は、第１のスイッチと、第１のラッチとを含む。第１のスイッチは、第１の内部クロック信号に応答してオンになる。第１のラッチは、第１のスイッチを通して与えられたアドレス信号をラッチする。
【００１５】
好ましくは、上記第２のラッチ回路は、第２のスイッチと、第２のラッチとを含む。第２のスイッチは、第２の内部クロック信号に応答してオンになる。第２のラッチは、第２のスイッチを通して与えられたアドレス信号をラッチする。
【００１６】
この発明のもう１つの局面に従うと、外部クロック信号に同期して動作する同期型半導体記憶装置は、メモリセルアレイと、冗長メモリセルアレイと、クロックバッファと、アドレスバッファと、複数の第１のラッチ回路と、プリデコーダと、複数の第２のラッチ回路と、デコーダと、プログラム回路と、第３のラッチ回路と、冗長デコーダとを備える。クロックバッファは、外部クロック信号に応答して互いに相補的な第１および第２の内部クロック信号を生成する。アドレスバッファは、複数のバッファと、相補アドレス生成手段とを含む。複数のバッファは、外部アドレス信号のビットに対応して設けられる。バッファの各々は、外部アドレス信号の対応するビットを受ける。相補アドレス生成手段は、複数バッファからの外部アドレス信号に応答して互いに相補的な第１および第２の内部アドレス信号を生成する。複数の第１のラッチ回路は、第１および第２の内部アドレス信号のビットに対応して設けられる。第１のラッチ回路の各々は、第１の内部クロック信号に応答して第１および第２の内部アドレス信号の対応するビットをラッチする。プリデコーダは、複数の第１のラッチ回路からの第１および第２の内部アドレス信号に応答してプリデコード信号を生成する。複数の第２のラッチ回路は、プリデコード信号のビットに対応して設けられる。第２のラッチ回路の各々は、第２の内部クロック信号に応答してプリデコーダからのプリコード信号の対応するビットをラッチする。デコーダは、複数の第２のラッチ回路からのプリデコード信号に応答してメモリセルアレイをアクセスする。プログラム回路は、不良アドレスがプログラム可能で、複数の第１のラッチ回路からの第１および第２の内部アドレス信号がそのプログラムされた不良アドレスを指定するときイネーブル信号を生成する。第３のラッチ回路は、第２の内部クロック信号に応答してイネーブル信号をラッチする。冗長デコーダは、第３のラッチ回路からのイネーブル信号に応答して冗長メモリセルアレイをアクセスする。
【００１７】
上記同期型半導体記憶装置においては、第１のラッチ回路がプリデコーダの前でかつアドレスバッファの後に設けられているため、外部アドレス信号の入力が遅れてプリデコード信号の生成が第２の内部クロック信号の立上がりまたは立下がりに間に合わない場合でも、第２のラッチ回路によりプリデコード信号はラッチされる。そのため、外部アドレス信号のセットアップ時間を短くすることができる。
【００１８】
この発明のさらにもう１つの局面に従うと、外部クロック信号に同期して動作する同期型半導体記憶装置は、メモリセルアレイと、冗長メモリセルアレイと、クロックバッファと、アドレスバッファとを備える。クロックバッファは、外部クロック信号に応答して互いに相補的な第１および第２の内部クロック信号を生成する。アドレスバッファは、複数のバッファと、複数の第１のラッチ回路と、相補アドレス生成手段とを含む。複数のバッファは、外部アドレス信号のビットに対応して設けられる。バッファの各々は、外部アドレス信号の対応するビットを受ける。複数の第１のラッチ回路は、複数のバッファに対応して設けられる。第１のラッチ回路の各々は、第１の内部クロック信号に応答して対応するバッファからの外部アドレス信号のビットをラッチする。相補アドレス生成手段は、複数の第１のラッチ回路からの外部アドレス信号に応答して互いに相補的な第１および第２の内部アドレス信号を生成する。上記半導体記憶装置はさらに、プリデコーダと、複数の第２のラッチ回路と、デコーダと、プログラム回路と、第３のラッチ回路と、冗長デコーダとを備える。プリデコーダは、アドレスバッファからの第１および第２の内部アドレス信号に応答してプリデコード信号を生成する。複数の第２のラッチ回路は、プリデコード信号のビットに対応して設けられる。第２のラッチ回路の各々は、第２の内部クロック信号に応答してプリデコーダからのプリデコード信号の対応するビットをラッチする。デコーダは、複数の第２のラッチ回路からのプリデコード信号に応答してメモリセルアレイをアクセスする。プログラム回路は、不良アドレスがプログラム可能で、複数の第１のラッチ回路からの外部アドレス信号がそのプログラムされた不良アドレスを指定するときイネーブル信号を生成する。第３のラッチ回路は、第２の内部クロック信号に応答してイネーブル信号をラッチする。冗長デコーダは、第３のラッチ回路からのイネーブル信号に応答して冗長メモリセルアレイをアクセスする。
【００１９】
上記同期型半導体記憶装置においては、第１のラッチ回路がアドレスバッファ内に設けられているため、外部アドレス信号の入力が遅れてプリデコード信号の生成が第２の内部クロック信号の立上がりまたは立下がりに間に合わない場合でも、第２のラッチ回路によりプリデコード信号がラッチされる。そのため、外部アドレス信号のセットアップ時間を短くすることができる。
【００２０】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２１】
［実施の形態１］
図１は、この発明の実施の形態１によるＢＳＲＡＭの概略構成を示すブロック図である。図１を参照して、ＢＳＲＡＭ１０は、メモリセルアレイ２と、冗長メモリセルアレイ２１と、クロックバッファ３と、アドレスバッファ４と、前段アドレス入力レジスタ６Ａと、プリデコーダ５と、後段アドレス入力レジスタ６Ｂと、デコーダ７と、不良アドレスプログラム回路１４と、ラッチ回路１８と、冗長デコーダ７１と、入出力バッファ８とを備える。
【００２２】
メモリセルアレイ２は、複数行および複数列に配置された複数のスタティックメモリセル（図示せず）と、複数行に配置され各々が対応する行に配置された複数のメモリセルに接続された複数のワード線（図示せず）と、複数列に配置され各々が対応する列に配置された複数のメモリセルに接続された複数のビット線対（図示せず）とを含む。冗長メモリセルアレイ２１は、複数の冗長スタティックメモリセル（図示せず）を含む。冗長スタティックメモリセルは、メモリセルアレイ２中の不良スタティックメモリセルと電気的に置換され得る。
【００２３】
クロックバッファ３は、図２に示されるようにインバータ回路３１および３２を含む。したがって、クロックバッファ３は、クロック端子１１を介して与えられた外部クロック信号ＣＬＫに応答して互いに相補的な内部クロック信号φ１およびφ２を生成する。
【００２４】
アドレスバッファ４は、バッファ４１，４２と、インバータ回路４３〜４８とを含む。バッファ４１，４２は、外部アドレス信号のビットＥＡ０，ＥＡ１に対応して設けられる。外部アドレス信号の第１ビットＥＡ０は、アドレス端子１２を介してバッファ４１に与えられる。外部アドレス信号の第２ビットＥＡ１は、アドレス端子１３を介してバッファ４２に与えられる。なお、図１では外部アドレス信号の第１ビットＥＡ０および第２ビットＥＡ１に関連する回路のみが代表的に示されている。インバータ回路４３〜４８は、複数のバッファ４１，４２からの外部アドレス信号ＥＡ０，ＥＡ１に応答して互いに相補的な第１の内部アドレス信号Ａ０，Ａ１および第２の内部アドレス信号／Ａ０，／Ａ１を生成する。
【００２５】
前段アドレス入力レジスタ６Ａは、複数のラッチ回路６１〜６４を含む。ラッチ回路６１〜６４は内部アドレス信号のビット／Ａ０，Ａ０，／Ａ１，Ａ１に対応して設けられる。ラッチ回路６１〜６４の各々は、内部クロック信号φ１に応答して内部アドレス信号の対応するビットをラッチする。
【００２６】
ラッチ回路６１は、たとえば図３に示されるように、スイッチ６９と、ラッチ７０とを含む。スイッチ６９は、インバータ回路６９１と、転送ゲート６９２とを含む。転送ゲート６９２は、内部クロック信号φ１に応答してオンになる。ラッチ７０は、インバータ回路７０１〜７０３を含む。ラッチ７０は、スイッチ６９を通して与えられたアドレス信号の対応するビット／Ａ０をラッチする。したがって、ラッチ回路６１は、内部クロック信号φ１に応答して内部アドレス信号の対応するビット／Ａ０をラッチする。その他のラッチ回路６２〜６４もラッチ回路６１と同様に構成される。
【００２７】
再び図１を参照して、プリデコーダ５は、ＮＡＮＤ回路５１〜５４と、インバータ回路５５〜５８とを含む。したがって、プリデコーダ５は、前段アドレス入力レジスタ６Ａからの内部アドレス信号／Ａ０，Ａ０，／Ａ１，Ａ１に応答してプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０を生成する。
【００２８】
後段アドレス入力レジスタ６Ｂは、複数のラッチ回路６５〜６８を含む。ラッチ回路６５〜６８は、プリデコード信号のビット／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０に対応して設けられる。ラッチ回路６５〜６８の各々は、内部クロック信号φ２に応答してプリデコーダ５からのプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０の対応するビットをラッチする。ラッチ回路６５〜６８は、図３に示されたラッチ回路６１と同様に構成される。
【００２９】
デコーダ７は、後段アドレス入力レジスタ６Ｂからのプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０に応答してメモリセルアレイ２をアクセスする。より具体的には、デコーダ７は、メモリセルアレイ２中のワード線を選択する行デコーダ（図示せず）と、メモリセルアレイ２中のビット線対を選択する列デコーダ（図示せず）とを含む。
【００３０】
不良アドレスプログラム回路１４は、不良アドレスがプログラム可能で、前段アドレス入力レジスタ６Ａからの内部アドレス信号／Ａ０，Ａ０，／Ａ１，Ａ１がそのプログラムされた不良アドレスを指定するときスペア素子イネーブル信号ＳＥＥを生成する。不良アドレスプログラム回路１４の詳細は後述する。
【００３１】
ラッチ回路１８は、内部クロック信号φ２に応答してスペア素子イネーブル信号ＳＥＥをラッチする。ラッチ回路１８は、図３に示されたラッチ回路６１と同様に構成される。
【００３２】
冗長デコーダ７１は、ラッチ回路１８からのスペア素子イネーブル信号ＳＥＥに応答して冗長メモリセルアレイ２１をアクセスする。すなわち、冗長デコーダ７１は、メモリセルアレイ２中の不良部分を冗長メモリセルアレイ２１と置換する。
【００３３】
入出力バッファ８は、メモリセルアレイ２または冗長メモリセルアレイ２１から読出されたデータを外部に出力したり、外部から入力されたデータをメモリセルアレイ２または冗長メモリセルアレイ２１に書込んだりする。
【００３４】
不良アドレスプログラム回路１４は、図４に示されるように、ＰチャネルＭＯＳトランジスタ１４１〜１４４と、ＮチャネルＭＯＳトランジスタ１４５〜１４８と、ヒューズ１４９〜１５２と、ＮチャネルＭＯＳトランジスタ１５３〜１５６と、インバータ回路１５７〜１６１とを含む。この不良アドレスプログラム回路１４は、電源投入直後の所定期間だけＨレベルとなるリセット信号ＲＳＴを受ける。リセット信号ＲＳＴは、トランジスタ１４１〜１４８のゲートに与えられる。
【００３５】
この不良アドレスプログラム回路１４はさらに、インバータ回路１６５〜１６７と、転送ゲート１６８〜１７３と、ＮＡＮＤ回路１７４と、ＮＯＲ回路（負論理）１７５とを含む。前段アドレス入力レジスタ６Ａからの内部アドレス信号Ａ０，／Ａ０，Ａ１，／Ａ１，Ａ２，／Ａ２は、転送ゲート１６８〜１７３を介してＮＡＮＤ回路１７４に与えられる。ＮＯＲ回路１７５は、ＮＡＮＤ回路１７４の出力信号およびインバータ回路１６１の出力信号に応答してスペア素子イネーブル信号ＳＥＥを生成する。なお、図４では内部アドレス信号Ａ０，／Ａ０，Ａ１，／Ａ１，Ａ２，／Ａ２に関連する回路のみが代表的に示されている。
【００３６】
メモリセルアレイ２中に不良が存在しない場合、つまり冗長メモリセルアレイ２１、冗長デコーダ７１などの冗長回路を使用しない場合、いずれのヒューズ１４９〜１５２も切断されない。したがって、電源投入後十分な時間が経過すると、リセット信号ＲＳＴはＬ（論理ロー）レベルとなり、これに応じてインバータ回路１６１はＨレベルの出力信号をＮＯＲ回路１７５に与える。そのため、ＮＡＮＤ回路１７４の出力信号に関係なくＮＯＲ回路１７５はスペア素子イネーブル信号ＳＥＥをＬレベルに非活性化する。
【００３７】
一方、メモリセルアレイ２中に不良が存在する場合、つまり冗長回路を使用する場合、ヒューズ１５２を切断するとともに、いずれかのヒューズ１４９〜１５１を切断することによりその不良アドレスがプログラムされる。したがって、電源投入直後にリセット信号ＲＳＴがＨレベルになると、トランジスタ１４４および１４８からなるインバータ回路はＬレベルの出力信号をインバータ回路１６０に与え、インバータ回路１６０およびトランジスタ１５６からなるラッチ回路はこの出力信号をラッチする。その後、リセット信号ＲＳＴはＬレベルになるが、ヒューズ１５２が切断されているので、インバータ１６０およびトランジスタ１５６からなるラッチ回路はその出力信号をＨレベルに維持し、そのため、インバータ回路１６１はその出力信号をＬレベルに維持する。
【００３８】
たとえば（Ａ０，Ａ１，Ａ２）＝（０，１，０）が不良の場合、ヒューズ１４９および１５１が切断され、ヒューズ１５０は切断されない。電源投入後所定期間が経過すると、インバータ回路１５７およびトランジスタ１５３からなるラッチ回路ならびにインバータ回路１５９およびトランジスタ１５５からなるラッチ回路は、上記と同様にそれぞれの出力信号をＨレベルに維持するが、インバータ回路１５８およびトランジスタ１５４からなるラッチ回路はその出力信号をＬレベルに変える。したがって、転送ゲート１６９，１７０，１７３がオンになり、転送ゲート１６８，１７１，１７２がオフになるため、内部アドレス信号／Ａ０，Ａ１，／Ａ２がＮＡＮＤ回路１７４に与えられる。したがって、（Ａ０，Ａ１，Ａ２）＝（０，１，０）の場合、ＮＡＮＤ回路１７４の３つの入力信号はすべてＨレベルとなり、Ｌレベルの出力信号がＮＯＲ回路１７５に与えられる。そのため、ＮＯＲ回路１７５はスペア素子イネーブル信号ＳＥＥをＨレベルに活性化する。
【００３９】
上述したようにこの発明の実施の形態１では、図８に示されたアドレス入力レジスタ６が前段アドレス入力レジスタ６Ａと後段アドレス入力レジスタ６Ｂとに分割され、前段アドレス入力レジスタ６Ａがアドレスバッファ４とプリデコーダ５との間に挿入されている。
【００４０】
次に、上記のように構成されたＢＳＲＡＭ１０の動作を説明する。
外部アドレス信号ＥＡ０，ＥＡ１のセットアップ時間ｔｓが十分に長い場合、つまり内部クロック信号φ２の立上がりよりも十分前に外部アドレス信号ＥＡ０，ＥＡ１が入力された場合、従来と同様にプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０は内部クロック信号φ２の立上がりよりも前に生成されるから、ラッチ回路６５〜６８はプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０を確実にラッチすることができる。
【００４１】
図５は、外部アドレス信号のセットアップ時間ｔｓが短い場合の動作を示すタイミング図である。外部アドレス信号ＥＡ０，ＥＡ１のセットアップ時間ｔｓが短い場合、つまり内部クロック信号φ２の立上がりよりもほんの少し前に外部アドレス信号ＥＡ０，ＥＡ１が入力された場合、プリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０の生成が内部クロック信号φ２の立上がりに間に合わない場合がある。アドレスバッファ４による遅延時間をＤ１とし、前段アドレス入力レジスタ６Ａによる遅延時間をＬＤとし、プリデコーダ５による遅延時間をＤ２とすると、外部アドレス信号ＥＡ０，ＥＡ１の入力からプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０の生成までの総遅延時間ＴＤはＤ１＋ＬＤ＋Ｄ２となる。このようにプリデコード信号の生成は従来よりも時間ＬＤだけ遅くなるが、ラッチ回路６１〜６４がプリデコーダ５よりも前に設けられているため、プリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０は直接ラッチ回路６５〜６８に与えられる。したがって、プリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０は内部クロック信号φ２の立上がりよりも遅く生成されるが、このとき内部クロック信号φ２はＨレベルであるから、その生成されたプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０はラッチ回路６５〜６８にラッチされる。したがって、後段アドレス入力レジスタ６Ｂは正しいプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０をデコーダ７に与えることができる。
【００４２】
同様に、不良アドレスプログラム回路１４によるスペア素子イネーブル信号ＳＥＥの生成が内部クロック信号φ２の立上がりより遅れたとしても、ラッチ回路１８はスペア素子イネーブル信号ＳＥＥをラッチして冗長デコーダ７１に与えることができる。
【００４３】
以上のようにこの実施の形態１によれば、プリデコーダ５がラッチ回路６１〜６４とラッチ回路６５〜６８との間に設けられているため、外部アドレス信号ＥＡ０，ＥＡ１のセットアップ時間ｔｓを短くすることができる。また、不良アドレスプログラム回路１４もラッチ回路６１〜６４とラッチ回路１８との間に設けられているため、冗長回路が使用されている場合でも外部アドレス信号ＥＡ０，ＥＡ１のセットアップ時間ｔｓを短くすることができる。
【００４４】
［実施の形態２］
図６は、この発明の実施の形態２によるＢＳＲＡＭの概略構成を示すブロック図である。図１に示された実施の形態１と異なり、図６に示されるように、この実施の形態２によるＢＳＲＡＭ２０では前段アドレス入力レジスタ６ＡＡがアドレスバッファ４０内に設けられる。より具体的には、前段アドレス入力レジスタ６ＡＡは、バッファ４１，４２を含む前段アドレスバッファ４０Ａと、インバータ回路４３〜４８を含む後段アドレスバッファ４０Ｂとの間に設けられる。また、この実施の形態２では、前段アドレス入力レジスタ６ＡＡからの内部アドレス信号Ａ０，Ａ１，Ａ２が不良アドレスプログラム回路１５に与えられる。
【００４５】
したがって、この不良アドレスプログラム回路１５は、図４に示された不良アドレスプログラム回路１４の構成に加えて、図７に示されるように、複数のインバータ回路１６２〜１６４を含む。インバータ回路１６２〜１６４は、アドレス信号のビットＡ０，Ａ１，Ａ２に対応して設けられる。インバータ回路１６２〜１６４は、アドレス信号Ａ０，Ａ１，Ａ２に応答してこれと相補的なアドレス信号／Ａ０，／Ａ１，／Ａ２を生成する。
【００４６】
この実施の形態２によれば、前段アドレス入力レジスタ６ＡＡがアドレスバッファ４０内に設けられているため、前段アドレス入力レジスタ６ＡＡを構成するラッチ回路６９，７０の数を上記実施の形態１よりも少なくすることができる。そのため、前段アドレス入力レジスタ６ＡＡに必要なレイアウト面積を低減することができる。
【００４７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００４８】
【発明の効果】
以上のようにこの発明によれば、プリデコーダが第１のラッチ回路と第２のラッチ回路との間に設けられ、かつプログラム回路が第１のラッチ回路と第３のラッチ回路との間に設けられているため、外部アドレス信号のセットアップ時間を短くすることができる。
【００４９】
第１のラッチ回路がアドレスバッファ内に設けられる場合は、必要な第１のラッチ回路の数を少なくすることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＢＳＲＡＭの概略構成を示すブロック図である。
【図２】 図１に示されたクロックバッファの構成を示す回路図である。
【図３】 図１に示されたラッチ回路の構成を示す回路図である。
【図４】 図１に示された不良アドレスプログラム回路の構成を示す回路図である。
【図５】 図１に示されたＢＳＲＡＭの動作を示すタイミング図である。
【図６】 この発明の実施の形態２によるＢＳＲＡＭの概略構成を示すブロック図である。
【図７】 図６に示された不良アドレスプログラム回路の構成を示す回路図である。
【図８】 従来のＢＳＲＡＭの概略構成を示すブロック図である。
【図９】 図８に示されたＢＳＲＡＭの動作を示すタイミング図である。
【符号の説明】
２ メモリセルアレイ、３ クロックバッファ、４，４０ アドレスバッファ、５ プリデコーダ、６Ａ，６ＡＡ 前段アドレス入力レジスタ、６Ｂ 後段アドレス入力レジスタ、７ デコーダ、１０，２０ ＢＳＲＡＭ、１４，１５ 不良アドレスプログラム回路、１８，６１〜７０ ラッチ回路、２１ 冗長メモリセルアレイ、６９ スイッチ、７０ ラッチ、７１ 冗長デコーダ、ＥＡ０，ＥＡ１ 外部アドレス信号、Ａ０，／Ａ０，Ａ１，／Ａ１，Ａ２，／Ａ２ 内部アドレス信号、Ａ１・Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，／Ａ１・／Ａ０ プリデコード信号、ＣＬＫ 外部クロック信号、φ１，φ２ 内部クロック信号、ＳＥＥ スペア素子イネーブル信号。
Claims (7)
- 外部クロック信号に同期して動作する同期型半導体記憶装置であって、
メモリセルアレイと、
冗長メモリセルアレイと、
前記外部クロック信号に応答して互いに相補的な第１および第２の内部クロック信号を生成するクロックバッファと、
前記第１の内部クロック信号に応答してアドレス信号をラッチする第１のラッチ回路と、
前記第１のラッチ回路からのアドレス信号に応答してプリデコード信号を生成するプリデコーダと、
前記第２の内部クロック信号に応答して前記プリデコーダからのプリデコード信号をラッチする第２のラッチ回路と、
前記第２のラッチ回路からのプリデコード信号に応答して前記メモリセルアレイをアクセスするデコーダと、
不良アドレスがプログラム可能で、前記第１のラッチ回路からのアドレス信号がそのプログラムされた不良アドレスを指定するときイネーブル信号を生成するプログラム回路と、
前記第２の内部クロック信号に応答して前記イネーブル信号をラッチする第３のラッチ回路と、
前記第３のラッチ回路からのイネーブル信号に応答して前記冗長メモリセルアレイをアクセスする冗長デコーダとを備える、同期型半導体記憶装置。 - 前記同期型半導体記憶装置はさらに、
外部アドレス信号に応答して互いに相補的な第１および第２の内部アドレス信号を生成して前記第１のラッチ回路に与えるアドレスバッファを備える、請求項１に記載の同期型半導体記憶装置。 - 前記同期型半導体記憶装置はさらに、
外部アドレス信号に応答して内部アドレス信号を生成して前記第１のラッチ回路に供給する第１のアドレスバッファと、
前記第１のラッチ回路からの内部アドレス信号に応答して互いに相補的な第１および第２の内部アドレス信号を生成して前記プリデコーダに与える第２のアドレスバッファとを備える、請求項１に記載の同期型半導体記憶装置。 - 前記第１のラッチ回路は、
前記第１の内部クロック信号に応答してオンになる第１のスイッチと、
前記第１のスイッチを通して与えられたアドレス信号をラッチする第１のラッチとを含む、請求項１から請求項３のいずれか１項に記載の同期型半導体記憶装置。 - 前記第２のラッチ回路は、
前記第２の内部クロック信号に応答してオンになる第２のスイッチと、
前記第２のスイッチを通して与えられたアドレス信号をラッチする第２のラッチとを含む、請求項１から請求項４のいずれか１項に記載の同期型半導体記憶装置。 - 外部クロック信号に同期して動作する同期型半導体記憶装置であって、
メモリセルアレイと、
冗長メモリセルアレイと、
前記外部クロック信号に応答して互いに相補的な第１および第２の内部クロック信号を生成するクロックバッファと、
アドレスバッファとを備え、前記アドレスバッファは、
外部アドレス信号のビットに対応して設けられ、各々が前記外部アドレス信号の対応するビットを受ける複数のバッファと、
前記複数のバッファからの外部アドレス信号に応答して互いに相補的な第１および第２の内部アドレス信号を生成する相補アドレス生成手段とを含み、
前記同期型半導体記憶装置はさらに、
前記第１および第２の内部アドレス信号のビットに対応して設けられ、各々が前記第１の内部クロック信号に応答して前記第１および第２の内部アドレス信号の対応するビットをラッチする複数の第１のラッチ回路と、
前記複数の第１のラッチ回路からの第１および第２の内部アドレス信号に応答してプリデコード信号を生成するプリデコーダと、
前記プリデコード信号のビットに対応して設けられ、各々が前記第２の内部クロック信号に応答して前記プリデコーダからのプリデコード信号の対応するビットをラッチする複数の第２のラッチ回路と、
前記複数の第２のラッチ回路からのプリデコード信号に応答して前記メモリセルアレイをアクセスするデコーダと、
不良アドレスがプログラム可能で、前記複数の第１のラッチ回路からの第１および第２の内部アドレス信号がそのプログラムされた不良アドレスを指定するときイネーブル信号を生成するプログラム回路と、
前記第２の内部クロック信号に応答して前記イネーブル信号をラッチする第３のラッチ回路と、
前記第３のラッチ回路からのイネーブル信号に応答して前記冗長メモリセルアレイをアクセスする冗長デコーダとを備える、同期型半導体記憶装置。 - 外部クロック信号に同期して動作する同期型半導体記憶装置であって、
メモリセルアレイと、
冗長メモリセルアレイと、
前記外部クロック信号に応答して互いに相補的な第１および第２の内部クロック信号を生成するクロックバッファと、
アドレスバッファとを備え、前記アドレスバッファは、
外部アドレス信号のビットに対応して設けられ、各々が前記外部アドレス信号の対応するビットを受ける複数のバッファと、
前記複数のバッファに対応して設けられ、各々が前記第１の内部クロック信号に応答して対応するバッファからの外部アドレス信号のビットをラッチする複数の第１のラッチ回路と、
前記複数の第１のラッチ回路からの外部アドレス信号に応答して互いに相補的な第１および第２の内部アドレス信号を生成する相補アドレス生成手段とを含み、
前記同期型半導体記憶装置はさらに、
前記アドレスバッファからの第１および第２の内部アドレス信号に応答してプリデコード信号を生成するプリデコーダと、
前記プリデコード信号のビットに対応して設けられ、各々が前記第２の内部クロック信号に応答して前記プリデコーダからのプリデコード信号の対応するビットをラッチする複数の第２のラッチ回路と、
前記複数の第２のラッチ回路からのプリデコード信号に応答して前記メモリセルアレイをアクセスするデコーダと、
不良アドレスがプログラム可能で、前記複数の第１のラッチ回路からの外部アドレス信号がそのプログラムされた不良アドレスを指定するときイネーブル信号を生成するプログラム回路と、
前記第２の内部クロック信号に応答して前記イネーブル信号をラッチする第３のラッチ回路と、
前記第３のラッチ回路からのイネーブル信号に応答して前記冗長メモリセルアレイをアクセスする冗長デコーダとを備える、同期型半導体記憶装置。
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