JPH0922998A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0922998A JPH0922998A JP16845095A JP16845095A JPH0922998A JP H0922998 A JPH0922998 A JP H0922998A JP 16845095 A JP16845095 A JP 16845095A JP 16845095 A JP16845095 A JP 16845095A JP H0922998 A JPH0922998 A JP H0922998A
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- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 半導体装置及びその製造方法に関し、五族元
素が例えば１〔％〕乃至２〔％〕過剰に含まれている三
族−五族化合物半導体からなり、且つ、高い均一性をも
って薄膜化された絶縁膜を用いたＭＩＳ構造を実現させ
る。 【構成】 半絶縁性ＧａＡｓ基板１１上にｉ−ＧａＡｓ
バッファ層１２及びｎ−ＧａＡｓチャネル層１３及びＡ
ｓ過剰な低温成長ＧａＡｓゲート絶縁膜１４及びＡｓ過
剰な低温成長ＡｌＧａＡｓエッチング停止層１５及びＡ
ｓ過剰な低温成長ＧａＡｓ表面保護層１６が積層形成さ
れ、低温成長ＡｌＧａＡｓエッチング停止層１５上或い
は低温成長ＧａＡｓゲート絶縁膜１４上にゲート電極１
７が形成される。
素が例えば１〔％〕乃至２〔％〕過剰に含まれている三
族−五族化合物半導体からなり、且つ、高い均一性をも
って薄膜化された絶縁膜を用いたＭＩＳ構造を実現させ
る。 【構成】 半絶縁性ＧａＡｓ基板１１上にｉ−ＧａＡｓ
バッファ層１２及びｎ−ＧａＡｓチャネル層１３及びＡ
ｓ過剰な低温成長ＧａＡｓゲート絶縁膜１４及びＡｓ過
剰な低温成長ＡｌＧａＡｓエッチング停止層１５及びＡ
ｓ過剰な低温成長ＧａＡｓ表面保護層１６が積層形成さ
れ、低温成長ＡｌＧａＡｓエッチング停止層１５上或い
は低温成長ＧａＡｓゲート絶縁膜１４上にゲート電極１
７が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、三族−五族化合物半導
体を材料とする電界効果型トランジスタなどの半導体装
置及びそれを製造する方法の改良に関する。
体を材料とする電界効果型トランジスタなどの半導体装
置及びそれを製造する方法の改良に関する。
【０００２】現在、Ｓｉを材料とする半導体装置の性能
限界を越える半導体装置として、三族−五族化合物半導
体を材料とする半導体装置に期待が掛けられている。然
しながら、この種の化合物半導体には、Ｓｉに於けるＳ
ｉＯ2 のような良質の酸化膜が存在しない為、電界効果
型トランジスタのゲート構造としてＭＩＳ（ｍｅｔａｌ
ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
型を実現することができない。
限界を越える半導体装置として、三族−五族化合物半導
体を材料とする半導体装置に期待が掛けられている。然
しながら、この種の化合物半導体には、Ｓｉに於けるＳ
ｉＯ2 のような良質の酸化膜が存在しない為、電界効果
型トランジスタのゲート構造としてＭＩＳ（ｍｅｔａｌ
ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
型を実現することができない。
【０００３】そこで、金属−半導体接合に依るショット
キ・バリヤ・ゲートが多用されているのであるが、この
バリヤは、ＳｉＯ2 膜に比較してバリヤ高が低く、ゲー
ト漏れ電流が大きい旨の欠点がある。本発明は、前記欠
点を解消するのに利用することができる。
キ・バリヤ・ゲートが多用されているのであるが、この
バリヤは、ＳｉＯ2 膜に比較してバリヤ高が低く、ゲー
ト漏れ電流が大きい旨の欠点がある。本発明は、前記欠
点を解消するのに利用することができる。
【０００４】
【従来の技術】従来、Ａｓが１〔％〕〜２〔％〕過剰に
含まれているＧａＡｓは極めて高い抵抗率を示すことが
知られている（要すれば、「Ｓｍｉｔｈ他 ＩＥＤＭ，
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐ．８３８−８４
１，１９８８．」、を参照）。
含まれているＧａＡｓは極めて高い抵抗率を示すことが
知られている（要すれば、「Ｓｍｉｔｈ他 ＩＥＤＭ，
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐ．８３８−８４
１，１９８８．」、を参照）。
【０００５】また、前記高抵抗率のＧａＡｓを絶縁膜と
するＭＩＳ型ゲートをもつ電界効果型トランジスタも試
作されている（要すれば、「Ｃｈｅｎ他 ＩＥＥＥ，Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，ｖｏ
ｌ．１２，Ｎｏ．６，Ｊｕｎｅ １９９１，ｐ．３０６
−３０８．」、を参照）。
するＭＩＳ型ゲートをもつ電界効果型トランジスタも試
作されている（要すれば、「Ｃｈｅｎ他 ＩＥＥＥ，Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，ｖｏ
ｌ．１２，Ｎｏ．６，Ｊｕｎｅ １９９１，ｐ．３０６
−３０８．」、を参照）。
【０００６】図５は試作された電界効果型トランジスタ
を表す要部切断側面図である。図に於いて、１は半絶縁
性ＧａＡｓ基板、２はｉ−ＧａＡｓバッファ層、３はｎ
−ＧａＡｓチャネル層、４は高抵抗率ＧａＡｓゲート絶
縁膜、５はゲート電極、６はソース電極、７はドレイン
電極をそれぞれ示している。
を表す要部切断側面図である。図に於いて、１は半絶縁
性ＧａＡｓ基板、２はｉ−ＧａＡｓバッファ層、３はｎ
−ＧａＡｓチャネル層、４は高抵抗率ＧａＡｓゲート絶
縁膜、５はゲート電極、６はソース電極、７はドレイン
電極をそれぞれ示している。
【０００７】この五族元素過剰な化合物半導体は、通常
の温度に比較して低い温度で結晶成長させることで得ら
れ、その高抵抗率になる理由は、過剰に含有されている
Ａｓが、６００〔℃〕、１０〔分〕程度の熱処理に依っ
て析出し、結晶内で粒状になって三次元的に分布し、そ
のＡｓ粒の周囲の半導体を空乏化する為であると考えら
れている。
の温度に比較して低い温度で結晶成長させることで得ら
れ、その高抵抗率になる理由は、過剰に含有されている
Ａｓが、６００〔℃〕、１０〔分〕程度の熱処理に依っ
て析出し、結晶内で粒状になって三次元的に分布し、そ
のＡｓ粒の周囲の半導体を空乏化する為であると考えら
れている。
【０００８】更にまた、前記高抵抗率のＧａＡｓを電界
効果型トランジスタに於けるソース・ゲート間やゲート
・ドレイン間の表面保護膜として用い、耐圧を向上させ
ることに成功したことも知られている（要すれば、「Ｃ
ｈｅｎ他 ＩＥＥＥ，Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
Ｌｅｔｔｅｒｓ，ｖｏｌ．１３，Ｎｏ．６，ｐ．３３
５，１９９２」、を参照）。
効果型トランジスタに於けるソース・ゲート間やゲート
・ドレイン間の表面保護膜として用い、耐圧を向上させ
ることに成功したことも知られている（要すれば、「Ｃ
ｈｅｎ他 ＩＥＥＥ，Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
Ｌｅｔｔｅｒｓ，ｖｏｌ．１３，Ｎｏ．６，ｐ．３３
５，１９９２」、を参照）。
【０００９】
【発明が解決しようとする課題】ＭＩＳ構造に於ける絶
縁膜の厚さは、電界効果型トランジスタの高速性能を決
定する。この意味から、絶縁膜の厚さは、トンネル現象
が起きない範囲で薄いほど良いとされている。
縁膜の厚さは、電界効果型トランジスタの高速性能を決
定する。この意味から、絶縁膜の厚さは、トンネル現象
が起きない範囲で薄いほど良いとされている。
【００１０】通常、ＳｉＭＩＳＦＥＴに於ける酸化膜か
らなる絶縁膜は、２〔ｎｍ〕乃至３〔ｎｍ〕まで薄層化
されているのであるが、低温成長ＧａＡｓをＭＩＳ構造
に於ける絶縁膜に応用する場合、薄層化するのが大変に
困難である。
らなる絶縁膜は、２〔ｎｍ〕乃至３〔ｎｍ〕まで薄層化
されているのであるが、低温成長ＧａＡｓをＭＩＳ構造
に於ける絶縁膜に応用する場合、薄層化するのが大変に
困難である。
【００１１】この理由は、Ａｓの蒸気圧がＧａの蒸気圧
に比較して高い為、高抵抗化の際の熱処理に依って、表
面から約１００〔ｎｍ〕程度の深さまで、Ａｓが抜け出
てしまい、高抵抗層としての性質を失ってしまうことに
依る。
に比較して高い為、高抵抗化の際の熱処理に依って、表
面から約１００〔ｎｍ〕程度の深さまで、Ａｓが抜け出
てしまい、高抵抗層としての性質を失ってしまうことに
依る。
【００１２】尚、１００〔ｎｍ〕以上もある半導体層を
ＳｉＭＩＳＦＥＴに於けるゲート絶縁膜なみに２〔ｎ
ｍ〕〜３〔ｎｍ〕程度にまでエッチングして止めること
は、かなり困難な技術であって、簡単には実施すること
ができない。
ＳｉＭＩＳＦＥＴに於けるゲート絶縁膜なみに２〔ｎ
ｍ〕〜３〔ｎｍ〕程度にまでエッチングして止めること
は、かなり困難な技術であって、簡単には実施すること
ができない。
【００１３】前記したような困難が存在する為、図５に
ついて説明した既知の電界効果型トランジスタに於ける
ゲート絶縁膜も薄くすることができず、２００〔ｎｍ〕
にもなっている為、期待するほどの特性は得られていな
い。
ついて説明した既知の電界効果型トランジスタに於ける
ゲート絶縁膜も薄くすることができず、２００〔ｎｍ〕
にもなっている為、期待するほどの特性は得られていな
い。
【００１４】本発明は、五族元素が１〔％〕乃至２
〔％〕過剰に含まれている三族−五族化合物半導体から
なり、且つ、高い均一性をもって薄膜化された絶縁膜を
用いたＭＩＳ構造を実現させようとする。
〔％〕過剰に含まれている三族−五族化合物半導体から
なり、且つ、高い均一性をもって薄膜化された絶縁膜を
用いたＭＩＳ構造を実現させようとする。
【００１５】
【課題を解決するための手段】図１は本発明の原理を説
明する為の電界効果型半導体装置を表す要部切断側面図
である。
明する為の電界効果型半導体装置を表す要部切断側面図
である。
【００１６】図に於いて、１１は半絶縁性ＧａＡｓ基
板、１２はｉ−ＧａＡｓバッファ層、１３はｎ−ＧａＡ
ｓチャネル層、１４は低温成長ＧａＡｓゲート絶縁膜、
１５は低温成長ＡｌＧａＡｓエッチング停止層、１６は
低温成長ＧａＡｓ表面保護層、１７はゲート電極、１８
はソース電極、１９はドレイン電極をそれぞれ示してい
る。
板、１２はｉ−ＧａＡｓバッファ層、１３はｎ−ＧａＡ
ｓチャネル層、１４は低温成長ＧａＡｓゲート絶縁膜、
１５は低温成長ＡｌＧａＡｓエッチング停止層、１６は
低温成長ＧａＡｓ表面保護層、１７はゲート電極、１８
はソース電極、１９はドレイン電極をそれぞれ示してい
る。
【００１７】図示の電界効果型半導体装置に於いて、特
徴的である構成は、低温成長のＧａＡｓ層が、ゲート絶
縁膜１４としての役割を果たすゲート電極１７の直下に
於いては、２〔ｎｍ〕乃至３〔ｎｍ〕と薄層化されてい
て、それ以外の部分に於いては、ゲート絶縁膜１４とし
て形成された部分も含めて１００〔ｎｍ〕以上の厚さに
なっていて、表面保護層１６としての役割を果たすよう
にしてある。尚、表面保護層１６が耐圧を向上させる働
きをすることは云うまでもない。
徴的である構成は、低温成長のＧａＡｓ層が、ゲート絶
縁膜１４としての役割を果たすゲート電極１７の直下に
於いては、２〔ｎｍ〕乃至３〔ｎｍ〕と薄層化されてい
て、それ以外の部分に於いては、ゲート絶縁膜１４とし
て形成された部分も含めて１００〔ｎｍ〕以上の厚さに
なっていて、表面保護層１６としての役割を果たすよう
にしてある。尚、表面保護層１６が耐圧を向上させる働
きをすることは云うまでもない。
【００１８】前記のような構造を得る為には、ゲート絶
縁膜１４と表面保護層１６との間に低温成長ＡｌＧａＡ
ｓからなるエッチング停止層１５を介挿し、表面保護層
１６の選択的エッチングを行って、エッチング停止層１
５が表出したところでエッチングを自動停止させ、その
部分のエッチング停止層１５を除去してゲート絶縁膜１
４を表出させてから諸電極１７、１８、１９を形成する
ことで実現される。
縁膜１４と表面保護層１６との間に低温成長ＡｌＧａＡ
ｓからなるエッチング停止層１５を介挿し、表面保護層
１６の選択的エッチングを行って、エッチング停止層１
５が表出したところでエッチングを自動停止させ、その
部分のエッチング停止層１５を除去してゲート絶縁膜１
４を表出させてから諸電極１７、１８、１９を形成する
ことで実現される。
【００１９】前記低温成長ＧａＡｓ層のエッチング及び
エッチング自動停止は、ＳｉＣｌ4ガスをエッチング・
ガスとするドライ・エッチング法を適用することで容易
に実施することができる。
エッチング自動停止は、ＳｉＣｌ4ガスをエッチング・
ガスとするドライ・エッチング法を適用することで容易
に実施することができる。
【００２０】図２は低温成長ＧａＡｓと低温成長ＡｌＧ
ａＡｓとの選択的エッチングに関するデータを表す線図
であって、縦軸にはエッチング深さ〔μｍ〕を、また、
横軸にエッチング時間〔秒〕をそれぞれ採ってあり、Ｌ
ＴＧは低温成長（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｇ
ｒｏｗｔｈ）であることを示している。
ａＡｓとの選択的エッチングに関するデータを表す線図
であって、縦軸にはエッチング深さ〔μｍ〕を、また、
横軸にエッチング時間〔秒〕をそれぞれ採ってあり、Ｌ
ＴＧは低温成長（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｇ
ｒｏｗｔｈ）であることを示している。
【００２１】図示されたデータからすると、低温成長Ａ
ｌＧａＡｓは殆どエッチングされることなく、低温成長
ＧａＡｓのみがエッチングされることが明瞭に看取され
る。これは、フッ素若しくは塩素系ガスを含むエッチン
グ・ガスでは、エッチング停止層のみに含まれる元素と
の間で、フッ化物或いは塩化物が生成され、これらがエ
ッチングを妨げていることに起因する。
ｌＧａＡｓは殆どエッチングされることなく、低温成長
ＧａＡｓのみがエッチングされることが明瞭に看取され
る。これは、フッ素若しくは塩素系ガスを含むエッチン
グ・ガスでは、エッチング停止層のみに含まれる元素と
の間で、フッ化物或いは塩化物が生成され、これらがエ
ッチングを妨げていることに起因する。
【００２２】本発明では、図１について説明したよう
に、チャネル層にはドーピング半導体層を用いている
が、これは、ＳｉＭＩＳＦＥＴと同様、空乏型、或い
は、反転型の何れであっても良く、また、ｎチャネル・
トランジスタのみでなく、ｐチャネル・トランジスタも
実現させることも簡単である。
に、チャネル層にはドーピング半導体層を用いている
が、これは、ＳｉＭＩＳＦＥＴと同様、空乏型、或い
は、反転型の何れであっても良く、また、ｎチャネル・
トランジスタのみでなく、ｐチャネル・トランジスタも
実現させることも簡単である。
【００２３】前記したところから、本発明に依る半導体
装置及びその製造方法に於いては、 （１）半絶縁性三族−五族化合物半導体基板（例えば半
絶縁性ＧａＡｓ基板２１）上に順に積層形成されたｉ型
化合物半導体層（例えばｉ−ＧａＡｓバッファ層２２）
及び一導電型化合物半導体層（例えばｎ−ＧａＡｓチャ
ネル層２３）及び五族元素（例えばＡｓ）が過剰な下側
ｉ型化合物半導体層（例えばｉ−ＧａＡｓゲート絶縁膜
２４）及び前記下側ｉ型化合物半導体層と後記上側ｉ型
化合物半導体層とは少なくとも一元素を異にする元素を
含み五族元素が過剰な中間ｉ型化合物半導体層（例えば
ｉ−ＡｌＧａＡｓエッチング停止層２５）及び五族元素
が過剰な上側ｉ型化合物半導体層（例えばｉ−ＧａＡｓ
表面保護層２６）と、前記上側ｉ型化合物半導体層及び
前記中間ｉ型化合物半導体層を選択的に除去して一部が
表出された前記下側ｉ型化合物半導体層上に形成された
制御電極（例えばゲート電極３３）とを備えてなること
を特徴とするか、或いは、
装置及びその製造方法に於いては、 （１）半絶縁性三族−五族化合物半導体基板（例えば半
絶縁性ＧａＡｓ基板２１）上に順に積層形成されたｉ型
化合物半導体層（例えばｉ−ＧａＡｓバッファ層２２）
及び一導電型化合物半導体層（例えばｎ−ＧａＡｓチャ
ネル層２３）及び五族元素（例えばＡｓ）が過剰な下側
ｉ型化合物半導体層（例えばｉ−ＧａＡｓゲート絶縁膜
２４）及び前記下側ｉ型化合物半導体層と後記上側ｉ型
化合物半導体層とは少なくとも一元素を異にする元素を
含み五族元素が過剰な中間ｉ型化合物半導体層（例えば
ｉ−ＡｌＧａＡｓエッチング停止層２５）及び五族元素
が過剰な上側ｉ型化合物半導体層（例えばｉ−ＧａＡｓ
表面保護層２６）と、前記上側ｉ型化合物半導体層及び
前記中間ｉ型化合物半導体層を選択的に除去して一部が
表出された前記下側ｉ型化合物半導体層上に形成された
制御電極（例えばゲート電極３３）とを備えてなること
を特徴とするか、或いは、
【００２４】（２）前記（１）に於いて、上側ｉ型化合
物半導体層（例えば低温成長ｉ−ＧａＡｓ表面保護層２
６）を選択的に除去して一部が表出され前記上側ｉ型化
合物半導体層とは少なくとも一元素を異にする元素を含
み五族元素（例えばＡｓ）が過剰な中間ｉ型化合物半導
体層（例えば低温成長ｉ−ＡｌＧａＡｓエッチング停止
層２５）上に形成された制御電極（例えばゲート電極３
３）を備えてなることを特徴とするか、或いは、
物半導体層（例えば低温成長ｉ−ＧａＡｓ表面保護層２
６）を選択的に除去して一部が表出され前記上側ｉ型化
合物半導体層とは少なくとも一元素を異にする元素を含
み五族元素（例えばＡｓ）が過剰な中間ｉ型化合物半導
体層（例えば低温成長ｉ−ＡｌＧａＡｓエッチング停止
層２５）上に形成された制御電極（例えばゲート電極３
３）を備えてなることを特徴とするか、或いは、
【００２５】（３）前記（１）又は（２）に於いて、五
族元素が過剰な下側ｉ型化合物半導体層はゲート絶縁膜
であると共に五族元素が過剰な上側ｉ型化合物半導体層
は表面保護層であって、且つ、制御電極はゲート電極で
あることを特徴とするか、或いは、
族元素が過剰な下側ｉ型化合物半導体層はゲート絶縁膜
であると共に五族元素が過剰な上側ｉ型化合物半導体層
は表面保護層であって、且つ、制御電極はゲート電極で
あることを特徴とするか、或いは、
【００２６】（４）前記（１）又は（２）又は（３）に
於いて、中間ｉ型化合物半導体層はＡｌ或いはＰが含ま
れたものであることを特徴とするか、或いは、
於いて、中間ｉ型化合物半導体層はＡｌ或いはＰが含ま
れたものであることを特徴とするか、或いは、
【００２７】（５）半絶縁性三族−五族化合物半導体基
板（例えば半絶縁性ＧａＡｓ基板２１）上にｉ型化合物
半導体層（例えばｉ−ＧａＡｓバッファ層２２）及び一
導電型化合物半導体層（例えばｎ−ＧａＡｓチャネル層
２３）及び五族元素（例えばＡｓ）が過剰な下側ｉ型化
合物半導体層（例えばｉ−ＧａＡｓゲート絶縁膜２４）
及び前記下側ｉ型化合物半導体層とは少なくとも一元素
を異にする元素を含み五族元素が過剰な中間ｉ型化合物
半導体層（例えばｉ−ＡｌＧａＡｓエッチング停止層２
５）及び前記中間ｉ型化合物半導体層とは少なくとも一
元素を異にするか若しくは前記中間ｉ型化合物半導体層
の少なくとも一元素を欠如した元素を含み五族元素が過
剰な上側ｉ型化合物半導体層（例えばｉ−ＧａＡｓ表面
保護層２６）を順に積層形成する工程と、次いで、フッ
素系或いは塩素系ガスをエッチング・ガスとするドライ
・エッチング法を適用することに依って前記上側ｉ型化
合物半導体層を選択的に除去して前記中間ｉ型化合物半
導体層の一部を表出する工程と、次いで、前記中間ｉ型
化合物半導体層の表出部分上に制御電極（例えばゲート
電極３３）を形成する工程とが含まれてなることを特徴
とするか、或いは、
板（例えば半絶縁性ＧａＡｓ基板２１）上にｉ型化合物
半導体層（例えばｉ−ＧａＡｓバッファ層２２）及び一
導電型化合物半導体層（例えばｎ−ＧａＡｓチャネル層
２３）及び五族元素（例えばＡｓ）が過剰な下側ｉ型化
合物半導体層（例えばｉ−ＧａＡｓゲート絶縁膜２４）
及び前記下側ｉ型化合物半導体層とは少なくとも一元素
を異にする元素を含み五族元素が過剰な中間ｉ型化合物
半導体層（例えばｉ−ＡｌＧａＡｓエッチング停止層２
５）及び前記中間ｉ型化合物半導体層とは少なくとも一
元素を異にするか若しくは前記中間ｉ型化合物半導体層
の少なくとも一元素を欠如した元素を含み五族元素が過
剰な上側ｉ型化合物半導体層（例えばｉ−ＧａＡｓ表面
保護層２６）を順に積層形成する工程と、次いで、フッ
素系或いは塩素系ガスをエッチング・ガスとするドライ
・エッチング法を適用することに依って前記上側ｉ型化
合物半導体層を選択的に除去して前記中間ｉ型化合物半
導体層の一部を表出する工程と、次いで、前記中間ｉ型
化合物半導体層の表出部分上に制御電極（例えばゲート
電極３３）を形成する工程とが含まれてなることを特徴
とするか、或いは、
【００２８】（６）半絶縁性三族−五族化合物半導体基
板（例えば半絶縁性ＧａＡｓ基板２１）上にｉ型化合物
半導体層（例えばｉ−ＧａＡｓバッファ層２２）及び一
導電型化合物半導体層（例えばｎ−ＧａＡｓチャネル層
２３）及び五族元素（例えばＡｓ）が過剰な下側ｉ型化
合物半導体層（例えばｉ−ＧａＡｓゲート絶縁膜２４）
及び前記下側ｉ型化合物半導体層とは少なくとも一元素
を異にする元素を含み五族元素が過剰な中間ｉ型化合物
半導体層（例えばｉ−ＡｌＧａＡｓエッチング停止層２
５）及び前記中間ｉ型化合物半導体層とは少なくとも一
元素を異にする元素を含むか若しくは前記中間ｉ型化合
物半導体層の少なくとも一元素を欠如した元素を含み五
族元素が過剰な上側ｉ型化合物半導体層（例えばｉ−Ｇ
ａＡｓ表面保護層２６）を順に積層形成する工程と、フ
ッ素系或いは塩素系ガス（例えばＳｉＣｌ4 ガス）をエ
ッチング・ガスとするドライ・エッチング法を適用する
ことに依って前記上側ｉ型化合物半導体層を選択的に除
去してからエッチャントを酸或いはアルカリ系とするウ
エット・エッチング法を適用することに依って前記中間
ｉ型化合物半導体層を選択的に除去して前記下側ｉ型化
合物半導体層の一部を表出する工程と、次いで、前記下
側ｉ型化合物半導体層の表出部分上に制御電極（例えば
ゲート電極３３）を形成する工程とが含まれてなること
を特徴とするか、或いは、
板（例えば半絶縁性ＧａＡｓ基板２１）上にｉ型化合物
半導体層（例えばｉ−ＧａＡｓバッファ層２２）及び一
導電型化合物半導体層（例えばｎ−ＧａＡｓチャネル層
２３）及び五族元素（例えばＡｓ）が過剰な下側ｉ型化
合物半導体層（例えばｉ−ＧａＡｓゲート絶縁膜２４）
及び前記下側ｉ型化合物半導体層とは少なくとも一元素
を異にする元素を含み五族元素が過剰な中間ｉ型化合物
半導体層（例えばｉ−ＡｌＧａＡｓエッチング停止層２
５）及び前記中間ｉ型化合物半導体層とは少なくとも一
元素を異にする元素を含むか若しくは前記中間ｉ型化合
物半導体層の少なくとも一元素を欠如した元素を含み五
族元素が過剰な上側ｉ型化合物半導体層（例えばｉ−Ｇ
ａＡｓ表面保護層２６）を順に積層形成する工程と、フ
ッ素系或いは塩素系ガス（例えばＳｉＣｌ4 ガス）をエ
ッチング・ガスとするドライ・エッチング法を適用する
ことに依って前記上側ｉ型化合物半導体層を選択的に除
去してからエッチャントを酸或いはアルカリ系とするウ
エット・エッチング法を適用することに依って前記中間
ｉ型化合物半導体層を選択的に除去して前記下側ｉ型化
合物半導体層の一部を表出する工程と、次いで、前記下
側ｉ型化合物半導体層の表出部分上に制御電極（例えば
ゲート電極３３）を形成する工程とが含まれてなること
を特徴とするか、或いは、
【００２９】（７）前記（５）又は（６）に於いて、中
間ｉ型化合物半導体層はＡｌ或いはＰが含まれたもので
あることを特徴とするか、或いは、
間ｉ型化合物半導体層はＡｌ或いはＰが含まれたもので
あることを特徴とするか、或いは、
【００３０】（８）前記（５）又は（６）又は（７）に
於いて、五族元素が過剰なｉ型化合物半導体層の選択エ
ッチングにＳｉＣｌ4 ＋ＳＦ6 系ガスを用いることを特
徴とする。
於いて、五族元素が過剰なｉ型化合物半導体層の選択エ
ッチングにＳｉＣｌ4 ＋ＳＦ6 系ガスを用いることを特
徴とする。
【００３１】
【作用】前記手段を採ることに依り、三族−五族化合物
半導体を材料とするゲート絶縁膜は、１０5 〔Ω・ｃ
ｍ〕以上の高抵抗を維持して薄膜化することができるこ
とから、Ｓｉ系電界効果型半導体装置に比較して高速動
作が可能であると共に従来に比較してゲートに於ける漏
れ電流が著しく少ない三族−五族化合物半導体を用いた
電界効果型半導体装置を実現することができ、従って、
電源に限りがある携帯用電子機器などの高性能化及び低
消費電力化するのに好適である。
半導体を材料とするゲート絶縁膜は、１０5 〔Ω・ｃ
ｍ〕以上の高抵抗を維持して薄膜化することができるこ
とから、Ｓｉ系電界効果型半導体装置に比較して高速動
作が可能であると共に従来に比較してゲートに於ける漏
れ電流が著しく少ない三族−五族化合物半導体を用いた
電界効果型半導体装置を実現することができ、従って、
電源に限りがある携帯用電子機器などの高性能化及び低
消費電力化するのに好適である。
【００３２】
【実施例】図３及び図４は本発明に於ける方法の一実施
例を説明する為の工程要所に於ける電界効果型半導体装
置を表す要部切断側面図であり、以下、これ等の図を参
照しつつ解説する。
例を説明する為の工程要所に於ける電界効果型半導体装
置を表す要部切断側面図であり、以下、これ等の図を参
照しつつ解説する。
【００３３】図３（Ａ）参照 ３−（１） 分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ ｂｅ
ａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用することに依
り、半絶縁性ＧａＡｓ基板２１上にバッファ層２２、チ
ャネル層２３、ゲート絶縁膜２４、エッチング停止層２
５、表面保護層２６を形成する。
ａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用することに依
り、半絶縁性ＧａＡｓ基板２１上にバッファ層２２、チ
ャネル層２３、ゲート絶縁膜２４、エッチング停止層２
５、表面保護層２６を形成する。
【００３４】ここで成長させた各半導体層に関する主要
なデータを例示すると次の通りである。
なデータを例示すると次の通りである。
【００３５】（１） バッファ層２２について 材料：ｉ−ＧａＡｓ 厚さ：５００〔ｎｍ〕
【００３６】（２） チャネル層２３について 材料：ｎ−ＧａＡｓ 不純物：Ｓｉ 不純物濃度：３×１０17〔cm-3〕 厚さ：１００〔ｎｍ〕
【００３７】（３） ゲート絶縁膜２４ 材料：低温成長ｉ−ＧａＡｓ 厚さ：３〔ｎｍ〕（５０〔ｎｍ〕以下の厚さで選択） 成長温度：４００〔℃〕（４５０〔℃〕以下の温度で選
択） 過剰な五族元素：１〔％〕〜２〔％〕
択） 過剰な五族元素：１〔％〕〜２〔％〕
【００３８】（４） エッチング停止層２５について 材料：低温成長ｉ−ＡｌＧａＡｓ（Ａｌ：３０〔％〕） 厚さ：約３〔ｎｍ〕程度 成長温度：４００〔℃〕（４５０〔℃〕以下の温度で選
択） 過剰な五族元素：１〔％〕〜２〔％〕
択） 過剰な五族元素：１〔％〕〜２〔％〕
【００３９】（５） 表面保護層２６について 材料：低温成長ｉ−ＧａＡｓ 厚さ：３００〔ｎｍ〕（１００〔ｎｍ〕以上の厚さで選
択） 成長温度：４００〔℃〕（４５０〔℃〕以下の温度で選
択） 過剰な五族元素：１〔％〕〜２〔％〕
択） 成長温度：４００〔℃〕（４５０〔℃〕以下の温度で選
択） 過剰な五族元素：１〔％〕〜２〔％〕
【００４０】３−（２） 前記積層成長された各半導体層に温度例えば６００
〔℃〕、時間例えば１０〔分〕の熱処理を加える。これ
に依って、過剰なＡｓが粒状になって各半導体層中に分
散して析出することになる。尚、この際、Ａｓ圧を加え
るか、或いは、ＳｉＯ2 、ＡｌＮ、ＳｉＮなどからなる
被膜で覆ってＡｓの逸散を抑止すると良い。
〔℃〕、時間例えば１０〔分〕の熱処理を加える。これ
に依って、過剰なＡｓが粒状になって各半導体層中に分
散して析出することになる。尚、この際、Ａｓ圧を加え
るか、或いは、ＳｉＯ2 、ＡｌＮ、ＳｉＮなどからなる
被膜で覆ってＡｓの逸散を抑止すると良い。
【００４１】図３（Ｂ）参照 ３−（３） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、素子間分離領域形成予定部分に対応する
開口２７Ａをもつレジスト膜２７を形成する。
ることに依り、素子間分離領域形成予定部分に対応する
開口２７Ａをもつレジスト膜２７を形成する。
【００４２】３−（４） イオン注入法を適用することに依り、レジスト膜２７の
開口２７Ａを介して酸素、或いは、ホウ素、或いは、プ
ロトンなどのイオンを打ち込み、素子間分離領域２８を
形成する。
開口２７Ａを介して酸素、或いは、ホウ素、或いは、プ
ロトンなどのイオンを打ち込み、素子間分離領域２８を
形成する。
【００４３】図４（Ａ）参照 ４−（１） 工程３−（４）に於いて、イオン注入マスクとして用い
たレジスト膜２７を除去してから、再び、リソグラフィ
技術に於けるレジスト・プロセスを適用することに依
り、ソース電極形成予定部分及びドレイン電極形成予定
部分に対応する開口２９Ａをもつレジスト膜２９を形成
する。
たレジスト膜２７を除去してから、再び、リソグラフィ
技術に於けるレジスト・プロセスを適用することに依
り、ソース電極形成予定部分及びドレイン電極形成予定
部分に対応する開口２９Ａをもつレジスト膜２９を形成
する。
【００４４】４−（２） リン酸系エッチング液をエッチャントとするウエット・
エッチング法を適用することに依り、レジスト膜２９の
開口２９Ａを介して表面保護層２６、エッチング停止層
２５、ゲート絶縁膜２４のエッチングを行ってチャネル
層２３の一部を表出させる。尚、この場合のエッチング
技術としては、選択性のないガスをエッチング・ガスと
するドライ・エッチング法を適用しても良い。
エッチング法を適用することに依り、レジスト膜２９の
開口２９Ａを介して表面保護層２６、エッチング停止層
２５、ゲート絶縁膜２４のエッチングを行ってチャネル
層２３の一部を表出させる。尚、この場合のエッチング
技術としては、選択性のないガスをエッチング・ガスと
するドライ・エッチング法を適用しても良い。
【００４５】４−（３） 真空蒸着法を適用することに依り、厚さを例えば３０
〔ｎｍ〕／５〔ｎｍ〕／４００〔ｎｍ〕とするＡｕＧｅ
／Ｎｉ／Ａｕ膜を形成する。
〔ｎｍ〕／５〔ｎｍ〕／４００〔ｎｍ〕とするＡｕＧｅ
／Ｎｉ／Ａｕ膜を形成する。
【００４６】図４（Ｂ）参照 ４−（４） リフト・オフ法を適用することに依り、レジスト膜２９
の剥離を行って、その上に在るＡｕＧｅ／Ｎｉ／Ａｕ膜
と共に除去する。この工程を経ると、ソース電極３０及
びドレイン電極３１が形成される。
の剥離を行って、その上に在るＡｕＧｅ／Ｎｉ／Ａｕ膜
と共に除去する。この工程を経ると、ソース電極３０及
びドレイン電極３１が形成される。
【００４７】４−（５） 温度を例えば４５０〔℃〕、時間を例えば５〔分〕とす
る熱処理を行って、ＡｕＧｅ／Ｎｉ／Ａｕからなるソー
ス電極３０及びドレイン電極３１を合金化し、チャネル
層２３に対してオーミック・コンタクトをとる。
る熱処理を行って、ＡｕＧｅ／Ｎｉ／Ａｕからなるソー
ス電極３０及びドレイン電極３１を合金化し、チャネル
層２３に対してオーミック・コンタクトをとる。
【００４８】４−（６） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ゲート電極形成予定部分に対応する開口
３２Ａをもつレジスト膜３２を形成する。
ることに依り、ゲート電極形成予定部分に対応する開口
３２Ａをもつレジスト膜３２を形成する。
【００４９】４−（７） 例えばＳｉＣｌ4 ＋ＳＦ6 をエッチング・ガスとするド
ライ・エッチング法を適用することに依り、レジスト膜
３２の開口３２Ａを介して表面保護膜２６のエッチング
を行う。このエッチングは、エッチング停止層２５に達
すると自動的に停止されるので、オーバ・エッチングに
なるおそれはない。
ライ・エッチング法を適用することに依り、レジスト膜
３２の開口３２Ａを介して表面保護膜２６のエッチング
を行う。このエッチングは、エッチング停止層２５に達
すると自動的に停止されるので、オーバ・エッチングに
なるおそれはない。
【００５０】４−（８） エッチャントを酸或いはアルカリ系エッチング液、例え
ばＨＦ＋Ｈ2 Ｏとするウエット・エッチング法を適用す
ることに依り、開口３２Ａ内に表出されているエッチン
グ停止層２５を選択的にエッチングし、ゲート絶縁膜２
４を露出させる。
ばＨＦ＋Ｈ2 Ｏとするウエット・エッチング法を適用す
ることに依り、開口３２Ａ内に表出されているエッチン
グ停止層２５を選択的にエッチングし、ゲート絶縁膜２
４を露出させる。
【００５１】４−（９） エッチング・マスクとして用いたレジスト膜３２を残し
た状態で、真空蒸着法を適用し、厚さが例えば３００
〔ｎｍ〕であるＡｌ膜を形成する。
た状態で、真空蒸着法を適用し、厚さが例えば３００
〔ｎｍ〕であるＡｌ膜を形成する。
【００５２】４−（１０） リフト・オフ法を適用することに依り、レジスト膜３２
の剥離を行って、その上に在るＡｌ膜と共に除去する。
この工程を経ると、ゲート電極３３が形成される。
の剥離を行って、その上に在るＡｌ膜と共に除去する。
この工程を経ると、ゲート電極３３が形成される。
【００５３】本発明に於いては、前記実施例に限定され
ることなく、他に多くの改変を実現することができ、例
えば、エッチング停止層２５を除去することなく、その
上にゲート電極３３を直接形成するなどは任意である。
ることなく、他に多くの改変を実現することができ、例
えば、エッチング停止層２５を除去することなく、その
上にゲート電極３３を直接形成するなどは任意である。
【００５４】
【発明の効果】本発明に依る半導体装置及びその製造方
法に於いては、半絶縁性三族−五族化合物半導体基板上
にｉ型化合物半導体層及び一導電型化合物半導体層及び
五族が過剰な下側ｉ型化合物半導体層及び下側ｉ型化合
物半導体層とは少なくとも一元素を異にする元素を含み
五族が過剰な中間ｉ型化合物半導体層及び前記中間ｉ型
化合物半導体層とは少なくとも一元素を異にする元素を
含むか若しくは前記中間ｉ型化合物半導体層の少なくと
も一元素を欠如した元素を含み五族元素が過剰な上側ｉ
型化合物半導体層が順に積層形成され、前記中間ｉ型化
合物半導体層或いは前記五族が過剰な下側ｉ型化合物半
導体層上に制御電極が形成される。
法に於いては、半絶縁性三族−五族化合物半導体基板上
にｉ型化合物半導体層及び一導電型化合物半導体層及び
五族が過剰な下側ｉ型化合物半導体層及び下側ｉ型化合
物半導体層とは少なくとも一元素を異にする元素を含み
五族が過剰な中間ｉ型化合物半導体層及び前記中間ｉ型
化合物半導体層とは少なくとも一元素を異にする元素を
含むか若しくは前記中間ｉ型化合物半導体層の少なくと
も一元素を欠如した元素を含み五族元素が過剰な上側ｉ
型化合物半導体層が順に積層形成され、前記中間ｉ型化
合物半導体層或いは前記五族が過剰な下側ｉ型化合物半
導体層上に制御電極が形成される。
【００５５】前記構成を採ることに依り、三族−五族化
合物半導体を材料とするゲート絶縁膜（五族が過剰な下
側ｉ型化合物半導体層）は、１０5 〔Ω・ｃｍ〕以上の
高抵抗を維持して薄膜化することができることから、Ｓ
ｉ系電界効果型半導体装置に比較して高速動作が可能で
あると共に従来に比較してゲートに於ける漏れ電流が著
しく少ない三族−五族化合物半導体を用いた電界効果型
半導体装置を実現することができ、従って、電源に限り
がある携帯用電子機器などの高性能化及び低消費電力化
するのに好適である。
合物半導体を材料とするゲート絶縁膜（五族が過剰な下
側ｉ型化合物半導体層）は、１０5 〔Ω・ｃｍ〕以上の
高抵抗を維持して薄膜化することができることから、Ｓ
ｉ系電界効果型半導体装置に比較して高速動作が可能で
あると共に従来に比較してゲートに於ける漏れ電流が著
しく少ない三族−五族化合物半導体を用いた電界効果型
半導体装置を実現することができ、従って、電源に限り
がある携帯用電子機器などの高性能化及び低消費電力化
するのに好適である。
【図１】本発明の原理を説明する為の電界効果型半導体
装置を表す要部切断側面図である。
装置を表す要部切断側面図である。
【図２】低温成長ＧａＡｓと低温成長ＡｌＧａＡｓとの
選択的エッチングに関するデータを表す線図である。
選択的エッチングに関するデータを表す線図である。
【図３】本発明に於ける方法の一実施例を説明する為の
工程要所に於ける電界効果型半導体装置を表す要部切断
側面図である。
工程要所に於ける電界効果型半導体装置を表す要部切断
側面図である。
【図４】本発明に於ける方法の一実施例を説明する為の
工程要所に於ける電界効果型半導体装置を表す要部切断
側面図である。
工程要所に於ける電界効果型半導体装置を表す要部切断
側面図である。
【図５】試作された電界効果型トランジスタを表す要部
切断側面図である。
切断側面図である。
１１ 半絶縁性ＧａＡｓ基板 １２ ｉ−ＧａＡｓバッファ層 １３ ｎ−ＧａＡｓチャネル層 １４ 低温成長ＧａＡｓゲート絶縁膜 １５ 低温成長ＡｌＧａＡｓエッチング停止層 １６ 低温成長ＧａＡｓ表面保護層 １７ ゲート電極 １８ ソース電極 １９ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/46 Ｈ
Claims (8)
- 【請求項１】半絶縁性三族−五族化合物半導体基板上に
順に積層形成されたｉ型化合物半導体層及び一導電型化
合物半導体層及び五族元素が過剰な下側ｉ型化合物半導
体層及び前記下側ｉ型化合物半導体層と後記上側ｉ型化
合物半導体層とは少なくとも一元素を異にする元素を含
み五族元素が過剰な中間ｉ型化合物半導体層及び五族元
素が過剰な上側ｉ型化合物半導体層と、 前記上側ｉ型化合物半導体層及び前記中間ｉ型化合物半
導体層を選択的に除去して一部が表出された前記下側ｉ
型化合物半導体層上に形成された制御電極とを備えてな
ることを特徴とする半導体装置。 - 【請求項２】上側ｉ型化合物半導体層を選択的に除去し
て一部が表出され前記上側ｉ型化合物半導体層とは少な
くとも一元素を異にする元素を含み五族元素が過剰な中
間ｉ型化合物半導体層上に形成された制御電極を備えて
なることを特徴とする請求項１記載の半導体装置。 - 【請求項３】五族元素が過剰な下側ｉ型化合物半導体層
はゲート絶縁膜であると共に五族元素が過剰な上側ｉ型
化合物半導体層は表面保護層であって、且つ、制御電極
はゲート電極であることを特徴とする請求項１或いは２
記載の半導体装置。 - 【請求項４】中間ｉ型化合物半導体層はＡｌ或いはＰが
含まれたものであることを特徴とする請求項１或いは２
或いは３記載の半導体装置。 - 【請求項５】半絶縁性三族−五族化合物半導体基板上に
ｉ型化合物半導体層及び一導電型化合物半導体層及び五
族元素が過剰な下側ｉ型化合物半導体層及び前記下側ｉ
型化合物半導体層とは少なくとも一元素を異にする元素
を含み五族元素が過剰な中間ｉ型化合物半導体層及び前
記中間ｉ型化合物半導体層とは少なくとも一元素を異に
するか若しくは前記中間ｉ型化合物半導体層の少なくと
も一元素を欠如した元素を含み五族元素が過剰な上側ｉ
型化合物半導体層を順に積層形成する工程と、 次いで、フッ素系或いは塩素系ガスをエッチング・ガス
とするドライ・エッチング法を適用することに依って前
記上側ｉ型化合物半導体層を選択的に除去して前記中間
ｉ型化合物半導体層の一部を表出する工程と、 次いで、前記中間ｉ型化合物半導体層の表出部分上に制
御電極を形成する工程とが含まれてなることを特徴とす
る半導体装置の製造方法。 - 【請求項６】半絶縁性三族−五族化合物半導体基板上に
ｉ型化合物半導体層及び一導電型化合物半導体層及び五
族元素が過剰な下側ｉ型化合物半導体層及び前記下側ｉ
型化合物半導体層とは少なくとも一元素を異にする元素
を含み五族元素が過剰な中間ｉ型化合物半導体層及び前
記中間ｉ型化合物半導体層とは少なくとも一元素を異に
する元素を含むか若しくは前記中間ｉ型化合物半導体層
の少なくとも一元素を欠如した元素を含み五族元素が過
剰な上側ｉ型化合物半導体層を順に積層形成する工程
と、 フッ素系或いは塩素系ガスをエッチング・ガスとするド
ライ・エッチング法を適用することに依って前記上側ｉ
型化合物半導体層を選択的に除去してからエッチャント
を酸或いはアルカリ系とするウエット・エッチング法を
適用することに依って前記中間型化合物半導体層を選択
的に除去して前記下側ｉ型化合物半導体層の一部を表出
する工程と、 次いで、前記下側ｉ型化合物半導体層の表出部分上に制
御電極を形成する工程とが含まれてなることを特徴とす
る半導体装置の製造方法。 - 【請求項７】中間ｉ型化合物半導体層はＡｌ或いはＰが
含まれたものであることを特徴とする請求項５或いは６
記載の半導体装置の製造方法。 - 【請求項８】五族元素が過剰なｉ型化合物半導体層の選
択エッチングにＳｉＣｌ4 ＋ＳＦ6系ガスを用いること
を特徴とする請求項５或いは６或いは７記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16845095A JPH0922998A (ja) | 1995-07-04 | 1995-07-04 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16845095A JPH0922998A (ja) | 1995-07-04 | 1995-07-04 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922998A true JPH0922998A (ja) | 1997-01-21 |
Family
ID=15868341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16845095A Withdrawn JPH0922998A (ja) | 1995-07-04 | 1995-07-04 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0922998A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107359135A (zh) * | 2016-05-09 | 2017-11-17 | 中国科学院半导体研究所 | 太赫兹天线片上集成器件的转移键合结构及其制备方法 |
| US10242876B2 (en) | 2015-03-26 | 2019-03-26 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
-
1995
- 1995-07-04 JP JP16845095A patent/JPH0922998A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10242876B2 (en) | 2015-03-26 | 2019-03-26 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
| CN107359135A (zh) * | 2016-05-09 | 2017-11-17 | 中国科学院半导体研究所 | 太赫兹天线片上集成器件的转移键合结构及其制备方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |