JP4108285B2 - Manufacturing method of multilayer printed wiring board - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、特にＩＣチップなどの半導体素子を内蔵する多層プリント配線板の製造方法に関するのもである。
【０００２】
【従来の技術】
ＩＣチップは、ワイヤーボンディング、ＴＡＢ、フリップチップなどの実装方法によって、プリント配線板との電気的接続を取っていた。
ワイヤーボンディングは、プリント配線板にＩＣチップを接着剤によりダイボンディングさせて、該プリント配線板のパッドとＩＣチップのパッドとを金線などのワイヤーで接続させた後、ＩＣチップ並びにワイヤーを守るために熱硬化性樹脂あるいは熱可塑性樹脂などの封止樹脂を施していた。
【０００３】
ＴＡＢは、ＩＣチップのバンプとプリント配線板のパッドとをリードと呼ばれる線を半田などによって一括して接続させた後、樹脂による封止を行っていた。
フリップチップは、ＩＣチップとプリント配線板のパッド部とをバンプを介して接続させて、バンプとの隙間に樹脂を充填させることによって行っていた。
【０００４】
しかしながら、それぞれの実装方法は、ＩＣチップとプリント配線板の間に接続用のリード部品（ワイヤー、リード、バンプ）を介して電気的接続を行っている。それらの各リード部品は、切断、腐食し易く、これにより、ＩＣチップとの接続が途絶えたり、誤作動の原因となることがあった。
また、それぞれの実装方法は、ＩＣチップを保護するためにエポキシ樹脂等の熱可塑性樹脂によって封止を行っているが、その樹脂を充填する際に気泡を含有すると、気泡が起点となって、リード部品の破壊やＩＣパッドの腐食、信頼性の低下を招いてしまう。熱可塑性樹脂による封止は、それぞれの部品に合わせて樹脂装填用プランジャー、金型を作成する必要が有り、また、熱硬化性樹脂であってもリード部品、ソルダーレジストなどの材質などを考慮した樹脂を選定しなくては成らないために、それぞれにおいてコスト的にも高くなる原因にもなった。
【０００５】
一方、上述したようにＩＣチップをプリント配線板（パッケージ基板）の外部に取り付けるのではなく、基板に半導体素子を埋め込んで、その上層に、ビルドアップ層を形成させることにより電気的接続を取る従来技術として、特開平９−３２１４０８号（ＵＳＰ５８７５１００）、特開平１０−２５６４２９号、特開平１１−１２６９７８号などが提案されている。
【０００６】
特開平９−３２１４０８号（ＵＳＰ５８７５１００）には、ダイパッド上に、スタッドバンプを形成した半導体素子をプリント配線板に埋め込んで、スタッドバンプ上に配線を形成して電気的接続を取っていた。しかしならが、該スタッドバンプはタマネギ状であり高さのバラツキが大きいために、層間絶縁層を形成させると、平滑性が低下し、バイアホールを形成させても未接続になりやすい。また、スタッドバンプをボンディングにより一つ一つ植設しており、一括して配設することができず、生産性という点でも難点があった。
【０００７】
特開平１０−２５６４２９号には、セラミック基板に半導体素子を収容し、フリップチップ形態によって電気的接続されている構造が示されている。しかしながら、セラミックは外形加工性が悪く、半導体素子の納まりがよくない。また、該バンプでは、高さのバラツキも大きくなった。そのために、層間絶縁層の平滑性が損なわれ、接続が低下してしまう。
【０００８】
特開平１１−１２６９７８号には、空隙の収容部に半導体素子などの電子部品埋め込んで、導体回路と接続して、バイアホールを介して積蔵している多層プリント配線板が示されている。しかしながら、収容部が空隙であるために、位置ずれを引き起こしやすく、半導体素子のパッドとの未接続が起き易い。また、ダイパッドと導体回路とを直接接続させているので、ダイパッドに酸化被膜ができやすく、絶縁抵抗が上昇してしまう問題がある。
【０００９】
【発明が解決しようとする課題】
本発明は上述した課題を解決するためになされたものであり、その目的とするところは、信頼性の高い半導体素子を内蔵する多層プリント配線板の製造方法を提案することを目的とする。
【００１０】
【課題を解決するための手段】
本発明者は鋭意研究した結果、半導体素子のダイパッド上に、仲介層を形成させることを創出した。その仲介層を有する半導体素子は、プリント配線板に収容させても、その上に、層間絶縁層を施して、バイアホールを形成させても所望の大きさや形状のものが得られる。
【００１１】
ＩＣチップのダイパッドに仲介層を設ける理由を説明する。ＩＣチップのパッドは一般的にアルミニウムなどで製造されている。仲介層を形成させていないダイパッドのままで、フォトエッチングにより層間絶縁層のバイアホールを形成させた時、ダイパッドのままであれば露光、現像後にパッドの表層に樹脂が残りやすかった。それに、現像液の付着によりパッドの変色を引き起こした。一方、レーザによりバイアホールを形成させた場合にもダイパッドを焼損しない条件で行うと、パッド上に樹脂残りが発生した。また、後工程に、酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経ると、ＩＣチップのパッドの変色、溶解が発生した。更に、ＩＣチップのパッドは、４０μｍ程度の径で作られており、バイアホールはそれより大きいので位置ずれの際に未接続が発生しやすい。
【００１２】
これに対して、ダイパッド上に銅等からなる仲介層を設けることで、溶剤の使用が可能となりパッド上の樹脂残りを防ぐことができる。また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもパッドの変色、溶解が発生しない。これにより、パッドとバイアホールとの接続性や信頼性を向上させる。更に、ＩＣチップのパッド上に４０μｍよりも大きな径の仲介層を介在させることで、バイアホールを確実に接続させることができる。望ましいのは、仲介層は、バイアホール径と同等以上のものがよい。
【００１３】
さらに、仲介層が形成されているので、半導体素子をプリント配線板に収納する前、もしくはその後にでも半導体素子の動作や電気検査を容易に行なえるようになった。それは、ダイパッドよりも大きい仲介層が形成されているので、プローブピンが接触し易くなったからである。それにより、予め製品の可否が判定することができ、生産性やコスト面でも向上させることができる。
【００１４】
故に、仲介層を形成することによって、半導体素子をプリント配線に収納することが好適に行える。つまり、仲介層を有する半導体素子は、プリント配線板に埋め込むため半導体素子であるともいえる。
該仲介層は、ダイパッド上に、薄膜層を形成し、その上に厚付け層を形成して成る。少なくとも２層以上で形成することができる。
【００１５】
本発明で定義される仲介層（トランジション層）について説明する。
トランジション層は、従来のＩＣチップ実装技術を用いることなく、半導体素子であるＩＣチップとプリント配線板と直接接続を取るために設けられた中間の仲介層を意味する。特徴としては、２層以上の金属層で形成され、半導体素子であるＩＣチップのダイパッドよりも大きくさせることにある。それによって、電気的接続や位置合わせ性を向上させるものであり、かつ、ダイパッドにダメージを与えることなくレーザやフォトエッチングによるバイアホール加工を可能にするものである。そのため、プリント配線板へのＩＣチップの埋め込み、収容、収納や接続を確実にすることができる。また、仲介層上には、直接、プリント配線板の導体層である金属を形成することを可能にする。その導体層の一例としては、層間樹脂絶縁層のバイアホールや基板上のスルーホールなどがある。
【００１６】
それぞれに多層プリント配線板だけで機能を果たしてもいるが、場合によっては半導体装置としてのパッケージ基板としての機能させるために外部基板であるマザーボードやドーターボードとの接続のため、ＢＧＡ、半田バンプやＰＧＡ（導電性接続ピン）を配設させてもよい。また、この構成は、従来の実装方法で接続した場合よりも配線長を短くできて、ループインダクタンスも低減できる。
【００１７】
本願発明に用いられるＩＣチップなどの電子部品を内蔵させる樹脂製基板としては、エポキシ樹脂、ＢＴ樹脂、フェノール樹脂などにガラスエポキシ樹脂などの補強材や心材を含浸させた樹脂、エポキシ樹脂を含浸させたプリプレグを積層させたものなどが用いられるが、一般的にプリント配線板で使用されるものを用いることができる。それ以外にも両面銅張積層板、片面板、金属膜を有しない樹脂板、樹脂シートを用いることができる。ただし、３５０℃以上の温度を加えると樹脂は、溶解、炭化をしてしまう。
【００１８】
ＩＣチップの全面に蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜を形成させる。その金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅などの金属を１層以上形成させるものがよい。厚みとしては、０．００１〜２．０μｍの間で形成させるのがよい。特に、０．０１〜０．１μｍの間で形成させるのが望ましい。特に、ニッケル、クロム、チタンで形成するのがよい。界面から湿分の侵入がなく、金属密着性に優れるからである。
【００１９】
該金属膜の上に、更に無電解めっき等により金属膜を設けることもできる。上側の金属膜は、ニッケル、銅、金、銀などの金属を１層以上形成させるものがよい。
【００２０】
その金属膜上に、無電解あるいは電解めっきにより、厚付けさせる。形成されるメッキの種類としてはニッケル、銅、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いることがよい。その厚みは１〜２０μｍの範囲で行うのがよい。それより厚くなると、エッチングの際にアンダーカットが起こってしまい、形成される仲介層とバイアホールと界面に隙間が発生することがある。その後、エッチングレジストを形成して、露光、現像して仲介層以外の部分の金属を露出させてエッチングを行い、ＩＣチップのパッド上に仲介層を形成させる。
【００２１】
また、上記仲介層の製造方法以外にも、ＩＣチップ及びコア基板の上に形成した金属膜上にドライフィルムレジストを形成して仲介層に該当する部分を除去させて、電解めっきによって厚付けした後、レジストを剥離してエッチング液によって、同様にＩＣチップのパッド上に仲介層を形成させることもできる。
【００２２】
また、本発明では、ＩＣチップを通孔に収容する絶縁樹脂基板と、絶縁樹脂基板とを、樹脂を含浸するシートを介在させて積層して上下から加圧する。シートからエポキシ樹脂がしみ出し、ＩＣチップの上面を覆う。これにより、ＩＣチップと、絶縁樹脂基板との上面が完全に平坦になる。このため、ビルドアップ層を形成する際に、バイアホール及び配線を適正に形成することができ、多層プリント配線板の配線の信頼性を高めることができる。
【００２３】
また、コア基板と樹脂板との加圧を減圧下で行うことが好適である。減圧することで、コア基板と樹脂板との間、及び、樹脂板中に気泡が残ることがなくなり、多層プリント配線板の信頼性を高めることができる。更に、樹脂板の硬化を減圧下で行うことにより、樹脂板中に気泡が残ることがなくなり、多層プリント配線板の信頼性を高めることができる。コア基板に形成した通孔にテーパを設けることも好適である。これにより、コア基板と樹脂板との間に気泡が残ることがなくなり、多層プリント配線板の信頼性を高めることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施例について図を参照して説明する。
Ａ．半導体素子
先ず、本発明の第１実施例に係る半導体素子（ＩＣチップ）の構成について、半導体素子２０の断面を示す図３（Ａ）、及び、平面図を示す図４（Ｂ）を参照して説明する。
【００２５】
[第１実施例]
図３（Ｂ）に示すように半導体素子２０の上面には、ダイパッド２２及び配線（図示せず）が配設されており、該ダイパッド２２及び配線の上に、パッシベーション膜２４が被覆され、該ダイパッド２２には、パッシベーション膜２４の開口が形成されている。ダイパッド２２の上には、主として銅からなる仲介層３８が形成されている。仲介層３８は、薄膜層３３と電解めっき膜３７とからなる。
【００２６】
引き続き、図３（Ｂ）を参照して上述した半導体素子の製造方法について、図１〜図４を参照して説明する。
【００２７】
（１）先ず、図１（Ａ）に示すシリコンウエハー２０Ａに、定法により配線２１及びダイパッド２２を形成する（図１（Ｂ）及び図１（Ｂ）の平面図を示す図４（Ａ）参照、なお、図１（Ｂ）は、図４（Ａ）のＢ−Ｂ断面を表している）。
（２）次に、ダイパッド２２及び配線２１の上に、パッシベーション膜２４を形成し、ダイパッド２２上に開口２４ａを設ける（図１（Ｃ））。
【００２８】
（３）シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜（薄膜層）３３を形成させる（図２（Ａ））。その厚みは、０．００１〜２．０μｍの範囲で形成させるのがよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍである。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第１実施例では、薄膜層３３は、クロムにより形成される。
【００２９】
（４）その後、液状レジスト、感光性レジスト、ドライフィルムのいずれかのレジスト層を薄膜層３３上に形成させる。仲介層３８を形成する部分が描画されたマスク（図示せず）を該レジスト層上に、載置して、露光、現像を経て、レジスト３５に非形成部３５ａを形成させる。電解メッキを施してレジスト層の非形成部３５ａに厚付け層（電解めっき膜）３７を設ける（図２（Ｂ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第１実施例では、銅を用いる。その厚みは１〜２０μｍの範囲で行うのがよい。
【００３０】
（５）メッキレジスト３５をアルカリ溶液等で除去した後、メッキレジスト３５下の金属膜３３を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去することで、ＩＣチップのパッド２２上に仲介層３８を形成する（図２（Ｃ））。
【００３１】
（６）次に、基板にエッチング液をスプレイで吹きつけ、仲介層３８の表面をエッチングすることにより粗化面３８αを形成する（図３（Ａ）参照）。
【００３２】
（７）最後に、仲介層３８が形成されたシリコンウエハー２０Ａを、ダイシングなどによって個片に分割して半導体素子２０を形成する（図３（Ｂ）及び図３（Ｂ）の平面図である図４（Ｂ）参照）。その後、必要に応じて、分割された半導体素子２０の動作確認や電気検査を行なってもよい。半導体素子２０は、ダイパッド２２よりも大きな仲介層３８が形成されているので、プローブピンが当てやすく、検査の精度が高くなっている。
【００３３】
[第２実施例]
第２実施例に係る半導体素子２０について、図７（Ｂ）を参照して説明する。図３（Ｂ）を参照して上述した第１実施例に係る半導体素子では、仲介層３８が、薄膜層３３と電解めっき膜３７とからなる２層構造であった。これに対して、第２実施例では、図７（Ｂ）に示すように、仲介層３８が、薄膜層３３と、無電解めっき膜３６と、電解めっき膜３７とからなる３層構造として構成されている。
【００３４】
引き続き、図７（Ｂ）を参照して上述した第２実施例に係る半導体素子の製造方法について、図５〜図７を参照して説明する。
【００３５】
（１）先ず、図５（Ａ）に示すシリコンウエハー２０Ａに、配線２１及びダイパッド２２を形成する（図５（Ｂ））。
（２）次に、ダイパッド２２及び配線の上に、パッシベーション膜２４を形成する（図５（Ｃ））。
【００３６】
（３）シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜（第１薄膜層）３３を形成させる（図５（Ｄ））。その厚みは、０．００１〜２μｍの範囲で形成させるのがよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍである。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第２実施例では、第１薄膜層３３は、クロムにより形成される。
【００３７】
（４）第１薄膜層３３の上に、スパッタ、蒸着、無電解めっきによって無電解めっき層（第２薄膜層）３６を積層する（図６（Ａ））。その厚みは、０．０１〜５μｍが良く、特に０．１〜３．０μｍが望ましい。その場合積層できる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。特に、銅、ニッケルのいずれかで形成させることがよい。銅は、廉価であることと電気伝達性がよいからである。ニッケルは、薄膜との密着性がよく、剥離やクラックを引き起こし難い。第２実施例では、第２薄膜層３６を無電解銅めっきにより形成する。
なお、望ましい第１薄膜層と第２薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルである。
金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【００３８】
（５）その後、レジスト層を第２薄膜層３６上に形成させる。マスク（図示せず）を該レジスト層上に載置して、露光、現像を経て、レジスト３５に非形成部３５ａを形成させる。電解メッキを施してレジスト層の非形成部３５ａに厚付け層（電解めっき膜）３７を設ける（図６（Ｂ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第２実施例では、銅を用いる。厚みは１〜２０μｍの範囲がよい。
【００３９】
（６）メッキレジスト３５をアルカリ溶液等で除去した後、メッキレジスト３５下の無電解めっき膜３６、金属膜３３を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去することで、ＩＣチップのパッド２２上に仲介層３８を形成する（図６（Ｃ））。
【００４０】
（７）次に、基板にエッチング液をスプレイで吹きつけ、仲介層３８の表面をエッチングすることにより粗化面３８αを形成する（図７（Ａ）参照）。
【００４１】
（８）最後に、仲介層３８が形成されたシリコンウエハー２０Ａを、ダイシングなどによって個片に分割して半導体素子２０を形成する（図７（Ｂ））。
【００４２】
[第３実施例]
第３実施例に係る半導体素子２０の製造方法について図８を参照して説明する。第３実施例の半導体素子の構成は、図３（Ｂ）を参照して上述した第１実施例とほぼ同様である。但し、第１実施例では、セミアディテブ工程を用い、レジスト非形成部に厚付け層３７を形成することで仲介層３８を形成した。これに対して、第３実施例では、フルアディテブ工程を用い、厚付け層３７を均一に形成した後、レジストを設け、レジスト非形成部をエッチングで除去することで仲介層３８を形成する。
【００４３】
この第３実施例の製造方法について図８を参照して説明する。
（１）第１実施例で図２（Ｂ）を参照して上述したように、シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜３３を形成させる（図８（Ａ））。その厚みは、０．００１〜２．０μｍの範囲がよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍで形成されることがよい。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第３実施例では、薄膜層３３は、クロムにより形成される。
【００４４】
（２）電解メッキを施して薄膜層３３の上に厚付け層（電解めっき膜）３７を均一に設ける（図８（Ｂ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第３実施例では、銅を用いる。その厚みは１〜２０μｍの範囲で行うのがよい。それより厚くなると、後述するエッチングの際にアンダーカットが起こってしまい、形成される仲介層とバイアホールと界面に隙間が発生することがあるからである。
【００４５】
（３）その後、レジスト層３５を厚付け層３７上に形成させる（図８（Ｃ））。
【００４６】
（４）レジスト３５の非形成部の金属膜３３及び厚付け層３７を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去した後、レジスト３５を剥離することで、ＩＣチップのパッド２２上に仲介層３８を形成する（図８（Ｄ））。以降の工程は、第１実施例と同様であるため説明を省略する。
【００４７】
[第４実施例]
第４実施例に係る半導体素子２０の製造方法について、図９を参照して説明する。図８を参照して上述した第３実施例に係る半導体素子では、仲介層３８が、薄膜層３３と電解めっき膜３７とからなる２層構造であった。これに対して、第４実施例では、図９（Ｄ）に示すように、仲介層３８が、薄膜層３３と、無電解めっき膜３６と、電解めっき膜３７とからなる３層構造として構成されている。
【００４８】
この第４実施例の製造方法について図９を参照して説明する。
（１）第１実施例で図６（Ａ）を参照して上述した第２実施例と同様に、第１薄膜層３３の上に、スパッタ、蒸着、無電解めっきによって第２薄膜層３６を積層する（図９（Ａ））。その厚みは、０．０１〜５μｍが良く、特に０．１〜３．０μｍが望ましい。その場合積層できる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。特に、銅、ニッケルのいずれかで形成させることがよい。銅は、廉価であることと電気伝達性がよいからである。ニッケルは、薄膜との密着性がよく、剥離やクラックを引き起こし難い。第４実施例では、第２薄膜層３６を無電解銅めっきにより形成する。
なお、望ましい第１薄膜層と第２薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルである。
金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【００４９】
（２）電解メッキを施して第２薄膜層３６の上に厚付け層（電解めっき膜）３７を均一に設ける（図９（Ｂ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。その厚みは１〜２０μｍの範囲で行うのがよい。
【００５０】
（３）その後、レジスト層３５を厚付け層３７上に形成させる（図９（Ｃ））。
【００５１】
（４）レジスト３５の非形成部の第１薄膜層３３、第２薄膜層３６及び厚付け層３７を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去した後、レジスト３５を剥離することで、ＩＣチップのパッド２２上に仲介層３８を形成する（図９（Ｄ））。以降の工程は、第１実施例と同様であるため説明を省略する。
【００５２】
Ｂ．半導体素子を内蔵する多層プリント配線板
引き続き、上述した第１〜第４実施例の半導体素子（ＩＣチップ）２０をコア基板の通孔に収納させてなる多層プリント配線板の構成について説明する。
[第１実施例]
図１４に示すように多層プリント配線板１０は、図３（Ｂ）を参照して上述した第１実施例のＩＣチップ２０を収容するコア基板３０と、層間樹脂絶縁層５０、層間樹脂絶縁層１５０とからなる。層間樹脂絶縁層５０には、バイアホール６０および導体回路５８が形成され、層間樹脂絶縁層１５０には、バイアホール１６０および導体回路１５８が形成されている。
【００５３】
層間樹脂絶縁層１５０の上には、ソルダーレジスト層７０が配設されている。ソルダーレジスト層７０の開口部７１下の導体回路１５８には、図示しないドータボード、マザーボード等の外部基板と接続するための半田バンプ７６が設けられている。
【００５４】
本実施例の多層プリント配線板１０では、コア基板３０にＩＣチップ２０を内蔵させて、該ＩＣチップ２０のパッド２２には仲介層を３８を配設させている。このため、リード部品や封止樹脂を用いず、ＩＣチップと多層プリント配線板（パッケージ基板）との電気的接続を取ることができる。また、ＩＣチップ部分に仲介層３８が形成されていることから、ＩＣチップ部分には平坦化されるので、上層の層間絶縁層５０も平坦化されて、膜厚みも均一になる。更に、仲介層によって、上層のバイアホール６０を形成する際も形状の安定性を保つことができる。
【００５５】
更に、ダイパッド２２上に銅製の仲介層３８を設けることで、パッド２２上の樹脂残りを防ぐことができ、また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもパッド２２の変色、溶解が発生しない。これにより、ＩＣチップのパッドとバイアホールとの接続性や信頼性を向上させる。更に、４０μｍ径パッド２２上に６０μｍ径以上の仲介層３８を介在させることで、６０μｍ径のバイアホールを確実に接続させることができる。
【００５６】
引き続き、図１４を参照して上述した多層プリント配線板の製造方法について、図１０〜図１３を参照して説明する。
【００５７】
（１）ガラスクロス等の心材にＢＴ（ビスマレイミドトリアジン）樹脂、エポキシ等の樹脂を含浸させたプリプレグを積層して硬化させた厚さ０．５mmの絶縁樹脂基板３０Ａを出発材料とする。先ず、絶縁樹脂基板３０ＡにＩＣチップ収容用の通孔３２を形成する（図１０（Ａ）参照）。ここでは、心材に樹脂を含浸させた樹脂基板３０Ａを用いているが、心材を備えない樹脂基板を用いることもできる。なお、通孔３２の下端開口部には、テーパ３２ａを設けることが好適である。テーパ３２ａにより、後述する積層工程において、ＩＣチップ２０、絶縁樹脂基板３０Ａ、プリプレグ３０Ｃ、樹脂板３０Ｂの間に気泡が残ることがなくなり、多層プリント配線板の信頼性を高めることができる。
【００５８】
（２）その後、絶縁樹脂基板３０Ａの通孔３２に、図３（Ｂ）を参照して上述した第１実施例、第２実施例、第３実施例、又は、第４実施例のＩＣチップ２０を収容する（図１０（Ｂ）参照）。
【００５９】
（３）そして、ＩＣチップ２０を収容する絶縁樹脂基板３０Ａと、同じく、ガラスクロス等の心材にまたはＢＴ、エポキシ等の樹脂を含浸させたプリプレグを積層して硬化させた厚さ０．２mmの絶縁樹脂板（コア基板）３０Ｂとを、ガラスクロス等の心材にエポキシ等の樹脂を含浸させた未硬化のプリプレグ３０Ｃ（厚さ０．１mm）を介在させて積層する（図１０（Ｃ））。ここでは、心材に樹脂を含浸させた樹脂板３０Ｂを用いているが、心材を備えない樹脂基板を用いることもできる。また、プリプレグの代わりに、種々の熱硬化性樹脂、又は、熱硬化性樹脂と熱可塑性樹脂とを心材に含浸させたシートを用いることができる。
【００６０】
（４）ステンレス（ＳＵＳ）プレス板１００Ａ、１００Ｂで、上述した積層体を上下方向から加圧する。この際に、プリプレグ３０Ｃからエポキシ樹脂３０αがしみ出し、通孔３２とＩＣチップ２０との間の空間を充填すると共に、ＩＣチップ２０の上面を覆う。これにより、ＩＣチップ２０と、絶縁樹脂基板３０Ａとの上面が完全に平坦になる。（図１０（Ｄ））。このため、後述する工程でビルドアップ層を形成する際に、バイアホール及び配線を適正に形成することができ、多層プリント配線板の配線の信頼性を高めることができる。加圧及び／又は仮硬化は、減圧下で行うことが好適である。減圧することで、ＩＣチップ２０、絶縁樹脂基板３０Ａ、プリプレグ３０Ｃ、樹脂板３０Ｂの間、及び、プリプレグ３０Ｃ中に気泡が残ることがなくなり、多層プリント配線板の信頼性を高めることができる。
【００６１】
（５）この後、加熱して、未硬化のエポキシ樹脂３０αを硬化させることでＩＣチップ２０を収容するコア基板３０を形成する（図１０（Ｅ））。この本硬化は、減圧下で行うことが好適である。減圧することで、プリプレグ３０Ｃ中に気泡が残ることがなくなり、多層プリント配線板の信頼性を高めることができる。
【００６２】
（６）上記工程を経た基板に、厚さ５０μｍの熱硬化型エポキシ系樹脂シートを温度５０〜１５０℃まで昇温しながら圧力５kg／cm２で真空圧着ラミネートし、エポキシ系樹脂からなる層間樹脂絶縁層５０を設ける（図１１（Ａ）参照）。真空圧着時の真空度は、１０ｍｍＨｇである。
【００６３】
（７）次に、波長１０．４μｍのＣＯ２ガスレーザにて、ビーム径５ｍｍ、トップハットモード、パルス幅５．０μ秒、マスクの穴径０．５ｍｍ、１ショットの条件で、層間樹脂絶縁層５０に直径６０μｍのバイアホール用開口４８を設ける（図１１（Ｂ）参照）。クロム酸や過マンガン酸を用いて、開口４８内の樹脂残りを除去する。ダイパッド２２上に銅製の仲介層３８を設けることで、パッド２２上の樹脂残りを防ぐことができ、これにより、パッド２２と後述するバイアホール６０との接続性や信頼性を向上させる。更に、４０μｍ径パッド２２上に６０μｍ以上の径の仲介層３８を介在させることで、６０μｍ径のバイアホール用開口４８を確実に接続させることができる。なお、ここでは、クロム酸を用いて樹脂残さを除去したが、酸素プラズマを用いてデスミア処理を行うことも可能である。
【００６４】
（８）次に、過マンガン酸で層間樹脂絶縁層５０の表面を粗化し、粗化面５０αを形成する（図１１（Ｃ）参照）。
【００６５】
（９）次に、粗化面５０αが形成された層間樹脂絶縁層５０上に無電解めっき膜５２を設ける（図１２（Ａ）参照）。無電解めっきとしては、銅、ニッケルを用いることができる。その厚みとしては、０．３μｍ〜１．２μｍの範囲がよい。０．３μｍ未満では、層間樹脂絶縁層上に金属膜を形成することができないことがある。１．２μｍを越えると、エッチングによって金属膜が残存してしまい、導体間の短絡を引き起こしやすくなるからである。以下のめっき液及びめっき条件でめっき膜を形成させた。
〔無電解めっき水溶液〕
ＮｉＳＯ４ ０．００３ ｍｏｌ／ｌ
酒石酸 ０．２００ ｍｏｌ／ｌ
硫酸銅 ０．０３０ ｍｏｌ／ｌ
ＨＣＨＯ ０．０５０ ｍｏｌ／ｌ
ＮａＯＨ ０．１００ ｍｏｌ／ｌ
α、α′−ビピルジル １００ ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ
〔無電解めっき条件〕
３４℃の液温度で４０分間浸漬させた。
【００６６】
上記以外でも上述したプラズマ処理と同じ装置を用い、Ｎｉ−Ｃｕ合金をターゲットにしたスパッタリングを、気圧０．６Ｐａ、温度８０℃、電力２００Ｗ、時間５分間の条件で行い、Ｎｉ−Ｃｕ合金５２を層間樹脂絶縁層５０の表面に形成する。このとき、形成されたＮｉ−Ｃｕ合金層５２の厚さは０．２μｍである。
【００６７】
（１０）上記処理を終えた基板３０に、市販の感光性ドライフィルムを貼り付け、フォトマスクフィルムを載置して、１００ｍＪ／cm２で露光した後、０．８％炭酸ナトリウムで現像処理し、厚さ１８μｍのめっきレジスト５４を設ける。次に、以下の条件で電解めっきを施して、厚さ１５μｍの電解めっき膜５６を形成する（図１２（Ｂ）参照）。なお、電解めっき水溶液中の添加剤は、アトテックジャパン社製のカパラシドＨＬである。
【００６８】
〔電解めっき水溶液〕
硫酸 ２．２４ ｍｏｌ／ｌ
硫酸銅 ０．２６ ｍｏｌ／ｌ
添加剤（アトテックジャパン製、カパラシドＨＬ）
１９．５ ｍｌ／ｌ
〔電解めっき条件〕
電流密度 １Ａ／dm２
時間 ６５分
温度 ２２±２℃
【００６９】
（１１）めっきレジスト５４を５％ＮａＯＨで剥離除去した後、そのめっきレジスト下のめっき膜層５２を硝酸および硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、めっき膜層５２と電解めっき膜５６からなる厚さ１６μｍの導体回路５８及びバイアホール６０を形成し、第二銅錯体と有機酸とを含有するエッチング液によって、粗化面５８α、６０αを形成する（図１２（Ｃ）参照）。本実施例では、図１０（Ｅ）を参照して上述したように、コア基板３０の上面が完全に平滑に形成されているため、バイアホール６０により仲介層３８に適切に接続を取ることができる。このため、多層プリント配線板の信頼性を高めることが可能となる。
【００７０】
（１２）次いで、上記（６）〜（１１）の工程を、繰り返すことにより、さらに上層の層間樹脂絶縁層１５０及び導体回路１５８（バイアホール１６０を含む）を形成する（図１３（Ａ）参照）。
【００７１】
（１３）次に、ジエチレングリコールジメチルエーテル（ＤＭＤＧ）に６０重量％の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂（日本化薬社製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量４０００）４６．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル社製、商品名：エピコート１００１）１５重量部、イミダゾール硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）１．６重量部、感光性モノマーである多官能アクリルモノマー（共栄化学社製、商品名：Ｒ６０４）３重量部、同じく多価アクリルモノマー（共栄化学社製、商品名：ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ社製、商品名：Ｓ−６５）０．７１重量部を容器にとり、攪拌、混合して混合組成物を調整し、この混合組成物に対して光重量開始剤としてベンゾフェノン（関東化学社製）２．０重量部、光増感剤としてのミヒラーケトン（関東化学社製）０．２重量部を加えて、粘度を２５℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物（有機樹脂絶縁材料）を得る。
なお、粘度測定は、Ｂ型粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｒｐｍの場合はローターNo.４、６ｒｐｍの場合はローターNo.３によった。
【００７２】
（１４）次に、基板３０に、上記ソルダーレジスト組成物を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後、ソルダーレジストレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／cm２の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口７１を形成する（図１３（Ｂ）参照）。
【００７３】
（１５）次に、ソルダーレジスト層（有機樹脂絶縁層）７０を形成した基板を、塩化ニッケル（２．３×１０−１ｍｏｌ／ｌ）、次亞リン酸ナトリウム（２．８×１０−１ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０−１ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成する。さらに、その基板を、シアン化金カリウム（７．６×１０−３ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０−１ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０−１ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０−１ｍｏｌ／ｌ）を含む無電解めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に厚さ０．０３μｍの金めっき層７４を形成することで、導体回路１５８に半田パッド７５を形成する（図１３（Ｃ）参照）。
【００７４】
（１６）この後、ソルダーレジスト層７０の開口部７１に、はんだペーストを印刷して、２００℃でリフローすることにより、半田バンプ７６を形成する。これにより、ＩＣチップ２０を内蔵し、半田バンプ７６を有する多層プリント配線板１０を得ることができる（図１４参照）。
【００７５】
上述した実施例では、層間樹脂絶縁層５０、１５０に熱硬化型エポキシ系樹脂シートを用いた。このエポキシ系樹脂には、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が含有されている。それぞれについて以下に説明する。
【００７６】
本発明の製造方法において使用するエポキシ系樹脂は、酸または酸化剤に可溶性の粒子（以下、可溶性粒子という）が酸または酸化剤に難溶性の樹脂（以下、難溶性樹脂という）中に分散したものである。
なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。
【００７７】
上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒子）、酸または酸化剤に可溶性の無機粒子（以下、可溶性無機粒子）、酸または酸化剤に可溶性の金属粒子（以下、可溶性金属粒子）等が挙げられる。これらの可溶性粒子は、単独で用いても良いし、２種以上併用してもよい。
【００７８】
上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。また、上記可溶性粒子の形状は、一様な形状であることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができるからである。
【００７９】
上記可溶性粒子の平均粒径としては、０．１〜１０μｍが望ましい。この粒径の範囲であれば、２種類以上の異なる粒径のものを含有してもよい。すなわち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均粒径が１〜３μｍの可溶性粒子とを含有する等である。これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。なお、本発明において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。
【００８０】
上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、２種以上の樹脂の混合物からなるものであってもよい。
【００８１】
また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、（メタ）アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した（メタ）アクリロニトリル・ブタジエンゴム等が挙げられる。これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。また、クロム酸を用いた場合でも、低濃度で溶解することができる。そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。
【００８２】
上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。
【００８３】
上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。これらは単独で用いても良いし、２種以上併用してもよい。
【００８４】
上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。
【００８５】
上記可溶性粒子を、２種以上混合して用いる場合、混合する２種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。両者とも導電性が低くいため樹脂シートの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂シートからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。
【００８６】
上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてバイアホール用開口を形成することできる。
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。
【００８７】
上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。これらの樹脂は単独で用いてもよいし、２種以上を併用してもよい。
さらには、１分子中に、２個以上のエポキシ基を有するエポキシ樹脂がより望ましい。前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。
【００８８】
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、２種以上を併用してもよい。それにより、耐熱性等に優れるものとなる。
【００８９】
本発明で用いる樹脂シートにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができ、樹脂シートにバイアホールやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂シートを用いてもよい。それによって、樹脂シートの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。
【００９０】
上記樹脂シートにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂シートに対して、３〜４０重量％が望ましい。可溶性粒子の配合量が３重量％未満では、所望の凹凸を有する粗化面を形成することができない場合があり、４０重量％を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂シートの深部まで溶解してしまい、樹脂シートからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。
【００９１】
上記樹脂シートは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。
【００９２】
上記硬化剤の含有量は、樹脂シートに対して０．０５〜１０重量％であることが望ましい。０．０５重量％未満では、樹脂シートの硬化が不十分であるため、酸や酸化剤が樹脂シートに侵入する度合いが大きくなり、樹脂シートの絶縁性が損なわれることがある。一方、１０重量％を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。
【００９３】
上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図り多層プリント配線板の性能を向上させることができる。
【００９４】
また、上記樹脂シートは、溶剤を含有していてもよい。上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。これらは単独で用いてもよいし、２種類以上併用してもよい。ただし、これらの層間樹脂絶縁層は、３５０℃以上の温度を加えると溶解、炭化をしてしまう。
【００９５】
[第２実施例]
次に、本発明の第２実施例に係る多層プリント配線板について、図１６を参照して説明する。
上述した第１実施例では、ＢＧＡを配設した場合で説明した。第２実施例では、第１実施例とほぼ同様であるが、図１６に示すように導電性接続ピン９６を介して接続を取るＰＧＡ方式に構成されている。また、上述した第１実施例では、バイアホールをレーザで形成したが、第２実施例では、フォトエッチングによりバイアホールを形成する。
【００９６】
この第２実施例に係る多層プリント配線板の製造方法について、図１５を参照して説明する。
（４）第１実施例と同様に、（１）〜（３）上記工程を経た基板に、厚さ５０μｍの熱硬化型エポキシ系樹脂５０を塗布する（図１５（Ａ）参照）。
【００９７】
（５）次に、バイアホール形成位置に対応する黒円４９ａの描かれたフォトマスクフィルム４９を層間樹脂絶縁層５０に載置し、露光する（図１５（Ｂ））。
【００９８】
（６）ＤＭＴＧ液でスプレー現像し、加熱処理を行うことで直径８５μｍのバイアホール用開口４８を備える層間樹脂絶縁層５０を設ける（図１５（Ｃ）参照）。
【００９９】
（７）、過マンガン酸、又は、クロム酸で層間樹脂絶縁層５０の表面を粗化し、粗化面５０αを形成する（図１５（Ｄ）参照）。以降の工程は、上述した第１実施例と同様であるため、説明を省略する。
【０１００】
【発明の効果】
本発明の構造により、リード部品を介さずに、ＩＣチップとプリント配線板との接続を取ることができる。そのため、樹脂封止も不要となる。更に、リード部品や封止樹脂に起因する不具合が起きないので、接続性や信頼性が向上する。また、ＩＣチップのパッドとプリント配線板の導電層が直接接続されているので、電気特性も向上させることができる。
更に、従来のＩＣチップの実装方法に比べて、ＩＣチップ〜基板〜外部基板までの配線長も短くできて、ループインダクタンスを低減できる効果もある。
また、本発明では、ＩＣチップを通孔に収容する絶縁樹脂基板と、絶縁樹脂基板とを、樹脂を含浸するシートを介在させて積層して上下から加圧する。シートからエポキシ樹脂がしみ出し、ＩＣチップの上面を覆う。これにより、ＩＣチップと、絶縁樹脂基板との上面が完全に平坦になる。このため、ビルドアップ層を形成する際に、バイアホール及び配線を適正に形成することができ、多層プリント配線板の配線の信頼性を高めることができる。
【図面の簡単な説明】
【図１】 （Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る半導体素子の製造工程図である。
【図２】 （Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る半導体素子の製造工程図である。
【図３】 （Ａ）、（Ｂ）は、本発明の第１実施例に係る半導体素子の製造工程図である。
【図４】 （Ａ）は、本発明の第１実施例に係るシリコンウエハーの平面図であり、（Ｂ）は、個片化された半導体素子の平面図である。
【図５】 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第２実施例に係る半導体素子の製造工程図である。
【図６】 （Ａ）、（Ｂ）、（Ｃ）は、本発明の第２実施例に係る半導体素子の製造工程図である。
【図７】 （Ａ）、（Ｂ）は、本発明の第２実施例に係る半導体素子の製造工程図である。
【図８】 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第３実施例に係る半導体素子の製造工程図である。
【図９】 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第４実施例に係る半導体素子の製造工程図である。
【図１０】 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）は、本発明の第１実施例に係る多層プリント配線板の製造工程図である。
【図１１】 （Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る多層プリント配線板の製造工程図である。
【図１２】 （Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る多層プリント配線板の製造工程図である。
【図１３】 （Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る多層プリント配線板の製造工程図である。
【図１４】 本発明の第１実施例に係る多層プリント配線板の断面図である。
【図１５】 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第２実施例に係る多層プリント配線板の製造工程図である。
【図１６】 本発明の第２実施例に係る多層プリント配線板の断面図である。
【符号の説明】
２０ ＩＣチップ（半導体素子）
２２ ダイパッド
２４ パッシベーション膜
３０ コア基板
３２ 通孔
３６ 樹脂層
３８ 仲介層
５０ 層間樹脂絶縁層
５８ 導体回路
６０ バイアホール
７０ ソルダーレジスト層
７６ 半田バンプ
９０ ドータボード
９６ 導電性接続ピン
９７ 導電性接着剤
１２０ ＩＣチップ
１５０ 層間樹脂絶縁層
１５８ 導体回路
１６０ バイアホール[0001]
BACKGROUND OF THE INVENTION
  The present invention also relates to a method for manufacturing a multilayer printed wiring board that incorporates a semiconductor element such as an IC chip.
[0002]
[Prior art]
  The IC chip has been electrically connected to the printed wiring board by a mounting method such as wire bonding, TAB, or flip chip.
  In wire bonding, an IC chip is die-bonded to a printed wiring board with an adhesive, and the pad of the printed wiring board and the IC chip pad are connected with a wire such as a gold wire, and then the IC chip and the wire are protected. An encapsulating resin such as a thermosetting resin or a thermoplastic resin has been applied.
[0003]
  In TAB, the bumps of the IC chip and the pads of the printed wiring board are collectively connected with wires called leads by solder or the like, and then sealed with resin.
  The flip chip is performed by connecting the IC chip and the pad portion of the printed wiring board via bumps and filling a resin in the gap between the bumps.
[0004]
  However, in each mounting method, electrical connection is performed between the IC chip and the printed wiring board via connecting lead parts (wires, leads, bumps). Each of these lead parts is likely to be cut and corroded, which may cause the connection with the IC chip to be lost or cause a malfunction.
  In addition, each mounting method is sealed with a thermoplastic resin such as an epoxy resin to protect the IC chip, but if bubbles are included when filling the resin, the bubbles become the starting point, Lead components are destroyed, IC pads are corroded, and reliability is reduced. For sealing with thermoplastic resin, it is necessary to create a plunger and mold for resin loading according to each part. In addition, even for thermosetting resin, the materials such as lead parts and solder resist are considered. Since it was necessary to select the resin, it was also a cause of high cost in each.
[0005]
  On the other hand, instead of attaching an IC chip to the outside of a printed wiring board (package substrate) as described above, a conventional semiconductor device is embedded in a substrate, and a buildup layer is formed on the upper layer to establish electrical connection. As a technique, Japanese Patent Laid-Open No. 9-321408 (USP 5875100), Japanese Patent Laid-Open No. 10-256429, Japanese Patent Laid-Open No. 11-126978, and the like have been proposed.
[0006]
  In JP-A-9-321408 (US Pat. No. 5,875,100), a semiconductor element in which stud bumps are formed on a die pad is embedded in a printed wiring board, and wiring is formed on the stud bumps for electrical connection. However, since the stud bump is onion-like and has a large variation in height, when the interlayer insulating layer is formed, the smoothness is lowered, and even if a via hole is formed, it is easily disconnected. In addition, stud bumps are planted one by one by bonding, and cannot be arranged in a lump, and there is a problem in terms of productivity.
[0007]
  Japanese Patent Application Laid-Open No. 10-256429 shows a structure in which a semiconductor element is accommodated in a ceramic substrate and electrically connected in a flip chip form. However, ceramics have poor outer formability and do not fit in semiconductor elements. In addition, the bumps also had large height variations. For this reason, the smoothness of the interlayer insulating layer is impaired, and the connection is lowered.
[0008]
  Japanese Patent Application Laid-Open No. 11-126978 discloses a multilayer printed wiring board in which an electronic component such as a semiconductor element is embedded in a space accommodating portion, connected to a conductor circuit, and stored via a via hole. However, since the accommodating portion is a gap, misalignment is likely to occur, and disconnection from the pads of the semiconductor element is likely to occur. Further, since the die pad and the conductor circuit are directly connected, there is a problem that an oxide film is easily formed on the die pad and the insulation resistance is increased.
[0009]
[Problems to be solved by the invention]
  The present invention has been made to solve the above-described problems, and an object of the present invention is to propose a method for manufacturing a multilayer printed wiring board incorporating a highly reliable semiconductor element.
[0010]
[Means for Solving the Problems]
  As a result of diligent research, the present inventor, on the die pad of the semiconductor element,MediationCreated to form a layer. ThatMediationA semiconductor element having a layer can be obtained in a desired size or shape even if it is housed in a printed wiring board or an interlayer insulating layer is formed thereon to form a via hole.
[0011]
  For IC chip die padMediationThe reason for providing the layer will be described. IC pad pads are generally made of aluminum or the like.MediationWhen the via hole of the interlayer insulating layer was formed by photoetching with the die pad having no layer formed, if the die pad was left as it was, the resin was likely to remain on the surface layer of the pad after exposure and development. Moreover, discoloration of the pad was caused by the adhesion of the developer. On the other hand, even when the via hole was formed by the laser, if the die pad was not burned out, a resin residue was generated on the pad. Further, when the substrate was immersed in an acid, an oxidant, or an etchant in the subsequent process, or after various annealing processes, discoloration and dissolution of the IC chip pad occurred. Further, the pads of the IC chip are made with a diameter of about 40 μm, and the via hole is larger than that, and therefore unconnected is likely to occur at the time of displacement.
[0012]
  In contrast, the die pad is made of copper or the like.MediationBy providing the layer, it is possible to use a solvent and prevent the resin residue on the pad. Further, even when the substrate is immersed in an acid, an oxidant, or an etching solution in the post-process, or through various annealing processes, the pad is not discolored or dissolved. This improves the connectivity and reliability between the pad and the via hole. Furthermore, a diameter larger than 40 μm is formed on the IC chip pad.MediationBy interposing the layer, the via hole can be reliably connected. DesirableMediationThe layer should be equal to or greater than the via hole diameter.
[0013]
  further,MediationSince the layer is formed, the semiconductor element can be easily operated and electrically inspected before or after the semiconductor element is housed in the printed wiring board. It is bigger than the die padMediationThis is because the layer is formed so that the probe pin can easily come into contact. As a result, whether or not the product is available can be determined in advance, and productivity and cost can be improved.
[0014]
  Therefore,MediationBy forming the layer, the semiconductor element can be suitably accommodated in the printed wiring. That meansMediationA semiconductor element having a layer can be said to be a semiconductor element because it is embedded in a printed wiring board.
  TheMediationThe layer is formed by forming a thin film layer on the die pad and forming a thickening layer thereon. It can be formed of at least two layers.
[0015]
  Defined in the present inventionMediation layer(Transition layer)Will be described.
  The transition layer means an intermediate intermediary layer provided to directly connect an IC chip as a semiconductor element and a printed wiring board without using a conventional IC chip mounting technique. A feature is that it is formed of two or more metal layers and is larger than a die pad of an IC chip which is a semiconductor element. This improves electrical connection and alignment, and enables via hole processing by laser or photoetching without damaging the die pad. For this reason, the IC chip can be securely embedded, accommodated, accommodated, and connected to the printed wiring board. Also,MediationIt is possible to directly form a metal which is a conductor layer of a printed wiring board on the layer. Examples of the conductor layer include a via hole in an interlayer resin insulating layer and a through hole on a substrate.
[0016]
  Each of them functions only with a multilayer printed wiring board, but in some cases, in order to function as a package substrate as a semiconductor device, for connection with a mother board or daughter board as an external board, BGA, solder bumps or PGA (Conductive connection pins) may be provided. In addition, this configuration can shorten the wiring length and can reduce the loop inductance as compared with the case of connecting by the conventional mounting method.
[0017]
  As a resin-made substrate incorporating an electronic component such as an IC chip used in the present invention, epoxy resin, BT resin, phenol resin or the like impregnated with a reinforcing material such as glass epoxy resin or a core material, or an epoxy resin. A laminate of prepregs or the like is used, and those generally used for printed wiring boards can be used. In addition, a double-sided copper-clad laminate, a single-sided plate, a resin plate without a metal film, and a resin sheet can be used. However, if a temperature of 350 ° C. or higher is applied, the resin will dissolve and carbonize.
[0018]
  Physical vapor deposition such as vapor deposition and sputtering is performed on the entire surface of the IC chip to form a conductive metal film on the entire surface. As the metal, one that forms one or more layers of metals such as tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper is preferable. As thickness, it is good to form between 0.001-2.0 micrometers. In particular, it is desirable to form between 0.01 and 0.1 μm. In particular, it is good to form with nickel, chromium, and titanium. This is because moisture does not enter from the interface and the metal adhesion is excellent.
[0019]
  A metal film can be further provided on the metal film by electroless plating or the like. The upper metal film preferably has one or more layers of metals such as nickel, copper, gold, and silver.
[0020]
  The metal film is thickened by electroless or electrolytic plating. The types of plating formed include nickel, copper, gold, silver, zinc, and iron. Since the conductor layer, which is a build-up formed later, is mainly copper, it is preferable to use copper. The thickness is preferably in the range of 1 to 20 μm. If it is thicker than that, undercut occurs during etching and it is formedMediationGaps may occur at the interface between the layer and via hole. Then, form an etching resist, expose and developMediationEtching by exposing the metal other than the layer on the IC chip padMediationA layer is formed.
[0021]
  Also, aboveMediationIn addition to the layer manufacturing method, a dry film resist is formed on the metal film formed on the IC chip and the core substrate.MediationAfter removing the portion corresponding to the layer and thickening by electroplating, the resist is peeled off, and the etching solution is used on the IC chip pad as well.MediationLayers can also be formed.
[0022]
  Further, in the present invention, the insulating resin substrate accommodated in the through hole of the IC chip and the insulating resin substrate are laminated with the sheet impregnated with the resin interposed therebetween and pressed from above and below. Epoxy resin oozes from the sheet and covers the upper surface of the IC chip. Thereby, the upper surfaces of the IC chip and the insulating resin substrate become completely flat. For this reason, when forming a buildup layer, a via hole and wiring can be formed appropriately and the reliability of the wiring of a multilayer printed wiring board can be improved.
[0023]
  Further, it is preferable to pressurize the core substrate and the resin plate under reduced pressure. By reducing the pressure, bubbles do not remain between the core substrate and the resin plate and in the resin plate, and the reliability of the multilayer printed wiring board can be improved. Furthermore, by curing the resin board under reduced pressure, no bubbles remain in the resin board, and the reliability of the multilayer printed wiring board can be improved. It is also preferable to provide a taper in the through hole formed in the core substrate. Thereby, air bubbles are not left between the core substrate and the resin board, and the reliability of the multilayer printed wiring board can be improved.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
  Embodiments of the present invention will be described below with reference to the drawings.
A. Semiconductor element
  First, the configuration of the semiconductor element (IC chip) according to the first embodiment of the present invention will be described with reference to FIG. 3A showing a cross section of the semiconductor element 20 and FIG. 4B showing a plan view. To do.
[0025]
[First embodiment]
  As shown in FIG. 3B, a die pad 22 and a wiring (not shown) are disposed on the upper surface of the semiconductor element 20, and a passivation film 24 is coated on the die pad 22 and the wiring. An opening of a passivation film 24 is formed in the die pad 22. The die pad 22 is mainly made of copper.MediationLayer 38 is formed.MediationThe layer 38 includes a thin film layer 33 and an electrolytic plating film 37.
[0026]
  Next, a method for manufacturing the semiconductor element described above with reference to FIG. 3B will be described with reference to FIGS.
[0027]
(1) First, the wiring 21 and the die pad 22 are formed by the usual method on the silicon wafer 20A shown in FIG. 1A (see FIG. 4A showing the plan views of FIG. 1B and FIG. 1B). Note that FIG. 1B shows a BB cross section of FIG.
(2) Next, a passivation film 24 is formed on the die pad 22 and the wiring 21, and an opening 24a is provided on the die pad 22 (FIG. 1C).
[0028]
(3) Physical vapor deposition such as vapor deposition or sputtering is performed on the silicon wafer 20A to form a conductive metal film (thin film layer) 33 on the entire surface (FIG. 2A). The thickness is preferably formed in the range of 0.001 to 2.0 μm. If it is below that range, a thin film layer cannot be formed on the entire surface. If it is above the range, the thickness of the formed film will vary. The optimum range is 0.01 to 1.0 μm. As a metal to be formed, a material selected from tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper is preferably used. These metals serve as a protective film for the die pad and do not deteriorate the electrical characteristics. In the first embodiment, the thin film layer 33 is made of chromium.
[0029]
(4) Thereafter, a resist layer of any one of a liquid resist, a photosensitive resist, and a dry film is formed on the thin film layer 33.MediationA mask (not shown) on which a portion for forming the layer 38 is drawn is placed on the resist layer, and exposed and developed to form a non-formed portion 35a in the resist 35. Electrolytic plating is performed to provide a thickening layer (electrolytic plating film) 37 on the resist layer non-forming portion 35a (FIG. 2B). The types of plating formed include copper, nickel, gold, silver, zinc, and iron. Electrical characteristics, economic efficiency, and the conductor layer, which is a build-up formed later, is mainly copper, so copper is preferably used. In the first embodiment, copper is used. The thickness is preferably in the range of 1 to 20 μm.
[0030]
(5) After removing the plating resist 35 with an alkaline solution or the like, the metal film 33 under the plating resist 35 is subjected to sulfuric acid-hydrogen peroxide solution, ferric chloride, cupric chloride, cupric complex-organic acid salt, etc. On the IC chip pad 22 by removing with an etching solution ofMediationThe layer 38 is formed (FIG. 2C).
[0031]
(6) Next, spray the etching solution on the substrate by spraying.MediationA roughened surface 38α is formed by etching the surface of the layer 38 (see FIG. 3A).
[0032]
(7) Finally,MediationThe silicon wafer 20A on which the layer 38 is formed is divided into individual pieces by dicing or the like to form the semiconductor element 20 (see FIG. 3 (B) and FIG. 4 (B) which is a plan view of FIG. 3 (B)). . Thereafter, if necessary, operation check and electrical inspection of the divided semiconductor element 20 may be performed. The semiconductor element 20 is larger than the die pad 22MediationSince the layer 38 is formed, the probe pin can be easily applied, and the inspection accuracy is high.
[0033]
[Second Embodiment]
  A semiconductor element 20 according to the second embodiment will be described with reference to FIG. In the semiconductor device according to the first embodiment described above with reference to FIG.MediationThe layer 38 had a two-layer structure composed of the thin film layer 33 and the electrolytic plating film 37. On the other hand, in the second embodiment, as shown in FIG.MediationThe layer 38 is configured as a three-layer structure including a thin film layer 33, an electroless plating film 36, and an electrolytic plating film 37.
[0034]
  Subsequently, a method of manufacturing the semiconductor device according to the second embodiment described above with reference to FIG. 7B will be described with reference to FIGS.
[0035]
(1) First, the wiring 21 and the die pad 22 are formed on the silicon wafer 20A shown in FIG. 5A (FIG. 5B).
(2) Next, a passivation film 24 is formed on the die pad 22 and the wiring (FIG. 5C).
[0036]
(3) Physical vapor deposition such as vapor deposition or sputtering is performed on the silicon wafer 20A to form a conductive metal film (first thin film layer) 33 on the entire surface (FIG. 5D). The thickness is preferably in the range of 0.001 to 2 μm. If it is below that range, a thin film layer cannot be formed on the entire surface. If it is above the range, the thickness of the formed film will vary. The optimum range is 0.01 to 1.0 μm. As a metal to be formed, a material selected from tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper is preferably used. These metals serve as a protective film for the die pad and do not deteriorate the electrical characteristics. In the second embodiment, the first thin film layer 33 is made of chromium.
[0037]
(4) An electroless plating layer (second thin film layer) 36 is stacked on the first thin film layer 33 by sputtering, vapor deposition, or electroless plating (FIG. 6A). The thickness is preferably 0.01 to 5 μm, and particularly preferably 0.1 to 3.0 μm. In this case, the metal that can be laminated is preferably selected from nickel, copper, gold, and silver. In particular, it may be formed of either copper or nickel. This is because copper is inexpensive and has good electrical conductivity. Nickel has good adhesion to a thin film and hardly causes peeling or cracking. In the second embodiment, the second thin film layer 36 is formed by electroless copper plating.
  Desirable combinations of the first thin film layer and the second thin film layer are chromium-copper, chromium-nickel, titanium-copper, and titanium-nickel.
  It is superior to other combinations in terms of metal bondability and electrical conductivity.
[0038]
(5) Thereafter, a resist layer is formed on the second thin film layer 36. A mask (not shown) is placed on the resist layer, and after exposure and development, a non-formed portion 35a is formed in the resist 35. Electrolytic plating is performed to provide a thickening layer (electrolytic plating film) 37 on the resist layer non-forming portion 35a (FIG. 6B). The types of plating formed include copper, nickel, gold, silver, zinc, and iron. Electrical characteristics, economic efficiency, and the conductor layer, which is a build-up formed later, is mainly copper. Therefore, copper is preferably used. In the second embodiment, copper is used. The thickness is preferably in the range of 1 to 20 μm.
[0039]
(6) After removing the plating resist 35 with an alkaline solution or the like, the electroless plating film 36 and the metal film 33 under the plating resist 35 are made into sulfuric acid-hydrogen peroxide solution, ferric chloride, cupric chloride, cupric. By removing the complex-organic acid salt or the like with an etching solution, the IC chip pad 22 is removed.MediationThe layer 38 is formed (FIG. 6C).
[0040]
(7) Next, spray the etching solution onto the substrate by spraying.MediationThe roughened surface 38α is formed by etching the surface of the layer 38 (see FIG. 7A).
[0041]
(8) Finally,MediationThe semiconductor element 20 is formed by dividing the silicon wafer 20A on which the layer 38 is formed into individual pieces by dicing or the like (FIG. 7B).
[0042]
[Third embodiment]
  A method for manufacturing the semiconductor element 20 according to the third embodiment will be described with reference to FIG. The configuration of the semiconductor device of the third embodiment is substantially the same as that of the first embodiment described above with reference to FIG. However, in the first embodiment, the semi-additive process is used to form the thickening layer 37 in the resist non-formation portion.MediationLayer 38 was formed. On the other hand, in the third embodiment, a full additive process is used to uniformly form the thickening layer 37, a resist is provided, and a non-resist forming portion is removed by etching.MediationLayer 38 is formed.
[0043]
  A manufacturing method of the third embodiment will be described with reference to FIG.
(1) As described above with reference to FIG. 2B in the first embodiment, physical vapor deposition such as vapor deposition and sputtering is performed on the silicon wafer 20A to form a conductive metal film 33 on the entire surface ( FIG. 8 (A)). The thickness is preferably in the range of 0.001 to 2.0 μm. If it is below that range, a thin film layer cannot be formed on the entire surface. If it is above the range, the thickness of the formed film will vary. The optimum range is preferably 0.01 to 1.0 μm. As a metal to be formed, a material selected from tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper is preferably used. These metals serve as a protective film for the die pad and do not deteriorate the electrical characteristics. In the third embodiment, the thin film layer 33 is made of chromium.
[0044]
(2) A thickening layer (electrolytic plating film) 37 is uniformly provided on the thin film layer 33 by electrolytic plating (FIG. 8B). The types of plating formed include copper, nickel, gold, silver, zinc, and iron. Electrical characteristics, economic efficiency, and the conductor layer, which is a build-up formed later, is mainly copper. Therefore, copper is preferably used. In the third embodiment, copper is used. The thickness is preferably in the range of 1 to 20 μm. If it is thicker than that, undercut occurs during etching, which will be described later.MediationThis is because a gap may occur at the interface between the layer and the via hole.
[0045]
(3) Thereafter, a resist layer 35 is formed on the thickening layer 37 (FIG. 8C).
[0046]
(4) The metal film 33 and the thickening layer 37 in the non-formed portion of the resist 35 are removed with an etching solution such as sulfuric acid-hydrogen peroxide solution, ferric chloride, cupric chloride, cupric complex-organic acid salt. After that, the resist 35 is peeled to remove the resist 35 on the IC chip pad 22.MediationThe layer 38 is formed (FIG. 8D). Since the subsequent steps are the same as those in the first embodiment, description thereof is omitted.
[0047]
[Fourth embodiment]
  A method for manufacturing the semiconductor element 20 according to the fourth embodiment will be described with reference to FIG. In the semiconductor device according to the third embodiment described above with reference to FIG.MediationThe layer 38 had a two-layer structure composed of the thin film layer 33 and the electrolytic plating film 37. On the other hand, in the fourth embodiment, as shown in FIG.MediationThe layer 38 is configured as a three-layer structure including a thin film layer 33, an electroless plating film 36, and an electrolytic plating film 37.
[0048]
  The manufacturing method of the fourth embodiment will be described with reference to FIG.
(1) In the first embodiment, as in the second embodiment described above with reference to FIG. 6A, the second thin film layer 36 is formed on the first thin film layer 33 by sputtering, vapor deposition, or electroless plating. They are stacked (FIG. 9A). The thickness is preferably 0.01 to 5 μm, and particularly preferably 0.1 to 3.0 μm. In this case, the metal that can be laminated is preferably selected from nickel, copper, gold, and silver. In particular, it may be formed of either copper or nickel. This is because copper is inexpensive and has good electrical conductivity. Nickel has good adhesion to a thin film and hardly causes peeling or cracking. In the fourth embodiment, the second thin film layer 36 is formed by electroless copper plating.
  Desirable combinations of the first thin film layer and the second thin film layer are chromium-copper, chromium-nickel, titanium-copper, and titanium-nickel.
  It is superior to other combinations in terms of metal bondability and electrical conductivity.
[0049]
(2) Thickening layer (electrolytic plating film) 37 is uniformly provided on second thin film layer 36 by electrolytic plating (FIG. 9B). The types of plating formed include copper, nickel, gold, silver, zinc, and iron. The thickness is preferably in the range of 1 to 20 μm.
[0050]
(3) Thereafter, a resist layer 35 is formed on the thickening layer 37 (FIG. 9C).
[0051]
(4) The first thin film layer 33, the second thin film layer 36, and the thickening layer 37 in the portion where the resist 35 is not formed are made of sulfuric acid-hydrogen peroxide solution, ferric chloride, cupric chloride, cupric complex-organic. After removing with an etching solution such as an acid salt, the resist 35 is peeled off, and the IC chip pad 22 is removed.MediationThe layer 38 is formed (FIG. 9D). Since the subsequent steps are the same as those in the first embodiment, description thereof is omitted.
[0052]
B. Multilayer printed wiring board with built-in semiconductor elements
  Next, the configuration of the multilayer printed wiring board in which the semiconductor elements (IC chips) 20 of the first to fourth embodiments described above are accommodated in the through holes of the core substrate will be described.
[First embodiment]
  As shown in FIG. 14, the multilayer printed wiring board 10 includes a core substrate 30 that accommodates the IC chip 20 of the first embodiment described above with reference to FIG. 3B, an interlayer resin insulation layer 50, and an interlayer resin insulation layer. 150. Via hole 60 and conductor circuit 58 are formed in interlayer resin insulation layer 50, and via hole 160 and conductor circuit 158 are formed in interlayer resin insulation layer 150.
[0053]
  A solder resist layer 70 is disposed on the interlayer resin insulating layer 150. The conductor circuit 158 under the opening 71 of the solder resist layer 70 is provided with solder bumps 76 for connection to an external substrate (not shown) such as a daughter board or a mother board.
[0054]
  In the multilayer printed wiring board 10 of the present embodiment, the IC chip 20 is built in the core substrate 30, and the pads 22 of the IC chip 20 are provided on the pads 22 of the IC chip 20.Mediation38 layers are provided. For this reason, the electrical connection between the IC chip and the multilayer printed wiring board (package substrate) can be established without using lead parts or sealing resin. Also on the IC chip partMediationSince the layer 38 is formed, the IC chip portion is flattened, so that the upper interlayer insulating layer 50 is also flattened and the film thickness becomes uniform. Furthermore,MediationDepending on the layer, shape stability can be maintained even when the upper via hole 60 is formed.
[0055]
  Furthermore, copper is formed on the die pad 22.MediationBy providing the layer 38, the resin residue on the pad 22 can be prevented, and the color of the pad 22 can be changed even after being immersed in an acid, an oxidant, or an etching solution in the post process, No dissolution occurs. This improves the connectivity and reliability between the IC chip pads and via holes. Further, a diameter of 60 μm or more is formed on the 40 μm diameter pad 22.MediationBy interposing the layer 38, a via hole having a diameter of 60 μm can be reliably connected.
[0056]
  Next, a method for manufacturing the multilayer printed wiring board described above with reference to FIG. 14 will be described with reference to FIGS.
[0057]
(1) An insulating resin substrate 30A having a thickness of 0.5 mm obtained by laminating a prepreg impregnated with a core material such as glass cloth and a resin such as BT (bismaleimide triazine) resin or epoxy is used as a starting material. First, a through hole 32 for accommodating an IC chip is formed in the insulating resin substrate 30A (see FIG. 10A). Although the resin substrate 30A in which the core material is impregnated with the resin is used here, a resin substrate that does not include the core material can also be used. A taper 32 a is preferably provided at the lower end opening of the through hole 32. Due to the taper 32a, the IC chip 20, the insulating resin substrate 30A, the prepreg 30C, and the resin in the laminating process described later.BoardAir bubbles are not left between 30B, and the reliability of the multilayer printed wiring board can be improved.
[0058]
(2) Thereafter, the IC chip of the first embodiment, the second embodiment, the third embodiment, or the fourth embodiment described above with reference to FIG. 3 (B) in the through hole 32 of the insulating resin substrate 30A. 20 is accommodated (see FIG. 10B).
[0059]
(3) Then, the insulating resin substrate 30A that accommodates the IC chip 20 and, similarly, a core material such as a glass cloth or a prepreg impregnated with a resin such as BT or epoxy is laminated and cured to a thickness of 0.2 mm Insulating resinBoard(Core substrate) 30B is laminated with an uncured prepreg 30C (thickness: 0.1 mm) in which a core material such as glass cloth is impregnated with a resin such as epoxy (FIG. 10C). Here, resin in which the core material is impregnated with resinBoardAlthough 30B is used, a resin substrate that does not include a core material can also be used. Further, instead of the prepreg, various thermosetting resins or a sheet in which a core material is impregnated with a thermosetting resin and a thermoplastic resin can be used.
[0060]
(4) The above-described laminate is pressed from above and below with stainless steel (SUS) press plates 100A and 100B. At this time, the epoxy resin 30α oozes out from the prepreg 30C, fills the space between the through hole 32 and the IC chip 20, and covers the upper surface of the IC chip 20. As a result, the upper surfaces of the IC chip 20 and the insulating resin substrate 30A become completely flat. (FIG. 10D). For this reason, when forming a buildup layer at the process mentioned later, a via hole and wiring can be formed appropriately and the reliability of wiring of a multilayer printed wiring board can be improved. The pressurization and / or temporary curing is preferably performed under reduced pressure. By reducing the pressure, the IC chip 20, the insulating resin substrate 30A, the prepreg 30C, and the resinBoardAir bubbles do not remain during 30B and in the prepreg 30C, and the reliability of the multilayer printed wiring board can be improved.
[0061]
(5) Thereafter, the core substrate 30 that accommodates the IC chip 20 is formed by heating to cure the uncured epoxy resin 30α (FIG. 10E). This main curing is preferably performed under reduced pressure. By reducing the pressure, no bubbles remain in the prepreg 30C, and the reliability of the multilayer printed wiring board can be improved.
[0062]
(6) A pressure of 5 kg / cm while raising the temperature of a thermosetting epoxy resin sheet having a thickness of 50 μm to a temperature of 50 to 150 ° C. on the substrate that has undergone the above process.2And an interlayer resin insulating layer 50 made of an epoxy resin is provided (see FIG. 11A). The degree of vacuum at the time of vacuum bonding is 10 mmHg.
[0063]
(7) Next, CO with a wavelength of 10.4 μm2A via hole opening 48 having a diameter of 60 μm is provided in the interlayer resin insulating layer 50 with a gas laser under the conditions of a beam diameter of 5 mm, a top hat mode, a pulse width of 5.0 μsec, a mask hole diameter of 0.5 mm, and one shot ( (See FIG. 11B). The resin residue in the opening 48 is removed using chromic acid or permanganic acid. Made of copper on the die pad 22MediationBy providing the layer 38, the resin residue on the pad 22 can be prevented, thereby improving the connectivity and reliability between the pad 22 and a via hole 60 to be described later. Furthermore, a diameter of 60 μm or more is formed on the 40 μm diameter pad 22.MediationBy interposing the layer 38, the via hole opening 48 having a diameter of 60 μm can be reliably connected. Here, the resin residue is removed using chromic acid, but it is also possible to perform desmear treatment using oxygen plasma.
[0064]
(8) Next, the surface of the interlayer resin insulation layer 50 is roughened with permanganic acid to form a roughened surface 50α (see FIG. 11C).
[0065]
(9) Next, an electroless plating film 52 is provided on the interlayer resin insulating layer 50 on which the roughened surface 50α is formed (see FIG. 12A). As the electroless plating, copper or nickel can be used. The thickness is preferably in the range of 0.3 μm to 1.2 μm. If the thickness is less than 0.3 μm, a metal film may not be formed on the interlayer resin insulation layer. This is because if the thickness exceeds 1.2 μm, the metal film remains by etching, and a short circuit between the conductors is likely to occur. A plating film was formed under the following plating solution and plating conditions.
[Electroless plating aqueous solution]
NiSO4                  0.003 mol / l
Tartaric acid 0.200 mol / l
Copper sulfate 0.030 mol / l
HCHO 0.050 mol / l
NaOH 0.100 mol / l
α, α'-bipyridyl 100 mg / l
Polyethylene glycol (PEG) 0.10 g / l
[Electroless plating conditions]
  It was immersed for 40 minutes at a liquid temperature of 34 ° C.
[0066]
  Other than the above, using the same apparatus as the plasma treatment described above, sputtering using a Ni—Cu alloy as a target was performed under the conditions of atmospheric pressure 0.6 Pa, temperature 80 ° C., power 200 W, and time 5 minutes. It is formed on the surface of the interlayer resin insulation layer 50. At this time, the formed Ni—Cu alloy layer 52 has a thickness of 0.2 μm.
[0067]
(10) A commercially available photosensitive dry film is pasted on the substrate 30 that has been subjected to the above-described treatment, and a photomask film is placed thereon, and 100 mJ / cm2After the exposure, a development process is performed with 0.8% sodium carbonate to provide a plating resist 54 having a thickness of 18 μm. Next, electrolytic plating is performed under the following conditions to form an electrolytic plating film 56 having a thickness of 15 μm (see FIG. 12B). The additive in the electrolytic plating aqueous solution is Kaparaside HL manufactured by Atotech Japan.
[0068]
  (Electrolytic plating aqueous solution)
      Sulfuric acid 2.24 mol / l
      Copper sulfate 0.26 mol / l
      Additive (manufactured by Atotech Japan, Kaparaside HL)
                            19.5 ml / l
  [Electrolytic plating conditions]
      Current density 1A / dm2
        65 minutes
        Temperature 22 ± 2 ° C
[0069]
(11) After removing the plating resist 54 with 5% NaOH, the plating film layer 52 under the plating resist is dissolved and removed by etching using a mixed solution of nitric acid, sulfuric acid, and hydrogen peroxide. A conductor circuit 58 and a via hole 60 having a thickness of 16 μm formed of an electrolytic plating film 56 are formed, and roughened surfaces 58α and 60α are formed by an etching solution containing a cupric complex and an organic acid (FIG. 12C )reference). In the present embodiment, as described above with reference to FIG. 10 (E), the upper surface of the core substrate 30 is formed completely smooth.MediationAppropriate connections to layer 38 can be made. For this reason, it becomes possible to improve the reliability of a multilayer printed wiring board.
[0070]
(12) Next, by repeating the steps (6) to (11), an upper interlayer resin insulation layer 150 and a conductor circuit 158 (including via holes 160) are further formed (see FIG. 13A). ).
[0071]
(13) Next, a photosensitizing agent obtained by acrylated 50% of an epoxy group of a cresol novolac type epoxy resin (manufactured by Nippon Kayaku Co., Ltd.) dissolved in diethylene glycol dimethyl ether (DMDG) to a concentration of 60% by weight. 46.67 parts by weight of oligomer (molecular weight 4000), 80 parts by weight of bisphenol A type epoxy resin dissolved in methyl ethyl ketone (manufactured by Yuka Shell, trade name: Epicoat 1001), 15 parts by weight of imidazole curing agent (manufactured by Shikoku Chemicals) , Trade name: 2E4MZ-CN) 1.6 parts by weight, polyfunctional acrylic monomer (manufactured by Kyoei Chemical Co., Ltd., trade name: R604) which is a photosensitive monomer, polyvalent acrylic monomer (manufactured by Kyoei Chemical Co., Ltd., product) Name: DPE6A) 1.5 parts by weight, dispersion antifoaming agent (manufactured by San Nopco, trade name: S-65) 0.7 A weight part is put into a container, and a mixed composition is prepared by stirring and mixing. 2.0 parts by weight of benzophenone (manufactured by Kanto Chemical Co., Inc.) as a photoweight initiator and Michler's ketone as a photosensitizer for the mixed composition. (Kanto Chemical Co., Ltd.) 0.2 part by weight is added to obtain a solder resist composition (organic resin insulating material) having a viscosity adjusted to 2.0 Pa · s at 25 ° C.
  Viscosity was measured with a B type viscometer (DVL-B type, manufactured by Tokyo Keiki Co., Ltd.) at 60 rpm for rotor No. 4 and at 6 rpm for rotor No. 3.
[0072]
(14) Next, the solder resist composition is applied to the substrate 30 to a thickness of 20 μm, and after drying at 70 ° C. for 20 minutes and at 70 ° C. for 30 minutes, the solder resist resist opening is formed. A photomask with a thickness of 5 mm on which a pattern of 10 mm is drawn is brought into close contact with the solder resist layer 70 to 1000 mJ / cm2Then, an opening 71 having a diameter of 200 μm is formed (see FIG. 13B).
[0073]
(15) Next, the substrate on which the solder resist layer (organic resin insulating layer) 70 is formed is nickel chloride (2.3 × 10-1mol / l), sodium hypophosphate (2.8 × 10 6)-1mol / l), sodium citrate (1.6 × 10-1The nickel plating layer 72 having a thickness of 5 μm is formed in the opening 71 by immersing in an electroless nickel plating solution having a pH of 4.5 and containing mol / l) for 20 minutes. Further, the substrate was made of potassium gold cyanide (7.6 × 10 6-3mol / l), ammonium chloride (1.9 × 10-1mol / l), sodium citrate (1.2 × 10-1mol / l), sodium hypophosphite (1.7 × 10-1mol / l) is immersed in an electroless plating solution at 80 ° C. for 7.5 minutes to form a 0.03 μm thick gold plating layer 74 on the nickel plating layer 72. Solder pads 75 are formed (see FIG. 13C).
[0074]
(16) Thereafter, a solder paste 76 is formed by printing a solder paste on the opening 71 of the solder resist layer 70 and reflowing at 200 ° C. Thereby, the multilayer printed wiring board 10 including the IC chip 20 and having the solder bumps 76 can be obtained (see FIG. 14).
[0075]
  In the above-described embodiments, thermosetting epoxy resin sheets are used for the interlayer resin insulation layers 50 and 150. This epoxy resin contains a hardly soluble resin, soluble particles, a curing agent, and other components. Each will be described below.
[0076]
  In the epoxy resin used in the production method of the present invention, particles soluble in an acid or an oxidizing agent (hereinafter referred to as soluble particles) are dispersed in a resin that is hardly soluble in an acid or oxidizing agent (hereinafter referred to as a poorly soluble resin). Is.
As used herein, the terms “poorly soluble” and “soluble” refer to those having a relatively high dissolution rate as “soluble” for convenience when immersed in a solution of the same acid or oxidizing agent for the same time. A relatively slow dissolution rate is referred to as “slightly soluble” for convenience.
[0077]
  Examples of the soluble particles include resin particles soluble in an acid or an oxidizing agent (hereinafter, soluble resin particles), inorganic particles soluble in an acid or an oxidizing agent (hereinafter, soluble inorganic particles), and a metal soluble in an acid or an oxidizing agent. Examples thereof include particles (hereinafter, soluble metal particles). These soluble particles may be used alone or in combination of two or more.
[0078]
  The shape of the soluble particles is not particularly limited, and examples thereof include spherical shapes and crushed shapes. Moreover, it is desirable that the soluble particles have a uniform shape. This is because a roughened surface having unevenness with uniform roughness can be formed.
[0079]
  The average particle size of the soluble particles is preferably 0.1 to 10 μm. If it is the range of this particle size, you may contain the thing of a 2 or more types of different particle size. That is, it contains soluble particles having an average particle diameter of 0.1 to 0.5 μm and soluble particles having an average particle diameter of 1 to 3 μm. Thereby, a more complicated roughened surface can be formed and it is excellent also in adhesiveness with a conductor circuit. In the present invention, the particle size of the soluble particles is the length of the longest part of the soluble particles.
[0080]
  Examples of the soluble resin particles include those made of a thermosetting resin, a thermoplastic resin, and the like, as long as the dissolution rate is higher than that of the hardly soluble resin when immersed in a solution made of an acid or an oxidizing agent. There is no particular limitation.
Specific examples of the soluble resin particles include those made of epoxy resin, phenol resin, polyimide resin, polyphenylene resin, polyolefin resin, fluororesin, and the like, and may be made of one of these resins. And it may consist of a mixture of two or more kinds of resins.
[0081]
  Moreover, as the soluble resin particles, resin particles made of rubber can be used. Examples of the rubber include polybutadiene rubber, epoxy-modified, urethane-modified, (meth) acrylonitrile-modified and other modified polybutadiene rubbers, carboxyl group-containing (meth) acrylonitrile / butadiene rubbers, and the like. By using these rubbers, the soluble resin particles are easily dissolved in an acid or an oxidizing agent. That is, when soluble resin particles are dissolved using an acid, acids other than strong acids can be dissolved. When soluble resin particles are dissolved using an oxidizing agent, permanganese having a relatively low oxidizing power is used. Even acid salts can be dissolved. Even when chromic acid is used, it can be dissolved at a low concentration. Therefore, no acid or oxidant remains on the resin surface, and as described later, when a catalyst such as palladium chloride is applied after the roughened surface is formed, the catalyst is not applied or the catalyst is oxidized. There is nothing to do.
[0082]
  Examples of the soluble inorganic particles include particles composed of at least one selected from the group consisting of aluminum compounds, calcium compounds, potassium compounds, magnesium compounds, and silicon compounds.
[0083]
  Examples of the aluminum compound include alumina and aluminum hydroxide. Examples of the calcium compound include calcium carbonate and calcium hydroxide. Examples of the potassium compound include potassium carbonate. Examples of the magnesium compound include magnesia, dolomite, basic magnesium carbonate and the like, and examples of the silicon compound include silica and zeolite. These may be used alone or in combination of two or more.
[0084]
  Examples of the soluble metal particles include particles composed of at least one selected from the group consisting of copper, nickel, iron, zinc, lead, gold, silver, aluminum, magnesium, calcium, and silicon. Further, the surface layer of these soluble metal particles may be coated with a resin or the like in order to ensure insulation.
[0085]
  When two or more kinds of the soluble particles are used in combination, the combination of the two kinds of soluble particles to be mixed is preferably a combination of resin particles and inorganic particles. Both of them have low electrical conductivity, so that the insulation of the resin sheet can be ensured, and the thermal expansion can be easily adjusted between the poorly soluble resin, and no crack is generated in the interlayer resin insulation layer made of the resin sheet. This is because no peeling occurs between the interlayer resin insulation layer and the conductor circuit.
[0086]
  The poorly soluble resin is not particularly limited as long as it can maintain the shape of the roughened surface when the roughened surface is formed using an acid or an oxidizing agent in the interlayer resin insulation layer. For example, thermosetting Examples thereof include resins, thermoplastic resins, and composites thereof. Moreover, the photosensitive resin which provided photosensitivity to these resin may be sufficient. By using a photosensitive resin, a via hole opening can be formed in the interlayer resin insulating layer by exposure and development.
  Among these, those containing a thermosetting resin are desirable. This is because the shape of the roughened surface can be maintained by the plating solution or various heat treatments.
[0087]
  Specific examples of the hardly soluble resin include, for example, epoxy resins, phenol resins, phenoxy resins, polyimide resins, polyphenylene resins, polyolefin resins, fluororesins and the like. These resins may be used alone or in combination of two or more.
Furthermore, an epoxy resin having two or more epoxy groups in one molecule is more desirable. Not only can the aforementioned roughened surface be formed, but also has excellent heat resistance, etc., so that stress concentration does not occur on the metal layer even under heat cycle conditions, and peeling of the metal layer is unlikely to occur. Because.
[0088]
  Examples of the epoxy resin include cresol novolac type epoxy resin, bisphenol A type epoxy resin, bisphenol F type epoxy resin, phenol novolac type epoxy resin, alkylphenol novolac type epoxy resin, biphenol F type epoxy resin, naphthalene type epoxy resin, Examples thereof include cyclopentadiene type epoxy resins, epoxidized products of condensates of phenols and aromatic aldehydes having a phenolic hydroxyl group, triglycidyl isocyanurate, and alicyclic epoxy resins. These may be used alone or in combination of two or more. Thereby, it will be excellent in heat resistance.
[0089]
  In the resin sheet used in the present invention, it is desirable that the soluble particles are dispersed almost uniformly in the hardly soluble resin. A roughened surface with unevenness of uniform roughness can be formed, and even if a via hole or a through hole is formed in a resin sheet, adhesion of a metal layer of a conductor circuit formed thereon can be secured. Because it can. Moreover, you may use the resin sheet which contains a soluble particle only in the surface layer part which forms a roughening surface. Thereby, since the portions other than the surface layer portion of the resin sheet are not exposed to the acid or the oxidizing agent, the insulation between the conductor circuits through the interlayer resin insulating layer is reliably maintained.
[0090]
  In the resin sheet, the blending amount of the soluble particles dispersed in the hardly soluble resin is preferably 3 to 40% by weight with respect to the resin sheet. If the blending amount of the soluble particles is less than 3% by weight, a roughened surface having desired irregularities may not be formed. If the blending amount exceeds 40% by weight, the soluble particles are dissolved using an acid or an oxidizing agent. In addition, the resin sheet is melted to the deep part of the resin sheet, and the insulation between the conductor circuits through the interlayer resin insulating layer made of the resin sheet cannot be maintained, which may cause a short circuit.
[0091]
  The resin sheet preferably contains a curing agent, other components, etc. in addition to the soluble particles and the hardly soluble resin.
  Examples of the curing agent include imidazole curing agents, amine curing agents, guanidine curing agents, epoxy adducts of these curing agents, microcapsules of these curing agents, triphenylphosphine, and tetraphenylphosphorus. And organic phosphine compounds such as nium tetraphenylborate.
[0092]
  The content of the curing agent is desirably 0.05 to 10% by weight with respect to the resin sheet. If it is less than 0.05% by weight, since the resin sheet is not sufficiently cured, the degree of penetration of the acid and the oxidizing agent into the resin sheet increases, and the insulating properties of the resin sheet may be impaired. On the other hand, if it exceeds 10% by weight, an excessive curing agent component may denature the composition of the resin, which may lead to a decrease in reliability.
[0093]
  Examples of the other components include fillers such as inorganic compounds or resins that do not affect the formation of the roughened surface. Examples of the inorganic compound include silica, alumina, and dolomite. Examples of the resin include polyimide resin, polyacrylic resin, polyamideimide resin, polyphenylene resin, melanin resin, and olefin resin. By including these fillers, it is possible to improve the performance of the multilayer printed wiring board by matching the thermal expansion coefficient, improving heat resistance, and chemical resistance.
[0094]
  Moreover, the said resin sheet may contain the solvent. Examples of the solvent include ketones such as acetone, methyl ethyl ketone, and cyclohexanone, and aromatic hydrocarbons such as ethyl acetate, butyl acetate, cellosolve acetate, toluene, and xylene. These may be used alone or in combination of two or more. However, these interlayer resin insulation layers melt and carbonize when a temperature of 350 ° C. or higher is applied.
[0095]
[Second Embodiment]
  Next, a multilayer printed wiring board according to a second embodiment of the present invention will be described with reference to FIG.
  In the first embodiment described above, the case where the BGA is provided has been described. The second embodiment is substantially the same as the first embodiment, but is configured in a PGA system in which connection is made via conductive connection pins 96 as shown in FIG. In the first embodiment described above, the via hole is formed by a laser. In the second embodiment, the via hole is formed by photoetching.
[0096]
  A method for manufacturing a multilayer printed wiring board according to the second embodiment will be described with reference to FIG.
(4) As in the first embodiment, (1) to (3) The thermosetting epoxy resin 50 having a thickness of 50 μm is applied to the substrate that has undergone the above steps (see FIG. 15A).
[0097]
(5) Next, the photomask film 49 on which the black circle 49a corresponding to the via hole forming position is drawn is placed on the interlayer resin insulating layer 50 and exposed (FIG. 15B).
[0098]
(6) An interlayer resin insulation layer 50 having a via hole opening 48 having a diameter of 85 μm is provided by spray development with a DMTG solution and heat treatment (see FIG. 15C).
[0099]
(7) The surface of the interlayer resin insulation layer 50 is roughened with permanganic acid or chromic acid to form a roughened surface 50α (see FIG. 15D). Since the subsequent steps are the same as those in the first embodiment described above, description thereof is omitted.
[0100]
【The invention's effect】
  With the structure of the present invention, the IC chip and the printed wiring board can be connected without using lead components. Therefore, resin sealing is also unnecessary. Furthermore, since troubles due to lead parts and sealing resin do not occur, connectivity and reliability are improved. In addition, since the IC chip pad and the conductive layer of the printed wiring board are directly connected, the electrical characteristics can be improved.
  Furthermore, compared with the conventional IC chip mounting method, the wiring length from the IC chip to the substrate to the external substrate can be shortened, and the loop inductance can be reduced.
  Further, in the present invention, the insulating resin substrate accommodated in the through hole of the IC chip and the insulating resin substrate are laminated with the sheet impregnated with the resin interposed therebetween and pressed from above and below. Epoxy resin oozes from the sheet and covers the upper surface of the IC chip. Thereby, the upper surfaces of the IC chip and the insulating resin substrate become completely flat. For this reason, when forming a buildup layer, a via hole and wiring can be formed appropriately and the reliability of the wiring of a multilayer printed wiring board can be improved.
[Brief description of the drawings]
FIGS. 1A, 1B, and 1C are manufacturing process diagrams of a semiconductor device according to a first embodiment of the present invention.
2A, 2B, and 2C are manufacturing process diagrams of a semiconductor device according to a first embodiment of the present invention.
FIGS. 3A and 3B are manufacturing process diagrams of a semiconductor device according to a first embodiment of the present invention. FIGS.
FIG. 4A is a plan view of a silicon wafer according to a first embodiment of the present invention, and FIG. 4B is a plan view of a separated semiconductor element.
5A, 5B, 5C, and 5D are manufacturing process diagrams of a semiconductor device according to a second embodiment of the present invention.
FIGS. 6A, 6B, and 6C are manufacturing process diagrams of a semiconductor device according to a second embodiment of the present invention. FIGS.
FIGS. 7A and 7B are manufacturing process diagrams of a semiconductor device according to a second embodiment of the present invention. FIGS.
8A, 8B, 8C, and 8D are manufacturing process diagrams of a semiconductor device according to a third embodiment of the present invention.
FIGS. 9A, 9B, 9C, and 9D are manufacturing process diagrams of a semiconductor device according to a fourth embodiment of the present invention. FIGS.
10 (A), (B), (C), (D), and (E) are manufacturing process diagrams of the multilayer printed wiring board according to the first embodiment of the present invention.
11A, 11B, and 11C are manufacturing process diagrams of a multilayer printed wiring board according to the first embodiment of the present invention.
12A, 12B, and 12C are manufacturing process diagrams of a multilayer printed wiring board according to the first embodiment of the present invention.
FIGS. 13A, 13B, and 13C are manufacturing process diagrams of a multilayer printed wiring board according to the first embodiment of the present invention. FIGS.
FIG. 14 is a cross-sectional view of the multilayer printed wiring board according to the first embodiment of the present invention.
15A, 15B, 15C, and 15D are manufacturing process diagrams of a multilayer printed wiring board according to a second embodiment of the present invention.
FIG. 16 is a cross-sectional view of a multilayer printed wiring board according to a second embodiment of the present invention.
[Explanation of symbols]
  20 IC chip (semiconductor element)
  22 die pad
  24 Passivation film
  30 core substrate
  32 through holes
  36 Resin layer
  38Mediationlayer
  50 Interlayer resin insulation layer
  58 Conductor circuit
  60 Bahia Hall
  70 Solder resist layer
  76 Solder bump
  90 daughter board
  96 Conductive connection pins
  97 Conductive adhesive
  120 IC chip
  150 Interlayer resin insulation layer
  158 Conductor circuit
  160 Viahole

Claims (8)

少なくとも以下の（ａ）〜（ｄ）の工程を有することを特徴とする多層プリント配線板の製造方法：
（ａ）コア基板に形成した通孔に半導体素子を収容する工程；
（ｂ）前記半導体素子を収容するコア基板と、樹脂板とを、未硬化の熱硬化性樹脂を心材に含浸するシートを介在させて積層する工程；
（ｃ）前記コア基板と樹脂板とを加圧し、前記未硬化の熱硬化性樹脂を前記通孔と前記半導体素子との間に充填する工程；
（ｄ）前記コア基板の上面にビルドアップ層を形成する工程。A method for producing a multilayer printed wiring board comprising at least the following steps (a) to (d):
(A) The process of accommodating a semiconductor element in the through-hole formed in the core substrate;
(B) a step of laminating a core substrate containing the semiconductor element and a resin plate with a sheet impregnated with an uncured thermosetting resin in a core;
(C) by pressure and the core substrate and the resin sheet, filling the uncured thermosetting resin between the hole and the semiconductor element step;
(D) forming a buildup layer on the upper surface of the core substrate; 少なくとも以下の（ａ）〜（ｅ）の工程を有することを特徴とする多層プリント配線板の製造方法：
（ａ）半導体素子のダイパッド上に仲介層を形成する工程；
（ｂ）コア基板に形成した通孔に前記半導体素子を収容する工程；
（ｃ）前記半導体素子を収容するコア基板と、樹脂板とを、未硬化の熱硬化性樹脂を心材に含浸するシートを介在させて積層する工程；
（ｄ）前記コア基板と樹脂板とを加圧し、前記未硬化の熱硬化性樹脂を前記通孔と前記半導体素子との間に充填する工程；
（ｅ）前記コア基板の上面にビルドアップ層を形成する工程。A method for producing a multilayer printed wiring board comprising at least the following steps (a) to (e):
(A) forming a mediating layer on the die pad of the semiconductor element;
(B) The process of accommodating the said semiconductor element in the through-hole formed in the core board | substrate;
(C) a step of laminating a core substrate containing the semiconductor element and a resin plate with a sheet impregnated with an uncured thermosetting resin interposed therebetween;
(D) under pressure and the core substrate and the resin sheet, filling the uncured thermosetting resin between the hole and the semiconductor element step;
(E) A step of forming a buildup layer on the upper surface of the core substrate. 前記仲介層は、少なくとも以下の工程を経て形成される請求項２の多層プリント配線板の製造方法：
（１）半導体素子の全面に薄膜層を形成する工程；
（２）前記薄膜層上に、レジスト層を形成し、レジスト層の非形成部に厚付け層を形成する工程；
（３）レジスト層を剥離する工程:
（４）エッチングにより薄膜層を除去する工程。The method for producing a multilayer printed wiring board according to claim 2, wherein the intermediate layer is formed through at least the following steps:
(1) forming a thin film layer on the entire surface of the semiconductor element;
(2) A step of forming a resist layer on the thin film layer and forming a thickening layer on a non-formed portion of the resist layer;
(3) Step of removing the resist layer:
(4) A step of removing the thin film layer by etching. 前記仲介層は、少なくとも以下の工程を経て形成される請求項２の多層プリント配線板の製造方法：
（１）半導体素子の全面に薄膜層を形成する工程；
（２）前記薄膜層上に、全面に厚付け層を形成し、該厚付け層上にレジストを形成する工程；
（３）エッチングにより、レジストの非形成部の厚付け層及び薄膜層を除去する工程；
（４）レジスト層を剥離する工程。The method for producing a multilayer printed wiring board according to claim 2, wherein the intermediate layer is formed through at least the following steps:
(1) forming a thin film layer on the entire surface of the semiconductor element;
(2) forming a thick layer on the entire surface of the thin film layer, and forming a resist on the thick layer;
(3) a step of removing the thickening layer and the thin film layer of the resist non-formation portion by etching;
(4) A step of removing the resist layer. 前記シートは、プリプレグである請求項１〜４のいずれか１の多層プリント配線板の製造方法。  The said sheet | seat is a prepreg, The manufacturing method of the multilayer printed wiring board of any one of Claims 1-4. 前記コア基板と樹脂板との加圧を減圧下で行うことを特徴とする請求項１〜５のいずれか１の多層プリント配線板の製造方法。  6. The method for producing a multilayer printed wiring board according to claim 1, wherein the core substrate and the resin plate are pressurized under reduced pressure. 前記樹脂板の硬化を減圧下で行うことを特徴とする請求項１〜６のいずれか１の多層プリント配線板の製造方法。  The method for producing a multilayer printed wiring board according to claim 1, wherein the resin board is cured under reduced pressure. 前記コア基板に形成した前記通孔にテーパを設けることを特徴とする請求項１〜７のいずれか１の多層プリント配線板の製造方法。  The method for manufacturing a multilayer printed wiring board according to claim 1, wherein a taper is provided in the through hole formed in the core substrate.
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