JP4137389B2

JP4137389B2 - Method for manufacturing multilayer printed wiring board incorporating semiconductor element

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Publication number: JP4137389B2
Application number: JP2001039674A
Authority: JP
Inventors: 智裕西川
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 2001-02-16
Filing date: 2001-02-16
Publication date: 2008-08-20
Anticipated expiration: 2021-02-16
Also published as: JP2002246501A

Description

【０００１】
【発明の属する技術分野】
本発明は、特にＩＣチップなどの半導体素子を内蔵する多層プリント配線板の製造方法に関するのもである。
【０００２】
【従来の技術】
ＩＣチップは、ワイヤーボンディング、ＴＡＢ、フリップチップなどの実装方法によって、プリント配線板との電気的接続を取っていた。
ワイヤーボンディングは、プリント配線板にＩＣチップを接着剤によりダイボンディングさせて、該プリント配線板のパッドとＩＣチップのパッドとを金線などのワイヤーで接続させた後、ＩＣチップ並びにワイヤーを守るために熱硬化性樹脂あるいは熱可塑性樹脂などの封止樹脂を施していた。
【０００３】
ＴＡＢは、ＩＣチップのバンプとプリント配線板のパッドとをリードと呼ばれる線を半田などによって一括して接続させた後、樹脂による封止を行っていた。
フリップチップは、ＩＣチップとプリント配線板のパッド部とをバンプを介して接続させて、バンプとの隙間に樹脂を充填させることによって行っていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、それぞれの実装方法は、ＩＣチップとプリント配線板の間に接続用のリード部品（ワイヤー、リード、バンプ）を介して電気的接続を行っている。それらの各リード部品は、切断、腐食し易く、これにより、ＩＣチップとの接続が途絶えたり、誤作動の原因となることがあった。
【０００５】
一方、上述したようにＩＣチップをプリント配線板（パッケージ基板）の外部に取り付けるのではなく、基板に半導体素子を埋め込んで、その上層に、ビルドアップ層を形成させることにより電気的接続を取る従来技術として、特開平９−３２１４０８号（ＵＳＰ５８７５１００）、特開平１０−２５６４２９号、特開平１１−１２６９７８号などが提案されている。
【０００６】
特開平９−３２１４０８号（ＵＳＰ５８７５１００）には、ダイパッド上に、スタッドバンプを形成した半導体素子をプリント配線板に埋め込んで、スタッドバンプ上に配線を形成して電気的接続を取っていた。しかしならが、該スタッドバンプはタマネギ状であり高さのバラツキが大きいために、層間絶縁層を形成させると、平滑性が低下し、バイアホールを形成させても未接続になりやすい。また、スタッドバンプをボンディングにより一つ一つ植設しており、一括して配設することができず、生産性という点でも難点があった。
【０００７】
特開平１０−２５６４２９号には、セラミック基板に半導体素子を収容し、フリップチップ形態によって電気的接続されている構造が示されている。しかしながら、セラミックは外形加工性が悪く、半導体素子の納まりがよくない。また、該バンプでは、高さのバラツキも大きくなった。そのために、層間絶縁層の平滑性が損なわれ、接続が低下してしまう。
【０００８】
特開平１１−１２６９７８号には、空隙の収容部に半導体素子などの電子部品埋め込んで、導体回路と接続して、バイアホールを介して積蔵している多層プリント配線板が示されている。しかしながら、収容部が空隙であるために、位置ずれを引き起こしやすく、半導体素子のパッドとの未接続が起き易い。また、ダイパッドと導体回路とを直接接続させているので、ダイパッドに酸化被膜ができやすく、絶縁抵抗が上昇してしまう問題がある。
【０００９】
本発明は上述した課題を解決するためになされたものであり、その目的とするところは、リード部品を介さないで直接電気接続し得る半導体素子を内蔵する多層プリント配線板の製造方法を提案することを目的とする。
【００１１】
請求項１では、半導体素子のパッドをフィリップチップ又はバンプを介して回路パターンに接続するため、半導体素子のパッドと回路パターンとの接続信頼性を高めることができ、多層プリント配線板の外部でリード部品を介さないで直接電気的接続することが可能になる。
【００１３】
請求項２では、半導体素子のパッドをフィリップチップ又はバンプを介して回路パターンに接続するため、半導体素子のパッドと回路パターンとの接続信頼性を高めることができ、多層プリント配線板の外部でリード部品を介さないで直接電気的接続することが可能になる。複数の半導体素子を樹脂で同時にモールドし、回路パターンで接続しているため、半導体素子相互の電気接続の信頼性を高めることができる。
【００１４】
【課題を解決するための手段】
請求項１の半導体素子を内蔵する多層プリント配線板の製造方法は、少なくとも以下の工程を備えることを技術的特徴とする：
金属箔の上にバンプを介して半導体素子を実装する工程；
前記金属箔の上に枠体を設けて樹脂を充填し、前記半導体素子を樹脂でモールドする工程；
モールドして前記枠体と一体化された前記半導体素子を配線の設けられない絶縁樹脂基板の凹部に収容する工程；
前記金属箔をエッチングして回路パターンを形成する工程；
前記回路パターンの上に樹脂絶縁層を形成し、バイアホールを形成する工程。
【００１５】
請求項３では、金属箔の上にフィリップチップ又はバンプを介して半導体素子を実装する。このため、金属箔と半導体素子のパットとを確実に電気接続することができる。この後、半導体素子を樹脂でモールドしてから、金属箔をエッチングして回路パターンを形成する。このため、半導体素子のパッドと回路パターンとの接続信頼性を高めることができ、多層プリント配線板の外部でリード部品を介さないで直接電気的接続することが可能になる。
【００１６】
請求項２の半導体素子を内蔵する多層プリント配線板の製造方法は、少なくとも以下の工程を備えることを技術的特徴とする：
金属箔の上にバンプを介して複数の半導体素子を実装する工程；
前記金属箔の上に枠体を設けて樹脂を充填し、前記複数の半導体素子を樹脂でモールドする工程；
モールドして前記枠体と一体化された前記複数の半導体素子を配線の設けられない絶縁樹脂基板の凹部に収容する工程；
前記金属箔をエッチングして回路パターンを形成する工程；
前記回路パターンの上に樹脂絶縁層を形成し、バイアホールを形成する工程。
【００１７】
請求項４では、金属箔の上にフィリップチップ又はバンプを介して半導体素子を実装する。このため、金属箔と半導体素子のパットとを確実に電気接続することができる。この後、半導体素子を樹脂でモールドしてから、金属箔をエッチングして回路パターンを形成する。このため、半導体素子のパッドと回路パターンとの接続信頼性を高めることができ、多層プリント配線板の外部でリード部品を介さないで直接電気的接続することが可能になる。複数の半導体素子を樹脂で同時にモールドし、回路パターンで接続しているため、半導体素子相互の電気接続の信頼性を高めることができる。
【００１８】
請求項５では、金属箔のフィリップチップ又はバンプ形成位置に凹部を設けるため、金属箔と半導体素子のパットとの接続信頼性を高めることができる。
【００１９】
本発明では、半導体素子に回路パターンが形成されているので、半導体素子であるＩＣチップをプリント配線板に埋め込む、収容、収納する前、もしくはその後にでも半導体素子の動作や電気検査を容易に行なえるようになった。それは、ダイパッドよりも大きい回路パターンが形成されているので、検査用プローブピンが接触し易くなったからである。それにより、予め製品の可否が判定することができ、生産性やコスト面でも向上させることができる。また、プローブによるパッドの損失や傷などが発生しない。
【００２０】
故に、予め回路パターンを形成することによって、半導体素子であるＩＣチップをプリント配線に埋め込み、収容、収納することが好適に行える。つまり、回路パターンを形成した半導体素子は、プリント配線板の埋め込み、収容、収納するため半導体素子であるともいえる。
【００２１】
それぞれに多層プリント配線板だけで機能を果たしてもいるが、場合によっては半導体装置としてのパッケージ基板としての機能させるために外部基板であるマザーボードやドーターボードとの接続のため、ＢＧＡ、半田バンプやＰＧＡ（導電性接続ピン）を配設させてもよい。また、この構成は、従来の実装方法で接続した場合よりも配線長を短くできて、ループインダクタンスも低減できる。
【００２２】
本発明の多層プリント配線板の層間樹脂絶縁層には、熱硬化型樹脂シートを用いることが望ましい。この樹脂シートには、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が含有されている。それぞれについて以下に説明する。
【００２３】
本発明の製造方法において使用する樹脂は、酸または酸化剤に可溶性の粒子（以下、可溶性粒子という）が酸または酸化剤に難溶性の樹脂（以下、難溶性樹脂という）中に分散したものである。
なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。
【００２４】
上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒子）、酸または酸化剤に可溶性の無機粒子（以下、可溶性無機粒子）、酸または酸化剤に可溶性の金属粒子（以下、可溶性金属粒子）等が挙げられる。これらの可溶性粒子は、単独で用いても良いし、２種以上併用してもよい。
【００２５】
上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。また、上記可溶性粒子の形状は、一様な形状であることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができるからである。
【００２６】
上記可溶性粒子の平均粒径としては、０．１〜１０μｍが望ましい。この粒径の範囲であれば、２種類以上の異なる粒径のものを含有してもよい。すなわち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均粒径が１〜３μｍの可溶性粒子とを含有する等である。これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。なお、本発明において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。
【００２７】
上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、２種以上の樹脂の混合物からなるものであってもよい。
【００２８】
また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、（メタ）アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した（メタ）アクリロニトリル・ブタジエンゴム等が挙げられる。これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。また、クロム酸を用いた場合でも、低濃度で溶解することができる。そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。
【００２９】
上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。
【００３０】
上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。これらは単独で用いても良いし、２種以上併用してもよい。
【００３１】
上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。
【００３２】
上記可溶性粒子を、２種以上混合して用いる場合、混合する２種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。両者とも導電性が低くいため樹脂フィルムの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂フィルムからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。
【００３３】
上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてバイアホール用開口を形成することできる。
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。
【００３４】
上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、ポリエーテルスルホン、フッ素樹脂等が挙げられる。これらの樹脂は単独で用いてもよいし、２種以上を併用してもよい。
さらには、１分子中に、２個以上のエポキシ基を有するエポキシ樹脂がより望ましい。前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。
【００３５】
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、２種以上を併用してもよい。それにより、耐熱性等に優れるものとなる。
【００３６】
本発明で用いる樹脂フィルムにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができ、樹脂フィルムにバイアホールやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂フィルムを用いてもよい。それによって、樹脂フィルムの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。
【００３７】
上記樹脂フィルムにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂フィルムに対して、３〜４０重量％が望ましい。可溶性粒子の配合量が３重量％未満では、所望の凹凸を有する粗化面を形成することができない場合があり、４０重量％を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂フィルムの深部まで溶解してしまい、樹脂フィルムからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。
【００３８】
上記樹脂フィルムは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。
【００３９】
上記硬化剤の含有量は、樹脂フィルムに対して０．０５〜１０重量％であることが望ましい。０．０５重量％未満では、樹脂フィルムの硬化が不十分であるため、酸や酸化剤が樹脂フィルムに侵入する度合いが大きくなり、樹脂フィルムの絶縁性が損なわれることがある。一方、１０重量％を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。
【００４０】
上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図り多層プリント配線板の性能を向上させることができる。
【００４１】
また、上記樹脂フィルムは、溶剤を含有していてもよい。上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。これらは単独で用いてもよいし、２種類以上併用してもよい。ただし、これらの層間樹脂絶縁層は、３５０℃以上の温度を加えると溶解、炭化をしてしまう。
【００４２】
【発明の実施の形態】
以下、本発明の実施形態について図を参照して説明する。
半導体素子（ＩＣチップ）２０をコア基板の凹部、空隙、開口に埋め込み、収容、収納させてなる第１実施形態に係る多層プリント配線板の構成について説明する。
図７に示すように多層プリント配線板１０は、ＩＣチップ２０を収容するコア基板３０と、層間樹脂絶縁層５０、層間樹脂絶縁層１５０とからなる。層間樹脂絶縁層５０には、バイアホール６０および導体回路５８が形成され、層間樹脂絶縁層１５０には、バイアホール１６０および導体回路１５８が形成されている。
【００４３】
層間樹脂絶縁層１５０の上には、ソルダーレジスト層７０が配設されている。ソルダーレジスト層７０の開口部７１下の導体回路１５８には、図示しないドータボード、マザーボード等の外部基板と接続するための半田バンプ７６が設けられている。
【００４４】
本実施形態の多層プリント配線板１０では、コア基板３０に樹脂２６でモールドされた複数のＩＣチップ２０を内蔵させてある。該ＩＣチップ２０のパッド２２は半田バンプ３４を介して回路パターン３２を接続させている。該回路パターン３２に層間樹脂絶縁層５０のバイアホール６０を接続させている。第１実施形態では、半田バンプ３４によりパット２２と回路パターン３２とを接続しているが、半田バンプの代わりにフィリップチップを用いることもできる。
【００４５】
第１実施形態では、ＩＣチップ２０のパッド２２を半田バンプ３４により回路パターン３４へ接続するため、ＩＣチップ２０のパッド２２と回路パターン３４との接続信頼性を高めることができる。このため、多層プリント配線板の外部でリード部品を用いず、ＩＣチップ２０と多層プリント配線板（パッケージ基板）１０との電気的接続を取ることができる。また、複数のＩＣチップを樹脂で同時にモールドし、回路パターン３２で接続しているため、ＩＣチップ１０相互の電気接続の信頼性を高めることができる。更に、４０μｍ径パッド２２上に幅６０μｍ以上の回路パターン３２を介在させることで、６０μｍ径のバイアホールを確実に接続させることができる。
【００４６】
引き続き、図７を参照して上述した多層プリント配線板の製造方法について、図１〜図６を参照して説明する。
【００４７】
（１）先ず、厚さ５〜３０μｍのＣｕ、Ａｇ、Ａｕ、Ｓｎ、Ｎｉから成る金属箔３２αを用意する（図１（Ａ））。金属箔としては、単板又は積層板を用いることができる。そして、該金属箔３２αの所定位置に半田ペーストからなる半田ボール３４αを配置する（図１（Ｂ））。半田ペーストには、Ｓｎ／Ｐｂ、Ｓｎ／Ｓｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕなどを用いることができ、放射線の低α線タイプの半田ペーストを用いてもよい。
【００４８】
（２）半田ボール３４αにパッド２２が対応するようにＩＣチップ２０、２０を載置した後（図１（Ｃ））、リフローすることで、金属箔３２αにＩＣチップ２０，２０を実装させる（図１（Ｄ））。
【００４９】
（３）金属箔３２αの上に樹脂封止の際のダムとなる枠２８を載置した後（図２（Ａ）、樹脂２を充填することで、ＩＣチップ２０，２０を樹脂封止する（図２（Ｂ））。樹脂としては、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂、又は、これら１つ以上の複合体を用いることができる。ここでは、枠を設けて樹脂封止を行ったが、この代わりに、金型にＩＣチップを入れ、プランジャーで樹脂封止することも可能である。金型を用いる場合には、金型形成のコストがかかるが、樹脂封止の信頼性を高めることができる。
【００５０】
（４）金属箔３２αの上にレジストフィルムを載置した後、露光・現像して所定パターンのエッチングレジスト３３を形成する（図２（Ｃ））。
【００５１】
（５）エッチングレジスト３３の非形成部の金属箔３２αをエッチングにより溶解した後、エッチングレジスト３３を除去し、回路パターン３２を形成する（図２（Ｄ））。
【００５２】
（６）エッチング液をスプレーで吹き付け、回路パターン３２の表面に粗化面３２βを形成する（図２（Ｅ））。なお、電解めっきや酸化還元処理を用いて粗化面を形成することもできる。
【００５３】
（７）該ＩＣチップを収容するためのコア基板３０を用意する（図３（Ａ））。ここでは、ガラスクロス等の心材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板（コア基板）３０を用い、コア基板３０の片面に、ザグリ加工でＩＣチップ収容用の凹部３１を形成する。ここでは、ザグリ加工により凹部を設けているが、開口を設けた絶縁樹脂基板と開口を設けない樹脂絶縁基板とを張り合わせることで、収容部を備えるコア基板を形成できる。
【００５４】
（８）その後、凹部３１に、印刷機を用いて接着剤３７を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい（図３（Ｂ））。
【００５５】
（９）次に、樹脂モールドされたＩＣチップ２０を接着剤３７上に載置し、ＩＣチップ２０の上面を押す、もしくは叩いて凹部３１内に完全に収容させる（図３（Ｃ））。これにより、コア基板３０を平滑にすることができる。この際に、接着剤３７が、ＩＣチップ２０の上面にかかることが有るが、後述するようにＩＣチップ２０の上面に樹脂層を設けてからレーザでバイアホール用の開口を設けるため、回路パターン３２とバイアホールとの接続に影響を与えることがない。
【００５６】
（１０）上記工程を経た基板に、厚さ５０μｍの熱硬化型樹脂シートを温度５０〜１５０℃まで昇温しながら圧力５ｋｇ／ｃｍ²で真空圧着ラミネートし、層間樹脂絶縁層５０を設ける（図３（Ｄ））。真空圧着時の真空度は、１０ｍｍＨｇである。
【００５７】
（１１）次に、波長１０．４μｍのＣＯ²ガスレーザにて、ビーム径５ｍｍ、トップハットモード、パルス幅５．０μ秒、マスクの穴径０．５ｍｍ、１ショットの条件で、層間樹脂絶縁層５０に直径６０μｍのバイアホール用開口４８を設ける（図４（Ａ））。液温６０℃の過マンガン酸を用いて、開口４８内の樹脂残りを除去する。ダイパッド２２上に金属製の回路パターン３２を設けることで、パッド２２上の樹脂残りを防ぐことができ、これにより、パッド２２と後述するバイアホール６０との接続性や信頼性を向上させる。更に、４０μｍ径パッド２２上に６０μｍ幅以上の回路パターン３２を介在させることで、６０μｍ径のバイアホール用開口４８を確実に接続させることができる。なお、ここでは、過マンガン酸などの酸化剤を用いて樹脂残さを除去したが、酸素プラズマなどやコロナ処理を用いてデスミア処理を行うことも可能である。
【００５８】
（１２）次に、過マンガン酸で層間樹脂絶縁層５０の表面を粗化し、粗化面５０αを形成する（図４（Ｂ））。粗化面は、０．０５〜５μｍの間が望ましい。
【００５９】
（１３）粗化面５０αが形成された層間樹脂絶縁層５０上に、金属層５２を設ける（図４（Ｃ））。金属層５２は、無電解めっきによって形成させる。予め層間樹脂絶縁層５０の表層にパラジウムなどの触媒を付与させて、無電解めっき液に５〜６０分間浸漬させることにより、０．１〜５μｍの範囲でめっき膜である金属層５２を設ける。その一例として、
〔無電解めっき水溶液〕
ＮｉＳＯ₄ ０．００３ｍｏｌ／ｌ
酒石酸０．２００ｍｏｌ／ｌ
硫酸銅０．０３０ｍｏｌ／ｌ
ＨＣＨＯ０．０５０ｍｏｌ／ｌ
ＮａＯＨ０．１００ｍｏｌ／ｌ
α、α′−ビピルジル１００ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ）０．１０ｇ／ｌ
３４℃の液温度で４０分間浸漬させる。
【００６０】
めっきの代わりに、日本真空技術株式会社製のＳＶ―４５４０を用い、Ｎｉ−Ｃｕ合金をターゲットにしたスパッタリングを、気圧０．６Ｐａ、温度８０℃、電力２００Ｗ、時間５分間の条件で行い、Ｎｉ−Ｃｕ合金５２をエポキシ系層間樹脂絶縁層５０の表面に形成することもできる。このとき、形成されたＮｉ−Ｃｕ合金層５２の厚さは０．２μｍである。
【００６１】
（１４）上記処理を終えた基板３０に、市販の感光性ドライフィルムを貼り付け、フォトマスクフィルムを載置して、１００ｍＪ／ｃｍ²で露光した後、０．８％炭酸ナトリウムで現像処理し、厚さ１５μｍのめっきレジスト５４を設ける。次に、以下の条件で電解めっきを施して、厚さ１５μｍの電解めっき膜５６を形成する（図５（Ａ））。なお、電解めっき水溶液中の添加剤は、アトテックジャパン社製のカパラシドＨＬである。
【００６２】

【００６３】
（１５）めっきレジスト５４を５％ＮａＯＨで剥離除去した後、そのめっきレジスト下の金属層５２を硝酸および硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、金属層５２と電解めっき膜５６からなる厚さ１６μｍの導体回路５８及びバイアホール６０を形成する（図５（Ｂ））。その後、第二銅錯体と有機酸とを含有するエッチング液によって、粗化面５８α、６０αを形成する（図５（Ｃ））。
【００６４】
（１６）次いで、上記（１０）〜（１５）の工程を、繰り返すことにより、さらに上層の層間樹脂絶縁層１５０及び導体回路１５８（バイアホール１６０を含む）を形成する（図６（Ａ））。
【００６５】
（１７）次に、ジエチレングリコールジメチルエーテル（ＤＭＤＧ）に６０重量％の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂（日本化薬社製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量４０００）４６．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル社製、商品名：エピコート１００１）１５重量部、イミダゾール硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）１．６重量部、感光性モノマーである多官能アクリルモノマー（共栄化学社製、商品名：Ｒ６０４）３重量部、同じく多価アクリルモノマー（共栄化学社製、商品名：ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ社製、商品名：Ｓ−６５）０．７１重量部を容器にとり、攪拌、混合して混合組成物を調整し、この混合組成物に対して光重量開始剤としてベンゾフェノン（関東化学社製）２．０重量部、光増感剤としてのミヒラーケトン（関東化学社製）０．２重量部を加えて、粘度を２５℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物（有機樹脂絶縁材料）を得る。
なお、粘度測定は、Ｂ型粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｒｐｍの場合はローターNo.４、６ｒｐｍの場合はローターNo.３によった。
【００６６】
（１８）次に、基板３０に、上記ソルダーレジスト組成物を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後、ソルダーレジストレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ²の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口７１を形成する（図６（Ｂ））。また、市販のソルダーレジストを用いてもよい。
【００６７】
（１９）次に、ソルダーレジスト層（有機樹脂絶縁層）７０を形成した基板を、塩化ニッケル（２．３×１０^-1ｍｏｌ／ｌ）、次亞リン酸ナトリウム（２．８×１０^-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０^-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成する。さらに、その基板を、シアン化金カリウム（７．６×１０^-3ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０^-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０^-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０^-1ｍｏｌ／ｌ）を含む無電解めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に厚さ０．０３μｍの金めっき層７４を形成することで、導体回路１５８に半田パッド７５を形成する（図６（Ｃ））。
【００６８】
（２０）この後、ソルダーレジスト層７０の開口部７１に、はんだペーストを印刷して、２００℃でリフローすることにより、半田バンプ７６を形成する。これにより、ＩＣチップ２０を内蔵し、半田バンプ７６を有する多層プリント配線板１０を得ることができる（図７参照）。
【００６９】
半田ペーストには、Ｓｎ／Ｐｂ、Ｓｎ／Ｓｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕなどを用いることができる。もちろん、放射線の低α線タイプの半田ペーストを用いてもよい。
【００７０】
[第２実施形態]
次に、本発明の第２実施形態に係る多層プリント配線板について、図９を参照して説明する。
上述した第１実施形態では、ＢＧＡを配設した場合で説明した。第２実施形態では、第１実施形態とほぼ同様であるが、導電性接続ピン９６を介して接続を取るＰＧＡ方式に構成されている。また、上述した第１実施形態では、ＩＣチップ２０のパット２２と回路パターン３２とを半田バンプ３４で接続させたが、第２実施形態では、フィリップチップ３４を介して接続させてある。更に、第２実施形態では、回路パターン３２に凹部３２βを設けて、フィリップチップ３４を設けてある。第２実施形態では、フィリップチップ３４を設けているが、この代わりに半田バンプを設けることも可能である。
【００７１】
この第２実施形態では、回路パターン３２のフィリップチップ位置に凹部３２βを設けてあるため、回路パターン３２とＩＣチップ２０のパット２２との接続信頼性を高めることができる。
【００７２】
第２実施形態の多層プリント配線板の製造工程について、図８を参照して説明する。
（１）先ず、厚さ５〜３０μｍの金属箔３２αを用意する（図８（Ａ））。そして、フィリップチップ形成位置にパンチングにより凹部３２βを形成する（図８（Ｂ）。
【００７３】
（２）該金属箔３２αの凹部３２βに半田ペーストからなる半田ボール３４αを配置する（図８（Ｃ））。半田ボール３４αにパッド２２が対応するようにＩＣチップ２０、２０を載置した後（図８（Ｄ））、リフローすることで、金属箔３２αにＩＣチップ２０，２０を実装させる（図８（Ｅ））。
【００７４】
上述した第１、第２実施形態では、ＩＣチップのパット２２に保護膜が形成されていなかったが、保護膜を形成することも好適である。
【００７５】
【発明の効果】
本発明の構造により、多層プリント配線板の外部でリード部品を介さずに、ＩＣチップとプリント配線板との接続を取ることができる。更に、リード部品に起因する不具合が起きないので、接続性や信頼性が向上する。また、ＩＣチップのパッドとプリント配線板の導電層が直接接続されているので、電気特性も向上させることができる。
更に、従来のＩＣチップの実装方法に比べて、ＩＣチップ〜基板〜外部基板までの配線長も短くできて、ループインダクタンスを低減できる効果もある。また、ＢＧＡ、ＰＧＡなどを配設できるほど、配線形成の自由度が増した。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体素子の製造工程図である。
【図２】本発明の第１実施形態に係る半導体素子の製造工程図である。
【図３】本発明の第１実施形態に係る半導体素子の製造工程図である。
【図４】本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図５】本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図６】本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図７】本発明の第１実施形態に係る多層プリント配線板の断面図である。
【図８】本発明の第２実施形態に係る多層プリント配線板の製造工程図である。
【図９】本発明の第２実施形態に係る多層プリント配線板の断面図である。
【符号の説明】
２０ＩＣチップ（半導体素子）
２２ダイパッド
２６封止樹脂
２８枠
３０コア基板
３１凹部
３２回路パターン
３４半田バンプ
３７樹脂接着材
５０層間樹脂絶縁層
５８導体回路
６０バイアホール
７０ソルダーレジスト層
７６半田バンプ
９６導電性接続ピン
１５０層間樹脂絶縁層
１５８導体回路
１６０バイアホール[0001]
BACKGROUND OF THE INVENTION
The present invention is also the method of manufacturing a multilayer printed wiring board in particular built-in semiconductor elements such as IC chips.
[0002]
[Prior art]
The IC chip has been electrically connected to the printed wiring board by a mounting method such as wire bonding, TAB, or flip chip.
In wire bonding, an IC chip is die-bonded to a printed wiring board with an adhesive, the pad of the printed wiring board and the pad of the IC chip are connected with a wire such as a gold wire, and then the IC chip and the wire are protected. An encapsulating resin such as a thermosetting resin or a thermoplastic resin has been applied.
[0003]
In TAB, the bumps of the IC chip and the pads of the printed wiring board are collectively connected with wires called leads by solder or the like, and then sealed with resin.
The flip chip is performed by connecting the IC chip and the pad portion of the printed wiring board via bumps and filling a resin in the gap between the bumps.
[0004]
[Problems to be solved by the invention]
However, in each mounting method, electrical connection is performed between the IC chip and the printed wiring board via connecting lead parts (wires, leads, bumps). Each of these lead parts is likely to be cut and corroded, which may cause the connection with the IC chip to be lost or cause a malfunction.
[0005]
On the other hand, instead of attaching an IC chip to the outside of a printed wiring board (package substrate) as described above, a conventional semiconductor device is embedded in a substrate, and a buildup layer is formed on the upper layer to establish electrical connection. As a technique, Japanese Patent Laid-Open No. 9-321408 (USP 5875100), Japanese Patent Laid-Open No. 10-256429, Japanese Patent Laid-Open No. 11-126978, and the like have been proposed.
[0006]
In JP-A-9-321408 (US Pat. No. 5,875,100), a semiconductor element in which stud bumps are formed on a die pad is embedded in a printed wiring board, and wiring is formed on the stud bumps for electrical connection. However, since the stud bump is onion-like and has a large variation in height, when the interlayer insulating layer is formed, the smoothness is lowered, and even if a via hole is formed, it is easily disconnected. In addition, stud bumps are planted one by one by bonding, and cannot be arranged in a lump, and there is a problem in terms of productivity.
[0007]
Japanese Patent Application Laid-Open No. 10-256429 shows a structure in which a semiconductor element is accommodated in a ceramic substrate and electrically connected in a flip chip form. However, ceramics have poor outer formability and do not fit in semiconductor elements. In addition, the bumps also had large height variations. For this reason, the smoothness of the interlayer insulating layer is impaired, and the connection is lowered.
[0008]
Japanese Patent Application Laid-Open No. 11-126978 discloses a multilayer printed wiring board in which an electronic component such as a semiconductor element is embedded in a space accommodating portion, connected to a conductor circuit, and stored via a via hole. However, since the accommodating portion is a gap, misalignment is likely to occur, and disconnection from the pads of the semiconductor element tends to occur. Further, since the die pad and the conductor circuit are directly connected, there is a problem that an oxide film is easily formed on the die pad and the insulation resistance is increased.
[0009]
The present invention has been made to solve the above problems, and has as its object to propose a method for manufacturing a multilayer printed wiring board with a built-in semiconductor element capable of direct electrical connection without intervention of the lead component For the purpose.
[0011]
According to the first aspect of the present invention, since the pad of the semiconductor element is connected to the circuit pattern via the Philip chip or the bump, the connection reliability between the pad of the semiconductor element and the circuit pattern can be improved, and the lead is provided outside the multilayer printed wiring board. Direct electrical connection can be made without any parts.
[0013]
According to the second aspect of the present invention, since the pad of the semiconductor element is connected to the circuit pattern via the Philip chip or the bump, the connection reliability between the pad of the semiconductor element and the circuit pattern can be improved, and the lead is provided outside the multilayer printed wiring board. Direct electrical connection can be made without any parts. Since a plurality of semiconductor elements are molded simultaneously with resin and connected by a circuit pattern, the reliability of electrical connection between the semiconductor elements can be improved.
[0014]
[Means for Solving the Problems]
The method for producing a multilayer printed wiring board incorporating the semiconductor element according to claim 1 is characterized by including at least the following steps:
A step of mounting a semiconductor element via the bus amplifier on the metal foil;
Providing a frame on the metal foil, filling the resin, and molding the semiconductor element with the resin;
A step of accommodating the semiconductor element molded and integrated with the frame in a recess of an insulating resin substrate on which no wiring is provided;
Etching the metal foil to form a circuit pattern;
Forming a resin insulating layer on the circuit pattern to form a via hole;
[0015]
According to a third aspect of the present invention, a semiconductor element is mounted on a metal foil via a Philip chip or a bump. For this reason, the metal foil and the pad of the semiconductor element can be reliably electrically connected. Thereafter, the semiconductor element is molded with resin, and then the metal foil is etched to form a circuit pattern. For this reason, the connection reliability between the pad of the semiconductor element and the circuit pattern can be improved, and direct electrical connection can be made outside the multilayer printed wiring board without using the lead component.
[0016]
The method for producing a multilayer printed wiring board incorporating a semiconductor element according to claim 2 is characterized by comprising at least the following steps:
Step of mounting a plurality of semiconductor devices via the bus amplifier on the metal foil;
Providing a frame on the metal foil, filling a resin, and molding the plurality of semiconductor elements with a resin;
Receiving the plurality of semiconductor elements molded and integrated with the frame in recesses of an insulating resin substrate where wiring is not provided;
Etching the metal foil to form a circuit pattern;
Forming a resin insulating layer on the circuit pattern to form a via hole;
[0017]
According to a fourth aspect of the present invention, a semiconductor element is mounted on a metal foil via a Philip chip or a bump. For this reason, the metal foil and the pad of the semiconductor element can be reliably electrically connected. Thereafter, the semiconductor element is molded with resin, and then the metal foil is etched to form a circuit pattern. For this reason, the connection reliability between the pad of the semiconductor element and the circuit pattern can be improved, and direct electrical connection can be made outside the multilayer printed wiring board without using the lead component. Since a plurality of semiconductor elements are molded simultaneously with resin and connected by a circuit pattern, the reliability of electrical connection between the semiconductor elements can be improved.
[0018]
According to the fifth aspect of the present invention, since the concave portion is provided at the Philip chip or bump forming position of the metal foil, the connection reliability between the metal foil and the pad of the semiconductor element can be improved.
[0019]
In the present invention, since the circuit pattern is formed in the semiconductor element, the operation and electrical inspection of the semiconductor element can be easily performed even before or after the IC chip which is the semiconductor element is embedded in, accommodated in, or accommodated in the printed wiring board. It became so. This is because a circuit pattern larger than that of the die pad is formed, so that the inspection probe pins can be easily brought into contact with each other. As a result, whether or not the product is available can be determined in advance, and productivity and cost can be improved. In addition, the pad is not lost or scratched by the probe.
[0020]
Therefore, by forming a circuit pattern in advance, it is possible to suitably embed, house and house an IC chip as a semiconductor element in a printed wiring. That is, it can be said that the semiconductor element on which the circuit pattern is formed is a semiconductor element for embedding, accommodating, and accommodating the printed wiring board.
[0021]
Each of them functions only with a multilayer printed wiring board, but in some cases, in order to function as a package substrate as a semiconductor device, for connection with a mother board or daughter board as an external board, BGA, solder bumps or PGA (Conductive connection pins) may be provided. In addition, with this configuration, the wiring length can be shortened and the loop inductance can be reduced as compared with the case of connection by the conventional mounting method.
[0022]
It is desirable to use a thermosetting resin sheet for the interlayer resin insulation layer of the multilayer printed wiring board of the present invention. This resin sheet contains a hardly soluble resin, soluble particles, a curing agent, and other components. Each will be described below.
[0023]
The resin used in the production method of the present invention is a resin in which particles soluble in an acid or an oxidizing agent (hereinafter referred to as soluble particles) are dispersed in a resin that is hardly soluble in an acid or oxidizing agent (hereinafter referred to as a hardly soluble resin). is there.
As used herein, the terms “poorly soluble” and “soluble” refer to those having a relatively high dissolution rate as “soluble” for convenience when immersed in a solution comprising the same acid or oxidizing agent for the same time. A relatively slow dissolution rate is referred to as “slightly soluble” for convenience.
[0024]
Examples of the soluble particles include resin particles soluble in acid or oxidizing agent (hereinafter referred to as soluble resin particles), inorganic particles soluble in acid or oxidizing agent (hereinafter referred to as soluble inorganic particles), and metals soluble in acid or oxidizing agent. Examples thereof include particles (hereinafter, soluble metal particles). These soluble particles may be used alone or in combination of two or more.
[0025]
The shape of the soluble particles is not particularly limited, and examples thereof include spherical shapes and crushed shapes. Moreover, it is desirable that the soluble particles have a uniform shape. This is because a roughened surface having unevenness with uniform roughness can be formed.
[0026]
The average particle size of the soluble particles is preferably 0.1 to 10 μm. If it is the range of this particle size, you may contain the thing of a 2 or more types of different particle size. That is, it contains soluble particles having an average particle diameter of 0.1 to 0.5 μm and soluble particles having an average particle diameter of 1 to 3 μm. Thereby, a more complicated roughened surface can be formed and it is excellent also in adhesiveness with a conductor circuit. In the present invention, the particle size of the soluble particles is the length of the longest part of the soluble particles.
[0027]
Examples of the soluble resin particles include those made of a thermosetting resin, a thermoplastic resin, and the like, as long as the dissolution rate is higher than that of the hardly soluble resin when immersed in a solution made of an acid or an oxidizing agent. There is no particular limitation.
Specific examples of the soluble resin particles include those made of epoxy resin, phenol resin, polyimide resin, polyphenylene resin, polyolefin resin, fluororesin, and the like, and may be made of one of these resins. And it may consist of a mixture of two or more resins.
[0028]
Moreover, as the soluble resin particles, resin particles made of rubber can be used. Examples of the rubber include polybutadiene rubber, epoxy-modified, urethane-modified, (meth) acrylonitrile-modified and other modified polybutadiene rubbers, carboxyl group-containing (meth) acrylonitrile / butadiene rubbers, and the like. By using these rubbers, the soluble resin particles are easily dissolved in an acid or an oxidizing agent. That is, when soluble resin particles are dissolved using an acid, acids other than strong acids can be dissolved. When soluble resin particles are dissolved using an oxidizing agent, permanganese having a relatively low oxidizing power is used. Even acid salts can be dissolved. Even when chromic acid is used, it can be dissolved at a low concentration. Therefore, no acid or oxidant remains on the resin surface, and as described later, when a catalyst such as palladium chloride is applied after the roughened surface is formed, the catalyst is not applied or the catalyst is oxidized. There is nothing to do.
[0029]
Examples of the soluble inorganic particles include particles composed of at least one selected from the group consisting of aluminum compounds, calcium compounds, potassium compounds, magnesium compounds, and silicon compounds.
[0030]
Examples of the aluminum compound include alumina and aluminum hydroxide. Examples of the calcium compound include calcium carbonate and calcium hydroxide. Examples of the potassium compound include potassium carbonate. Examples of the magnesium compound include magnesia, dolomite, basic magnesium carbonate and the like, and examples of the silicon compound include silica and zeolite. These may be used alone or in combination of two or more.
[0031]
Examples of the soluble metal particles include particles composed of at least one selected from the group consisting of copper, nickel, iron, zinc, lead, gold, silver, aluminum, magnesium, calcium, and silicon. Further, the surface layer of these soluble metal particles may be coated with a resin or the like in order to ensure insulation.
[0032]
When two or more kinds of the soluble particles are used in combination, the combination of the two kinds of soluble particles to be mixed is preferably a combination of resin particles and inorganic particles. Both of them have low electrical conductivity, so that the insulation of the resin film can be ensured, and the thermal expansion can be easily adjusted between the poorly soluble resin, and no crack occurs in the interlayer resin insulation layer made of the resin film. This is because no peeling occurs between the interlayer resin insulation layer and the conductor circuit.
[0033]
The poorly soluble resin is not particularly limited as long as it can maintain the shape of the roughened surface when the roughened surface is formed using an acid or an oxidizing agent in the interlayer resin insulation layer. For example, thermosetting Examples thereof include resins, thermoplastic resins, and composites thereof. Moreover, the photosensitive resin which provided photosensitivity to these resin may be sufficient. By using a photosensitive resin, a via hole opening can be formed in the interlayer resin insulating layer by exposure and development.
Among these, those containing a thermosetting resin are desirable. This is because the shape of the roughened surface can be maintained by a plating solution or various heat treatments.
[0034]
Specific examples of the hardly soluble resin include, for example, epoxy resin, phenol resin, phenoxy resin, polyimide resin, polyphenylene resin, polyolefin resin, polyethersulfone, and fluorine resin. These resins may be used alone or in combination of two or more.
Furthermore, an epoxy resin having two or more epoxy groups in one molecule is more desirable. Not only can the aforementioned roughened surface be formed, but also has excellent heat resistance, etc., so that stress concentration does not occur on the metal layer even under heat cycle conditions, and peeling of the metal layer is unlikely to occur. Because.
[0035]
Examples of the epoxy resin include cresol novolac type epoxy resin, bisphenol A type epoxy resin, bisphenol F type epoxy resin, phenol novolac type epoxy resin, alkylphenol novolac type epoxy resin, biphenol F type epoxy resin, naphthalene type epoxy resin, Examples thereof include cyclopentadiene type epoxy resins, epoxidized products of condensates of phenols and aromatic aldehydes having a phenolic hydroxyl group, triglycidyl isocyanurate, and alicyclic epoxy resins. These may be used alone or in combination of two or more. Thereby, it will be excellent in heat resistance.
[0036]
In the resin film used in the present invention, it is desirable that the soluble particles are dispersed almost uniformly in the hardly soluble resin. A roughened surface with unevenness of uniform roughness can be formed, and even if a via hole or a through hole is formed in a resin film, the adhesion of the metal layer of the conductor circuit formed thereon can be secured. Because it can. Moreover, you may use the resin film containing a soluble particle only in the surface layer part which forms a roughening surface. As a result, since the portion other than the surface layer portion of the resin film is not exposed to the acid or the oxidizing agent, the insulation between the conductor circuits via the interlayer resin insulation layer is reliably maintained.
[0037]
In the resin film, the blending amount of the soluble particles dispersed in the hardly soluble resin is preferably 3 to 40% by weight with respect to the resin film. If the blending amount of the soluble particles is less than 3% by weight, it may not be possible to form a roughened surface having the desired irregularities. In addition, the resin film is melted to the deep part of the resin film, and the insulation between the conductor circuits through the interlayer resin insulating layer made of the resin film cannot be maintained, which may cause a short circuit.
[0038]
The resin film preferably contains a curing agent, other components and the like in addition to the soluble particles and the hardly soluble resin.
Examples of the curing agent include imidazole curing agents, amine curing agents, guanidine curing agents, epoxy adducts of these curing agents, microcapsules of these curing agents, triphenylphosphine, and tetraphenylphosphorus. And organic phosphine compounds such as nium tetraphenylborate.
[0039]
The content of the curing agent is desirably 0.05 to 10% by weight with respect to the resin film. If it is less than 0.05% by weight, the resin film is not sufficiently cured, so that the degree of penetration of the acid or oxidant into the resin film increases, and the insulating properties of the resin film may be impaired. On the other hand, if it exceeds 10% by weight, an excessive curing agent component may denature the composition of the resin, which may lead to a decrease in reliability.
[0040]
Examples of the other components include fillers such as inorganic compounds or resins that do not affect the formation of the roughened surface. Examples of the inorganic compound include silica, alumina, dolomite, and the like. Examples of the resin include polyimide resin, polyacrylic resin, polyamideimide resin, polyphenylene resin, melanin resin, and olefin resin. By including these fillers, it is possible to improve the performance of the multilayer printed wiring board by matching the thermal expansion coefficient, improving heat resistance, and chemical resistance.
[0041]
Moreover, the said resin film may contain the solvent. Examples of the solvent include ketones such as acetone, methyl ethyl ketone, and cyclohexanone, and aromatic hydrocarbons such as ethyl acetate, butyl acetate, cellosolve acetate, toluene, and xylene. These may be used alone or in combination of two or more. However, these interlayer resin insulation layers melt and carbonize when a temperature of 350 ° C. or higher is applied.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
A configuration of the multilayer printed wiring board according to the first embodiment in which the semiconductor element (IC chip) 20 is embedded, accommodated, and accommodated in the recess, gap, and opening of the core substrate will be described.
As shown in FIG. 7, the multilayer printed wiring board 10 includes a core substrate 30 that houses the IC chip 20, an interlayer resin insulation layer 50, and an interlayer resin insulation layer 150. Via hole 60 and conductor circuit 58 are formed in interlayer resin insulation layer 50, and via hole 160 and conductor circuit 158 are formed in interlayer resin insulation layer 150.
[0043]
A solder resist layer 70 is disposed on the interlayer resin insulating layer 150. The conductor circuit 158 under the opening 71 of the solder resist layer 70 is provided with solder bumps 76 for connection to an external substrate (not shown) such as a daughter board or a mother board.
[0044]
In the multilayer printed wiring board 10 of the present embodiment, a plurality of IC chips 20 molded with a resin 26 are built in the core substrate 30. The circuit pattern 32 is connected to the pads 22 of the IC chip 20 via solder bumps 34. A via hole 60 of the interlayer resin insulation layer 50 is connected to the circuit pattern 32. In the first embodiment, the pad 22 and the circuit pattern 32 are connected by the solder bump 34, but a Philip chip may be used instead of the solder bump.
[0045]
In the first embodiment, since the pads 22 of the IC chip 20 are connected to the circuit patterns 34 by the solder bumps 34, the connection reliability between the pads 22 of the IC chip 20 and the circuit patterns 34 can be improved. For this reason, the IC chip 20 and the multilayer printed wiring board (package substrate) 10 can be electrically connected without using lead components outside the multilayer printed wiring board. Further, since a plurality of IC chips are simultaneously molded with resin and connected by the circuit pattern 32, the reliability of electrical connection between the IC chips 10 can be improved. Further, by interposing the circuit pattern 32 having a width of 60 μm or more on the 40 μm diameter pad 22, a via hole having a diameter of 60 μm can be reliably connected.
[0046]
Next, a method for manufacturing the multilayer printed wiring board described above with reference to FIG. 7 will be described with reference to FIGS.
[0047]
(1) First, a metal foil 32α made of Cu, Ag, Au, Sn, and Ni having a thickness of 5 to 30 μm is prepared (FIG. 1A). A single plate or a laminated plate can be used as the metal foil. Then, a solder ball 34α made of a solder paste is disposed at a predetermined position of the metal foil 32α (FIG. 1B). As the solder paste, Sn / Pb, Sn / Sb, Sn / Ag, Sn / Ag / Cu, or the like can be used, and a radiation low α-ray type solder paste may be used.
[0048]
(2) After the IC chips 20 and 20 are placed so that the pads 22 correspond to the solder balls 34α (FIG. 1C), the IC chips 20 and 20 are mounted on the metal foil 32α by reflowing ( FIG. 1D).
[0049]
(3) After placing the frame 28 serving as a dam at the time of resin sealing on the metal foil 32α (FIG. 2A), the IC chips 20 and 20 are resin-sealed by filling the resin 2 (FIG. 2B) As the resin, a thermosetting resin, a thermoplastic resin, a photosensitive resin, or one or more of these composites can be used. However, instead of this, it is also possible to insert an IC chip into a mold and seal the resin with a plunger. Can improve the reliability.
[0050]
(4) After a resist film is placed on the metal foil 32α, exposure and development are performed to form an etching resist 33 having a predetermined pattern (FIG. 2C).
[0051]
(5) After the metal foil 32α in the portion where the etching resist 33 is not formed is dissolved by etching, the etching resist 33 is removed to form the circuit pattern 32 (FIG. 2D).
[0052]
(6) An etching solution is sprayed to form a roughened surface 32β on the surface of the circuit pattern 32 (FIG. 2E). Note that the roughened surface can also be formed by electrolytic plating or oxidation-reduction treatment.
[0053]
(7) A core substrate 30 for accommodating the IC chip is prepared (FIG. 3A). Here, an insulating resin substrate (core substrate) 30 in which a prepreg impregnated with a resin such as epoxy is laminated on a core material such as glass cloth is used, and a concave portion 31 for accommodating an IC chip is formed on one side of the core substrate 30 by counterboring. Form. Here, the concave portion is provided by counterbore processing, but a core substrate including an accommodation portion can be formed by bonding an insulating resin substrate provided with an opening and a resin insulating substrate not provided with an opening.
[0054]
(8) Then, the adhesive 37 is applied to the recess 31 using a printing machine. At this time, potting or the like may be performed in addition to the application (FIG. 3B).
[0055]
(9) Next, the resin-molded IC chip 20 is placed on the adhesive 37, and the upper surface of the IC chip 20 is pushed or struck to be completely accommodated in the recess 31 (FIG. 3C). Thereby, the core substrate 30 can be smoothed. At this time, the adhesive 37 may be applied to the upper surface of the IC chip 20. However, as described later, since a resin layer is provided on the upper surface of the IC chip 20 and an opening for a via hole is provided by a laser, a circuit pattern is formed. The connection between the via 32 and the via hole is not affected.
[0056]
(10) A thermosetting resin sheet having a thickness of 50 μm is laminated on the substrate that has undergone the above-mentioned process by vacuum pressure bonding at a pressure of 5 kg / cm ² while raising the temperature to 50 to 150 ° C., thereby providing an interlayer resin insulation layer 50 (see FIG. 3 (D)). The degree of vacuum at the time of vacuum bonding is 10 mmHg.
[0057]
(11) Next, with a CO ² gas laser having a wavelength of 10.4 μm, an interlayer resin insulation layer under the conditions of a beam diameter of 5 mm, a top hat mode, a pulse width of 5.0 μs, a mask hole diameter of 0.5 mm, and one shot 50 is provided with a via hole opening 48 having a diameter of 60 μm (FIG. 4A). The resin residue in the opening 48 is removed using permanganic acid having a liquid temperature of 60 ° C. By providing the metal circuit pattern 32 on the die pad 22, it is possible to prevent the resin residue on the pad 22, thereby improving the connectivity and reliability between the pad 22 and a via hole 60 described later. Further, by providing the circuit pattern 32 having a width of 60 μm or more on the 40 μm diameter pad 22, the via hole opening 48 having a diameter of 60 μm can be reliably connected. Here, the resin residue is removed using an oxidizing agent such as permanganic acid, but it is also possible to perform desmear treatment using oxygen plasma or the like or corona treatment.
[0058]
(12) Next, the surface of the interlayer resin insulation layer 50 is roughened with permanganic acid to form a roughened surface 50α (FIG. 4B). The roughened surface is desirably between 0.05 and 5 μm.
[0059]
(13) A metal layer 52 is provided on the interlayer resin insulating layer 50 on which the roughened surface 50α is formed (FIG. 4C). The metal layer 52 is formed by electroless plating. A metal layer 52 that is a plating film is provided in the range of 0.1 to 5 μm by preliminarily applying a catalyst such as palladium to the surface layer of the interlayer resin insulation layer 50 and immersing it in an electroless plating solution for 5 to 60 minutes. As an example,
[Electroless plating aqueous solution]
NiSO ₄ 0.003 mol / l
Tartaric acid 0.200 mol / l
Copper sulfate 0.030 mol / l
HCHO 0.050 mol / l
NaOH 0.100 mol / l
α, α'-bipyridyl 100 mg / l
Polyethylene glycol (PEG) 0.10 g / l
Immerse for 40 minutes at a liquid temperature of 34 ° C.
[0060]
Instead of plating, using SV-4540 manufactured by Nippon Vacuum Technology Co., Ltd., sputtering using Ni—Cu alloy as a target was performed under the conditions of atmospheric pressure 0.6 Pa, temperature 80 ° C., power 200 W, and time 5 minutes. The Cu alloy 52 can also be formed on the surface of the epoxy-based interlayer resin insulation layer 50. At this time, the formed Ni—Cu alloy layer 52 has a thickness of 0.2 μm.
[0061]
(14) on the substrate 30 having been subjected to the above processing, paste commercially available photosensitive dry film, and placing a photomask film was exposed with 100 mJ / cm ^2, and developed with 0.8% sodium carbonate A plating resist 54 having a thickness of 15 μm is provided. Next, electrolytic plating is performed under the following conditions to form an electrolytic plating film 56 having a thickness of 15 μm (FIG. 5A). The additive in the electrolytic plating aqueous solution is Kaparaside HL manufactured by Atotech Japan.
[0062]

[0063]
(15) After stripping and removing the plating resist 54 with 5% NaOH, the metal layer 52 under the plating resist is dissolved and removed by etching using a mixed solution of nitric acid, sulfuric acid and hydrogen peroxide, and the metal layer 52 and the electrolytic plating are removed. A conductor circuit 58 and a via hole 60 made of the film 56 and having a thickness of 16 μm are formed (FIG. 5B). Thereafter, roughened surfaces 58α and 60α are formed by an etching solution containing a cupric complex and an organic acid (FIG. 5C).
[0064]
(16) Next, by repeating the above steps (10) to (15), an upper interlayer resin insulation layer 150 and a conductor circuit 158 (including the via hole 160) are further formed (FIG. 6A). .
[0065]
(17) Next, a photosensitizing agent obtained by acrylated 50% of an epoxy group of a cresol novolac type epoxy resin (manufactured by Nippon Kayaku Co., Ltd.) dissolved in diethylene glycol dimethyl ether (DMDG) to a concentration of 60% by weight. 46.67 parts by weight of oligomer (molecular weight 4000), 80 parts by weight of bisphenol A type epoxy resin dissolved in methyl ethyl ketone (manufactured by Yuka Shell, trade name: Epicoat 1001), 15 parts by weight of imidazole curing agent (manufactured by Shikoku Kasei Co., Ltd.) , Trade name: 2E4MZ-CN) 1.6 parts by weight, polyfunctional acrylic monomer (manufactured by Kyoei Chemical Co., Ltd., trade name: R604) which is a photosensitive monomer, polyvalent acrylic monomer (product of Kyoei Chemical Co., Ltd., product) Name: DPE6A) 1.5 parts by weight, dispersion antifoaming agent (manufactured by San Nopco, trade name: S-65) 0.7 A weight part is put into a container, and a mixed composition is prepared by stirring and mixing. 2.0 parts by weight of benzophenone (manufactured by Kanto Chemical Co., Inc.) as a photoweight initiator and Michler's ketone as a photosensitizer for the mixed composition. (Kanto Chemical Co., Ltd.) 0.2 part by weight is added to obtain a solder resist composition (organic resin insulating material) having a viscosity adjusted to 2.0 Pa · s at 25 ° C.
Viscosity was measured with a B type viscometer (DVL-B type, manufactured by Tokyo Keiki Co., Ltd.) at 60 rpm for rotor No. 4 and at 6 rpm for rotor No. 3.
[0066]
(18) Next, the solder resist composition is applied to the substrate 30 at a thickness of 20 μm, and after drying at 70 ° C. for 20 minutes and at 70 ° C. for 30 minutes, the solder resist resist opening is formed. A photomask having a thickness of 5 mm on which the pattern of 1 is drawn is brought into close contact with the solder resist layer 70, exposed to 1000 mJ / cm ² of ultraviolet light, and developed with a DMTG solution to form an opening 71 having a diameter of 200 μm (FIG. 6). (B)). A commercially available solder resist may also be used.
[0067]
(19) Next, the substrate on which the solder resist layer (organic resin insulating layer) 70 was formed was made of nickel chloride (2.3 × 10 ⁻¹ mol / l), sodium hypophosphate (2.8 × 10 ^−1). mol / l) and sodium citrate (1.6 × 10 ⁻¹ mol / l) in a pH = 4.5 electroless nickel plating solution for 20 minutes, and nickel plating with a thickness of 5 μm is formed in the opening 71. Layer 72 is formed. Further, the substrate was made of potassium gold cyanide (7.6 × 10 ^-3 mol / l), ammonium chloride (1.9 × 10 ^-1 mol / l), sodium citrate (1.2 × 10 ^-1 mol). / L), and immersed in an electroless plating solution containing sodium hypophosphite (1.7 × 10 ⁻¹ mol / l) for 7.5 minutes at 80 ° C., a thickness of 0 on the nickel plating layer 72 By forming a 0.03 μm gold plating layer 74, solder pads 75 are formed on the conductor circuit 158 (FIG. 6C).
[0068]
(20) After that, solder bumps 76 are formed by printing solder paste in the openings 71 of the solder resist layer 70 and reflowing at 200 ° C. As a result, it is possible to obtain the multilayer printed wiring board 10 including the IC chip 20 and having the solder bumps 76 (see FIG. 7).
[0069]
For the solder paste, Sn / Pb, Sn / Sb, Sn / Ag, Sn / Ag / Cu, or the like can be used. Of course, a radiation low α-ray type solder paste may be used.
[0070]
[Second Embodiment]
Next, a multilayer printed wiring board according to a second embodiment of the present invention will be described with reference to FIG.
In 1st Embodiment mentioned above, the case where BGA was arrange | positioned demonstrated. The second embodiment is substantially the same as the first embodiment, but is configured in a PGA system in which connection is established via the conductive connection pins 96. Further, in the first embodiment described above, the pad 22 of the IC chip 20 and the circuit pattern 32 are connected by the solder bump 34, but in the second embodiment, they are connected via the Philip chip 34. Furthermore, in the second embodiment, the circuit pattern 32 is provided with a recess 32β and a Philip chip 34 is provided. Although the Philip chip 34 is provided in the second embodiment, solder bumps can be provided instead.
[0071]
In the second embodiment, since the recess 32β is provided at the Philip chip position of the circuit pattern 32, the connection reliability between the circuit pattern 32 and the pad 22 of the IC chip 20 can be improved.
[0072]
The manufacturing process of the multilayer printed wiring board of 2nd Embodiment is demonstrated with reference to FIG.
(1) First, a metal foil 32α having a thickness of 5 to 30 μm is prepared (FIG. 8A). And the recessed part 32 (beta) is formed by punching in a lip chip formation position (FIG. 8 (B)).
[0073]
(2) A solder ball 34α made of a solder paste is disposed in the recess 32β of the metal foil 32α (FIG. 8C). After the IC chips 20 and 20 are placed so that the pads 22 correspond to the solder balls 34α (FIG. 8D), the IC chips 20 and 20 are mounted on the metal foil 32α by reflowing (FIG. 8D E)).
[0074]
In the first and second embodiments described above, the protective film is not formed on the pad 22 of the IC chip. However, it is also preferable to form the protective film.
[0075]
【The invention's effect】
According to the structure of the present invention, the IC chip and the printed wiring board can be connected to each other without a lead component outside the multilayer printed wiring board. Furthermore, since troubles caused by lead parts do not occur, connectivity and reliability are improved. In addition, since the IC chip pad and the conductive layer of the printed wiring board are directly connected, the electrical characteristics can be improved.
Furthermore, compared with the conventional IC chip mounting method, the wiring length from the IC chip to the substrate to the external substrate can be shortened, and the loop inductance can be reduced. In addition, the degree of freedom of wiring formation increased as BGA, PGA, and the like were arranged.
[Brief description of the drawings]
FIG. 1 is a manufacturing process diagram of a semiconductor element according to a first embodiment of the invention.
FIG. 2 is a manufacturing process diagram of the semiconductor element according to the first embodiment of the invention.
FIG. 3 is a manufacturing process diagram of the semiconductor element according to the first embodiment of the invention.
FIG. 4 is a manufacturing process diagram of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 5 is a manufacturing process diagram of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 6 is a manufacturing process diagram of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 7 is a cross-sectional view of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 8 is a manufacturing process diagram of the multilayer printed wiring board according to the second embodiment of the present invention.
FIG. 9 is a cross-sectional view of a multilayer printed wiring board according to a second embodiment of the present invention.
[Explanation of symbols]
20 IC chip (semiconductor element)
22 Die pad 26 Sealing resin 28 Frame 30 Core substrate 31 Recess 32 Circuit pattern 34 Solder bump 37 Resin adhesive 50 Interlayer resin insulation layer 58 Conductor circuit 60 Via hole 70 Solder resist layer 76 Solder bump 96 Conductive connection pin 150 Interlayer resin insulation Layer 158 Conductor circuit 160 Via hole

Claims

少なくとも以下の工程を備えることを特徴とする半導体素子を内蔵する多層プリント配線板の製造方法：
金属箔の上にバンプを介して半導体素子を実装する工程；
前記金属箔の上に枠体を設けて樹脂を充填し、前記半導体素子を樹脂でモールドする工程；
モールドして前記枠体と一体化された前記半導体素子を配線の設けられない絶縁樹脂基板の凹部に収容する工程；
前記金属箔をエッチングして回路パターンを形成する工程；
前記回路パターンの上に樹脂絶縁層を形成し、バイアホールを形成する工程。A method for producing a multilayer printed wiring board containing a semiconductor element, comprising at least the following steps:
A step of mounting a semiconductor element via the bus amplifier on the metal foil;
Providing a frame on the metal foil, filling a resin, and molding the semiconductor element with the resin;
A step of accommodating the semiconductor element molded and integrated with the frame in a recess of an insulating resin substrate on which no wiring is provided;
Etching the metal foil to form a circuit pattern;
Forming a resin insulating layer on the circuit pattern to form a via hole;

少なくとも以下の工程を備えることを特徴とする半導体素子を内蔵する多層プリント配線板の製造方法：
金属箔の上にバンプを介して複数の半導体素子を実装する工程；
前記金属箔の上に枠体を設けて樹脂を充填し、前記複数の半導体素子を樹脂でモールドする工程；
モールドして前記枠体と一体化された前記複数の半導体素子を配線の設けられない絶縁樹脂基板の凹部に収容する工程；
前記金属箔をエッチングして回路パターンを形成する工程；
前記回路パターンの上に樹脂絶縁層を形成し、バイアホールを形成する工程。A method for producing a multilayer printed wiring board containing a semiconductor element, comprising at least the following steps:
Step of mounting a plurality of semiconductor devices via the bus amplifier on the metal foil;
Providing a frame on the metal foil, filling a resin, and molding the plurality of semiconductor elements with a resin;
Receiving the plurality of semiconductor elements molded and integrated with the frame in recesses of an insulating resin substrate where wiring is not provided;
Etching the metal foil to form a circuit pattern;
Forming a resin insulating layer on the circuit pattern to form a via hole;

前記金属箔のバンプ形成位置に凹部を設ける工程を備えることを特徴とする請求項１又は請求項２の半導体素子を内蔵する多層プリント配線板の製造方法。 3. A method of manufacturing a multilayer printed wiring board incorporating the semiconductor element according to claim 1, further comprising a step of providing a recess at a bump forming position of the metal foil.