JP4601158B2 - Multilayer printed wiring board and manufacturing method thereof - Google Patents

Multilayer printed wiring board and manufacturing method thereof Download PDF

Info

Publication number
JP4601158B2
JP4601158B2 JP2000381340A JP2000381340A JP4601158B2 JP 4601158 B2 JP4601158 B2 JP 4601158B2 JP 2000381340 A JP2000381340 A JP 2000381340A JP 2000381340 A JP2000381340 A JP 2000381340A JP 4601158 B2 JP4601158 B2 JP 4601158B2
Authority
JP
Japan
Prior art keywords
resin
layer
wiring board
printed wiring
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000381340A
Other languages
Japanese (ja)
Other versions
JP2002246500A (en
Inventor
一 坂本
東冬 王
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP2000381340A priority Critical patent/JP4601158B2/en
Publication of JP2002246500A publication Critical patent/JP2002246500A/en
Application granted granted Critical
Publication of JP4601158B2 publication Critical patent/JP4601158B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Description

【０００１】
【発明の属する技術分野】
本発明は、ビルドアップ多層プリント配線板に関し、特にＩＣチップなどの電子部品を内蔵する多層プリント配線板に関するものである。
【０００２】
【従来の技術】
ＩＣチップは、ワイヤーボンディング、ＴＡＢ、フリップチップなどの実装方法によって、プリント配線板との電気的接続を取っていた。
ワイヤーボンディングは、プリント配線板にＩＣチップを接着剤によりダイボンディングさせて、該プリント配線板のパッドとＩＣチップのパッドとを金線などのワイヤーで接続させた後、ＩＣチップ並びにワイヤーを守るために熱硬化性樹脂あるいは熱可塑性樹脂などの封止樹脂を施していた。
ＴＡＢは、ＩＣチップのバンプとプリント配線板のパッドとをリードと呼ばれる線を半田などによって一括して接続させた後、樹脂による封止を行っていた。
フリップチップは、ＩＣチップとプリント配線板のパッド部とをバンプを介して接続させて、バンプとの隙間に樹脂を充填させることによって行っていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、それぞれの実装方法は、ＩＣチップとプリント配線板の間に接続用のリード部品（ワイヤー、リード、バンプ）を介して電気的接続を行っている。それらの各リード部品は、切断、腐食し易く、これにより、ＩＣチップとの接続が途絶えたり、誤作動の原因となることがあった。
また、それぞれの実装方法は、ＩＣチップを保護するためにエポキシ樹脂等の熱可塑性樹脂によって封止を行っているが、その樹脂を充填する際に気泡を含有すると、気泡が起点となって、リード部品の破壊やＩＣパッドの腐食、信頼性の低下を招いてしまう。熱可塑性樹脂による封止は、それぞれの部品に合わせて樹脂装填用プランジャー、金型を作成する必要が有り、また、熱硬化性樹脂であってもリード部品、ソルダーレジストなどの材質などを考慮した樹脂を選定しなくては成らないために、それぞれにおいてコスト的にも高くなる原因にもなった。
【０００４】
このため基板内に半導体素子を埋め込む技術が種々提案されている。基板に半導体素子を埋め込んで、その上層にビルドアップ層を形成させることにより電気的接続を取る技術としては、特開平９−３２１４０８号（ＵＳＰ５８７５１００）、特開平１０−２５６４２９号、特開平１１−１２６９７８号、などが提案されている。
【０００５】
特開平９−３２１４０８号（ＵＳＰ５８７５１００）では、ダイパッド上にスタッドバンプを形成した半導体素子をプリント配線板に内蔵して、スタッドバンプ上に配線を形成して電気的接続を取っていた。しかし、このスタッドバンプの高さのばらつきが大きいため、接続性に問題があった。また、このスタッドバンプをボンディングにより一つ一つ植設しており、生産性にも問題があった。
【０００６】
特開平１０−２５６４２９号では、セラミック基板に半導体素子を内蔵して、フリップチップ形態により電気的接続を取っていた。しかし、セラミックは外形加工性が悪く、半導体素子の納まりがよくない。また、該バンプの高さのばらつきが大きいため、接続性に問題があった。
【０００７】
特開平１１−１２６９７８号では、バイアホールを介して積蔵された多層プリント配線板の空隙の収容部に半導体素子を内蔵して、導体回路と接続を取っていた。しかし、収容部が空隙であるため、位置ずれを引き起こしやすく、接続性に問題があった。また、ダイパッドと導体回路とを直接接続させているため、ダイパッドに酸化被膜ができやすく、絶縁抵抗が上昇する問題もあった。
【０００８】
一方、半導体素子を埋め込み、収容、収納された基板で構成された多層プリント配線板をパッケージ基板、チップセットなどとして用いる場合には、外部基板（いわゆるマザーボード、ドータボードと呼ばれるもの）と電気接続させることによって、機能を発揮することができる。そのため、この多層プリント配線板の表層のソルダーレジスト層に半田バンプを配設することによって外部基板と接続させていた。
【０００９】
しかしながら、半導体素子を埋め込んだ基板で表層に半田バンプを配設して、外部基板と電気的に接続させて機能試験や信頼性試験を行うと、層間絶縁層、ソルダーレジスト層、層間樹脂絶縁層やソルダーレジスト、半田バンプおよび半田バンプの周囲（半田層や耐食金属などを意図する）にクラック、剥離が発生して、半田バンプの脱落や位置ずれが確認された。この半田バンプが破壊される理由は、半導体素子を埋め込んだコア基板、外部基板はガラスクロス等の芯材を内蔵するため熱膨張による伸びが小さく、芯材を内蔵しない層間樹脂絶縁層は熱膨張による伸びが大きい。つまり、半導体素子を埋め込んだコア基板、外部基板と、層間樹脂絶縁層との熱膨張の差が大きいことによって、外部基板と層間樹脂絶縁層との間にある半田バンプに応力が集中するためである。したがって、半導体素子を内蔵する多層プリント配線板においては、半田バンプと導体回路との電気的接続性や信頼性の低下が明らかになった。
【００１０】
本発明は上述した課題を解決するためになされたものであり、その目的とするところは、電気的接続性や信頼性の高い半導体素子が内蔵された多層プリント配線板を提案することを目的とする。
【００１１】
【課題を解決するための手段】
上記した目的を達成するため、請求項１に記載の多層プリント配線板では、半導体素子を埋め込み、収容又は収納された芯材を有する樹脂コア基板上に芯材を有さない層間絶縁層と導体層とが繰り返し形成され、前記層間絶縁層には、バイアホールが形成され、前記バイアホールを介して電気的接続される多層プリント配線板において、
最上層の前記層間絶縁層上に芯材を有する樹脂基板を載置して、
前記芯材を有する樹脂基板に外部基板と接続するための外部接続端子を配設したことを技術的特徴とする。
【００１２】
請求項１の発明では、多層プリント配線板の層間樹脂絶縁層上に芯材を有する樹脂基板を載置して、この樹脂基板上にある外部接続端子を介して、外部基板と接続する。外部接続端子とは、ＢＧＡ／ＰＧＡ（導電性接続ピン）を意味する。
つまり、熱膨張の大きい層間樹脂絶縁層上に熱膨張の小さい樹脂基板を載置することによって、芯材を備え熱膨張率の小さな樹脂基板とドータボード等の外部基板との間に外部接続端子を配置することになるので、外部接続端子の周囲などに発生する剥離、クラックを防止でき、外部接続端子の脱落や位置ずれを防止して、電気的接続性や信頼性を向上させることができる。
【００１３】
請求項２の発明では、請求項１に記載の多層プリント配線板において、前記半導体素子のパッド部分には、最下層の前記層間絶縁層に形成された前記バイアホールと接続するためのトランジション層を形成したことを技術的特徴とする。
【００１４】
請求項２の発明では、半導体素子のパッドを覆うようにしてトランジション層を形成させている。ＩＣチップのダイパッドにトランジション層を設ける理由は、次の通りである。ＩＣチップのダイパッドは一般的にアルミニウムなどで製造されている。トランジション層を形成させていないダイパッドのままで、フォトエッチングにより層間絶縁層のバイアホールを形成させた時、ダイパッドのままであれば露光、現像後にダイパッドの表層に樹脂が残りやすかった。それに、現像液の付着によりダイパッドの変色を引き起こした。一方、レーザの場合、ビア径がダイパッド径より大きいときには、ダイパッド及びパシベーション（ＩＣの保護膜）がレーザによって破壊される。また、後工程に、酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経ると、ＩＣチップのダイパッドの変色、溶解が発生した。更に、ＩＣチップのダイパッドは、２０〜６０μｍ程度の径で作られており、バイアホールはそれより大きいので位置ずれの際に未接続が発生しやすい。
【００１５】
これに対して、ダイパッド上に銅等からなるトランジション層を設けることで、溶剤の使用が可能となりダイパッド上の樹脂残りを防ぐことができる。また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもダイパッドの変色、溶解が発生しない。ダイパッドの酸化皮膜の形成を防げる。これにより、ダイパッドとバイアホールとの接続性や信頼性を向上させる。更に、ＩＣチップのダイパッド上に２０μｍよりも大きな径のトランジション層を介在させることで、バイアホールを確実に接続させることができる。望ましいのは、トランジション層は、バイアホール径と同等以上のものがよい。
【００１６】
また、パッドより大きいトランジション層を形成させることによって、検査用プローブピンが接触しやすくなり、検査を容易に行える。即ち、半導体素子を基板に内蔵する前もしくはその後に検査を行えるため、予め製品の可否を判定することができる。したがって、生産性の向上やコストの低減が可能となる。つまり、トランジション層を備える半導体素子は、プリント配線板の埋め込み、収容、収納するための半導体素子であるといえる。
【００１７】
本発明で定義されているトランジション層について説明する。
トランジション層は、半導体素子であるＩＣチップとプリント配線板とを直接に接続を取るため、設けられた中間の仲介層を意味する。その特徴として、ダイパッド上に薄膜層を形成し、その上に厚付け層が形成されてなる、少なくとも２層以上の金属層で形成されている。そして、半導体素子であるＩＣチップのダイパッドよりも大きくさせる。それによって、電気的接続や位置合わせ性を向上させるものであり、かつ、ダイパッドにダメージを与えることなくレーザやフォトエッチングによるバイアホール加工を可能にするものである。そのため、ＩＣチップのプリント配線板への埋め込み、収容、収納や接続を確実にすることができる。また、トランジション層には、直接、プリント配線板の導体回路である金属を形成することを可能にする。その導体回路の一例としては、層間絶縁層のバイアホールや基板上のスルーホールなどがある。
【００１８】
トランジション層は、次のように形成される。ＩＣチップの全面に蒸着、スパッタリングなどを行い、全面に導電性の金属膜（第１薄膜層）を形成させる。その金属としては、ニッケル、亜鉛、クロム、コバルト、チタン、金、スズ、鉄などがよい。厚みとしては、０．００１〜２．０μｍの間で形成させるのがよい。０．００１μｍ未満では、全面に均一に積層できない。２．０μｍを越えるものを形成させることは困難であり、効果が高まるのもでもなかった。クロムの場合には０．１μｍの厚みが望ましい。０．０１〜１．０μｍがより望ましい。
【００１９】
第１薄膜層により、ダイパッドの被覆を行い、トランジション層とＩＣチップにダイパッドとの界面の密着性を高めることができる。また、これら金属でダイパッドを被覆することで、界面への湿分の侵入を防ぎ、ダイパッドの溶解、腐食を防止し、信頼性を高めることができる。また、この第１薄膜層によって、リードのない実装方法によりＩＣチップとの接続を取ることができる。ここで、クロム、ニッケル、チタンを用いることが、界面への湿分の侵入を防ぐために望ましい。
【００２０】
第１薄膜層上に、スパッタ、蒸着、又は、無電解めっきにより第２薄膜層を形成させる。その金属としてはニッケル、銅、金、銀などがある。電気特性、経済性、また、後程で形成される厚付け層は主に銅であることから、銅を用いるとよい。
【００２１】
ここで第２薄膜層を設ける理由は、第１薄膜層では、後述する厚付け層を形成するための電解めっき用のリードを取ることができないためである。第２薄膜層３６は、厚付けのリードとして用いられる。その厚みは０．０１〜５μｍの範囲で行うのがよい。０．０１μｍ未満では、リードとしての役割を果たし得ず、５μｍを越えると、エッチングの際、下層の第１薄膜層がより多く削れて隙間ができてしまい、湿分が侵入し易くなり、信頼性が低下するからである。クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルの組み合わせがよい。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【００２２】
第２薄膜層上に、無電解あるいは電解めっきにより厚付けさせる。形成される金属の種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、トランジション層としての強度や構造上の耐性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用い電解めっきで形成するのが望ましい。その厚みは１〜２０μｍの範囲で行うのがよい。１μｍより薄いと、上層のバイアホールとの接続信頼性が低下し、２０μｍよりも厚くなると、エッチングの際にアンダーカットが起こってしまい、形成されるトランジション層とバイアホールと界面に隙間が発生するからである。また、場合によっては、第１薄膜層上に直接厚付けめっきしても、さらに、多層に積層してもよい。
【００２３】
その後、エッチングレジストを形成して、露光、現像してトランジション層以外の部分の金属を露出させてエッチングを行い、ＩＣチップのダイパッド上に第１薄膜層、第２薄膜層、厚付け層からなるトランジション層を形成させる。
【００２４】
また、上記トランジション層の製造方法以外にも、ＩＣチップ上に形成した金属膜上に電解めっきによって厚付けした後、ドライフィルムレジストを形成してトランジション層に該当する以外の部分を除去させて、ダイパッド上にトランジション層を形成させることもできる。更に、ＩＣチップをコア基板に取り付けた後に、同様にしてＩＣチップのダイパッド上にトランジション層を形成させることもできる。
【００２５】
本発明で定義されるトランジション層について説明する。
トランジション層は、従来のＩＣチップ実装技術を用いることなく、半導体素子であるＩＣチップとプリント配線板と直接接続を取るために設けられた中間の仲介層を意味する。特徴としては、２層以上の金属層で形成され、半導体素子であるＩＣチップのダイパッドよりも大きくさせることにある。それによって、電気的接続や位置合わせ性を向上させるものであり、かつ、ダイパッドにダメージを与えることなくレーザやフォトエッチングによるバイアホール加工を可能にするものである。そのため、プリント配線板へのＩＣチップの埋め込み、収容、収納や接続を確実にすることができる。また、トランジション層上には、直接、プリント配線板の導体層である金属を形成することを可能にする。その導体層の一例としては、層間樹脂絶縁層のバイアホールや基板上のスルーホールなどがある。
【００２６】
請求項３の多層プリント配線板の製造方法は、少なくとも以下（ａ）〜（ｅ）の工程を備えることを技術的特徴とする：
（ａ）芯材を有する樹脂コア基板に半導体素子を埋め込む工程；
（ｂ）前記半導体素子を収容または収納した前記コア基板上に、バイアホールを備える芯材を有さない層間絶縁層と導体層とを繰り返し形成する工程；
（ｃ）芯材を有する樹脂基板に上下を貫通する導体回路を形成する工程；
（ｄ）前記コア基板の最上層の前記層間絶縁層上に前記樹脂基板を、該層間絶縁層のバイアホールと前記樹脂基板の導体回路とが接続するように取り付ける工程；
（ｅ）前記樹脂基板上に、該樹脂基板を貫通する前記導体回路と接続するように外部接続端子を形成する工程。
【００２７】
請求項３では、熱膨張の大きい層間樹脂絶縁層上に熱膨張の小さい樹脂基板を載置することによって、芯材を備え熱膨張率の小さな樹脂基板とドータボード等の外部基板との間に外部接続端子を配置することになるので、外部接続端子の周囲などに発生する剥離、クラックを防止でき、外部接続端子の脱落や位置ずれを防止して、電気的接続性や信頼性を向上させることができる。
【００２８】
請求項４は、コア基板の層間絶縁層上への前記樹脂基板の取付を、接着剤により行うため、層間絶縁層に樹脂基板を強固に取り付けることができる。
【００２９】
請求項５は、芯材を有する樹脂基板に上下を貫通する導体回路を形成する工程において、片面銅貼り積層板に、銅箔の張られていない側からレーザで銅箔に至る貫通孔を穿設し、前記銅箔を介して電流を流し電解めっきを析出させることで前記貫通孔に前記導体回路を形成する。このため、微細な導体回路を高い信頼性で形成することができる。
【００３０】
請求項６では、芯材を有する樹脂基板に上下を貫通する導体回路を形成する工程において、両面銅貼り積層板の一方の銅箔に、エッチングにより開口を設け、前記銅箔の開口をコンフォーマルマスクとして用いレーザを照射して、開口の設けられていない側の銅箔に至る貫通孔を穿設し、前記貫通孔にめっきにより前記導体回路を形成する。このため、微細な導体回路を高い信頼性で形成することができる。
【００３１】
請求項７では、前記貫通孔に前記導体回路を形成する際に、該導体回路を前記貫通孔から突出させる。このため、接着剤を介在させて、導体回路と層間絶縁層のバイアホール又は導体回路とを適切に接続させることができる。
【００３２】
【発明の実施の形態】
以下、本発明の実施形態について図を参照して説明する。
[第１実施形態]
先ず、本発明の第１実施形態に係る多層プリント配線板の構成について、多層プリント配線板１０の断面を示す図１６、図１７を参照して説明する。
【００３３】
図１６に示すように多層プリント配線板１０は、ＩＣチップ２０を収容するコア基板３０と、層間樹脂絶縁層５０、層間樹脂絶縁層１５０とからなる。層間樹脂絶縁層５０には、バイアホール６０および導体回路５８が形成され、層間樹脂絶縁層１５０には、バイアホール１６０および導体回路１５８が形成されている。
【００３４】
層間樹脂絶縁層１５０の上には、接着剤層１３４を介して芯材を有する樹脂基板１３０が載置されている。この樹脂基板１３０には、多層プリント配線板１０のパッド７５と接続するための導電柱１３３が設けられている。導電柱１３３上には導体回路３０Ａが設けられ、導体回路３０Ａ上には、ドータボード２３０等の外部基板と接続するための半田バンプ７６が設けられている。
【００３５】
プリント配線板１０に実装されたＩＣチップ２０には、ＩＣチップ２０を保護するパッシベーション膜２４が被覆され、該パッシベーション膜２４の開口内に入出力端子を構成するダイパッド２２が配設されている。パッド２２の上には、主として銅からなるトランジション層３８が形成されている。
【００３６】
図１７は、図１６に示すプリント配線板１０がドータボード２３０に取り付けられた状態を示している。ドータボード２３０のパッド２３２は、プリント配線板の半田バンプ７６を介してプリント配線板１０側と接続されている。
【００３７】
本実施形態の多層プリント配線板１０では、最外層の層間樹脂絶縁層１５０の上に樹脂基板１３０を載置して、この樹脂基板１３０に半田バンプ７６を配設させている。つまり、コア基板３０にＩＣチップ２０を収容し、ＩＣチップ２０の直上に数十μｍの層間樹脂絶縁層を介して半田バンプを形成すると、コア基板３０と異なりＩＣチップ２０は可撓性を有しないため、膨張率の大きな層間樹脂絶縁層に発生する応力がコア基板側に逃げることができず、半田バンプ７６の剥離の原因になった。これに対して本実施形態では、芯材を有し剛性の高い樹脂基板１３０上に半田バンプを形成するため、係る層間樹脂絶縁層に発生する応力による半田バンプの剥離を防ぐことができる。図１６では、半田バンプ、ＢＧＡを形成する例を挙げたが、図２５に示すように導電性接続ピン９６を配設するＰＧＡにおいても、樹脂基板１３０を載置することで、層間樹脂絶縁層に発生する応力による導電性接続ピン９６の剥離を防ぐことができる。
【００３８】
特に、ドータボード２３０は、一般にガラスエポキシからなり、ガラスの芯材を内蔵するため熱膨張率が小さく、一方、芯材を備えない層間樹脂絶縁層５０、１５０は、熱膨張率が大きく、直接、層間樹脂絶縁層１５０上に半田バンプを配置すると、該ドータボード２３０と層間樹脂絶縁層１５０との熱膨張率差によって、半田バンプ７６の剥離の原因となっていた。これに対して本実施形態では、芯材を備え熱膨張率の小さな樹脂基板１３０とドータボード２３０との間に半田バンプを配置することになるので、半田バンプ７６の周囲などに発生する剥離、クラックを防止でき、半田パンプ７６の脱落や位置ずれを防止して、電気的接続性や信頼性を向上させることができる。
【００３９】
また、本実施例の多層プリント配線板１０では、コア基板３０にＩＣチップ２０を内蔵させて、該ＩＣチップ２０のパッド２２にはトランジション層３８を配設させている。このため、リード部品や封止樹脂を用いず、ＩＣチップと多層プリント配線板（パッケージ基板）との電気的接続を取ることができる。また、ＩＣチップ部分にトランジション層３８が形成されていることから、ＩＣチップ部分には平坦化されるので、上層の層間樹脂絶縁層５０も平坦化されて、膜厚みも均一になる。更に、トランジション層によって、上層のバイアホール６０を形成する際も形状の安定性を保つことができる。
【００４０】
更に、ダイパッド２２上に銅製のトランジション層３８を設けることで、パッド２２上の樹脂残りを防ぐことができ、また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもパッド２２の変色、溶解が発生しない。これにより、ＩＣチップのパッドとバイアホールとの接続性や信頼性を向上させる。更に、４０μｍ径パッド２２上に６０μｍ径以上のトランジション層３８を介在させることで、６０μｍ径のバイアホールを確実に接続させることができる。
【００４１】
ＩＣチップ２０と、基板３０の凹部３２内との間には、樹脂材料である接着材料３４が充填されている。接着材料３４によって、ＩＣチップ２０は基板３０の凹部内で固定されている。この樹脂充填材料３４は、熱膨張によって発生した応力を緩和するため、コア基板３０のクラック、層間樹脂絶縁層５０、１５０及び接着剤層１３４のうねりを防止することが可能となる。このため、半田バンプ７６の周囲などに発生する剥離、クラックを防止できる。したがって、半田パンプ７６の脱落や位置ずれを防止できるため、電気的接続性や信頼性を向上させることが可能となる。
【００４２】
Ａ．半導体素子
先ず、多層プリント配線板１０に収容、収納又は埋め込む半導体素子（ＩＣチップ）の構成について、半導体素子２０の断面を示す図３（Ｂ）、及び、平面図を示す図４（Ｂ）を参照して説明する。
【００４３】
図３（Ｂ）に示すように半導体素子２０の上面には、ダイパッド２２及び配線（図示せず）が配設されており、該ダイパッド２２及び配線の上に、パッシベーション膜２４が被覆され、該ダイパッド２２には、パッシベーション膜２４の開口が形成されている。ダイパッド２２の上には、主として銅からなるトランジション層３８が形成されている。トランジション層３８は、薄膜層３３と電解めっき膜（厚付け膜）３７とからなる。言い換えると、２層以上の金属膜で形成されている。
【００４４】
[第１の製造方法]
引き続き、図３（Ｂ）を参照して上述した半導体素子の第１の製造方法について、図１〜図４を参照して説明する。
【００４５】
（１）先ず、図１（Ａ）に示すシリコンウエハー２０Ａに、常法により配線２１及びダイパッド２２を形成する（図１（Ｂ）及び図１（Ｂ）の平面図を示す図４（Ａ）参照、なお、図１（Ｂ）は、図４（Ａ）のＢ−Ｂ断面を表している）。
（２）次に、ダイパッド２２及び配線２１の上に、パッシベーション膜２４を形成し、ダイパッド２２上に開口２４ａを設ける（図１（Ｃ））。
【００４６】
（３）シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜（薄膜層）３３を形成させる（図２（Ａ））。その厚みは、０．００１〜２μｍの範囲で形成させるのがよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍである。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第１の製造方法では、薄膜層３３は、スパッタを用いてクロムにより形成される。また、クロム薄膜層３３の上に銅薄膜層をスパッタを用いて形成してもよい。クロム、銅の２層を真空チャンバー内で連続して形成することもできる。このとき、クロム０．０５μｍ−０．１μｍ、銅０．５μｍ程度の厚みである。
【００４７】
（４）その後、液状レジスト、感光性レジスト、ドライフィルムのいずれかのレジスト層を薄膜層３３上に形成させる。トランジション層３８を形成する部分が描画されたマスク（図示せず）を該レジスト層上に、載置して、露光、現像を経て、レジスト３５に非形成部３５ａを形成させる。電解メッキを施してレジスト層の非形成部３５ａに厚付け層（電解めっき膜）３７を設ける（図２（Ｂ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。
電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第１の製造方法では、銅を用いる。その厚みは１〜２０μｍの範囲で行うのがよい。
【００４８】
（５）メッキレジスト３５をアルカリ溶液等で除去した後、メッキレジスト３５下の金属膜３３を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去することで、ＩＣチップのパッド２２上にトランジション層３８を形成する（図２（Ｃ））。
【００４９】
（６）次に、基板にエッチング液をスプレイで吹きつけ、トランジション層３８の表面をエッチングすることにより粗化面３８αを形成する（図３（Ａ）参照）。
【００５０】
（７）最後に、トランジション層３８が形成されたシリコンウエハー２０Ａを、ダイシングなどによって個片に分割して半導体素子２０を形成する（図３（Ｂ）及び図３（Ｂ）の平面図である図４（Ｂ）参照）。その後、必要に応じて、分割された半導体素子２０の動作確認や電気検査を行なってもよい。半導体素子２０は、ダイパッド２２よりも大きなトランジション層３８が形成されているので、プローブピンが当てやすく、検査の精度が高くなっている。
【００５１】
[第２の製造方法]
第２の製造方法に係る半導体素子２０の製造方法について図５及び図６を参照して説明する。
（１）第１の製造方法で図２（Ｂ）を参照して上述したように、シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜（第１薄膜層）３３を形成させる（図５（Ａ））。その厚みは、０．００１〜２μｍの範囲がよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍで形成されることがよい。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第２の製造方法では、薄膜層３３は、クロムにより形成される。
【００５２】
（２）第１薄膜層３３の上に、スパッタ、蒸着、無電解めっきによって第２薄膜層３６を積層する（図５（Ｂ））。この厚みは、０．０１〜５μｍがよく、特に、０．１〜３μｍが望ましい。その場合積層できる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。特に、銅、ニッケルのいずれかで形成させることがよい。銅は、廉価であることと電気伝達性がよいからである。ニッケルは、薄膜との密着性がよく、剥離やクラックを引き起こし難い。第２の製造方法では、第２薄膜層３６を無電解銅めっきにより形成する。
なお、望ましい第１薄膜層と第２薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルである。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【００５３】
（３）その後、レジスト層を厚付け層上に形成させる。トランジション層３８を形成する部分が描画されたマスク（図示せず）を該レジスト層上に、載置して、露光、現像を経て、レジスト３５に非形成部３５ａを形成させる。電解メッキを施してレジスト層の非形成部３５ａに厚付け層（電解めっき膜）３７を設ける（図５（Ｃ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第２の製造方法では、銅を用いる。その厚みは１〜２０μｍの範囲で行うのがよい。
【００５４】
（４）メッキレジスト３５をアルカリ溶液等で除去した後、メッキレジスト３５下の金属膜３３、金属膜３６を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去することで、ＩＣチップのパッド２２上にトランジション層３８を形成する（図６）。
【００５５】
（５）次に、基板にエッチング液をスプレイで吹きつけ、トランジション層３８の表面をエッチングすることにより粗化面を形成する。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。以降の工程は、第１の製造方法と同様であるため説明を省略する。
【００５６】
[第３の製造方法]
第３の製造方法に係る半導体素子２０の製造方法について図７及び図８を参照して説明する。第３の製造方法の半導体素子の構成は、図３（Ｂ）を参照して上述した第１の製造方法とほぼ同様である。但し、第１の製造方法では、セミアディテブ工程を用い、レジスト非形成部に厚付け層３７を形成することでトランジション層３８を形成した。これに対して、第３の製造方法では、フルアディテブ工程を用い、厚付け層３７を均一に形成した後、レジストを設け、レジスト非形成部をエッチングで除去することでトランジション層３８を形成する。
【００５７】
この第３の製造方法の製造方法について参照して説明する。
（１）第１の製造方法で図２（Ｂ）を参照して上述したように、シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜３３を形成させる（図７（Ａ））。その厚みは、０．００１〜２．０μｍの範囲がよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍで形成されることがよい。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第３の製造方法では、薄膜層３３は、クロムにより形成される。さらに、その上に、薄膜層を積層してもよい。その場合積層できる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。特に、銅、ニッケルのいずれかで形成させるとことがよい。銅は、廉価であることと電気伝達性がよいからである。ニッケルは、薄膜との密着性がよく、剥離やクラックを引き起こし難い。
なお、望ましい第２薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルである。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。また、薄膜の形成には、スパッタ、蒸着、無電解めっきによって行うことができる。
【００５８】
ＩＣチップ２０Ａの全面に蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜３６を形成させる（図７（Ｂ））。その金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅などの金属を１層以上形成させるものがよい。厚みとしては、０．０１〜５．０μｍの間で形成させるのがよい。特に、０．１〜３．０μｍが望ましい。
【００５９】
該金属膜３６の上に、更に無電解めっき等により金属膜を設けることもできる。上側の金属膜は、ニッケル、銅、金、銀などの金属を１層以上形成させるものがよい。
【００６０】
その金属膜３６上に、無電解あるいは電解めっきにより、厚付けしめっき膜３７を形成させる（図７（Ｃ））。形成されるめっきの種類としてはニッケル、銅、金、銀などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いることがよい。その厚みは１〜２０μｍの範囲で行うのがよい。それより厚くなると、エッチングの際にアンダーカットが起こってしまい、形成されるトランジション層とバイアホールと界面に隙間が発生することがある。その後、エッチングレジストを形成して、露光、現像してトランジション層以外の部分の金属を露出させてエッチングを行い、ＩＣチップのパッド上にトランジション層を形成させる。
【００６１】
（３）その後、レジスト層３５を厚付け層３７上に形成させる（図８（Ａ））。
【００６２】
（４）レジスト３５の非形成部の金属膜３３及び厚付け層３７を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去した後、レジスト３５を剥離することで、ＩＣチップのパッド２２上にトランジション層３８を形成する（図８（Ｂ））。以降の工程は、第１の製造方法と同様であるため説明を省略する。
【００６３】
Ｂ．芯材を有する樹脂基板
引き続き、第１実施形態で使用される芯材を有する樹脂基板１３０の製造工程について図９を参照して説明する。
（１）ガラスエポキシ樹脂またはＢＴ（ビスマレイイミドトリアジン）樹脂からなる樹脂基板１３０の片面に１８μｍの銅箔３０Ａがラミネートされてなる片面銅張積層板を出発材料として用いる（図９（Ａ）参照）。
【００６４】
樹脂基板１３０に形成される銅箔３０Ａは密着改善のため、マット処理されていてもよい。片面銅張積層板は、エポキシ樹脂、フェノール樹脂、ビスマレイイミド−トリアジン樹脂などの熱硬化性樹脂をガラスクロスに含浸させてＢステージとしたプリプレグと銅箔を積層して加熱加圧プレスことにより得られる基板である。片面銅張積層板は、リジッドな基板であり、扱いやすくコスト的にも有利である。
【００６５】
樹脂基板１３０の厚さは１０〜４００μｍ、好ましくは５０〜３００μｍであり、７５〜２００μｍが最適である。これらの範囲より薄くなると強度が低下して取扱が難しくなり、逆に厚すぎるとめっきによる貫通孔の充填が難しくなるからである。
一方、銅箔３０Ａの厚さは、５〜３５μｍ、好ましくは８〜３０μｍであり、１２〜２５μｍが最適である。これは、後述するようにレーザ加工にて孔明けした際に、薄すぎると貫通してしまうからであり、逆に厚すぎるとエッチングにより、ファインパターンを形成し難いからである。
【００６６】
（２）次いで、レーザ加工により、樹脂基板１３０に貫通孔１３０ａを形成する（図９（Ｂ）参照）。レーザ加工機としては、炭酸ガスレーザ加工機、ＵＶレーザ加工機、エキシマレーザ加工機などを使用できる。また、孔径は２０〜１５０μｍがよい。炭酸ガスレーザ加工機は、加工速度が速く、安価に加工できるため工業的に用いるには最も適している。ここで、炭酸ガスレーザ加工機を用いた場合には、貫通孔１３０ａ内の銅箔３０Ａの表面にわずかながら溶融した樹脂が残りやすいため、デスミア処理をすることが、接続信頼性を確保するため望ましい。
【００６７】
（３）次いで、銅箔３０Ａにめっきが析出しないように、保護フィルム１３２を貼付する（図９（Ｃ）参照）。そして、貫通孔１３０ａを電解めっきで充填し、導電柱１３３を形成する（図１０（Ａ）参照）。電解めっきとしては、例えば、銀、銅、金、ニッケル、半田を使用できるが、特に、電解銅めっきが最適である。
【００６８】
電解めっきにより充填する場合は、樹脂基板１３０に形成された銅箔３０Ａをめっきリードとして電解めっきを行う。この銅箔３０Ａは、樹脂基板１３０上の全面に形成されているため、電解密度が均一になり、貫通孔１３０ａを電解めっきにて均一な高さで充填することができる。ここで、電解めっき前に、貫通孔１３０ａ内の銅箔３０Ａの表面を酸などで活性化処理しておくとよい。
【００６９】
（４）電解めっきした後、導電柱１３３を樹脂基板１３０よりも若干高くなるように残しておく（図１０（Ａ）参照）。ここで、導電柱１３３を若干高く形成させておくことで、後述する樹脂基板１３０の導電柱１３３と層間樹脂絶縁層上のパッド７５との接続性を向上させる。
【００７０】
（５）続いて、所定パターンのマスクを被覆した後、銅箔３０Ａをエッチングして導体回路を形成する（図１０（Ｂ）参照）。ここでは、先ず、感光性ドライフィルムを貼付するか、液状感光性レジストを塗布した後、所定の回路パターンに沿って露光、現像処理してエッチングレジストを形成した後、エッチングレジスト非形成部分の金属層をエッチングして導体パターンを形成する。エッチングは、硫酸−過酸化水素、過硫酸塩、塩化第２銅、塩化第２鉄の水溶液から選ばれる少なくとも１種がよい。
【００７１】
なお、図１０（Ｃ）に示すように、貫通孔１３０ａを半分程度電解めっきで充填し、導電柱１３３を形成した後、半田ペースト、銀ペースト等の導電性ペーストで突起部１３３αを形成することも可能である。また、めっきを用いることなく、導電性ペーストで貫通孔１３０ａを全て充填することもできる。
【００７２】
Ｃ．多層プリント配線板
引き続き、図１６を参照して上述した多層プリント配線板の製造方法について、図１１〜図１５を参照して説明する。
【００７３】
（１）先ず、ガラスクロス等の芯材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板（コア基板）３０を出発材料として用意する（図１１（Ａ）参照）。次に、コア基板３０の片面に、ザグリ加工でＩＣチップ収容用の凹部３２を形成する（図１１（Ｂ）参照）。ここでは、ザグリ加工により凹部を設けているが、開口を設けた絶縁樹脂基板と開口を設けない樹脂絶縁基板とを張り合わせることで、収容部を備えるコア基板を形成できる。
【００７４】
ＩＣチップなどの電子部品を内蔵させる樹脂製基板としては、エポキシ樹脂、ＢＴ樹脂、フェノール樹脂などにガラスエポキシ樹脂などの補強材や芯材を含浸させた樹脂、エポキシ樹脂を含浸させたプリプレグを積層させたものなどが用いられるが、一般的にプリント配線板で使用されるものを用いることができる。それ以外にも両面銅張積層板、片面板、金属膜を有しない樹脂板、樹脂フィルムを用いることができる。ただし、３５０℃以上の温度を加えると樹脂は、溶解、炭化をしてしまう。
【００７５】
（２）その後、凹部３２に、印刷機を用いて接着材料３４を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい。次に、図１〜図８を参照して上述した製造方法に係るＩＣチップ２０を接着材料３４上に載置する（図１１（Ｃ）参照）。接着材料３４は、コア基板３０よりも熱膨張係数の大きな樹脂を用いる。これにより、ＩＣチップ２０とコア基板３０との熱膨張差を吸収させる。
【００７６】
（３）そして、ＩＣチップ２０の上面を押す、もしくは叩いて凹部３２内に完全に収容させる（図１１（Ｄ）参照）。これにより、コア基板３０を平滑にすることができる。この際に、接着材料３４がＩＣチップ２０の上面にかかることがあるが、後述するようにＩＣチップ２０の上面の樹脂層を設けてからレーザでバイアホール用の開口を設けるため、トランジション層とバイアホールとの接続に影響を与えることがない。
【００７７】
（４）上記工程を経た基板３０に、厚さ５０μｍの熱硬化型樹脂シートを温度５０〜１５０℃まで昇温しながら圧力５ｋｇ／ｃｍ2で真空圧着ラミネートし、層間樹脂絶縁層５０を設ける（図１２（Ａ）参照）。真空圧着時の真空度は、１０ｍｍＨｇである。
【００７８】
層間樹脂絶縁層としては、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂、熱硬化性樹脂の一部を感光基で置換した樹脂、熱硬化性樹脂と熱可塑性樹脂との樹脂複合体、感光性樹脂と熱可塑性樹脂との複合体などを用いることができる。
熱硬化性樹脂としては、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。熱可塑性樹脂としては、ポリエーテルスルフォン（ＰＥＳ）、ポリエーテルイミド、フェノキシ樹脂などを用いることができる。またそれらの樹脂複合体として用いた時でも、各１種類以上の樹脂を混合して用いてもよい。例えば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂といった組み合わせがある。
【００７９】
また、層間樹脂絶縁層５０は、上述したように、半硬化状態にした樹脂をフィルム状にして加熱圧着する代わりに、予め粘度を調整した樹脂組成物を、ロールコータやカーテンコータなどによって塗布することで形成することもできる。
【００８０】
（５）次に、波長１０．４μｍのＣＯ2ガスレーザにて、ビーム径５ｍｍ、トップハットモード、パルス幅５．０μ秒、マスクの穴径０．５ｍｍ、１ショットの条件で、層間樹脂絶縁層５０に直径６０μｍのバイアホール用開口４８を設ける（図１２（Ｂ）参照）。６０℃の過マンガン酸を用いて、開口４８内の樹脂残りを除去する。ダイパッド２２上に銅製のトランジション層３８を設けることで、パッド２２上の樹脂残りを防ぐことができ、これにより、パッド２２と後述するバイアホール６０との接続性や信頼性を向上させる。更に、４０μｍ径パッド２２上に６０μｍ以上の径のトランジション層３８を介在させることで、６０μｍ径のバイアホール用開口４８を確実に接続させることができる。なお、ここでは、過マンガン酸を用いて樹脂残さを除去したが、酸素プラズマを用いてデスミア処理を行うことも可能である。
【００８１】
（６）次に、クロム酸、過マンガン酸塩などの酸化剤等に浸漬させることによって、層間樹脂絶縁層５０の粗化面５０αを設ける（図１２（Ｃ）参照）。該粗化面５０αは、０．０５〜５μｍの範囲で形成されることがよい。その一例として、過マンガン酸ナトリウム溶液５０ｇ／ｌ、温度６０℃中に５〜２５分間浸漬させることによって、２〜３μｍの粗化面５０αを設ける。上記以外には、日本真空技術株式会社製のＳＶ−４５４０を用いてプラズマ処理を行い、層間樹脂絶縁層５０の表面に粗化面５０αを形成することもできる。この際、不活性ガスとしてはアルゴンガスを使用し、電力２００Ｗ、ガス圧０．６Ｐａ、温度７０℃の条件で、２分間プラズマ処理を実施する。
【００８２】
（７）粗化面５０αが形成された層間樹脂絶縁層５０上に、金属層５２を設ける（図１２（Ｄ）参照）。金属層５２は、無電解めっきによって形成させる。予め層間樹脂絶縁層５０の表層にパラジウムなどの触媒を付与させて、無電解めっき液に５〜６０分間浸漬させることにより、０．１〜５μｍの範囲でめっき膜である金属層５２を設ける。その一例として、
〔無電解めっき水溶液〕
ＮｉＳＯ4 ０．００３ ｍｏｌ／ｌ
酒石酸 ０．２００ ｍｏｌ／ｌ
硫酸銅 ０．０３０ ｍｏｌ／ｌ
ＨＣＨＯ ０．０５０ ｍｏｌ／ｌ
ＮａＯＨ ０．１００ ｍｏｌ／ｌ
α、α′−ビピルジル １００ ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ
３４℃の液温度で４０分間浸漬させた。
上記以外でも上述したプラズマ処理と同じ装置を用い、内部のアルゴンガスを交換した後、Ｎｉ及びＣｕをターゲットにしたスパッタリングを、気圧０．６Ｐａ、温度８０℃、電力２００Ｗ、時間５分間の条件で行い、Ｎｉ／Ｃｕ金属層５２を層間樹脂絶縁層５０の表面に形成することもできる。このとき、形成されるＮｉ／Ｃｕ金属層５２の厚さは０．２μｍである。また、スパッタの代わりに、蒸着、電着等で金属膜を形成することもできる。更に、スパッタ、蒸着、電着などの物理的な方法で薄付け層を形成した後、無電解めっきを施すことも可能である。
【００８３】
（８）上記処理を終えた基板３０に、市販の感光性ドライフィルムを貼り付け、フォトマスクフィルムを載置して、１００ｍＪ／ｃｍ2で露光した後、０．８％炭酸ナトリウムで現像処理し、厚さ１５μｍのめっきレジスト５４を設ける（図１３（Ａ）参照）。次に、以下の条件で電解めっきを施して、厚さ１５μｍの電解めっき膜５６を形成する（図１３（Ｂ）参照）。なお、電解めっき水溶液中の添加剤は、アトテックジャパン社製のカパラシドＨＬである。
【００８４】
〔電解めっき水溶液〕
硫酸 ２．２４ ｍｏｌ／ｌ
硫酸銅 ０．２６ ｍｏｌ／ｌ
添加剤（アトテックジャパン製、カパラシドＨＬ）
１９．５ ｍｌ／ｌ
〔電解めっき条件〕
電流密度 １Ａ／dm２
時間 ６５分
温度 ２２±２℃
【００８５】
（９）めっきレジスト５４を５％ＮａＯＨで剥離除去した後、そのめっきレジスト下の金属層５２を硝酸および硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、金属層５２と電解めっき膜５６からなる厚さ１６μｍの導体回路５８及びバイアホール６０を形成する（図１３（Ｃ）参照）。エッチング液としては、塩化第二銅、塩化第二鉄、過酸塩類、過酸化水素／硫酸、アルカリチャントなどを用いることができる。続いて、第二銅錯体と有機酸とを含有するエッチング液によって、粗化面５８α、６０αを形成する（図１３（Ｄ）参照）。
【００８６】
（１０）次いで、上記（７）〜（１２）の工程を、繰り返すことにより、層間樹脂絶縁層５０の上層に層間樹脂絶縁層１５０及び導体回路１５８（バイアホール１６０を含む）を形成する（図１４（Ａ）参照）。
【００８７】
（１１）続いて、液状レジスト、感光性レジスト、ドライフィルムのいずれかのレジスト層を層間樹脂絶縁層１５０上に形成させる。パッド７５を形成する部分が描画されたマスク（図示せず）を該レジスト層上に載置して、露光、現像を経て、レジスト８５に非形成部８５ａを形成させる（図１４（Ｂ）参照）。
【００８８】
（１２）その後、ニッケルめっきを施して、レジスト層の非形成部８５ａにニッケルめっき層７２を形成してから、金めっきを施してニッケルめっき層７２の上に金めっき層７４を設ける（図１４（Ｃ）参照）。
【００８９】
（１３）レジスト８５をアルカリ溶液等で除去しパッド７５を形成する（図１５（Ａ）参照）。なお、本実施形態では、ニッケルめっき層７２及び金めっき層７４によりパッド７５を形成したが、ニッケルめっき層及び金めっき層を省くことも可能である。
【００９０】
（１４）続いて、図１０（Ｂ）を参照して上述した第１実施形態の樹脂基板１３０の上面に導電性の接着剤層１３４を形成した後、樹脂基板１３０の上下を反転させて（図１５（Ｂ））、樹脂基板１３０に設けられた導電柱１３３を導体回路１５８上にあるパッド７５に対応させて載置し、上側から圧力を加え、接着剤層１３４を貫通して導電柱１３３をパッド７５に当接させる（図１５（Ｃ）参照）。この樹脂基板１３０を載置させる際、導電柱１３３を樹脂基板１３０よりも若干高くなるように形成させているためプリント配線板のパッド７５との接続性がよい。なお、ここでは、導電柱１３３をパッド７５に当接させたが、接着剤層１３０として、異方向導電フィルムを用いることで、導電柱１３３をパッド７５とを非接触で電気接続させることもできる。
【００９１】
導電性の接着剤層１３４は、有機系接着剤からなることが望ましく、有機系接着剤としては、エポキシ樹脂、ポリイミド樹脂、熱硬化型ポリフェノレンエーテル（ＰＰＥ）、エポキシ樹脂と熱硬化型樹脂との複合樹脂、エポキシ樹脂とシリコーン樹脂との複合樹脂、ＢＴレジンから選ばれる少なくとも１種の樹脂であることが望ましい。ここで、有機系接着剤の溶剤としては、ＮＭＰ、ＤＭＦ、アセトン、エタノールを用いることができる。
【００９２】
有機系接着剤である未硬化樹脂の塗布方法は、カーテンコータ、スピンコータ、ロールコータ、スプレーコート、スクリーン印刷などを使用できる。また、樹脂の塗布後、減圧・脱法を行い、接着剤層１３４の気泡を完全に除去することも可能である。なお、接着剤層１３４の形成は、接着剤シートをラミネートすることによってもできる。接着剤層の厚さは、５〜５０μｍが望ましい。接着剤層は、取扱が容易になるため、予備硬化（プレキュア）しておくことが好ましい。
【００９３】
（１５）次いで、導電柱１３３上にある導体回路３０Ａに半田ペーストを印刷する。この半田ペーストには、Ｓｎ／Ｐｂ、Ｓｎ／Ｓｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕなどを用いることができる。また、低α線タイプの半田ペーストを用いてもよい。続いて、２００℃でリフローすることにより、半田バンプ７６を形成する（図１６参照）。これにより、ＩＣチップ２０を内蔵し、樹脂基板１３０上に半田バンプ７６を有する多層プリント配線板１０を得ることができる。
【００９４】
プリント配線板１０の表層に熱膨張の影響が小さい樹脂基板１３０を載置して、この樹脂基板１３０上に半田バンプ７６を設ける。したがって、半田バンプ７６には熱膨張の影響による応力が集中しないため、半田パンプ７６の脱落や位置ずれを防止できる。
【００９５】
上述した実施形態では、層間樹脂絶縁層５０、１５０に熱硬化型樹脂シートを用いた。この熱硬化型樹脂シート樹脂には、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が含有されている。それぞれについて以下に説明する。
【００９６】
第１実施形態の製造方法において使用する熱硬化型樹脂シートは、酸または酸化剤に可溶性の粒子（以下、可溶性粒子という）が酸または酸化剤に難溶性の樹脂（以下、難溶性樹脂という）中に分散したものである。
なお、第１実施形態で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。
【００９７】
上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒子）、酸または酸化剤に可溶性の無機粒子（以下、可溶性無機粒子）、酸または酸化剤に可溶性の金属粒子（以下、可溶性金属粒子）等が挙げられる。これらの可溶性粒子は、単独で用いても良いし、２種以上併用してもよい。
【００９８】
上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。また、上記可溶性粒子の形状は、一様な形状であることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができるからである。
【００９９】
上記可溶性粒子の平均粒径としては、０．１〜１０μｍが望ましい。この粒径の範囲であれば、２種類以上の異なる粒径のものを含有してもよい。すなわち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均粒径が１〜３μｍの可溶性粒子とを含有する等である。これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。なお、第１実施形態において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。
【０１００】
上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、２種以上の樹脂の混合物からなるものであってもよい。
【０１０１】
また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、（メタ）アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した（メタ）アクリロニトリル・ブタジエンゴム等が挙げられる。これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。また、クロム酸を用いた場合でも、低濃度で溶解することができる。そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。
【０１０２】
上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。
【０１０３】
上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。これらは単独で用いても良いし、２種以上併用してもよい。
【０１０４】
上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。
【０１０５】
上記可溶性粒子を、２種以上混合して用いる場合、混合する２種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。両者とも導電性が低くいため樹脂フィルムの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂フィルムからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。
【０１０６】
上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてバイアホール用開口を形成することできる。
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。
【０１０７】
上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。これらの樹脂は単独で用いてもよいし、２種以上を併用してもよい。
さらには、１分子中に、２個以上のエポキシ基を有するエポキシ樹脂がより望ましい。前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。
【０１０８】
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、２種以上を併用してもよい。それにより、耐熱性等に優れるものとなる。
【０１０９】
第１実施形態で用いる樹脂フィルムにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができ、樹脂フィルムにバイアホールやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂フィルムを用いてもよい。それによって、樹脂フィルムの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。
【０１１０】
上記樹脂フィルムにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂フィルムに対して、３〜４０重量％が望ましい。可溶性粒子の配合量が３重量％未満では、所望の凹凸を有する粗化面を形成することができない場合があり、４０重量％を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂フィルムの深部まで溶解してしまい、樹脂フィルムからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。
【０１１１】
上記樹脂フィルムは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。
【０１１２】
上記硬化剤の含有量は、樹脂フィルムに対して０．０５〜１０重量％であることが望ましい。０．０５重量％未満では、樹脂フィルムの硬化が不十分であるため、酸や酸化剤が樹脂フィルムに侵入する度合いが大きくなり、樹脂フィルムの絶縁性が損なわれることがある。一方、１０重量％を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。
【０１１３】
上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図り多層プリント配線板の性能を向上させることができる。
【０１１４】
また、上記樹脂フィルムは、溶剤を含有していてもよい。上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。これらは単独で用いてもよいし、２種類以上併用してもよい。ただし、これらの層間樹脂絶縁層は、３５０℃以上の温度を加えると溶解、炭化をしてしまう。
【０１１５】
[第１実施形態の改変例]
引き続き、第１実施形態の改変例に係るプリント配線板について図１８を参照して説明する。
上述した第１実施形態では、図１７に示すように基板３０にＩＣチップ２０を内蔵して、樹脂基板１３０上にある外部基板２３０と接続していた。これに対して、第１実施形態の改変例では、図１８に示すように基板３０にチップコンデンサ１２０を内蔵して、樹脂基板１３０上にＩＣチップ２０を載置して接続している。
【０１１６】
[第２実施形態]
次に、本発明の第２実施形態に係る多層プリント配線板の構成について、多層プリント配線板１１０の断面を示す図１９、図２０を参照して説明する。
上述した第１実施形態では、図１６、図１７に示すように層間絶縁層１５０上に載置された樹脂基板１３０は、半田バンプ７６と対応するように導電柱１３３を充填して導体回路を形成することにより、半田バンプ７６と接続していた。これに対して、第２実施形態では、図１９、図２０に示すように樹脂基板１３０にバイアホール１３８を形成することにより、半田バンプ７６と接続している。
【０１１７】
第２実施形態で使用される芯材を有する樹脂基板１３０の製造工程について図２１〜２３を参照して説明する。
（１）厚さ１ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイイミドトリアジン）樹脂からなる樹脂基板１３０の両面に１８μｍの銅箔３０Ａ、３０Ｂがラミネートされてなる両面銅張積層板を出発材料として用いる（図２１（Ａ）参照）。
【０１１８】
（２）市販の感光性ドライフィルムを銅箔３０Ｂに貼り付け、マスクを載置して、１００ｍＪ／ｃｍ2で露光、０．８％炭酸ナトリウムで現像処理し、開口１４０ａを有する厚さ１５μｍのエッチングレジスト１４０を設ける（図２１（Ｂ）参照）。
【０１１９】
（３）その後、硫酸−過酸化水溶液によりエッチングを行い、開口部１４０ａに対応させて銅箔３０Ｂを除去し開口３１を形成する。次いで、水酸化ナトリウム水溶液でレジスト１４０を剥離する（図２１（Ｃ）参照）。
【０１２０】
（４）炭酸ガスレーザにて、銅箔３０Ｂの開口３１から露出する樹脂基板１３０を除去して、貫通孔１３０ａを設ける（図２２（Ａ）参照）。即ち、銅箔３０Ｂをコンフォーマルマスクとして用いて、レーザにより貫通孔１３０ａを穿設する。ここで、炭酸ガスレーザの照射は、銅箔３０Ｂの開口３１に向けて、照射することも、あるいは、プリント配線板全体を走査するようにレーザを照射して、銅箔３０Ｂの開口３１下の樹脂基板１３０を除去することも可能である。
また、ビーム径は、開口径の１．３倍以上がよい。更に、開口３１を形成した後、残さ除去を行ってもよい。例えば、クロム酸、過マンガン酸、カリウムの水溶液に浸漬したり、Ｏ2プラズマ、ＣＦ4プラズマ、もしくは、Ｏ2とＣＦ4混合ガスのプラズマを使用して、樹脂残さを除去できる。
【０１２１】
（５）続いて、銅箔３０Ａにめっきが析出しないように、保護フィルム１３２を貼付する（図２２（Ｂ）参照）。次いで、以下の組成の無電解めっき浴中に樹脂基板１３０を浸漬して、厚さ１．６μｍの無電解銅めっき膜１３６を形成する（図２２（Ｃ）参照）。
無電解めっき液
ＥＤＴＡ １５０ ｇ／ｌ
硫酸銅 ２０ ｇ／ｌ
ＨＣＨＯ ３０ｍｌ／ｌ
ＮａＯＨ ４０ ｇ／ｌ
α、α′−ビピリジル ８０ｍｇ／ｌ
ＰＥＧ ０．１ｇ／ｌ
無電解めっき条件
７０℃の液温度で３０分
【０１２２】
（６）市販の感光性ドライフィルムを無電解銅めっき膜１３６に貼り付け、マスクを載置して、１００ｍＪ／ｃｍ2で露光する。その後、０．８％炭酸ナトリウムで現像処理して非露光部分を除去して、厚さ２０μｍのめっきレジスト１４２を設ける（図２３（Ａ）参照）。
【０１２３】
（７）次いで、以下の条件で電解めっきを施し、厚さ２０μｍの電解めっき膜１３７をめっきレジスト１４２の非形成部に形成する（図２３（Ｂ）参照）。
電解めっき液
硫酸 １８０ ｇ／ｌ
硫酸銅 ８０ ｇ／ｌ
添加剤（アトテックジャパン製 商品名カパラシドＧＬ）１ｍｌ／ｌ
電解めっき条件
電流密度 １ Ａ／ｄｍ2
時間 ３０分
温度 室温
【０１２４】
めっきレジスト１４２を５％ＫＯＨで剥離除去して、その後、硫酸と過酸化水素混合液でエッチングを行い、めっきレジスト１４２の下側にあった銅箔３０Ｂ、無電解銅めっき膜１３６を溶解除去して銅箔３０Ｂ、無電解銅めっき膜１３６と電解めっき膜１３７からなる厚さ１８μｍのバイアホール１３８を形成する。そして、裏面側の銅箔をパターンエッチングして導体回路３０Ａを形成する（図２３（Ｃ）参照）。
【０１２５】
次に、図１９、図２０に示される第２実施形態に係る多層プリント配線板１１０の製造方法について説明する。なお、（１）〜（１３）の工程は、第１実施形態と同様であるため説明を省略する。
【０１２６】
（１４）第１実施形態と同様に、上記（１）〜（１３）の工程を経た後、上述した第２実施形態の樹脂基板１３０の下面に導電性の接着剤層１３４を形成した後（図２４（Ａ））、樹脂基板１３０に設けられた導体回路３０Ａを導体回路１５８上にあるパッド７５に対応させて載置する（図２４（Ｂ）参照）。以降の工程は、上述した第１実施形態と同様の工程であるため説明を省略する。
【０１２７】
【発明の効果】
以上記述したように本発明の多層プリント配線板では、最外層の層間樹脂絶縁層の上に樹脂基板を載置して、この樹脂基板に外部接続端子（ＢＧＡ、半田バンプ、ＰＧＡ）を配設させている。本発明では、芯材を有し剛性の高い樹脂基板上に外部接続端子を形成するため、層間樹脂絶縁層に発生する応力による外部接続端子の剥離を防ぐことができる。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係るＩＣチップの第１の製造方法の工程図である。
【図２】（Ａ）、（Ｂ）、（Ｃ）は、第１実施形態に係るＩＣチップの第１の製造方法の工程図である。
【図３】（Ａ）、（Ｂ）は、第１実施形態に係るＩＣチップの第１の製造方法の工程図である。
【図４】（Ａ）は、第１実施形態に係るシリコンウエハーの平面図であり、（Ｂ）は、個片化されたＩＣチップの平面図である。
【図５】（Ａ）、（Ｂ）、（Ｃ）は、第１実施形態に係るＩＣチップの第２の製造方法の工程図である。
【図６】第１実施形態に係るＩＣチップの第２の製造方法の工程図である。
【図７】（Ａ）、（Ｂ）、（Ｃ）は、第１実施形態に係るＩＣチップの第３の製造方法の工程図である。
【図８】（Ａ）、（Ｂ）は、第１実施形態に係るＩＣチップの第３の製造方法の工程図である。
【図９】（Ａ）、（Ｂ）、（Ｃ）は、第１実施形態に係る多層プリント配線板に使用される芯材を有する樹脂基板の製造工程図である。
【図１０】（Ａ）、（Ｂ）、（Ｃ）は、第１実施形態に係る多層プリント配線板に使用される芯材を有する樹脂基板の製造工程図である。
【図１１】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図１２】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図１３】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図１４】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図１５】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図１６】第１実施形態に係る多層プリント配線板の断面図である。
【図１７】ドータボードと接続した第１実施形態に係る多層プリント配線板の断面図である。
【図１８】第１実施形態の改変例に係る多層プリント配線板の断面図である。
【図１９】第２実施形態に係る多層プリント配線板の断面図である。
【図２０】ドータボードと接続した第２実施形態に係る多層プリント配線板の断面図である。
【図２１】（Ａ）、（Ｂ）、（Ｃ）は、第２実施形態に係る多層プリント配線板に使用される芯材を有する樹脂基板の製造工程図である。
【図２２】（Ａ）、（Ｂ）、（Ｃ）は、第２実施形態に係る多層プリント配線板に使用される芯材を有する樹脂基板の製造工程図である。
【図２３】（Ａ）、（Ｂ）、（Ｃ）は、第２実施形態に係る多層プリント配線板に使用される芯材を有する樹脂基板の製造工程図である。
【図２４】（Ａ）、（Ｂ）は、本発明の第２実施形態に係る多層プリント配線板の製造工程図である。
【図２５】第１実施形態に係る多層プリント配線板の断面図である。
【符号の説明】
２０ ＩＣチップ
２２ パッド
２４ パッシベーション膜
３０ コア基板
３０Ａ、３０Ｂ 銅箔（導体回路）
３１ 開口部
３２ 凹部
３３ 金属膜
３４ 接着材料
３６ めっき膜
３７ 無電解めっき膜
３８ トランジション層
３８α 粗化面
５０ 層間樹脂絶縁層
５０α 粗化面
５２ 金属層
５４ めっきレジスト
５６ 電解めっき膜
５８ 導体回路
５８α 粗化面
６０ バイアホール
６０α 粗化面
７２ ニッケルめっき
７４ 金めっき
７５ パッド
７６ 半田バンプ
８５ レジスト
９６ 導電性接続ピン
１２０ チップコンデンサ
１３０ 樹脂基板
１３０ａ 貫通孔
１３２ 保護フィルム
１３３ 導電柱（導体回路）
１３４ 接着剤層
１３６ 無電解銅めっき膜
１３７ 電解めっき膜
１４０ レジスト
１４０ａ レジスト開口部
１４２ めっきレジスト
１５０ 層間樹脂絶縁層
１５８ 導体回路
１６０ バイアホール
２３０ ドータボード[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a build-up multilayer printed wiring board, and more particularly to a multilayer printed wiring board containing electronic components such as IC chips.
[0002]
[Prior art]
The IC chip has been electrically connected to the printed wiring board by a mounting method such as wire bonding, TAB, or flip chip.
In wire bonding, an IC chip is die-bonded to a printed wiring board with an adhesive, and the pad of the printed wiring board and the IC chip pad are connected with a wire such as a gold wire, and then the IC chip and the wire are protected. An encapsulating resin such as a thermosetting resin or a thermoplastic resin has been applied.
In TAB, the bumps of the IC chip and the pads of the printed wiring board are collectively connected with wires called leads by solder or the like, and then sealed with resin.
The flip chip is performed by connecting the IC chip and the pad portion of the printed wiring board via bumps and filling a resin in the gap between the bumps.
[0003]
[Problems to be solved by the invention]
However, in each mounting method, electrical connection is performed between the IC chip and the printed wiring board via connecting lead parts (wires, leads, bumps). Each of these lead parts is likely to be cut and corroded, which may cause the connection with the IC chip to be lost or cause a malfunction.
In addition, each mounting method is sealed with a thermoplastic resin such as an epoxy resin to protect the IC chip, but if bubbles are included when filling the resin, the bubbles become the starting point, Lead components are destroyed, IC pads are corroded, and reliability is reduced. For sealing with thermoplastic resin, it is necessary to create a plunger and mold for resin loading according to each part. In addition, even for thermosetting resin, the materials such as lead parts and solder resist are considered. Since it was necessary to select the resin, it was also a cause of high cost in each.
[0004]
For this reason, various techniques for embedding semiconductor elements in the substrate have been proposed. As techniques for obtaining electrical connection by embedding a semiconductor element in a substrate and forming a build-up layer thereon, JP-A-9-321408 (USP5875100), JP-A-10-256429, JP-A-11-126978 No., etc. have been proposed.
[0005]
In JP-A-9-321408 (US Pat. No. 5,875,100), a semiconductor element in which stud bumps are formed on a die pad is built in a printed wiring board, and wiring is formed on the stud bumps for electrical connection. However, there is a problem in connectivity because the variation in height of the stud bump is large. In addition, the stud bumps were planted one by one by bonding, and there was a problem in productivity.
[0006]
In Japanese Patent Laid-Open No. 10-256429, a semiconductor element is built in a ceramic substrate, and electrical connection is established in a flip chip form. However, ceramics have poor outer formability, and the semiconductor elements do not fit well. In addition, there is a problem in connectivity because the bump height varies greatly.
[0007]
In Japanese Patent Application Laid-Open No. 11-126978, a semiconductor element is built in a space accommodating portion of a multilayer printed wiring board stacked via via holes and connected to a conductor circuit. However, since the accommodating portion is a gap, there is a problem in connectivity because it easily causes a positional shift. Further, since the die pad and the conductor circuit are directly connected, there is a problem that an oxide film is easily formed on the die pad and the insulation resistance is increased.
[0008]
On the other hand, when a multilayer printed wiring board composed of a substrate in which a semiconductor element is embedded, accommodated and stored is used as a package substrate, chip set, etc., it is electrically connected to an external substrate (so-called motherboard or daughter board). Can exert its function. For this reason, solder bumps are disposed on the solder resist layer on the surface layer of the multilayer printed wiring board to connect to the external substrate.
[0009]
However, when solder bumps are arranged on the surface layer of a substrate embedded with a semiconductor element and electrically connected to an external substrate to perform a functional test or a reliability test, an interlayer insulating layer, a solder resist layer, an interlayer resin insulating layer Cracks and delamination occurred around the solder resist, solder resist, solder bumps and solder bumps (intended for solder layers and corrosion-resistant metals), confirming that the solder bumps were dropped or misaligned. The reason why the solder bumps are destroyed is that the core substrate embedded with semiconductor elements and the external substrate contain a core material such as glass cloth, so the expansion due to thermal expansion is small, and the interlayer resin insulation layer that does not contain a core material has a thermal expansion. The growth due to is large. That is, stress is concentrated on the solder bumps between the external substrate and the interlayer resin insulation layer due to the large difference in thermal expansion between the core substrate embedded with the semiconductor element, the external substrate, and the interlayer resin insulation layer. is there. Therefore, in the multilayer printed wiring board containing a semiconductor element, it became clear that the electrical connectivity and reliability between the solder bump and the conductor circuit were lowered.
[0010]
The present invention has been made to solve the above-described problems, and an object of the present invention is to propose a multilayer printed wiring board incorporating a semiconductor element having high electrical connectivity and high reliability. To do.
[0011]
[Means for Solving the Problems]
  In order to achieve the above object, in the multilayer printed wiring board according to claim 1, a semiconductor element is embedded on a resin core substrate having a core material housed or housed.No core materialIn a multilayer printed wiring board in which an interlayer insulating layer and a conductor layer are repeatedly formed, via holes are formed in the interlayer insulating layer, and are electrically connected through the via holes,
  A resin substrate having a core material is placed on the uppermost interlayer insulating layer,
  A technical feature is that an external connection terminal for connecting to an external substrate is disposed on the resin substrate having the core material.
[0012]
According to the first aspect of the present invention, a resin substrate having a core material is placed on the interlayer resin insulation layer of the multilayer printed wiring board, and is connected to the external substrate via the external connection terminals on the resin substrate. The external connection terminal means BGA / PGA (conductive connection pin).
In other words, by placing a resin substrate with low thermal expansion on an interlayer resin insulation layer with high thermal expansion, an external connection terminal is provided between a resin substrate having a core material and a low thermal expansion coefficient and an external substrate such as a daughter board. Therefore, it is possible to prevent peeling and cracks that occur around the external connection terminals, and to prevent the external connection terminals from falling off and from being displaced, thereby improving electrical connectivity and reliability.
[0013]
According to a second aspect of the present invention, in the multilayer printed wiring board according to the first aspect, the pad portion of the semiconductor element is provided with a transition layer for connecting to the via hole formed in the lowermost interlayer insulating layer. The formation is a technical feature.
[0014]
In the invention of claim 2, the transition layer is formed so as to cover the pad of the semiconductor element. The reason for providing the transition layer on the die pad of the IC chip is as follows. The die pad of the IC chip is generally made of aluminum or the like. When the via hole of the interlayer insulating layer was formed by photoetching with the die pad on which the transition layer was not formed, the resin was likely to remain on the surface layer of the die pad after exposure and development if the die pad remained. In addition, the discoloration of the die pad was caused by the adhesion of the developer. On the other hand, in the case of a laser, when the via diameter is larger than the die pad diameter, the die pad and the passivation (IC protective film) are destroyed by the laser. Further, when the substrate was immersed in an acid, an oxidizing agent or an etching solution in the subsequent process, or after various annealing processes, discoloration and dissolution of the IC chip die pad occurred. Further, the die pad of the IC chip is made with a diameter of about 20 to 60 μm, and the via hole is larger than that, so that unconnection is likely to occur at the time of displacement.
[0015]
On the other hand, by providing a transition layer made of copper or the like on the die pad, it is possible to use a solvent and prevent the resin residue on the die pad. Further, the die pad is not discolored or dissolved even after being immersed in an acid, an oxidant or an etching solution in the post-process or through various annealing processes. Prevents the formation of an oxide film on the die pad. This improves the connectivity and reliability between the die pad and the via hole. Further, via holes can be reliably connected by interposing a transition layer having a diameter larger than 20 μm on the die pad of the IC chip. Desirably, the transition layer should be equal to or larger than the via hole diameter.
[0016]
Further, by forming a transition layer larger than the pad, the inspection probe pin can be easily brought into contact, and the inspection can be easily performed. That is, since the inspection can be performed before or after the semiconductor element is built in the substrate, it is possible to determine in advance whether the product is acceptable. Therefore, productivity can be improved and costs can be reduced. That is, it can be said that the semiconductor element provided with the transition layer is a semiconductor element for embedding, accommodating, and accommodating a printed wiring board.
[0017]
The transition layer defined in the present invention will be described.
The transition layer means an intermediate intermediate layer provided to directly connect the IC chip, which is a semiconductor element, and the printed wiring board. As its feature, it is formed of at least two metal layers formed by forming a thin film layer on a die pad and forming a thickening layer thereon. And it is made larger than the die pad of the IC chip which is a semiconductor element. This improves electrical connection and alignment, and enables via hole processing by laser or photoetching without damaging the die pad. Therefore, the IC chip can be securely embedded, accommodated, accommodated and connected to the printed wiring board. Further, it is possible to directly form a metal which is a conductor circuit of the printed wiring board in the transition layer. Examples of the conductor circuit include a via hole in an interlayer insulating layer and a through hole on a substrate.
[0018]
The transition layer is formed as follows. Evaporation, sputtering, etc. are performed on the entire surface of the IC chip to form a conductive metal film (first thin film layer) on the entire surface. The metal is preferably nickel, zinc, chromium, cobalt, titanium, gold, tin, iron or the like. As thickness, it is good to form between 0.001-2.0 micrometers. If it is less than 0.001 μm, it cannot be uniformly laminated on the entire surface. It was difficult to form a film having a thickness exceeding 2.0 μm, and the effect was not enhanced. In the case of chromium, a thickness of 0.1 μm is desirable. 0.01 to 1.0 μm is more desirable.
[0019]
The first thin film layer can cover the die pad, and can improve the adhesion of the interface between the transition layer and the IC chip with the die pad. Further, by covering the die pad with these metals, moisture can be prevented from entering the interface, the die pad can be prevented from being dissolved and corroded, and reliability can be improved. Further, the first thin film layer can be connected to the IC chip by a mounting method without a lead. Here, it is desirable to use chromium, nickel, or titanium in order to prevent moisture from entering the interface.
[0020]
A second thin film layer is formed on the first thin film layer by sputtering, vapor deposition, or electroless plating. Examples of the metal include nickel, copper, gold, and silver. Since the thickening layer to be formed later is mainly copper, it is preferable to use copper.
[0021]
The reason for providing the second thin film layer is that the first thin film layer cannot take a lead for electrolytic plating for forming a thickening layer to be described later. The second thin film layer 36 is used as a thick lead. The thickness is preferably in the range of 0.01 to 5 μm. If the thickness is less than 0.01 μm, it cannot serve as a lead. If the thickness exceeds 5 μm, the first thin film layer as a lower layer is scraped more and a gap is formed during etching. This is because the sex is lowered. A combination of chromium-copper, chromium-nickel, titanium-copper, and titanium-nickel is preferable. It is superior to other combinations in terms of metal bondability and electrical conductivity.
[0022]
The second thin film layer is thickened by electroless or electrolytic plating. Examples of the metal to be formed include copper, nickel, gold, silver, zinc, and iron. Electrical characteristics, economy, strength as a transition layer, structural resistance, and the build-up conductor layer, which will be formed later, is mainly copper, so it is desirable to use copper for electrolytic plating . The thickness is preferably in the range of 1 to 20 μm. If it is thinner than 1 μm, the connection reliability with the upper via hole is lowered, and if it is thicker than 20 μm, undercut occurs during etching, and a gap is generated at the interface between the formed transition layer and via hole. Because. In some cases, the first thin film layer may be directly thick-plated or further laminated in multiple layers.
[0023]
After that, an etching resist is formed, and exposure and development are performed to expose portions of the metal other than the transition layer to perform etching, and the first thin film layer, the second thin film layer, and the thickening layer are formed on the die pad of the IC chip. A transition layer is formed.
[0024]
In addition to the method for manufacturing the transition layer, after thickening by electrolytic plating on the metal film formed on the IC chip, a dry film resist is formed to remove portions other than the transition layer, A transition layer can also be formed on the die pad. Further, after the IC chip is attached to the core substrate, a transition layer can be formed on the die pad of the IC chip in the same manner.
[0025]
The transition layer defined in the present invention will be described.
The transition layer means an intermediate intermediary layer provided to directly connect an IC chip as a semiconductor element and a printed wiring board without using a conventional IC chip mounting technique. A feature is that it is formed of two or more metal layers and is larger than a die pad of an IC chip which is a semiconductor element. This improves electrical connection and alignment, and enables via hole processing by laser or photoetching without damaging the die pad. For this reason, the IC chip can be securely embedded, accommodated, accommodated, and connected to the printed wiring board. Further, it is possible to directly form a metal which is a conductor layer of the printed wiring board on the transition layer. Examples of the conductor layer include a via hole in an interlayer resin insulating layer and a through hole on a substrate.
[0026]
  The method for producing a multilayer printed wiring board according to claim 3 has at least the following steps (a) to (e) as technical features:
(A) a step of embedding a semiconductor element in a resin core substrate having a core material;
(B) A via hole is provided on the core substrate that houses or houses the semiconductor element.No core materialRepeatedly forming an interlayer insulating layer and a conductor layer;
(C) forming a conductor circuit penetrating vertically on a resin substrate having a core material;
(D) A step of attaching the resin substrate on the interlayer insulating layer of the uppermost layer of the core substrate so that a via hole of the interlayer insulating layer and a conductor circuit of the resin substrate are connected;
(E) A step of forming external connection terminals on the resin substrate so as to be connected to the conductor circuit penetrating the resin substrate.
[0027]
According to a third aspect of the present invention, a resin substrate having a low thermal expansion is placed on an interlayer resin insulation layer having a high thermal expansion, thereby providing an external space between a resin substrate having a core material and a low thermal expansion coefficient and an external substrate such as a daughter board. Since the connection terminals are arranged, peeling and cracking around the external connection terminals can be prevented, and the external connection terminals can be prevented from falling off and misaligned to improve electrical connectivity and reliability. Can do.
[0028]
According to the fourth aspect of the present invention, since the resin substrate is attached onto the interlayer insulating layer of the core substrate by an adhesive, the resin substrate can be firmly attached to the interlayer insulating layer.
[0029]
According to a fifth aspect of the present invention, in the step of forming a conductor circuit penetrating vertically on a resin substrate having a core material, a single-sided copper-clad laminate is provided with a through-hole that reaches the copper foil with a laser from the side where the copper foil is not stretched. The conductor circuit is formed in the through hole by passing an electric current through the copper foil and depositing electrolytic plating. For this reason, a fine conductor circuit can be formed with high reliability.
[0030]
According to a sixth aspect of the present invention, in the step of forming a conductor circuit penetrating vertically on a resin substrate having a core material, an opening is provided in one copper foil of a double-sided copper-clad laminate by etching, and the opening of the copper foil is conformal A laser is used as a mask to irradiate a laser to form a through hole reaching the copper foil on the side where no opening is provided, and the conductor circuit is formed in the through hole by plating. For this reason, a fine conductor circuit can be formed with high reliability.
[0031]
According to a seventh aspect of the present invention, when the conductor circuit is formed in the through hole, the conductor circuit is projected from the through hole. For this reason, it is possible to appropriately connect the conductor circuit and the via hole of the interlayer insulating layer or the conductor circuit with an adhesive interposed therebetween.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[First embodiment]
First, the configuration of the multilayer printed wiring board according to the first embodiment of the present invention will be described with reference to FIGS. 16 and 17 showing a cross section of the multilayer printed wiring board 10.
[0033]
As shown in FIG. 16, the multilayer printed wiring board 10 includes a core substrate 30 that houses the IC chip 20, an interlayer resin insulation layer 50, and an interlayer resin insulation layer 150. Via hole 60 and conductor circuit 58 are formed in interlayer resin insulation layer 50, and via hole 160 and conductor circuit 158 are formed in interlayer resin insulation layer 150.
[0034]
A resin substrate 130 having a core material is placed on the interlayer resin insulation layer 150 with an adhesive layer 134 interposed therebetween. The resin substrate 130 is provided with conductive pillars 133 for connection to the pads 75 of the multilayer printed wiring board 10. A conductive circuit 30A is provided on the conductive pillar 133, and a solder bump 76 for connecting to an external substrate such as the daughter board 230 is provided on the conductive circuit 30A.
[0035]
The IC chip 20 mounted on the printed wiring board 10 is covered with a passivation film 24 that protects the IC chip 20, and a die pad 22 that constitutes an input / output terminal is disposed in the opening of the passivation film 24. A transition layer 38 mainly made of copper is formed on the pad 22.
[0036]
FIG. 17 shows a state where the printed wiring board 10 shown in FIG. 16 is attached to the daughter board 230. The pads 232 of the daughter board 230 are connected to the printed wiring board 10 side via solder bumps 76 of the printed wiring board.
[0037]
In the multilayer printed wiring board 10 of the present embodiment, a resin substrate 130 is placed on the outermost interlayer resin insulation layer 150, and solder bumps 76 are disposed on the resin substrate 130. That is, unlike the core substrate 30, the IC chip 20 has flexibility when the IC chip 20 is accommodated in the core substrate 30 and solder bumps are formed directly above the IC chip 20 via an interlayer resin insulating layer of several tens of μm. Therefore, the stress generated in the interlayer resin insulation layer having a large expansion rate cannot escape to the core substrate side, causing the solder bumps 76 to peel off. On the other hand, in this embodiment, since the solder bump is formed on the resin substrate 130 having a core material and high rigidity, it is possible to prevent the solder bump from being peeled off due to the stress generated in the interlayer resin insulation layer. In FIG. 16, an example in which solder bumps and BGA are formed has been described. However, in the PGA in which the conductive connection pins 96 are provided as shown in FIG. It is possible to prevent the conductive connection pins 96 from being peeled off due to the stress generated in.
[0038]
In particular, the daughter board 230 is generally made of glass epoxy, and has a low coefficient of thermal expansion because it contains a glass core. On the other hand, the interlayer resin insulation layers 50 and 150 that do not include a core have a high coefficient of thermal expansion, When solder bumps are arranged on the interlayer resin insulation layer 150, the solder bumps 76 are peeled off due to the difference in thermal expansion coefficient between the daughter board 230 and the interlayer resin insulation layer 150. On the other hand, in this embodiment, since the solder bumps are disposed between the resin board 130 having a core material and a low thermal expansion coefficient and the daughter board 230, peeling or cracks generated around the solder bumps 76 or the like. Can be prevented, and the solder bump 76 can be prevented from falling off or misaligned, thereby improving electrical connectivity and reliability.
[0039]
In the multilayer printed wiring board 10 of this embodiment, the IC chip 20 is built in the core substrate 30, and the transition layer 38 is disposed on the pad 22 of the IC chip 20. For this reason, the electrical connection between the IC chip and the multilayer printed wiring board (package substrate) can be established without using lead parts or sealing resin. In addition, since the transition layer 38 is formed in the IC chip portion, the IC chip portion is flattened. Therefore, the upper interlayer resin insulation layer 50 is also flattened, and the film thickness becomes uniform. Furthermore, the shape stability can be maintained even when the upper via hole 60 is formed by the transition layer.
[0040]
Furthermore, by providing the copper transition layer 38 on the die pad 22, it is possible to prevent the resin residue on the pad 22 from being immersed in an acid, an oxidant, or an etchant in the post-process, and various annealing. Even after the process, discoloration and dissolution of the pad 22 do not occur. This improves the connectivity and reliability between the IC chip pads and via holes. Furthermore, a via hole having a diameter of 60 μm can be reliably connected by interposing a transition layer 38 having a diameter of 60 μm or more on the pad 22 having a diameter of 40 μm.
[0041]
An adhesive material 34 that is a resin material is filled between the IC chip 20 and the recess 32 of the substrate 30. The IC chip 20 is fixed in the recess of the substrate 30 by the adhesive material 34. Since this resin filling material 34 relieves stress generated by thermal expansion, it becomes possible to prevent cracks in the core substrate 30 and undulation of the interlayer resin insulation layers 50 and 150 and the adhesive layer 134. For this reason, it is possible to prevent peeling and cracks that occur around the solder bumps 76. Accordingly, it is possible to prevent the solder pump 76 from falling off or being displaced, and it is possible to improve electrical connectivity and reliability.
[0042]
A. Semiconductor element
First, referring to FIG. 3B showing a cross section of the semiconductor element 20 and FIG. 4B showing a plan view of the configuration of the semiconductor element (IC chip) housed, housed or embedded in the multilayer printed wiring board 10. I will explain.
[0043]
As shown in FIG. 3B, a die pad 22 and a wiring (not shown) are disposed on the upper surface of the semiconductor element 20, and a passivation film 24 is coated on the die pad 22 and the wiring. An opening of a passivation film 24 is formed in the die pad 22. On the die pad 22, a transition layer 38 mainly made of copper is formed. The transition layer 38 includes a thin film layer 33 and an electrolytic plating film (thickening film) 37. In other words, it is formed of two or more metal films.
[0044]
[First manufacturing method]
Next, the first method for manufacturing the semiconductor element described above with reference to FIG. 3B will be described with reference to FIGS.
[0045]
(1) First, the wiring 21 and the die pad 22 are formed by a conventional method on the silicon wafer 20A shown in FIG. 1A (FIG. 4A showing a plan view of FIG. 1B and FIG. 1B). Note that FIG. 1B shows a cross section taken along the line BB in FIG.
(2) Next, a passivation film 24 is formed on the die pad 22 and the wiring 21, and an opening 24a is provided on the die pad 22 (FIG. 1C).
[0046]
(3) Physical vapor deposition such as vapor deposition or sputtering is performed on the silicon wafer 20A to form a conductive metal film (thin film layer) 33 on the entire surface (FIG. 2A). The thickness is preferably in the range of 0.001 to 2 μm. If it is below that range, a thin film layer cannot be formed on the entire surface. If it is above the range, the thickness of the formed film will vary. The optimum range is 0.01 to 1.0 μm. As a metal to be formed, a material selected from tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper is preferably used. These metals serve as a protective film for the die pad and do not deteriorate the electrical characteristics. In the first manufacturing method, the thin film layer 33 is formed of chromium using sputtering. Further, a copper thin film layer may be formed on the chromium thin film layer 33 by sputtering. Two layers of chromium and copper can also be formed successively in a vacuum chamber. At this time, the thickness is about 0.05 μm to 0.1 μm of chromium and about 0.5 μm of copper.
[0047]
(4) Thereafter, a resist layer of a liquid resist, a photosensitive resist, or a dry film is formed on the thin film layer 33. A mask (not shown) on which a portion for forming the transition layer 38 is drawn is placed on the resist layer, and exposure and development are performed to form a non-formed portion 35a in the resist 35. Electrolytic plating is performed to provide a thickening layer (electrolytic plating film) 37 on the resist layer non-forming portion 35a (FIG. 2B). Examples of the type of plating formed include copper, nickel, gold, silver, zinc, and iron.
Electrical characteristics, economy, and the conductor layer, which is a build-up formed later, is mainly copper. Therefore, copper is preferably used. In the first manufacturing method, copper is used. The thickness is preferably in the range of 1 to 20 μm.
[0048]
(5) After removing the plating resist 35 with an alkaline solution or the like, the metal film 33 under the plating resist 35 is subjected to sulfuric acid-hydrogen peroxide solution, ferric chloride, cupric chloride, cupric complex-organic acid salt, etc. Then, the transition layer 38 is formed on the pad 22 of the IC chip (FIG. 2C).
[0049]
(6) Next, an etching solution is sprayed onto the substrate to etch the surface of the transition layer 38 to form a roughened surface 38α (see FIG. 3A).
[0050]
(7) Finally, the silicon wafer 20A on which the transition layer 38 is formed is divided into pieces by dicing or the like to form the semiconductor element 20 (FIGS. 3B and 3B are plan views). (See FIG. 4B). Thereafter, if necessary, operation check and electrical inspection of the divided semiconductor element 20 may be performed. Since the semiconductor element 20 is formed with the transition layer 38 larger than the die pad 22, the probe pin can be easily applied, and the inspection accuracy is high.
[0051]
[Second manufacturing method]
A method of manufacturing the semiconductor element 20 according to the second manufacturing method will be described with reference to FIGS.
(1) As described above with reference to FIG. 2B in the first manufacturing method, physical vapor deposition such as vapor deposition and sputtering is performed on the silicon wafer 20A, and a conductive metal film (first thin film) is formed on the entire surface. Layer) 33 is formed (FIG. 5A). The thickness is preferably in the range of 0.001 to 2 μm. If it is below that range, a thin film layer cannot be formed on the entire surface. If it is above the range, the thickness of the formed film will vary. The optimum range is preferably 0.01 to 1.0 μm. As a metal to be formed, a material selected from tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper is preferably used. These metals serve as a protective film for the die pad and do not deteriorate the electrical characteristics. In the second manufacturing method, the thin film layer 33 is formed of chromium.
[0052]
(2) The second thin film layer 36 is laminated on the first thin film layer 33 by sputtering, vapor deposition, or electroless plating (FIG. 5B). The thickness is preferably 0.01 to 5 μm, and particularly preferably 0.1 to 3 μm. In this case, the metal that can be laminated is preferably selected from nickel, copper, gold, and silver. In particular, it may be formed of either copper or nickel. This is because copper is inexpensive and has good electrical conductivity. Nickel has good adhesion to a thin film and hardly causes peeling or cracking. In the second manufacturing method, the second thin film layer 36 is formed by electroless copper plating.
Desirable combinations of the first thin film layer and the second thin film layer are chromium-copper, chromium-nickel, titanium-copper, and titanium-nickel. It is superior to other combinations in terms of metal bondability and electrical conductivity.
[0053]
(3) Thereafter, a resist layer is formed on the thickening layer. A mask (not shown) on which a portion for forming the transition layer 38 is drawn is placed on the resist layer, and exposure and development are performed to form a non-formed portion 35a in the resist 35. Electrolytic plating is performed to provide a thickening layer (electrolytic plating film) 37 on the resist layer non-forming portion 35a (FIG. 5C). Examples of the type of plating formed include copper, nickel, gold, silver, zinc, and iron. Electrical characteristics, economic efficiency, and the conductor layer, which is a build-up formed later, is mainly copper. Therefore, copper is preferably used. In the second manufacturing method, copper is used. The thickness is preferably in the range of 1 to 20 μm.
[0054]
(4) After removing the plating resist 35 with an alkaline solution or the like, the metal film 33 and the metal film 36 under the plating resist 35 are mixed with sulfuric acid-hydrogen peroxide solution, ferric chloride, cupric chloride, cupric complex- The transition layer 38 is formed on the pad 22 of the IC chip by removing with an etching solution such as an organic acid salt (FIG. 6).
[0055]
(5) Next, a roughened surface is formed by spraying an etching solution onto the substrate by spraying and etching the surface of the transition layer 38. The roughened surface can also be formed using electroless plating or oxidation-reduction treatment. Since the subsequent steps are the same as those in the first manufacturing method, description thereof is omitted.
[0056]
[Third production method]
A manufacturing method of the semiconductor element 20 according to the third manufacturing method will be described with reference to FIGS. The configuration of the semiconductor element of the third manufacturing method is substantially the same as that of the first manufacturing method described above with reference to FIG. However, in the first manufacturing method, the transition layer 38 was formed by forming the thickening layer 37 in the resist non-formation portion using a semi-additive process. On the other hand, in the third manufacturing method, the thick layer 37 is uniformly formed using a full additive process, a resist is provided, and the transition layer 38 is formed by removing the resist non-formation portion by etching.
[0057]
The manufacturing method of this third manufacturing method will be described with reference to FIG.
(1) As described above with reference to FIG. 2B in the first manufacturing method, physical vapor deposition such as vapor deposition and sputtering is performed on the silicon wafer 20A to form a conductive metal film 33 on the entire surface. (FIG. 7 (A)). The thickness is preferably in the range of 0.001 to 2.0 μm. If it is below that range, a thin film layer cannot be formed on the entire surface. If it is above the range, the thickness of the formed film will vary. The optimum range is preferably 0.01 to 1.0 μm. As a metal to be formed, a material selected from tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper is preferably used. These metals serve as a protective film for the die pad and do not deteriorate the electrical characteristics. In the third manufacturing method, the thin film layer 33 is formed of chromium. Furthermore, a thin film layer may be laminated thereon. In this case, the metal that can be laminated is preferably selected from nickel, copper, gold, and silver. In particular, it may be formed of either copper or nickel. This is because copper is inexpensive and has good electrical conductivity. Nickel has good adhesion to a thin film and hardly causes peeling or cracking.
Desirable combinations with the second thin film layer are chromium-copper, chromium-nickel, titanium-copper, and titanium-nickel. It is superior to other combinations in terms of metal bondability and electrical conductivity. The thin film can be formed by sputtering, vapor deposition, or electroless plating.
[0058]
Physical vapor deposition such as vapor deposition and sputtering is performed on the entire surface of the IC chip 20A, and a conductive metal film 36 is formed on the entire surface (FIG. 7B). As the metal, one that forms one or more layers of metals such as tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper is preferable. As thickness, it is good to form between 0.01-5.0 micrometers. In particular, 0.1 to 3.0 μm is desirable.
[0059]
A metal film can be further provided on the metal film 36 by electroless plating or the like. The upper metal film preferably has one or more layers of metals such as nickel, copper, gold, and silver.
[0060]
A thick plating film 37 is formed on the metal film 36 by electroless or electrolytic plating (FIG. 7C). Examples of the type of plating formed include nickel, copper, gold, and silver. Since the conductor layer, which is a build-up formed later, is mainly copper, it is preferable to use copper. The thickness is preferably in the range of 1 to 20 μm. If it is thicker, undercutting may occur during etching, and a gap may be generated at the interface between the formed transition layer and via hole. Thereafter, an etching resist is formed, exposed and developed to expose portions of the metal other than the transition layer, and etched to form a transition layer on the pad of the IC chip.
[0061]
(3) Thereafter, a resist layer 35 is formed on the thickening layer 37 (FIG. 8A).
[0062]
(4) The metal film 33 and the thickening layer 37 in the non-formed portion of the resist 35 are removed with an etching solution such as sulfuric acid-hydrogen peroxide solution, ferric chloride, cupric chloride, cupric complex-organic acid salt. After that, the resist 35 is peeled off to form a transition layer 38 on the pad 22 of the IC chip (FIG. 8B). Since the subsequent steps are the same as those in the first manufacturing method, description thereof is omitted.
[0063]
B. Resin substrate having a core material
Next, the manufacturing process of the resin substrate 130 having the core material used in the first embodiment will be described with reference to FIG.
(1) A single-sided copper-clad laminate in which 18 μm copper foil 30A is laminated on one side of a resin substrate 130 made of glass epoxy resin or BT (bismaleimide triazine) resin is used as a starting material (see FIG. 9A). ).
[0064]
The copper foil 30 </ b> A formed on the resin substrate 130 may be matted for improving adhesion. A single-sided copper-clad laminate is made by laminating a prepreg and copper foil made by impregnating a glass cloth with a thermosetting resin such as epoxy resin, phenol resin, bismaleimide-triazine resin, etc. It is a substrate obtained. The single-sided copper-clad laminate is a rigid substrate and is easy to handle and advantageous in terms of cost.
[0065]
The thickness of the resin substrate 130 is 10 to 400 μm, preferably 50 to 300 μm, and 75 to 200 μm is optimal. This is because if the thickness is smaller than these ranges, the strength is lowered and handling becomes difficult, and conversely if the thickness is too thick, filling of the through holes by plating becomes difficult.
On the other hand, the thickness of the copper foil 30A is 5 to 35 μm, preferably 8 to 30 μm, and optimally 12 to 25 μm. This is because, as will be described later, when drilling is performed by laser processing, if it is too thin, it penetrates. If it is too thick, it is difficult to form a fine pattern by etching.
[0066]
(2) Next, through holes 130a are formed in the resin substrate 130 by laser processing (see FIG. 9B). As the laser processing machine, a carbon dioxide laser processing machine, a UV laser processing machine, an excimer laser processing machine, or the like can be used. The pore diameter is preferably 20 to 150 μm. The carbon dioxide laser processing machine is most suitable for industrial use because of its high processing speed and low cost processing. Here, when a carbon dioxide laser processing machine is used, a slightly molten resin tends to remain on the surface of the copper foil 30A in the through hole 130a, so that desmear treatment is desirable in order to ensure connection reliability. .
[0067]
(3) Next, the protective film 132 is stuck so that plating may not deposit on the copper foil 30A (see FIG. 9C). Then, the through hole 130a is filled with electrolytic plating to form a conductive column 133 (see FIG. 10A). As electrolytic plating, for example, silver, copper, gold, nickel, and solder can be used, and electrolytic copper plating is particularly optimal.
[0068]
When filling by electrolytic plating, electrolytic plating is performed using the copper foil 30A formed on the resin substrate 130 as a plating lead. Since the copper foil 30A is formed on the entire surface of the resin substrate 130, the electrolytic density becomes uniform, and the through holes 130a can be filled at a uniform height by electrolytic plating. Here, before the electrolytic plating, the surface of the copper foil 30A in the through hole 130a may be activated with an acid or the like.
[0069]
(4) After electrolytic plating, the conductive pillar 133 is left slightly higher than the resin substrate 130 (see FIG. 10A). Here, by forming the conductive pillar 133 slightly higher, the connectivity between the conductive pillar 133 of the resin substrate 130 described later and the pad 75 on the interlayer resin insulation layer is improved.
[0070]
(5) Subsequently, after covering a mask with a predetermined pattern, the copper foil 30A is etched to form a conductor circuit (see FIG. 10B). Here, a photosensitive dry film is first applied or a liquid photosensitive resist is applied, and then an etching resist is formed by exposing and developing along a predetermined circuit pattern. The layer is etched to form a conductor pattern. Etching is preferably at least one selected from an aqueous solution of sulfuric acid-hydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
[0071]
As shown in FIG. 10C, the through-hole 130a is filled with about half of the electrolytic plating to form the conductive pillar 133, and then the protrusion 133α is formed with a conductive paste such as solder paste or silver paste. Is also possible. Moreover, all the through holes 130a can be filled with a conductive paste without using plating.
[0072]
C. Multilayer printed wiring board
Next, a method for manufacturing the multilayer printed wiring board described above with reference to FIG. 16 will be described with reference to FIGS.
[0073]
(1) First, an insulating resin substrate (core substrate) 30 obtained by laminating a prepreg impregnated with a resin such as epoxy on a core material such as glass cloth is prepared as a starting material (see FIG. 11A). Next, a recess 32 for accommodating an IC chip is formed on one surface of the core substrate 30 by counterboring (see FIG. 11B). Here, the concave portion is provided by counterbore processing, but a core substrate including an accommodation portion can be formed by bonding an insulating resin substrate provided with an opening and a resin insulating substrate not provided with an opening.
[0074]
As a resin substrate that incorporates electronic components such as IC chips, epoxy resin, BT resin, phenol resin, etc. are laminated with a reinforcing material such as glass epoxy resin or a core material, and a prepreg impregnated with an epoxy resin is laminated. Although what was made to use is used, what is generally used with a printed wiring board can be used. In addition, a double-sided copper-clad laminate, a single-sided plate, a resin plate without a metal film, and a resin film can be used. However, if a temperature of 350 ° C. or higher is applied, the resin will dissolve and carbonize.
[0075]
(2) Thereafter, the adhesive material 34 is applied to the recesses 32 using a printing machine. At this time, potting or the like may be performed in addition to the application. Next, the IC chip 20 according to the manufacturing method described above with reference to FIGS. 1 to 8 is placed on the adhesive material 34 (see FIG. 11C). As the adhesive material 34, a resin having a thermal expansion coefficient larger than that of the core substrate 30 is used. Thereby, the difference in thermal expansion between the IC chip 20 and the core substrate 30 is absorbed.
[0076]
(3) Then, the upper surface of the IC chip 20 is pushed or hit to be completely accommodated in the recess 32 (see FIG. 11D). Thereby, the core substrate 30 can be smoothed. At this time, the adhesive material 34 may be applied to the upper surface of the IC chip 20. However, as described later, since a resin layer on the upper surface of the IC chip 20 is provided and an opening for a via hole is provided by a laser, Does not affect the connection with via holes.
[0077]
(4) A pressure of 5 kg / cm while heating a thermosetting resin sheet having a thickness of 50 μm up to a temperature of 50 to 150 ° C.2Then, an interlayer resin insulation layer 50 is provided (see FIG. 12A). The degree of vacuum at the time of vacuum bonding is 10 mmHg.
[0078]
The interlayer resin insulation layer includes a thermosetting resin, a thermoplastic resin, a photosensitive resin, a resin in which a part of the thermosetting resin is replaced with a photosensitive group, a resin composite of a thermosetting resin and a thermoplastic resin, and a photosensitive resin. A composite of a functional resin and a thermoplastic resin can be used.
Examples of the thermosetting resin include an epoxy resin, a phenol resin, a polyimide resin, a polyolefin resin, and a fluororesin. As the thermoplastic resin, polyethersulfone (PES), polyetherimide, phenoxy resin, or the like can be used. Even when these resin composites are used, one or more kinds of resins may be mixed and used. For example, there are combinations such as an epoxy resin, a phenol resin, and a phenoxy resin.
[0079]
In addition, as described above, the interlayer resin insulation layer 50 is applied with a resin composition whose viscosity has been adjusted in advance by a roll coater, a curtain coater, or the like, instead of heat-pressing the resin in a semi-cured state as a film. It can also be formed.
[0080]
(5) Next, CO with a wavelength of 10.4 μm2A via hole opening 48 having a diameter of 60 μm is provided in the interlayer resin insulating layer 50 with a gas laser under the conditions of a beam diameter of 5 mm, a top hat mode, a pulse width of 5.0 μsec, a mask hole diameter of 0.5 mm, and one shot ( (See FIG. 12B). The resin residue in the opening 48 is removed using permanganic acid at 60 ° C. By providing the copper transition layer 38 on the die pad 22, it is possible to prevent resin residue on the pad 22, thereby improving the connectivity and reliability between the pad 22 and a via hole 60 described later. Further, by providing the transition layer 38 having a diameter of 60 μm or more on the 40 μm diameter pad 22, the via hole opening 48 having a diameter of 60 μm can be reliably connected. Here, the resin residue is removed using permanganic acid, but it is also possible to perform desmear treatment using oxygen plasma.
[0081]
(6) Next, the roughened surface 50α of the interlayer resin insulation layer 50 is provided by dipping in an oxidizing agent such as chromic acid or permanganate (see FIG. 12C). The roughened surface 50α is preferably formed in the range of 0.05 to 5 μm. As an example, a roughened surface 50α of 2 to 3 μm is provided by dipping in a sodium permanganate solution 50 g / l at a temperature of 60 ° C. for 5 to 25 minutes. In addition to the above, the roughened surface 50α can be formed on the surface of the interlayer resin insulation layer 50 by performing plasma treatment using SV-4540 manufactured by Nippon Vacuum Technology Co., Ltd. At this time, argon gas is used as the inert gas, and plasma treatment is performed for 2 minutes under the conditions of power 200 W, gas pressure 0.6 Pa, and temperature 70 ° C.
[0082]
(7) A metal layer 52 is provided on the interlayer resin insulation layer 50 on which the roughened surface 50α is formed (see FIG. 12D). The metal layer 52 is formed by electroless plating. A metal layer 52 that is a plating film is provided in the range of 0.1 to 5 μm by preliminarily applying a catalyst such as palladium to the surface layer of the interlayer resin insulation layer 50 and immersing it in an electroless plating solution for 5 to 60 minutes. As an example,
[Electroless plating aqueous solution]
NiSOFour                 0.003 mol / l
Tartaric acid 0.200 mol / l
Copper sulfate 0.030 mol / l
HCHO 0.050 mol / l
NaOH 0.100 mol / l
α, α'-bipyridyl 100 mg / l
Polyethylene glycol (PEG) 0.10 g / l
It was immersed for 40 minutes at a liquid temperature of 34 ° C.
Other than the above, using the same apparatus as the plasma treatment described above, after replacing the argon gas inside, sputtering with Ni and Cu as targets was performed under conditions of atmospheric pressure 0.6 Pa, temperature 80 ° C., power 200 W, time 5 minutes. The Ni / Cu metal layer 52 can also be formed on the surface of the interlayer resin insulation layer 50. At this time, the thickness of the formed Ni / Cu metal layer 52 is 0.2 μm. Further, instead of sputtering, a metal film can be formed by vapor deposition, electrodeposition, or the like. Further, after forming a thinning layer by a physical method such as sputtering, vapor deposition, or electrodeposition, electroless plating can be applied.
[0083]
(8) A commercially available photosensitive dry film is pasted on the substrate 30 that has been subjected to the above-described treatment, and a photomask film is placed thereon, and 100 mJ / cm.2After the exposure, a development process is performed with 0.8% sodium carbonate to provide a plating resist 54 having a thickness of 15 μm (see FIG. 13A). Next, electrolytic plating is performed under the following conditions to form an electrolytic plating film 56 having a thickness of 15 μm (see FIG. 13B). The additive in the electrolytic plating aqueous solution is Kaparaside HL manufactured by Atotech Japan.
[0084]
(Electrolytic plating aqueous solution)
Sulfuric acid 2.24 mol / l
Copper sulfate 0.26 mol / l
Additive (manufactured by Atotech Japan, Kaparaside HL)
19.5 ml / l
[Electrolytic plating conditions]
Current density 1A / dm2
65 minutes
Temperature 22 ± 2 ° C
[0085]
(9) After stripping and removing the plating resist 54 with 5% NaOH, the metal layer 52 under the plating resist is dissolved and removed by etching using a mixed solution of nitric acid, sulfuric acid and hydrogen peroxide, and the metal layer 52 and the electrolytic plating are removed. A conductor circuit 58 and a via hole 60 made of a film 56 and having a thickness of 16 μm are formed (see FIG. 13C). As an etchant, cupric chloride, ferric chloride, peracid salts, hydrogen peroxide / sulfuric acid, alkali chant, and the like can be used. Subsequently, roughened surfaces 58α and 60α are formed by an etching solution containing a cupric complex and an organic acid (see FIG. 13D).
[0086]
(10) Next, by repeating the steps (7) to (12), the interlayer resin insulation layer 150 and the conductor circuit 158 (including the via hole 160) are formed in the upper layer of the interlayer resin insulation layer 50 (see FIG. 14 (A)).
[0087]
(11) Subsequently, a resist layer of any one of a liquid resist, a photosensitive resist, and a dry film is formed on the interlayer resin insulating layer 150. A mask (not shown) on which a portion for forming the pad 75 is drawn is placed on the resist layer, and after exposure and development, a non-formed portion 85a is formed in the resist 85 (see FIG. 14B). ).
[0088]
(12) Thereafter, nickel plating is performed to form the nickel plating layer 72 in the resist layer non-forming portion 85a, and then gold plating is performed to provide the gold plating layer 74 on the nickel plating layer 72 (FIG. 14). (See (C)).
[0089]
(13) The resist 85 is removed with an alkaline solution or the like to form a pad 75 (see FIG. 15A). In this embodiment, the pad 75 is formed by the nickel plating layer 72 and the gold plating layer 74, but the nickel plating layer and the gold plating layer may be omitted.
[0090]
(14) Subsequently, after forming the conductive adhesive layer 134 on the upper surface of the resin substrate 130 of the first embodiment described above with reference to FIG. 10B, the resin substrate 130 is turned upside down ( 15 (B)), the conductive pillar 133 provided on the resin substrate 130 is placed in correspondence with the pad 75 on the conductive circuit 158, pressure is applied from above, and the conductive pillar 133 penetrates through the adhesive layer 134. 133 is brought into contact with the pad 75 (see FIG. 15C). When the resin substrate 130 is placed, the conductive pillar 133 is formed so as to be slightly higher than the resin substrate 130, so that the connectivity with the pad 75 of the printed wiring board is good. Here, the conductive pillar 133 is brought into contact with the pad 75. However, by using a different direction conductive film as the adhesive layer 130, the conductive pillar 133 can be electrically connected to the pad 75 in a non-contact manner. .
[0091]
The conductive adhesive layer 134 is preferably made of an organic adhesive. Examples of the organic adhesive include epoxy resin, polyimide resin, thermosetting polyphenolene ether (PPE), epoxy resin, thermosetting resin, and the like. It is desirable that the resin be at least one resin selected from a composite resin of the above, a composite resin of an epoxy resin and a silicone resin, and a BT resin. Here, NMP, DMF, acetone, and ethanol can be used as the solvent for the organic adhesive.
[0092]
Curtain coaters, spin coaters, roll coaters, spray coats, screen printing, and the like can be used as a method for applying an uncured resin that is an organic adhesive. In addition, after applying the resin, it is possible to completely remove the bubbles in the adhesive layer 134 by depressurizing and removing the resin. Note that the adhesive layer 134 can also be formed by laminating an adhesive sheet. As for the thickness of an adhesive bond layer, 5-50 micrometers is desirable. Since the adhesive layer is easy to handle, it is preferable to pre-cure the adhesive layer.
[0093]
(15) Next, a solder paste is printed on the conductor circuit 30 </ b> A on the conductive pillar 133. For this solder paste, Sn / Pb, Sn / Sb, Sn / Ag, Sn / Ag / Cu, or the like can be used. Further, a low α ray type solder paste may be used. Subsequently, the solder bumps 76 are formed by reflowing at 200 ° C. (see FIG. 16). Thereby, the multilayer printed wiring board 10 having the IC chip 20 built therein and having the solder bumps 76 on the resin substrate 130 can be obtained.
[0094]
A resin substrate 130 that is less affected by thermal expansion is placed on the surface layer of the printed wiring board 10, and solder bumps 76 are provided on the resin substrate 130. Accordingly, stress due to the effect of thermal expansion is not concentrated on the solder bumps 76, so that the solder bumps 76 can be prevented from falling off or being displaced.
[0095]
In the above-described embodiment, thermosetting resin sheets are used for the interlayer resin insulation layers 50 and 150. This thermosetting resin sheet resin contains a hardly soluble resin, soluble particles, a curing agent, and other components. Each will be described below.
[0096]
The thermosetting resin sheet used in the manufacturing method of the first embodiment is a resin in which particles soluble in an acid or an oxidizing agent (hereinafter referred to as soluble particles) are hardly soluble in an acid or oxidizing agent (hereinafter referred to as a hardly soluble resin). It is dispersed inside.
Note that the terms “sparingly soluble” and “soluble” used in the first embodiment are “soluble” for the sake of convenience when the solution has a relatively high dissolution rate when immersed in a solution of the same acid or oxidizing agent for the same time. A material having a relatively low dissolution rate is referred to as “slightly soluble” for convenience.
[0097]
Examples of the soluble particles include resin particles soluble in an acid or an oxidizing agent (hereinafter, soluble resin particles), inorganic particles soluble in an acid or an oxidizing agent (hereinafter, soluble inorganic particles), and a metal soluble in an acid or an oxidizing agent. Examples thereof include particles (hereinafter, soluble metal particles). These soluble particles may be used alone or in combination of two or more.
[0098]
The shape of the soluble particles is not particularly limited, and examples thereof include spherical shapes and crushed shapes. Moreover, it is desirable that the soluble particles have a uniform shape. This is because a roughened surface having unevenness with uniform roughness can be formed.
[0099]
The average particle size of the soluble particles is preferably 0.1 to 10 μm. If it is the range of this particle size, you may contain the thing of a 2 or more types of different particle size. That is, it contains soluble particles having an average particle diameter of 0.1 to 0.5 μm and soluble particles having an average particle diameter of 1 to 3 μm. Thereby, a more complicated roughened surface can be formed and it is excellent also in adhesiveness with a conductor circuit. In the first embodiment, the particle size of the soluble particles is the length of the longest part of the soluble particles.
[0100]
Examples of the soluble resin particles include those made of a thermosetting resin, a thermoplastic resin, and the like, as long as the dissolution rate is higher than that of the hardly soluble resin when immersed in a solution made of an acid or an oxidizing agent. There is no particular limitation.
Specific examples of the soluble resin particles include, for example, an epoxy resin, a phenol resin, a polyimide resin, a polyphenylene resin, a polyolefin resin, a fluorine resin, and the like, and may be composed of one of these resins. And it may consist of a mixture of two or more resins.
[0101]
Moreover, as the soluble resin particles, resin particles made of rubber can be used. Examples of the rubber include polybutadiene rubber, epoxy-modified, urethane-modified, (meth) acrylonitrile-modified and other modified polybutadiene rubbers, carboxyl group-containing (meth) acrylonitrile / butadiene rubbers, and the like. By using these rubbers, the soluble resin particles are easily dissolved in an acid or an oxidizing agent. That is, when soluble resin particles are dissolved using an acid, acids other than strong acids can be dissolved. When soluble resin particles are dissolved using an oxidizing agent, permanganese having a relatively low oxidizing power is used. Even acid salts can be dissolved. Even when chromic acid is used, it can be dissolved at a low concentration. Therefore, no acid or oxidant remains on the resin surface, and as described later, when a catalyst such as palladium chloride is applied after the roughened surface is formed, the catalyst is not applied or the catalyst is oxidized. There is nothing to do.
[0102]
Examples of the soluble inorganic particles include particles composed of at least one selected from the group consisting of aluminum compounds, calcium compounds, potassium compounds, magnesium compounds, and silicon compounds.
[0103]
Examples of the aluminum compound include alumina and aluminum hydroxide. Examples of the calcium compound include calcium carbonate and calcium hydroxide. Examples of the potassium compound include potassium carbonate. Examples of the magnesium compound include magnesia, dolomite, basic magnesium carbonate and the like, and examples of the silicon compound include silica and zeolite. These may be used alone or in combination of two or more.
[0104]
Examples of the soluble metal particles include particles composed of at least one selected from the group consisting of copper, nickel, iron, zinc, lead, gold, silver, aluminum, magnesium, calcium, and silicon. Further, the surface layer of these soluble metal particles may be coated with a resin or the like in order to ensure insulation.
[0105]
When two or more kinds of the soluble particles are used in combination, the combination of the two kinds of soluble particles to be mixed is preferably a combination of resin particles and inorganic particles. Both of them have low electrical conductivity, so that the insulation of the resin film can be ensured, and the thermal expansion can be easily adjusted between the poorly soluble resin, and no crack occurs in the interlayer resin insulation layer made of the resin film. This is because no peeling occurs between the interlayer resin insulation layer and the conductor circuit.
[0106]
The poorly soluble resin is not particularly limited as long as it can maintain the shape of the roughened surface when the roughened surface is formed using an acid or an oxidizing agent in the interlayer resin insulation layer. For example, thermosetting Examples thereof include resins, thermoplastic resins, and composites thereof. Moreover, the photosensitive resin which provided photosensitivity to these resin may be sufficient. By using a photosensitive resin, a via hole opening can be formed in the interlayer resin insulating layer by exposure and development.
Among these, those containing a thermosetting resin are desirable. This is because the shape of the roughened surface can be maintained by the plating solution or various heat treatments.
[0107]
Specific examples of the hardly soluble resin include, for example, epoxy resins, phenol resins, phenoxy resins, polyimide resins, polyphenylene resins, polyolefin resins, fluororesins and the like. These resins may be used alone or in combination of two or more.
Furthermore, an epoxy resin having two or more epoxy groups in one molecule is more desirable. Not only can the aforementioned roughened surface be formed, but also has excellent heat resistance, etc., so that stress concentration does not occur in the metal layer even under heat cycle conditions, and peeling of the metal layer is unlikely to occur. Because.
[0108]
Examples of the epoxy resin include cresol novolac type epoxy resin, bisphenol A type epoxy resin, bisphenol F type epoxy resin, phenol novolac type epoxy resin, alkylphenol novolac type epoxy resin, biphenol F type epoxy resin, naphthalene type epoxy resin, Examples thereof include cyclopentadiene type epoxy resins, epoxidized products of condensates of phenols and aromatic aldehydes having a phenolic hydroxyl group, triglycidyl isocyanurate, and alicyclic epoxy resins. These may be used alone or in combination of two or more. Thereby, it will be excellent in heat resistance.
[0109]
In the resin film used in the first embodiment, it is desirable that the soluble particles are dispersed almost uniformly in the hardly soluble resin. A roughened surface with unevenness of uniform roughness can be formed, and even if a via hole or a through hole is formed in a resin film, the adhesion of the metal layer of the conductor circuit formed thereon can be secured. Because it can. Moreover, you may use the resin film containing a soluble particle only in the surface layer part which forms a roughening surface. As a result, since the portion other than the surface layer portion of the resin film is not exposed to the acid or the oxidizing agent, the insulation between the conductor circuits via the interlayer resin insulation layer is reliably maintained.
[0110]
In the resin film, the blending amount of the soluble particles dispersed in the hardly soluble resin is preferably 3 to 40% by weight with respect to the resin film. When the blending amount of the soluble particles is less than 3% by weight, a roughened surface having desired irregularities may not be formed. When the blending amount exceeds 40% by weight, the soluble particles are dissolved using an acid or an oxidizing agent. In addition, the resin film is melted to the deep part of the resin film, and the insulation between the conductor circuits through the interlayer resin insulating layer made of the resin film cannot be maintained, which may cause a short circuit.
[0111]
The resin film preferably contains a curing agent, other components and the like in addition to the soluble particles and the hardly soluble resin.
Examples of the curing agent include imidazole curing agents, amine curing agents, guanidine curing agents, epoxy adducts of these curing agents, microcapsules of these curing agents, triphenylphosphine, and tetraphenylphosphorus. And organic phosphine compounds such as nium tetraphenylborate.
[0112]
The content of the curing agent is desirably 0.05 to 10% by weight with respect to the resin film. If it is less than 0.05% by weight, since the resin film is not sufficiently cured, the degree of penetration of the acid and the oxidant into the resin film increases, and the insulating properties of the resin film may be impaired. On the other hand, if it exceeds 10% by weight, an excessive curing agent component may denature the composition of the resin, which may lead to a decrease in reliability.
[0113]
Examples of the other components include fillers such as inorganic compounds or resins that do not affect the formation of the roughened surface. Examples of the inorganic compound include silica, alumina, and dolomite. Examples of the resin include polyimide resin, polyacrylic resin, polyamideimide resin, polyphenylene resin, melanin resin, and olefin resin. By including these fillers, it is possible to improve the performance of the multilayer printed wiring board by matching the thermal expansion coefficient, improving heat resistance, and chemical resistance.
[0114]
Moreover, the said resin film may contain the solvent. Examples of the solvent include ketones such as acetone, methyl ethyl ketone, and cyclohexanone, and aromatic hydrocarbons such as ethyl acetate, butyl acetate, cellosolve acetate, toluene, and xylene. These may be used alone or in combination of two or more. However, these interlayer resin insulation layers melt and carbonize when a temperature of 350 ° C. or higher is applied.
[0115]
[Modification of the first embodiment]
Next, a printed wiring board according to a modification of the first embodiment will be described with reference to FIG.
In the first embodiment described above, the IC chip 20 is built in the substrate 30 and connected to the external substrate 230 on the resin substrate 130 as shown in FIG. On the other hand, in the modified example of the first embodiment, as shown in FIG. 18, the chip capacitor 120 is built in the substrate 30, and the IC chip 20 is mounted on and connected to the resin substrate 130.
[0116]
[Second Embodiment]
Next, the configuration of the multilayer printed wiring board according to the second embodiment of the present invention will be described with reference to FIGS. 19 and 20 showing a cross section of the multilayer printed wiring board 110.
In the first embodiment described above, as shown in FIGS. 16 and 17, the resin substrate 130 placed on the interlayer insulating layer 150 is filled with the conductive pillar 133 so as to correspond to the solder bump 76, thereby providing a conductor circuit. By forming, it was connected to the solder bump 76. On the other hand, in the second embodiment, via holes 138 are formed in the resin substrate 130 as shown in FIGS. 19 and 20 to be connected to the solder bumps 76.
[0117]
A manufacturing process of the resin substrate 130 having the core material used in the second embodiment will be described with reference to FIGS.
(1) A double-sided copper-clad laminate in which 18 μm copper foils 30A and 30B are laminated on both sides of a resin substrate 130 made of glass epoxy resin or BT (bismaleimide triazine) resin having a thickness of 1 mm is used as a starting material ( (See FIG. 21A).
[0118]
(2) A commercially available photosensitive dry film is attached to the copper foil 30B, a mask is placed, and 100 mJ / cm.2And developing with 0.8% sodium carbonate to provide a 15 μm thick etching resist 140 having an opening 140a (see FIG. 21B).
[0119]
(3) Thereafter, etching is performed with a sulfuric acid-peroxide aqueous solution, the copper foil 30B is removed corresponding to the opening 140a, and the opening 31 is formed. Next, the resist 140 is removed with an aqueous sodium hydroxide solution (see FIG. 21C).
[0120]
(4) The resin substrate 130 exposed from the opening 31 of the copper foil 30B is removed with a carbon dioxide gas laser, and a through hole 130a is provided (see FIG. 22A). That is, the through-hole 130a is drilled by laser using the copper foil 30B as a conformal mask. Here, the carbon dioxide laser is irradiated toward the opening 31 of the copper foil 30B, or the laser is irradiated so as to scan the entire printed wiring board, and the resin below the opening 31 of the copper foil 30B. It is also possible to remove the substrate 130.
The beam diameter is preferably 1.3 times or more the opening diameter. Further, after the opening 31 is formed, the residue may be removed. For example, it can be immersed in an aqueous solution of chromic acid, permanganic acid, potassium, or O2Plasma, CFFourPlasma or O2And CFFourResin residues can be removed using a mixed gas plasma.
[0121]
(5) Subsequently, a protective film 132 is stuck so that plating does not deposit on the copper foil 30A (see FIG. 22B). Next, the resin substrate 130 is immersed in an electroless plating bath having the following composition to form an electroless copper plating film 136 having a thickness of 1.6 μm (see FIG. 22C).
Electroless plating solution
EDTA 150 g / l
Copper sulfate 20 g / l
HCHO 30ml / l
NaOH 40 g / l
α, α'-bipyridyl 80mg / l
PEG 0.1 g / l
Electroless plating conditions
30 minutes at a liquid temperature of 70 ° C
[0122]
(6) A commercially available photosensitive dry film is attached to the electroless copper plating film 136, a mask is placed, and 100 mJ / cm.2To expose. Thereafter, development processing is performed with 0.8% sodium carbonate to remove the non-exposed portion, and a plating resist 142 having a thickness of 20 μm is provided (see FIG. 23A).
[0123]
(7) Next, electrolytic plating is performed under the following conditions, and an electrolytic plating film 137 having a thickness of 20 μm is formed in a portion where the plating resist 142 is not formed (see FIG. 23B).
Electrolytic plating solution
Sulfuric acid 180 g / l
Copper sulfate 80 g / l
Additive (trade name Kaparaside GL manufactured by Atotech Japan) 1ml / l
Electrolytic plating conditions
Current density 1 A / dm2
30 minutes
Temperature room temperature
[0124]
The plating resist 142 is stripped and removed with 5% KOH, and then etching is performed with a mixed solution of sulfuric acid and hydrogen peroxide to dissolve and remove the copper foil 30B and the electroless copper plating film 136 that are under the plating resist 142. Then, a via hole 138 having a thickness of 18 μm made of the copper foil 30B, the electroless copper plating film 136 and the electrolytic plating film 137 is formed. Then, the back side copper foil is pattern-etched to form a conductor circuit 30A (see FIG. 23C).
[0125]
Next, a method for manufacturing the multilayer printed wiring board 110 according to the second embodiment shown in FIGS. 19 and 20 will be described. In addition, since the process of (1)-(13) is the same as that of 1st Embodiment, description is abbreviate | omitted.
[0126]
(14) Similarly to the first embodiment, after the steps (1) to (13) are performed, the conductive adhesive layer 134 is formed on the lower surface of the resin substrate 130 of the second embodiment described above ( 24A), the conductor circuit 30A provided on the resin substrate 130 is placed in correspondence with the pad 75 on the conductor circuit 158 (see FIG. 24B). The subsequent steps are the same as those in the above-described first embodiment, and thus description thereof is omitted.
[0127]
【The invention's effect】
As described above, in the multilayer printed wiring board of the present invention, a resin substrate is placed on the outermost interlayer resin insulation layer, and external connection terminals (BGA, solder bumps, PGA) are arranged on this resin substrate. I am letting. In the present invention, since the external connection terminals are formed on the resin substrate having a core material and high rigidity, it is possible to prevent the external connection terminals from being peeled off due to the stress generated in the interlayer resin insulation layer.
[Brief description of the drawings]
FIGS. 1A, 1B, and 1C are process diagrams of a first manufacturing method of an IC chip according to a first embodiment of the present invention.
2A, 2B, and 2C are process diagrams of a first method for manufacturing an IC chip according to the first embodiment;
FIGS. 3A and 3B are process diagrams of a first manufacturing method of the IC chip according to the first embodiment. FIGS.
FIG. 4A is a plan view of the silicon wafer according to the first embodiment, and FIG. 4B is a plan view of an individualized IC chip.
5A, 5B, and 5C are process diagrams of a second method for manufacturing an IC chip according to the first embodiment;
FIG. 6 is a process diagram of a second manufacturing method of the IC chip according to the first embodiment.
7A, 7B, and 7C are process diagrams of a third manufacturing method of an IC chip according to the first embodiment.
8A and 8B are process diagrams of a third manufacturing method of an IC chip according to the first embodiment.
9A, 9B, and 9C are manufacturing process diagrams of a resin substrate having a core material used in the multilayer printed wiring board according to the first embodiment.
10A, 10B, and 10C are manufacturing process diagrams of a resin substrate having a core material used in the multilayer printed wiring board according to the first embodiment.
11A, 11B, 11C, and 11D are manufacturing process diagrams of the multilayer printed wiring board according to the first embodiment of the present invention.
12A, 12B, 12C, and 12D are manufacturing process diagrams of the multilayer printed wiring board according to the first embodiment of the present invention.
13A, 13B, 13C, and 13D are manufacturing process diagrams of the multilayer printed wiring board according to the first embodiment of the present invention.
14A, 14B, and 14C are manufacturing process diagrams of a multilayer printed wiring board according to the first embodiment of the present invention.
15A, 15B, and 15C are manufacturing process diagrams of a multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 16 is a cross-sectional view of the multilayer printed wiring board according to the first embodiment.
FIG. 17 is a cross-sectional view of the multilayer printed wiring board according to the first embodiment connected to a daughter board.
FIG. 18 is a cross-sectional view of a multilayer printed wiring board according to a modification of the first embodiment.
FIG. 19 is a cross-sectional view of a multilayer printed wiring board according to the second embodiment.
FIG. 20 is a cross-sectional view of a multilayer printed wiring board according to the second embodiment connected to a daughter board.
FIGS. 21A, 21B, and 21C are manufacturing process diagrams of a resin substrate having a core material used in the multilayer printed wiring board according to the second embodiment.
22A, 22B, and 22C are manufacturing process diagrams of a resin substrate having a core material used in a multilayer printed wiring board according to the second embodiment.
23A, 23B, and 23C are manufacturing process diagrams of a resin substrate having a core material used in a multilayer printed wiring board according to the second embodiment.
24A and 24B are manufacturing process diagrams of the multilayer printed wiring board according to the second embodiment of the present invention.
FIG. 25 is a cross-sectional view of the multilayer printed wiring board according to the first embodiment.
[Explanation of symbols]
20 IC chip
22 pads
24 Passivation film
30 core substrate
30A, 30B copper foil (conductor circuit)
31 opening
32 recess
33 Metal film
34 Adhesive material
36 Plating film
37 Electroless plating film
38 Transition layer
38α roughened surface
50 Interlayer resin insulation layer
50α roughened surface
52 metal layers
54 Plating resist
56 Electrolytic plating film
58 Conductor circuit
58α roughened surface
60 Bahia Hall
60α roughened surface
72 Nickel plating
74 Gold plating
75 pads
76 Solder bump
85 resists
96 Conductive connection pins
120 chip capacitor
130 Resin substrate
130a Through hole
132 Protective film
133 Conductive pillar (conductor circuit)
134 Adhesive layer
136 Electroless copper plating film
137 Electrolytic plating film
140 resist
140a resist opening
142 Plating resist
150 Interlayer resin insulation layer
158 Conductor circuit
160 Viahole
230 Daughter board

Claims (8)

半導体素子を埋め込み、収容又は収納された芯材を有する樹脂コア基板上に芯材を有さない層間絶縁層と導体層とが繰り返し形成され、前記層間絶縁層には、バイアホールが形成され、前記バイアホールを介して電気的接続される多層プリント配線板において、
最上層の前記層間絶縁層上に芯材を有する樹脂基板を載置して、
前記芯材を有する樹脂基板に外部基板と接続するための外部接続端子を配設したことを特徴とする多層プリント配線板。An interlayer insulating layer and a conductor layer not having a core material are repeatedly formed on a resin core substrate having a core material embedded and housed or accommodated in a semiconductor element, and a via hole is formed in the interlayer insulating layer, In the multilayer printed wiring board electrically connected via the via hole,
A resin substrate having a core material is placed on the uppermost interlayer insulating layer,
A multilayer printed wiring board, wherein an external connection terminal for connecting to an external substrate is disposed on the resin substrate having the core material. 前記半導体素子のパッド部分には、最下層の前記層間絶縁層に形成された前記バイアホールと接続するためのトランジション層を形成したことを特徴とする請求項１に記載の多層プリント配線板。  The multilayer printed wiring board according to claim 1, wherein a transition layer for connecting to the via hole formed in the lowermost interlayer insulating layer is formed in a pad portion of the semiconductor element. 少なくとも以下（ａ）〜（ｅ）の工程を備えることを特徴とする多層プリント配線板の製造方法：
（ａ）芯材を有する樹脂コア基板に半導体素子を埋め込む工程；
（ｂ）前記半導体素子を収容または収納した前記コア基板上に、バイアホールを備える芯材を有さない層間絶縁層と導体層とを繰り返し形成する工程；
（ｃ）芯材を有する樹脂基板に上下を貫通する導体回路を形成する工程；
（ｄ）前記コア基板の最上層の前記層間絶縁層上に前記樹脂基板を、該層間絶縁層のバイアホールと前記樹脂基板の導体回路とが接続するように取り付ける工程；
（ｅ）前記樹脂基板上に、該樹脂基板を貫通する前記導体回路と接続するように外部接続端子を形成する工程。A method for producing a multilayer printed wiring board comprising at least the following steps (a) to (e):
(A) a step of embedding a semiconductor element in a resin core substrate having a core material;
(B) a step of repeatedly forming an interlayer insulating layer and a conductor layer having no core material provided with via holes on the core substrate containing or housing the semiconductor element;
(C) forming a conductor circuit penetrating vertically on a resin substrate having a core material;
(D) A step of attaching the resin substrate on the interlayer insulating layer of the uppermost layer of the core substrate so that a via hole of the interlayer insulating layer and a conductor circuit of the resin substrate are connected;
(E) A step of forming external connection terminals on the resin substrate so as to be connected to the conductor circuit penetrating the resin substrate. 前記コア基板の層間絶縁層上への前記樹脂基板の取付を、接着剤により行うことを特徴とする請求項３の多層プリント配線板の製造方法。  4. The method for producing a multilayer printed wiring board according to claim 3, wherein the resin substrate is attached to the interlayer insulating layer of the core substrate with an adhesive. 前記芯材を有する樹脂基板に上下を貫通する導体回路を形成する工程において、
片面銅貼り積層板に、銅箔の張られていない側からレーザで銅箔に至る貫通孔を穿設し、
前記銅箔を介して電流を流し電解めっきを析出させることで前記貫通孔に前記導体回路を形成することを特徴とする請求項３又は請求項４の多層プリント配線板の製造方法。In the step of forming a conductor circuit penetrating vertically in the resin substrate having the core material,
On the single-sided copper-clad laminate, a through-hole that reaches the copper foil with a laser from the side where the copper foil is not stretched is drilled,
The method for producing a multilayer printed wiring board according to claim 3 or 4, wherein the conductor circuit is formed in the through hole by causing an electric current to flow through the copper foil to deposit electrolytic plating. 前記芯材を有する樹脂基板に上下を貫通する導体回路を形成する工程において、
両面銅貼り積層板の一方の銅箔に、エッチングにより開口を設け、
前記銅箔の開口をコンフォーマルマスクとして用いレーザを照射して、開口の設けられていない側の銅箔に至る貫通孔を穿設し、
前記貫通孔にめっきにより前記導体回路を形成することを特徴とする請求項３又は請求項４の多層プリント配線板の製造方法。In the step of forming a conductor circuit penetrating vertically in the resin substrate having the core material,
In one copper foil of the double-sided copper-clad laminate, an opening is provided by etching,
Irradiate a laser using the opening of the copper foil as a conformal mask, drill a through hole that reaches the copper foil on the side where no opening is provided,
5. The method for producing a multilayer printed wiring board according to claim 3, wherein the conductor circuit is formed in the through hole by plating. 前記貫通孔に前記導体回路を形成する際に、該導体回路を前記貫通孔から突出させることを特徴とする請求項４の多層プリント配線板の製造方法。  5. The method for producing a multilayer printed wiring board according to claim 4, wherein when forming the conductor circuit in the through hole, the conductor circuit is projected from the through hole. 前記半導体素子のパッド部分はアルミニウムから成り、
最下層の前記層間絶縁層に形成された前記バイアホールは銅から成り、
前記トランジション層は、２層以上の金属層から成り、最上層の金属層は銅からなることを特徴とする請求項２に記載の多層プリント配線板。The pad portion of the semiconductor element is made of aluminum,
The via hole formed in the lowermost interlayer insulating layer is made of copper,
The multilayer printed wiring board according to claim 2, wherein the transition layer is composed of two or more metal layers, and the uppermost metal layer is composed of copper.
JP2000381340A 2000-12-12 2000-12-15 Multilayer printed wiring board and manufacturing method thereof Expired - Lifetime JP4601158B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000381340A JP4601158B2 (en) 2000-12-12 2000-12-15 Multilayer printed wiring board and manufacturing method thereof

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000-376876 2000-12-12
JP2000376876 2000-12-12
JP2000381340A JP4601158B2 (en) 2000-12-12 2000-12-15 Multilayer printed wiring board and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2002246500A JP2002246500A (en) 2002-08-30
JP4601158B2 true JP4601158B2 (en) 2010-12-22

Family

ID=26605634

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000381340A Expired - Lifetime JP4601158B2 (en) 2000-12-12 2000-12-15 Multilayer printed wiring board and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP4601158B2 (en)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7547975B2 (en) 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
JP4055717B2 (en) * 2004-01-27 2008-03-05 カシオ計算機株式会社 Semiconductor device and manufacturing method thereof
TW200618705A (en) 2004-09-16 2006-06-01 Tdk Corp Multilayer substrate and manufacturing method thereof
JP4535002B2 (en) 2005-09-28 2010-09-01 Ｔｄｋ株式会社 Semiconductor IC-embedded substrate and manufacturing method thereof
JP4404139B2 (en) 2005-10-26 2010-01-27 株式会社村田製作所 Multilayer substrate, electronic device, and method of manufacturing multilayer substrate
US8188375B2 (en) 2005-11-29 2012-05-29 Tok Corporation Multilayer circuit board and method for manufacturing the same
JP4953132B2 (en) * 2007-09-13 2012-06-13 日本電気株式会社 Semiconductor device
WO2010070779A1 (en) * 2008-12-19 2010-06-24 パナソニック株式会社 Anisotropic conductive resin, substrate connecting structure and electronic device
WO2010145712A1 (en) * 2009-06-19 2010-12-23 Imec Crack reduction at metal/organic dielectric interface
JP5605414B2 (en) 2012-10-17 2014-10-15 Ｔｄｋ株式会社 Electronic component built-in substrate and manufacturing method thereof
KR101952864B1 (en) 2016-09-30 2019-02-27 삼성전기주식회사 Fan-out semiconductor package
KR102081088B1 (en) 2018-08-29 2020-02-25 삼성전자주식회사 Semiconductor package

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330506A (en) * 1995-06-02 1996-12-13 Tokuyama Corp Circuit board structure
JPH0946046A (en) * 1995-07-26 1997-02-14 Hitachi Ltd Electronic-component housing multilayered circuit board and manufacture thereof
JPH1154934A (en) * 1997-06-06 1999-02-26 Ibiden Co Ltd Multilayered printed wiring board and its manufacture
JPH11126978A (en) * 1997-10-24 1999-05-11 Kyocera Corp Multilayered wiring board
JPH11233678A (en) * 1998-02-16 1999-08-27 Sumitomo Metal Electronics Devices Inc Manufacture of ic package
JPH11307883A (en) * 1998-04-20 1999-11-05 Ngk Spark Plug Co Ltd Wiring board
JP2000101248A (en) * 1998-09-24 2000-04-07 Ibiden Co Ltd Multiple multilayer printed wiring board
JP2000174052A (en) * 1998-09-30 2000-06-23 Ibiden Co Ltd Semiconductor chip and manufacture thereof
JP2000323645A (en) * 1999-05-11 2000-11-24 Shinko Electric Ind Co Ltd Semiconductor device and manufacture thereof

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330506A (en) * 1995-06-02 1996-12-13 Tokuyama Corp Circuit board structure
JPH0946046A (en) * 1995-07-26 1997-02-14 Hitachi Ltd Electronic-component housing multilayered circuit board and manufacture thereof
JPH1154934A (en) * 1997-06-06 1999-02-26 Ibiden Co Ltd Multilayered printed wiring board and its manufacture
JPH11126978A (en) * 1997-10-24 1999-05-11 Kyocera Corp Multilayered wiring board
JPH11233678A (en) * 1998-02-16 1999-08-27 Sumitomo Metal Electronics Devices Inc Manufacture of ic package
JPH11307883A (en) * 1998-04-20 1999-11-05 Ngk Spark Plug Co Ltd Wiring board
JP2000101248A (en) * 1998-09-24 2000-04-07 Ibiden Co Ltd Multiple multilayer printed wiring board
JP2000174052A (en) * 1998-09-30 2000-06-23 Ibiden Co Ltd Semiconductor chip and manufacture thereof
JP2000323645A (en) * 1999-05-11 2000-11-24 Shinko Electric Ind Co Ltd Semiconductor device and manufacture thereof

Also Published As

Publication number Publication date
JP2002246500A (en) 2002-08-30

Similar Documents

Publication Publication Date Title
JP4270769B2 (en) Manufacturing method of multilayer printed wiring board
JP4854845B2 (en) Multilayer printed circuit board
WO2001063991A1 (en) Multilayer printed wiring board and method for producing multilayer printed wiring board
JP5505433B2 (en) Printed wiring board
JP4108285B2 (en) Manufacturing method of multilayer printed wiring board
JP2002100875A (en) Printed wiring board and capacitor
JP4601158B2 (en) Multilayer printed wiring board and manufacturing method thereof
JP4869488B2 (en) Manufacturing method of multilayer printed wiring board
JP4248157B2 (en) Multilayer printed wiring board
JP4931283B2 (en) Printed wiring board and printed wiring board manufacturing method
JP4243922B2 (en) Multilayer printed wiring board
JP4475836B2 (en) Manufacturing method of semiconductor device
JP4854846B2 (en) Manufacturing method of multilayer printed wiring board
JP4957638B2 (en) Multilayer printed wiring board and method for manufacturing multilayer printed wiring board
JP4934900B2 (en) Manufacturing method of multilayer printed wiring board
JP4854847B2 (en) Multilayer printed wiring board and method for producing multilayer printed wiring board
JP4618919B2 (en) Method for manufacturing multilayer printed wiring board incorporating semiconductor element
JP4108270B2 (en) Multilayer printed wiring board and manufacturing method thereof
JP4049554B2 (en) Multilayer printed wiring board and method for producing multilayer printed wiring board
JP4549366B2 (en) Multilayer printed wiring board
JP4033639B2 (en) Multilayer printed wiring board
JP4458716B2 (en) Multilayer printed wiring board and method for producing multilayer printed wiring board
JP4785268B2 (en) Multilayer printed wiring board with built-in semiconductor elements
JP4749563B2 (en) Multilayer printed wiring board and method for producing multilayer printed wiring board
JP4651643B2 (en) Multilayer printed wiring board

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050901

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090818

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090825

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100622

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100819

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100917

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100928

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131008

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4601158

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term