JP4105210B2 - アクティブマトリクス基板、表示装置および画素欠陥修正方法 - Google Patents

アクティブマトリクス基板、表示装置および画素欠陥修正方法 Download PDF

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Description

本発明は、液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置等の表示装置に使用されるアクティブマトリクス基板に関する。より詳しくは、大型液晶テレビ等の大型の液晶ディスプレイ画面を備えた液晶表示装置に好適に使用されるアクティブマトリクス基板に関するものである。
アクティブマトリクス基板は、液晶表示装置、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：エレクトロルミネセンス）表示装置等のアクティブマトリクス型表示装置において幅広く用いられている。従来のアクティブマトリクス型液晶表示装置に用いられるアクティブマトリクス基板では、基板上に交差するように配置された複数本の走査信号線と複数本のデータ信号線との各交点に、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）等のスイッチング素子が設けられており、ＴＦＴ等のスイッチング機能により、ＴＦＴ等と接続された各画素（電極）部に画像信号が適宜伝達されている。また、ＴＦＴ等をオフにしている期間中の液晶層の自己放電又はＴＦＴ等のオフ電流による画像信号の劣化を防止したり、液晶駆動における各種変調信号の印加経路等に使用したりするために、各画素部に保持容量素子が設けられたアクティブマトリクス基板も存在する。
従来のアクティブマトリクス型液晶表示装置に用いられるアクティブマトリクス基板の構成としては、例えば、以下のようなものが知られている（例えば、特許文献１参照。）。図１８は、従来のアクティブマトリクス型液晶表示装置に備えられるアクティブマトリクス基板の一画素を示す平面模式図である。
図１８に示すように、従来のアクティブマトリクス基板２００には、複数の画素電極５１がマトリクス状に設けられており、その画素電極５１の周囲を、走査信号を供給するための走査信号線５２とデータ信号を供給するためのデータ信号線５３とが互いに交差するように通っている。また、これらの走査信号線５２とデータ信号線５３との交差部には、画素電極５１に接続されるスイッチング素子として、ＴＦＴ５４が設けられている。ＴＦＴ５４のゲート電極５５には走査信号線５２が接続されており、走査信号が入力されることによってＴＦＴ５４が駆動制御される。また、ＴＦＴ５４のソース電極６６ａにはデータ信号線５３が接続されており、データ信号が入力される。更に、ＴＦＴ５４のドレイン電極６６ｂにはドレイン配線５６が接続されており、ドレイン配線５６には保持容量素子の一方の電極（保持容量上電極）５７が接続されており、保持容量上電極５７にはコンタクトホール５８を介して画素電極５１が接続されている。そして、保持容量（共通）配線５９が保持容量素子の他方の電極（保持容量下電極）として機能する。
近年、大型液晶ＴＶ等に用いられる液晶表示装置においては、広視野角化を目的として、多重領域（ｍｕｌｔｉ−ｄｏｍａｉｎ）を有する垂直配向方式（ＶＡ；Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）、いわゆるＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式が広く普及している（例えば、特許文献２参照。）。
このようなＭＶＡ方式では、アクティブマトリクス基板の画素電極及び対向基板の対向電極に切除パターン又は液晶分子の配向制御用突起を設け、これによって形成されるフリンジフィールド（Ｆｒｉｎｇｅ Ｆｉｅｌｄ）を利用して液晶分子の配向方向を複数の方向に分散させることで広視野角を実現している。図１８に示す従来のアクティブマトリクス基板においても、アクティブマトリクス基板の画素電極及び対向基板の対向電極に切除パターン又は液晶分子の配向制御用突起を設けることにより、広視野角化が可能である。また、光漏れの防止や電圧印加後の初期応答速度の改善を目的として、画素電極や対向電極の切除パターン（以下、電極スリットともいう）に対応する位置に電極を埋設する技術が知られている（例えば、特許文献３参照。）。
アクティブマトリクス基板の製造プロセスにおいては、異物や膜残り等によってＴＦＴのソース電極とドレイン電極との間で短絡（リーク）が生じることがある。このようにして欠陥を生じた画素は、画素電極に正常な電圧（ドレイン電圧）が印加されなくなり、液晶表示装置の表示画面上に輝点又は黒点等の点欠陥として現れることとなるため、液晶表示装置の製造歩留りを低下させてしまう。
このような画素欠陥の修復に関して、各々の画素と隣接画素との間に修正接続配線が予め設けられる技術が提案されている（例えば、特許文献４参照。）。これによれば、画素欠陥が生じた場合に、修正用接続配線にレーザ照射等を行って、画素欠陥が生じる画素の画素電極を、隣接する画素の画素電極と電気的に導通させ、隣接画素と同電位の電圧を印加することで、画素欠陥が生じる画素を擬似的に駆動させることができる。
しかしながら、この方法には以下に示す点において改善の余地があった。すなわち、通常（正常動作時）は、画素間は絶縁されており、修正用接続配線は画素間を跨るように設置される必要があったため、修正用接続配線の面積の増加に伴い、開口率が低下してしまう。また、ＴＦＴのソース電極とドレイン電極との間で短絡（リーク）が生じることがあるが、できれば自画素内で修正を実施したい。なぜなら、リーク箇所を切断・分離して修正用接続配線を経由して欠陥画素を隣接画素のＴＦＴで駆動させる場合、隣接画素のＴＦＴには、駆動の負荷が余分にかかることとなるからである。これに対して、上述の画素欠陥の修正方法では、隣接画素間の接続による修正のみが可能であり、自画素内では修正を完結することができなかった。そこで、ＴＦＴ不良を救済する方法に関しては、１画素に対して複数個のＴＦＴを並列に接続した冗長構造を有する液晶表示装置の構成が提案されている（例えば、特許文献５参照。）。
特開平９−１５２６２５号公報（公開日：１９９７年６月１０日） 特開２００１−８３５２３号公報（公開日：２００１年３月３０日） 特開２００１−１１７０８３号公報（公開日：２００１年４月２７日） 特開平２−１３５３２０号公報（公開日：１９９０年５月２４日） 特開平７−１９９２２１号公報（公開日：１９９５年８月４日）
しかしながら、特許文献５に記載の液晶表示装置の構成はＴＦＴ（アクティブ素子）を並列に配置し、かつ信号線に接続した電極を切断可能とするため、該電極の引き回しによる開口率の低下や該電極の断線確率が高くなるという課題があった。信号線から供給される信号は、表示装置に映像を表示する上で必須の構成要素であり、信号線に接続した電極の断線は表示装置にとって致命的である。
本発明は、上記のような課題を解決するためになされるものであって、自画素内で修正を完結する場合であっても開口率を低下することなく、信号線に接続した電極が断線し難いアクティブマトリクス基板を提供することを目的とする。
本発明のアクティブマトリクス基板は、上記課題を解決するために、アクティブ素子が、少なくとも１つ以上のソース電極と２つ以上のドレイン電極とを備えて２つ以上のチャネルを有し、上記２つ以上のドレイン電極の少なくとも１つが配線部を介して画素電極と電気的に接続され、前記配線部（ドレイン引出し配線）が、画素電極に繋がる共通部（ドレイン引出し配線共通部）及び該共通部から前記２つ以上のドレイン電極のそれぞれに対応して分岐した分岐部（ドレイン引出し配線分岐部）を含む第１導電パターン部を備え、さらに、絶縁層を介して前記第１導電パターン部の分岐部と重なる部分を有すると共に、前記絶縁層を貫通させて導通することにより前記分岐部の複数と電気的接続が可能な第２導電パターン部（修正用接続電極）が設けられたこと特徴としている。
本構成によれば、特許文献５の図１のようにアクティブ素子を並列に配置する必要がない。よって信号線に接続する電極（本明細書においてはソース電極に相当）の引き回しが必要なくなり該ソース電極による開口率低下を抑え、かつソース電極が断線確率の低い、自画素内修正が可能となる修正パターンを形成することができる。このようなアクティブ素子の配線構造は、アクティブ素子に２本以上の前記分岐部（ドレイン引出し配線分岐部）を接続する形態と好適に組み合わせることができる。
このような構造においては、アクティブ素子を複数設けることによる開口率の低下を防止するようにしつつ、本発明の作用効果をより充分に奏することが可能となる。つまり、アクティブ素子が２個以上のドレイン電極を有することは、アクティブ素子がドレイン電極と同数以上のチャネルを有することと同等である。従って、この形態によれば、あるチャネルで短絡等の欠陥を生じても、同じアクティブ素子内の別の正常なチャネルを利用することにより、欠陥画素の修正を図ることができる。
具体的には、例えば、あるチャネルでソース電極とドレイン電極とのリーク（短絡）を生じた場合、当該チャネルに接続された分岐部（ドレイン引出し配線分岐部）をドレイン電極から切り離したり、更に切り離した分岐部（ドレイン引出し配線分岐部）を正常なチャネルに接続された分岐部（ドレイン引出し配線分岐部）に修正用接続電極を介して接続（ドレイン／ドレイン接続）することにより、全ての分岐部（ドレイン引出し配線分岐部）に略同等のドレイン電位を印加することができる。加えて、上述の通り、分岐部（ドレイン引出し配線分岐部）を複数設置することができるので、画素電極に電位が供給される経路を冗長させることができる。
また、本発明のアクティブマトリクス基板においては、さらに、前記ソース電極の１つに対して前記ドレイン電極が複数備えられている構成とすることが好ましい。つまり、アクティブ素子がソース電極の１つに対してドレイン電極を複数備え、該複数のドレイン電極のうちの少なくとも１つが配線部を介して画素電極と電気的接続され、前記配線部（ドレイン引出し配線）が共通部（ドレイン引出し配線共通部）と該共通部から前記複数のドレイン電極のそれぞれに対応して分岐した分岐部とを含む第１導電パターン部（第１導電層）を備え、絶縁層を介して前記第１導電パターン部の分岐部と重なる部分を備えて、前記絶縁層を貫通させて導通することにより前記分岐部の複数と電気的接続が可能な第２導電パターン部（第２導電層、修正用接続電極）が設けられた構成とすることが好ましい。
特許文献５の液晶表示装置のように、複数のＴＦＴ（アクティブ素子）を並列配置することで冗長性を持たせる構造は、ＴＦＴのソース電極と走査信号線との間の寄生容量が増加する。したがって、近年のように信号書き込み周波数が高くなると、ソース電極と接続されたデータ信号線の容量負荷が増えるために表示品位（特に動画表示）の低下を招来するという問題が発生する。加えて、消費電力が増加するという問題がある。
これに対し、上記したソース電極の１つに対してドレイン電極を複数備える構成とすることで、信号線に接続する電極の引き回しが必要なくなり該ソース電極による開口率低下を抑え、かつソース電極が断線確率の低い、自画素内修正が可能となる修正パターンを形成することができるといった効果に加えて、高速表示への対応及び消費電力の抑制を実現し得るという効果を奏する。
また、本発明のアクティブマトリクス基板においては、上記とは逆に、前記ドレイン電極の１つに対して前記ソース電極が複数備えられている構成とすることもできる。
この構成によれば、ドレイン電極１つに対して配置されるソース電極を複数とすることで、上述のソース電極１つに対してドレイン電極を複数配置した構成に比して、チャネル数を同数とした場合のドレイン電極の数を減らすことができる。したがって、アクティブ素子におけるソース電極とドレイン電極との間の寄生容量（Ｃｇｄ）による画素電位の引き込みを抑えることができるので、画素電極が所望の実効電圧に達するためのソース電圧を下げることができ、ひいては、消費電力の抑制が可能となる。
なお、開口率の低下を防止する観点から、アクティブ素子は、１つの駆動領域に対し、１つ設けられることが好ましい。なお、ここで、駆動領域とは画素又は副画素に相当し、副画素については後述する。
前記第２導電パターン部（修正用接続電極）は、少なくとも１つの導電層から前記アクティブ素子のゲート電極用導電層を電気的に分離して形成されたことを特徴するアクティブマトリクス基板であることが好ましい。
本構成によれば第２導電パターン部（修正用接続電極）と、薄膜トランジスタのゲート電極とに同一の導電性材料を使用できるので、工程を簡略化・短縮し、かつ製造コストを低減することがきる。
前記第２導電パターン部（修正用接続電極）は、少なくとも１つの導電層から保持容量配線用導電層を電気的に分離可能なようにして形成されることが好ましい。
本構成によれば前記第２導電パターン部（修正用接続電極）と、保持容量配線用導電層とに同一の導電性材料を使用できるので、工程を簡略化・短縮し、かつ製造コストを低減することがきる。
本発明のアクティブマトリクス基板においては、さらに、前記第２導電パターン部は、アクティブ素子１つに対して複数設けられている構成とすることもできる。
第２導電パターン部（修正用接続電極）が１つしかない構成では、分岐部（ドレイン引出し配線分岐部）或いは第２導電パターン部自身が断線していると、欠陥画素の修正ができなくなる。しかしながら、このように、第２導電パターン部をアクティブ素子１つに対して複数設けておくことで、たとえ分岐部或いは第２導電パターン部自身が断線している場合でも、欠陥画素の修正が可能となる。
この場合、アクティブ素子１つに対してドレイン電極が３つ以上設けられ、ドレイン配線分岐部も３つ以上設けられている構成の好適な形態として、複数の第２導電パターン部として、全ての前記分岐部と電気的接続が可能に設けられた第２導電パターンＡ部と、２つ以上の前記分岐部と電気的接続が可能に設けられた第２導電パターンＢ部とを含む構成がある。
このように、分岐部が３つ以上設けられる構成においては、２つ以上の分岐部と電気的接続が可能に設けられた第２導電パターンＢ部を含ませておくことで、一定の冗長効果を保ちながら、複数設けられる第２導電パターン部全てを、全分岐部と電気的接続が可能な第２導電パターンＡ部の構成とした場合よりも、開口率を上げることができる。
また、第２導電パターンＢ部を設ける場合、第１導電パターン部における線長が最も長い分岐部と重なる部分を持たせて、この線長が最も長い分岐部を他の分岐部に電気的接続し得るように設けることが好ましい。
配線はその線長が長くなるほど断線しやすくなるため、第１導電パターン部における２つ以上ある分岐部のうち、線長が最も長い分岐部の断線確率が高い。このように、線長が最も長い分岐部を他の分岐部に電気的接続し得るように第２導電パターンＢ部を設けることで、欠陥画素の修正確率を上げることができる。
前記アクティブマトリクス基板は、画素が複数の副画素から構成され、該複数の副画素の各々のアクティブ素子に対して前記修正用接続電極を備えることが好ましい。
「画素が複数の副画素から構成され」とは、画素が２以上の副画素に分割され、副画素電極がそれぞれ個別に駆動される、いわゆるマルチ画素構造を有することを意味する。
このような２以上の副画素により画素が構成される形態は、欠陥画素の修正を行う構成に有利な形態である。大画面で低解像度の表示装置においてはアクティブ素子のあるチャネルがリークし画素欠陥となる場合、他の正常チャネルにより画素を正常駆動させたいが、画素が大きいために画素容量が大きく、完全に画素を自画素内で修正しようとするとアクティブ素子を大きくする必要があり開口率低下やアクティブ素子の寄生容量増加により表示品位に影響する。
本構成によれば、例えば３７インチ９６０×５４０ドットの表示装置の場合、１画素サイズは２８４μｍ×８５４μｍであるが、２つの副画素から構成すれば１画素サイズはその２分の１となり、画素容量を抑えることができるため表示品位をあまり低下させずに自画素内修正を行うことができる。
また、前記マルチ画素構造が適用される場合、上記副画素のうちの少なくとも２つは輝度が互いに異なるものであることが好ましい。この形態によれば、１つの画素内に明るい副画素及び暗い副画素の両方が存在するため、面積階調によって中間調を表現することができ、液晶ディスプレイ画面の斜め視角における白浮きを改善するのに好適である。
更に前記マルチ画素構造が適用される場合、本発明のアクティブマトリクス基板は、互いに逆の位相の信号電圧が印加される２以上の保持容量下電極が設けられたものであり、上記２以上の保持容量下電極は、それぞれ異なる副画素に対応する保持容量上電極と絶縁層を介して重なる構造を有するものであることが好ましい。このような形態は、明るい副画素及び暗い副画素を形成するのに好適である。
なお、２以上の保持容量下電極に印加される互いに逆の位相の信号電圧とは、画素分割構造の画素において、面積階調を操作するために用いられるＣｓ波形電圧のことを意味し、ゲート信号のオフ後に、容量結合を行うタイミングで、ソースから供給されるドレイン信号電圧（Ｖｓ）の突き上げに寄与するＣｓ波形電圧（Ｃｓ極性が＋）とＶｓの突き下げに寄与するＣｓ波形電圧（Ｃｓ極性が−）の２種類がある。
このような画素分割法（面積階調技術）においては、Ｃｓ波形電圧、Ｃｓ容量及び液晶容量の容量結合により、画素への実効電圧を副画素毎に変えて明・暗の副画素を形成させ、これらのマルチ駆動を実現することができる。このような画素分割法（面積階調技術）については、特開２００４−６２１４６号公報等に詳細が開示されている。
なお、画素分割構造としては、例えば、明るい副画素の面積が暗い副画素の面積と等しい１：１画素分割構造や、明るい副画素の面積が暗い副画素の面積の１／３である１：３画素分割構造等が挙げられる。中でも、１：３画素分割構造が液晶ディスプレイ画面の斜め視角における白浮き対策（視野角改善）として特に有効である。
このように明るい副画素と暗い副画素を設けることで、暗い副画素のアクティブ素子にてチャネルリークによる欠陥（副）画素が発生した場合、明るい副画素よりも比較的欠陥として認識されにくいため、明るい副画素のみに前記修正用接続電極を設け欠陥画素修正を実施するようにすることで画素欠陥修正工程を削減でき、かつ前記修正用接続電極による開口率の低下を抑えることも可能である。
前記第２導電パターン部（修正用接続電極）は、絶縁層を介して第１導電層の分岐部（ドレイン引出し配線分岐部）と重なる部分の領域の面積が２５μｍ２以上有することが望ましい。
これにより、イットリウムアルミニウムガーネット（ＹＡＧ）レーザ等にて絶縁膜の溶融加工を行う場合に、充分なレーザ照射領域が確保され、前記第２導電パターン部（修正用接続電極）と分岐部（ドレイン引出し配線分岐部）との導通の信頼性を向上させることができる。また、フォトリソグラフィ工程でのアライメントずれによる重なる部分の領域の面積の変動、レーザ照射時のＹＡＧレーザの照射ビーム径の広がり、レーザ照射後の第２導電パターン部（膜）や分岐部の溶融箇所がテーパ状となる膜形状を考慮した場合には、重畳する領域面積をある程度大きくすることがより好ましく、具体的には、重なる部分の領域の面積は、４００μｍ２以上であることがより好ましい。
前記第２導電パターン部（修正用接続電極）は、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｗ、Ｍｏ及びＣｕからなる群より選択される少なくとも１種を含む材料により形成されたものであることが好ましい。これにより、前記第２導電パターン部は、これらの高融点金属を含む材料にて形成されるために、ＹＡＧレーザ等にて溶融加工を行う場合に、ＩＴＯ等の透明導電膜と比較して、容易かつ確実に第２導電パターン部と各種電極又は各種配線とを導通させることができる。
前記第２導電パターン部（修正用接続電極）は、液晶分子の配向制御用突起又は電極スリットと重なる部分を有することが好ましい。液晶表示装置の対向基板又はアクティブマトリクス基板に形成された液晶分子の配向制御用突起又は電極スリットが形成された領域は、通常では、透過領域（開口部）として機能していない領域であるため、その領域と重なるように前記第２導電パターン部を配置することにより、第２導電パターン部を設けることで開口率が低下してしまうことを防止することができる。
したがって、上記「液晶分子の配向制御用突起又は電極スリットと重なる」とは、基板（液晶パネル）面垂直方向から見たときに液晶分子の配向制御用突起又は電極スリットと重複する構造であればよく、液晶分子の配向制御用突起又は電極スリットが本発明のアクティブマトリクス基板に設けられる場合に加え、本発明のアクティブマトリクス基板と対向する対向基板に設けられる場合であってもよい。このような構成のアクティブマトリクス基板は、ＭＶＡ方式の液晶表示装置の液晶パネル用基板として好適に用いることができる。
本発明のアクティブマトリクス基板のより好ましい形態としては、配向制御用突起又は電極スリットが形成された領域（非透過領域）内に、前記修正用接続電極の全体が配置される形態が挙げられる。配向制御用突起は、例えば、感光性樹脂等により形成される。配向制御用突起及び電極スリットの（基板面垂直方向から見たときの）平面形状としては、一定の周期でジグザクに屈曲した帯状等が挙げられる。
加えて、電極スリットの下に保持容量配線から延伸させて前記修正用接続電極を形成することで、電極スリットによるフリンジフィールド効果を向上させることができる。
また、本発明のアクティブマトリクス基板においては、前記画素電極が、画素電極材料が除去された除去部を備え、該除去部が前記分岐部と重なる部分を有する構成とすることが好ましい。
欠陥画素を修正するにあたり、分岐部を切断してドレイン電極から切り離したり、更に切り離した分岐部を正常なチャネルに接続された分岐部に第２導電パターン部を介して電気的接続したりする。しかしながら、分岐部の切断時や、分岐部と第２導電パターン部とを導通させる際に、分岐部の上層にある画素電極と、ソース／ドレイン間でリーク（ＳＤリーク）を生じたチャネルに繋がる分岐部とがリークすることがある。
これに対し、上記のように、画素電極に電極材料が除去された除去部に前記分岐部が重なる部分を設けておき、この部分で分岐部の切断や、分岐部と第２導電パターン部とを導通させることで、画素電極とＳＤリークチャネルに繋がる分岐部とのリークの発生を防止することができる。
より具体的には、画素電極の除去部を、第２導電パターン部の配置位置に対応して設けておくことで、分岐部と第２導電パターン部とを導通させる際に生じる、画素電極とＳＤリークチャネルに繋がる分岐部とのリークの発生を防止することができる。
また、画素電極の除去部を、分岐部を切断する際の切断位置に対応して設けておくことで、分岐部を切断する際に生じる、画素電極と前記ソース／ドレイン間でリークを生じたチャネルに繋がる分岐部とのリークを防止することができる。
そして、より好ましい形態として、除去部を、第２導電パターン部の配置位置及び分岐部を切断する際の切断位置に対応して設けておくことであり、これにより、画素電極とＳＤリークチャネルに繋がる分岐部とのリークの発生をより効果的に防止することができる。
また、画素電極の除去部を、画素電極に形成された液晶分子の配向制御用電極スリットの一部とすることもできる。上述したように、液晶表示装置において、配向制御用電極スリットが形成された領域は、通常では、透過領域（開口部）として機能していない領域である。したがって、このような配向制御用電極スリットを除去部として利用することで、除去部を設けることで開口率が低下してしまうことを防止することができる。
また、画素電極にこのような除去部を設ける構成においては、除去部を遮光する遮光膜を備える構成とすることが好ましい。これにより、除去部によって液晶分子の配向が乱れた部分を遮光することができ、表示を良好にできる。
なお、アクティブマトリクス基板自体に遮光膜を具備させるものに限らず、表示装置として、基板（液晶パネル）面垂直方向から見たときに、除去部を遮光するものであればよく、本発明のアクティブマトリクス基板と対向する対向基板に設けられる場合であってもよい。
次に、本発明のアクティブマトリクス基板を構成する各構成部材について説明する。上記基板の材質としては、ガラス、プラスチック等の透明絶縁性材料等が挙げられる。上記信号線（走査信号線、データ信号線）、ゲート電極、修正用接続電極及びドレイン引出し配線の材質としては、チタン（Ｔｉ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）等の金属膜、それらの合金膜や、それらの積層膜等が挙げられる。信号線、ゲート電極、修正用接続電極及びドレイン引出し配線の形成方法としては、上述した材料をスパッタリング法等で成膜した後、フォトエッチング法等でパターン形成する方法等が挙げられる。
上記ソース電極及びドレイン電極の材質としては、リン等をドープしたｎ＋アモルファスシリコン等が挙げられる。ソース電極及びドレイン電極の形成方法としては、上述した材料をプラズマＣＶＤ法等により成膜した後、ドライエッチング法等によりソース・ドレイン分離して形成する方法等が挙げられる。
なお、製造工程の短縮及び製造コストの低減のために、走査信号線とゲート電極と修正用接続電極、データ信号線とドレイン引出し配線、及び、ソース電極とドレイン電極とは、それぞれ同一材料で同一工程にて形成されることが好ましい。信号線、ゲート電極及び修正用接続電極の厚さは特に限定されないが、下限が略１０００Å、上限が略３０００Åであることが好ましく、ソース電極及びドレイン電極の厚さは、５００Å程度であることが好ましい。
上記画素電極の材質としては、ＩＴＯ、ＩＺＯ、酸化スズ、酸化亜鉛等の透明な導電材料等が挙げられる。画素電極の形成方法としては、上述した材料をスパッタリング法等で成膜した後、フォトエッチング法等でパターン形成する方法等が挙げられる。画素電極の形状としては、矩形状等が挙げられる。画素電極の厚さは特に限定されないが、下限が略１０００Å、上限が略２０００Åであることが好ましい。画素電極とドレイン電極又は配線部（ドレイン引出配線）とは、層間絶縁膜に形成されたコンタクトホール等により接続されることが好ましい。
本発明のアクティブマトリクス基板の好ましい形態としては、例えば、下層から（１）基板、（２）走査信号線、ゲート電極、補助容量配線、及び第２導電パターン部（修正用接続電極）、（３）（ゲート）絶縁膜、（４）高抵抗半導体層、（５）ソース電極及びドレイン電極、（６）データ信号線、及び配線部（ドレイン引出し配線）、（７）層間絶縁膜（コンタクトホールを含む）、（８）画素電極の順に積層された形態等が挙げられる。
また、上記アクティブマトリクス基板を備えてなる本発明の表示装置によれば、画素欠陥が生じた際に、その修正を容易かつ確実に行うことができるので、画素欠陥を充分に低減して高い表示品位を得ることができ、高い歩留りで製造することが可能となる。このような本発明の表示装置は、特に点欠陥の発生を抑制することが要求される大型液晶ＴＶ等に好適に用いることができる。
本発明を適用した液晶表示装置の好ましい形態としては、液晶分子の配向制御用突起又は電極スリットがアクティブマトリクス基板及び／又は対向基板上に設けられた形態が挙げられる。このような形態においては、広視野角化を実現することができる。
本発明は、アクティブ素子が、少なくとも１つ以上のソース電極と２つ以上のドレイン電極とを備えて２つ以上のチャネルを有し、上記２つ以上のドレイン電極の少なくとも１つが配線部を介して画素電極と電気的に接続され、前記配線部（ドレイン引出し配線）が、画素電極に繋がる共通部（ドレイン引出し配線共通部）及び該共通部から前記２つ以上のドレイン電極のそれぞれに対応して分岐した分岐部（ドレイン引出し配線分岐部）を含む第１導電パターン部を備え、さらに、絶縁層を介して前記第１導電パターン部の分岐部と重なる部分を有すると共に、前記絶縁層を貫通させて導通することにより前記分岐部の複数と電気的接続が可能な第２導電パターン部（修正用接続電極）が設けられたアクティブマトリクス基板の画素欠陥修正方法であって、画素欠陥のある画素について、前記複数の分岐部のうちの少なくも１つを、前記第２導電パターン部が重なる部分と前記共通部との間で切断することを特徴とする画素欠陥修正方法である。
このアクティブマトリクス基板の画素欠陥修正方法によれば、例えばアクティブ素子の複数のチャネルのうち画素欠陥が生じる原因となるリークしたチャネルに対応する分岐部（ドレイン引出し配線分岐部）を切断することにより、画素欠陥を修正することができる。更に、分岐部（ドレイン引出し配線分岐部）とデータ信号線の間で短絡（リーク）等の欠陥が発生した場合でも、リークした分岐部を切断することにより電気的に分離することで画素欠陥を修正することができる。
特に、パターン外観検査等によりリーク箇所を特定される場合において好適に用いることができる。
更に本発明の画素欠陥修正方法は、前記分岐部（ドレイン引出し配線分岐部）の切断により画素欠陥が修正されなければ、前記切断された分岐部の切断箇所よりドレイン電極側と前記共通部とを電気的接続するように、前記絶縁層を貫通して前記第２導電パターン部（修正用接続電極）を導通させて前記切断された分岐部と他の分岐部とを電気的接続し、かつ前記切断された分岐部以外の他の分岐部のうちの少なくとも１つを切断することを特徴としている。
このアクティブマトリクス基板の画素欠陥修正方法によれば、アクティブ素子の複数のチャネルのうち画素欠陥が生じる原因となるリークしたチャネルに対応する前記分岐部（ドレイン引出し配線分岐部）を切断したいが、リークしたチャネルがパターン外観検査等により特定できない場合に有効に画素欠陥を修正することができる。例えば、前記分岐部（ドレイン引出し配線分岐部）の切断により画素欠陥が修正されたかどうかを電気的検査等により確認し、画素欠陥が修正されなければ上記修正方法により画素欠陥を修正することができる。
また、前記画素欠陥修正方法は、前記絶縁層を貫通して前記第２導電パターン部（修正用接続電極）を導通させるのに、前記第２導電パターン部と前記分岐部（ドレイン引出し配線分岐部）とが重なる領域にレーザ照射して、前記第２導電パターン部か前記分岐部かの少なくともいずれか一方を溶融させて行うものであることが好ましい。このような方法で溶融させることにより、前記第２導電パターン部と前記分岐部とを、容易かつ確実に導通させることができる。
溶融に使用されるレーザ光としては特に限定されないが、例えば、ＹＡＧ（Ｙｔｔｒｉｕｍ Ａｌｕｍｉｎｉｕｍ Ｇａｒｎｅｔ；イットリウムアルミニウムガーネット）レーザの第２高調波（波長５３２ｎｍ）等が挙げられる。
本発明のアクティブマトリクス基板の製造方法は、アクティブ素子が、少なくとも１つ以上のソース電極と２つ以上のドレイン電極とを備えて２つ以上のチャネルを有し、上記２つ以上のドレイン電極の少なくとも１つが配線部を介して画素電極と電気的に接続され、前記配線部（ドレイン引出し配線）が、画素電極に繋がる共通部（ドレイン引出し配線共通部）及び該共通部から前記２つ以上のドレイン電極のそれぞれに対応して分岐した分岐部（ドレイン引出し配線分岐部）を含む第１導電パターン部を備え、さらに、絶縁層を介して前記第１導電パターン部の分岐部と重なる部分を有すると共に、前記絶縁層を貫通させて導通することにより前記分岐部の複数と電気的接続が可能な第２導電パターン部（修正用接続電極）が設けられたアクティブマトリクス基板の製造方法であって、画素欠陥のある画素について、前記複数の分岐部のうちの少なくも１つを、前記第２導電パターン部が重なる部分と前記共通部との間で切断して、画素欠陥修正を行うことを特徴とする。
本発明のアクティブマトリクス基板の製造方法によれば、画素欠陥を充分に抑制することができるアクティブマトリクス基板を製造することが可能となる。
前記第２導電パターン部（修正用接続電極）は、少なくとも１つの導電層から保持容量配線用導電層を電気的に分離して形成することが好ましい。
これにより、前記第２導電パターン部（修正用接続電極）と、保持容量配線用導電層とに同一の導電性材料を使用するので、工程を簡略化・短縮し、かつ製造コストを低減することがきる。
また、画素欠陥が生じていない正常画素においては、本来通り、保持容量配線の延伸部を保持容量素子の一部として、又は、フリンジフィールド効果の向上に活用することができる。保持容量配線の延伸部の一部又は全部を破壊分離する方法としては、レーザ照射等が好ましく、使用されるレーザとしては、ＹＡＧレーザの第４高調波（波長２６６ｎｍ）等が挙げられる。
また、上記画素欠陥修正方法を用いた本発明のアクティブマトリクス基板の製造方法によれば、画素欠陥を充分に抑制することができるアクティブマトリクス基板を製造することが可能となる。
また、上記画素欠陥修正方法又はアクティブマトリクス基板の製造方法を用いた本発明の表示装置の製造方法によれば、画素欠陥が充分に抑制され、高い表示品位を有する表示装置を製造することができ、高い歩留りで製造することが可能となる。
本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。
実施形態１のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態１のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態１のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 図１に示すアクティブマトリクス基板のＡ１−Ａ２矢視断面模式図である。 図１に示すアクティブマトリクス基板のＢ１−Ｂ２矢視断面模式図である。 実施形態１の表示装置の構成図である。 実施形態１のテレビジョン受像機の構成図である。 実施形態２のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態２のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態２のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態３のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態３のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態３のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態３のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態４のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態４のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態４のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 従来のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態５のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態５における別のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 図１９に示すアクティブマトリクス基板における画素修正例を示す一画素分の平面模式図である。 図１９に示すアクティブマトリクス基板における別の画素修正例を示す一画素分の平面模式図である。 実施形態５におけるさらに別のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態５におけるさらに別のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態６のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態６における別のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態６におけるさらに別のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態６におけるさらに別のアクティブマトリクス基板の一画素の構成を示す平面模式図である。 実施形態６におけるさらに別のアクティブマトリクス基板であって、その一画素の構成を、重ね合わされた対向基板側の要部と共に示す平面模式図である。 実施形態７のアクティブマトリクス基板の一画素の構成を示す平面模式図である。
符号の説明
１，５１ 画素電極
１ａ 副画素電極
１ｂ 副画素電極
２ 走査信号線
３ データ信号線
４，４ａ，４ｂ アクティブ素子（ＴＦＴ）
５ ゲート電極
６ ソース電極（低抵抗半導体層）
６ａ，６ｂ，１６ａ，１６ｂ ドレイン電極（低抵抗半導体層）
７ａ，７ｂ，７ｃ ドレイン引出し配線分岐部（第１導電層）
７ｄ ドレイン引出し配線共通部（第１導電層）
８ コンタクトホール
９ 修正用接続電極（第２導電層）
９ａ 電極（修正用電極（第２導電層）含む）
１１ ゲート絶縁膜（絶縁層）
２１ 保持容量上電極
２２ 保持容量配線（保持容量配線用導電層）
３０ 電極スリット
８３ 除去部
８４ 遮光膜
９５ 迂回経路
９６ａ レーザ照射箇所（導通部）
９７ａ，９７ｂ レーザ照射箇所（切断箇所）
９９ 欠陥
１００ アクティブマトリクス基板
５００ Ｙ／Ｃ分離回路
５０１ ビデオクロマ回路
５０２ Ａ／Ｄコンバータ
５０３ 液晶コントローラ
５０４ 液晶パネル
５０５ 蛍光管駆動回路
５０６ バックライト
５０７ マイコン
５０８ 階調回路
６００ チューナ部
５０１ 表示装置
以下に実施形態を掲げ、図面を参照して本発明について更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
〔実施形態１〕
本発明の実施の一形態である実施形態１について、図１から図７に基づいて以下に説明する。図１から図３は、実施形態１のアクティブマトリクス基板１００の一画素の構成を示す平面模式図である。そして、図１は画素欠陥修正が施されない画素の構成、図２，３は画素欠陥修正が施された画素の構成を示すものである。また、図４は図１のＡ１−Ａ２断面構成、図５は図１のＢ１−Ｂ２断面構成を示す。図６は本実施形態のアクティブマトリクス基板を用いた表示装置の構成、図７には図６の表示装置を用いたテレビジョン受像機の構成を示す。
図１から３に示すように、アクティブマトリクス基板１００には、複数の画素電極１がマトリクス状に設けられており、これらの画素電極１の周囲を通り、互いに交差するように、走査信号を供給するための各走査信号線２と、データ信号を供給するための各データ信号線３とが設けられている。これらの走査信号線２とデータ信号線３との交差部分に、アクティブ素子（スイッチング素子）としてのＴＦＴ４が設けられている。
アクティブ素子であるＴＦＴ４は走査線２と接続されたゲート電極５と、データ信号線３と接続されたソース電極６と、ドレイン電極１６ａ、１６ｂとを備えている。そして、ドレイン電極１６ａ、１６ｂは配線部を構成する導電層からなる第１導電パターン部であるドレイン引出し配線７ａ、７ｂ、７ｄに接続されている。このドレイン引出し配線は、共通部であるドレイン引出し配線共通部７ｄと、ドレイン電極１６ａ、１６ｂのそれぞれに対応して分岐した分岐部であるドレイン引出し配線分岐部７ａ，７ｂとを備えている。
ドレイン引出し配線共通部７ｄは、コンタクトホール８を介して画素電極１と接続されている。さらに、本実施形態では、絶縁層を介してドレイン引出し配線分岐部７ａ、７ｂと重なる部分をそれぞれ１５０μｍ２備えて、絶縁層を貫通させて導通することによりそれら分岐部７ａ、７ｂのいずれもと電気的接続可能な導電層からなる第２導電パターン部である修正用接続電極９を設けている。
ここで、図１に示すものは、ドレイン電極１６ａ側及びドレイン電極１６ｂ側のいずれについても欠陥がない画素で、画素欠陥修正が施されていない。したがって、図１に示した画素では、修正用接続電極９は、ドレイン電極１６ａ、１６ｂと画素電極１との間の配線部としては機能しない。
なお、ＴＦＴ４は、ゲート電極５に入力される走査信号によって駆動制御され、ソース電極６にデータ信号が入力されることで、画素電極１に所望の電圧が印加される。
次に、本実施形態の断面構造及び製造方法の基本部分について、図１，４，５を用いて説明する。図４は、図１に示すアクティブマトリクス基板のＡ１−Ａ２断面模式図である。図５は図１のＢ１−Ｂ２断面模式図である。図４、図５に示すように、本実施形態では、ガラス、プラスチック等の透明絶縁性基板１０上に、走査信号線２に接続されたゲート電極５が設けられている。走査信号線２、ゲート電極５は、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属膜、それらの合金膜、又は、それらの積層膜を１０００Å〜３０００Åの膜厚でスパッタリング法等の方法にて成膜し、これをフォトエッチング法等にて必要な形状にパターン形成することで形成される。また、走査信号線２、ゲート電極５の形成と同一工程にて修正用接続電極９が形成される。このように同一工程にて形成することで、製造工程の短縮及び製造コストの低減が可能になる。修正用接続電極９は、後工程にて上層に形成されるドレイン引出し配線分岐部７ａ、７ｂと重なるように形成しておく。
更に、本実施形態では、走査信号線２、ゲート電極５及び修正用接続電極９の上を覆ってゲート絶縁膜１１が設けられている。ゲート絶縁膜１１は、窒化シリコンや酸化シリコン等の絶縁膜により形成される。その上にはゲート電極５と重なるように、アモルファスシリコンやポリシリコン等からなる高抵抗半導体層１２が設けられ、更にオーミックコンタクト層としてソース電極６及びドレイン電極１６ａ、１６ｂとなる、リン等の不純物をドープしたｎ＋アモルファスシリコン等からなる低抵抗半導体層が設けられる。これら窒化シリコンや酸化シリコン等のゲート絶縁膜１１、アモルファスシリコン等の高抵抗半導体層１２、ｎ＋アモルファスシリコン等の低抵抗半導体層６、１６ａ、１６ｂは、それぞれプラズマＣＶＤ（化学的気相成長）法等により成膜され、フォトエッチング法等によりパターン形成される。膜厚は、例えば、ゲート絶縁膜１１として窒化シリコン膜は３０００Å〜５０００Å程度、高抵抗半導体層１２としてアモルファスシリコン膜は１０００Å〜３０００Å程度、低抵抗半導体層６、１６ａ、１６ｂとしてｎ＋アモルファスシリコン膜は４００Å〜７００Å程度である。
データ信号線３、ドレイン引出し配線分岐部７ａ、７ｂ及びドレイン引出し配線共通部７ｄは、同一工程により形成される。データ信号線３、ドレイン引出し配線分岐部７ａ、７ｂ及びドレイン引出し配線共通部７ｄは、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属膜、それらの合金膜、又は、それらの積層膜を１０００Å〜３０００Åの膜厚でスパッタリング法等の方法にて形成し、フォトエッチング法等にて必要な形状にパターン形成することで形成される。ＴＦＴは、アモルファスシリコン膜等の高抵抗半導体層１２、ｎ＋アモルファスシリコン膜等の低抵抗半導体層６、１６ａ、１６ｂに対して、データ信号線３及びドレイン引出し配線分岐部７ａ、７ｂのパターンをマスクにし、ドライエッチングにてチャネルエッチングを行うことで形成する。
本実施形態では、層間絶縁膜１３として、感光性アクリル樹脂等の樹脂膜や、窒化シリコン、酸化シリコン等の無機絶縁膜、又は、それらの積層膜等が設けられる。積層膜としては、例えば、プラズマＣＶＤ法等により成膜した２０００Å〜５０００Å程度の膜厚の窒化シリコン膜と、この窒化シリコン膜の上にダイコート（塗布）法により形成した２００００Å〜４００００Åの膜厚の感光性アクリル樹脂膜との積層膜等を用いることができる。
本実施形態では、コンタクトホールは、ＴＦＴ、走査信号線２、データ信号線３、ドレイン引出し配線分岐部７ａ、７ｂ、ドレイン引出し配線共通部７ｄの上部を覆うように形成された層間絶縁膜１３を貫いて形成されている。コンタクトホールは、例えば、感光性アクリル樹脂をフォトリソグラフィ法（露光及び現像）によりパターニングすることで形成する。
本実施形態では、画素電極１は、層間絶縁膜１３の上層に形成され、例えば、ＩＴＯ、ＩＺＯ、酸化亜鉛、酸化スズ等の透明性を有する導電膜を、スパッタリング法等により１０００Å〜２０００Å程度の膜厚で成膜し、これをフォトエッチング法等にて必要な形状にパターン形成することで形成される。
引き続き、本実施形態での画素欠陥修正について説明する。図２に示すものは、ソース電極６−ドレイン電極１６ａ間の膜残り欠陥９９によるリーク等のドレイン電極１６ａ側に欠陥があった画素で、画素欠陥修正が施されたものである。その画素欠陥修正としては、ドレイン引出し配線分岐部７ａを、修正用接続電極９が重なる部分とドレイン引出し配線共通部７ｄとの間の箇所９７ａで切断したものである。
このような画素欠陥修正は、外観検査等により、欠陥がドレイン電極１６ａ側かドレイン電極１６ｂ側かのいずれに存在するのか、分岐部切断前に判明していれば可能である。さらに、電気的検査等により、欠陥がドレイン電極１６ａ側かドレイン電極１６ｂ側かの少なくともいずれか一方に存在すると判明している場合に、１つの分岐部切断後に再度電気的検査等を行って、画素欠陥が解消されていれば、図２に示したような画素欠陥修正された画素となる。なお、詳細は図３を用いて後述するが、ここでは、ドレイン引出し配線分岐部７ａを修正用接続電極９が重なる部分とドレイン引出し配線共通部７ｄとの間の箇所９７ａで切断しているので、分岐部切断前に欠陥箇所が特定されず、ドレイン電極１６ａ側に欠陥がなかった場合に、修正用接続電極９を用いて分岐部７ａと共通部７ｄとの導通を容易に回復させることができる。
図２に示したものでは、ドレイン電極１６ａが電気的に遮断され、ドレイン電極１６ｂがドレイン引出し配線分岐部７ｂを介してドレイン引出し配線共通部７ｄに電気的接続され、更にドレイン引出し配線共通部７ｄがコンタクトホール８を介して画素電極１と接続される。なお、図２に示した画素では、修正用接続電極９は、ドレイン電極１６ｂと画素電極１との間の配線部としては機能しない。
図３に示すものは、ソース電極６−ドレイン電極１６ｂ間の膜残り欠陥９９によるリーク等のドレイン電極１６ｂ側に欠陥があった画素で、画素欠陥修正が施されたものである。その画素欠陥修正としては、ドレイン引出し配線分岐部７ａを修正用接続電極９が重なる部分とドレイン引出し配線共通部７ｄとの間の箇所９７ａで切断し、ドレイン引出し配線分岐部７ｂを修正用接続電極９が重なる部分とドレイン電極１６ｂとの間の箇所９７ｂで切断し、ドレイン引出し配線分岐部７ａ、７ｂのいずれについても、箇所９６ａで介在する絶縁層を貫通して導通させて修正用接続電極９と電気的接続したものである。
このような画素欠陥修正は、外観検査では欠陥箇所が特定できず、電気的検査等により、欠陥がドレイン電極１６ａ側かドレイン電極１６ｂ側かの少なくともいずれか一方に存在すると判明しているときに、１つの分岐部切断後に再度電気的検査等を行った結果、画素欠陥が解消されない場合に施されるものである。このような場合には、切断した側のドレイン電極側に欠陥が存在しない可能性があるので、切断した側の分岐部について修正用接続電極を用いて共通部との導通を回復させ、他方の分岐部を切断する。
図３に示したものでは、ドレイン電極１６ｂが電気的に遮断され、ドレイン電極１６ａが、迂回経路９５を経由するように、ドレイン引出し配線分岐部７ａ、修正用接続電極９及びドレイン引出し配線分岐部７ｂを介して、ドレイン引出し配線共通部７ｄに電気的接続される。そして、ドレイン引出配線共通部７ｄが、コンタクトホール８を介して画素電極１と接続される。
本実施形態において、ドレイン引出し配線分岐部の分離には、切断箇所９７ａ、９７ｂに対して基板の表面または裏面からレーザを照射することで破壊分離する。使用するレーザ波長としては、例えば、ＹＡＧレーザの第４高調波（波長２６６ｎｍ）が挙げられる。また、ドレイン引出し配線分岐部と修正用接続電極との導通には、導通箇所９６ａに対して基板の表面または裏面からレーザを照射する。使用するレーザ波長としては、例えば、ＹＡＧレーザの第２高調波（波長５３２ｎｍ）が挙げられる。
なお、本実施形態では、図１から図３に示すように、修正用接続電極９のパターン形状が四角形（四辺形）となっているが、修正用接続電極９のパターン形状としては、これに限定されず、三角形、半円形、台形等であってもよい。すなわち、修正用接続電極９の一部が、ゲート絶縁膜を介して、ドレイン引出し配線分岐部７ａ、７ｂのパターンに重なるように設けられると共に、少なくともレーザ照射用の領域が確保されるように構成されていることが好ましく、例えば図３に９５で示したような迂回経路を構成することができれば良い。また、修正用接続電極とドレイン引出し配線分岐部との重なり部の配置場所も特に限定されるものではない。
本実施形態の画素欠陥修正は、少なくとも画素電極を形成した後に修正を行うが、例えば液晶表示装置に適用した場合では、リークしているチャネルを確実に電気的に切り離し、迂回経路を形成するには、パネル点灯確認ができる液晶層形成後の方がより好ましい。液晶層形成後とは、アクティブマトリクス基板とカラーフィルタ基板を貼り合わせ、液晶を注入・封止し、パネル状態とすることである。ただし、これに限定されることはなく、本実施形態では、ドレイン引出し配線７ａ、７ｂ、７ｄ形成後、チャネルエッチング後において修正しても構わない。
また、図６に液晶表示装置の回路ブロックを示す。図６において、５００はＹ／Ｃ分離回路、５０１はビデオクロマ回路、５０２はＡ／Ｄコンバータ、５０３は液晶コントローラ、５０４は液晶パネル、５０５はバックライト駆動回路、５０６はバックライト、５０７はマイコン、５０８は階調回路である。液晶パネルは本実施形態のアクティブマトリクス基板を用いて構成した。
テレビ信号の入力映像信号は、Ｙ／Ｃ分離回路５００に入力され、輝度信号と色信号に分離される。輝度信号と色信号はビデオクロマ回路５０１にて光の３原色である、Ｒ、Ｇ、Ｂに変換され、さらに、このアナログＲＧＢ信号はＡ／Ｄコンバータ５０２により、デジタルＲＧＢ信号に変換され、液晶コントローラ５０３に入力される。
液晶パネル５０４では液晶コントローラ５０３からのＲＧＢ信号が所定のタイミングで入力されると共に、階調回路５０８からのＲＧＢそれぞれの階調電圧が供給され、画像が表示されることになる。これらの処理を含め、システム全体の制御はマイコン５０７が行うことになる。
なお、映像信号として、テレビジョン放送に基づく映像信号、カメラにより撮像された映像信号、インターネット回線を介して供給される映像信号など、様々な映像信号に基づいて表示可能である。
さらに、図７に示すチューナ部６００ではテレビジョン放送を受信して映像信号を出力し、表示装置６０１ではチューナ部６００から出力された映像信号に基づいて画像（映像）表示を行う。なお、表示装置としては、図６に示した液晶表示装置を適用できるが、有機ＥＬ表示装置などの他の表示装置でも適用可能である。また、本実施形態で示した表示装置およびテレビジョン受像機は、以下の実施形態２から４に記載のアクティブマトリクス基板を適用することも可能である。
〔実施形態２〕
本発明の実施の一形態である実施形態２について、図８から図１０に基づいて以下に説明する。図８から図１０は、実施形態２のアクティブマトリクス基板１００の一画素の構成を示す平面模式図である。そして、図８は画素欠陥修正が施されない画素の構成、図９、１０は画素欠陥修正が施された画素の構成を示すものである。
図８から図１０に示すように、アクティブマトリクス基板１００には、複数の画素電極１がマトリクス状に設けられており、これらの画素電極１の周囲を通り、互いに交差するように、走査信号を供給するための各走査信号線２と、データ信号を供給するための各データ信号線３とが設けられている。これらの走査信号線２とデータ信号線３との交差部分に、アクティブ素子（スイッチング素子）としてのＴＦＴ４が設けられている。
アクティブ素子であるＴＦＴ４は走査線２と接続されたゲート電極５と、データ信号線３と接続されたソース電極６と、ドレイン電極１６ａ、１６ｂとを備えている。そして、ドレイン電極１６ａ、１６ｂは配線部を構成する導電層からなる第１導電パターン部であるドレイン引出し配線７ａ、７ｂ、７ｄと接続されている。このドレイン引出し配線は、ドレイン引出し配線共通部７ｄと、ドレイン電極１６ａ、１６ｂのそれぞれに対応して分岐したドレイン引出し配線分岐部７ａ、７ｂとを備えている。
ドレイン引出し配線共通部７ｄには、保持容量素子の一方の電極（保持容量上電極）２１及びコンタクトホール８を介して画素電極１が接続されている。保持容量配線２２は、この保持容量素子の他方の電極（保持容量下電極）として機能する。さらに、本実施形態では、絶縁層を介してドレイン引出し配線分岐部７ａ、７ｂと重なる部分をそれぞれ１５０μｍ２備えて、絶縁層を貫通させて導通することによりそれら分岐部７ａ、７ｂのいずれもと電気的接続可能な導電層からなる修正用接続電極９を設けている。
図８に示すものは、ドレイン電極１６ａ側及びドレイン電極１６ｂ側のいずれについても欠陥がない画素で、画素欠陥修正が施されていない。したがって、図８に示した画素では、修正用接続電極９は、ドレイン電極１６ａ、１６ｂと画素電極１との間の配線部としては機能しない。
なお、本実施形態のアクティブマトリクス基板の断面を構成する部材については、上記実施形態１の説明と重複することから、説明の便宜上、省略することとする。
図９に示すものは、ソース電極６−ドレイン電極１６ａ間の膜残り欠陥９９によるリーク等のドレイン電極１６ａ側に欠陥があった画素で、画素欠陥修正が施されたものである。その画素欠陥修正としては、ドレイン引出し配線分岐部７ａを、修正用接続電極９が重なる部分とドレイン引出し配線共通部７ｄとの間の箇所９７ａで切断したものである。
このような画素欠陥修正は、外観検査等により、欠陥がドレイン電極１６ａ側かドレイン電極１６ｂ側かのいずれに存在するのか、分岐部切断前に判明していれば可能である。さらに、電気的検査等により、欠陥がドレイン電極１６ａ側かドレイン電極１６ｂ側かの少なくともいずれか一方に存在すると判明している場合に、１つの分岐部切断後に再度電気的検査等を行って、画素欠陥が解消されていれば、図９に示したような画素欠陥修正された画素となる。なお、詳細は図１０を用いて後述するが、ここでは、ドレイン引出し配線分岐部７ａを修正用接続電極９が重なる部分とドレイン引出し配線共通部７ｄとの間の箇所９７ａで切断しているので、分岐部切断前に欠陥箇所が特定されず、ドレイン電極１６ａ側に欠陥がなかった場合に、修正用接続電極９を用いて分岐部７ａと共通部７ｄとの導通を容易に回復させることができる。
図９に示したものでは、ドレイン電極１６ａが電気的に遮断され、ドレイン電極１６ｂがドレイン引出し配線分岐部７ｂを介してドレイン引出し配線共通部７ｄに電気的接続され、更にドレイン引出し配線共通部７ｄがコンタクトホール８を介して画素電極１と接続される。なお、図９に示した画素では、修正用接続電極９は、ドレイン電極１６ｂと画素電極１との間の配線部としては機能しない。
図１０に示すものは、ソース電極６−ドレイン電極１６ｂ間の膜残り欠陥９９によるリーク等のドレイン電極１６ｂ側に欠陥があった画素で、画素欠陥修正が施されたものである。その画素欠陥修正としては、ドレイン引出し配線分岐部７ａを修正用接続電極９が重なる部分とドレイン引出し配線共通部７ｄとの間の箇所９７ａで切断し、ドレイン引出し配線分岐部７ｂを修正用接続電極９が重なる部分とドレイン電極１６ｂとの間の箇所９７ｂで切断し、ドレイン引出し配線分岐部７ａ、７ｂのいずれについても、箇所９６ａで介在する絶縁層を貫通して導通させて修正用接続電極９と電気的接続したものである。
このような画素欠陥修正は、外観検査では欠陥箇所が特定できず、電気的検査等により、欠陥がドレイン電極１６ａ側かドレイン電極１６ｂ側かの少なくともいずれか一方に存在すると判明しているときに、１つの分岐部切断後に再度電気的検査等を行った結果、画素欠陥が解消されない場合に施されるものである。このような場合には、切断した側のドレイン電極側に欠陥が存在しない可能性があるので、切断した側の分岐部について修正用接続電極を用いて共通部との導通を回復させ、他方の分岐部を切断する。
図１０に示したものでは、ドレイン電極１６ｂが電気的に遮断され、ドレイン電極１６ａが、迂回経路９５を経由するように、ドレイン引出し配線分岐部７ａ、修正用接続電極９及びドレイン引出し配線分岐部７ｂを介して、ドレイン引出し配線共通部７ｄに電気的接続される。そして、ドレイン引出配線共通部７ｄが、保持容量素子の一方の電極（保持容量上電極）２１及びコンタクトホール８を介して画素電極１と接続される。
本実施形態において、ドレイン引出し配線分岐部の分離には、切断箇所９７ａ、９７ｂに対して基板の表面または裏面からレーザを照射することで破壊分離する。使用するレーザ波長としては、例えば、ＹＡＧレーザの第４高調波（波長２６６ｎｍ）が挙げられる。また、ドレイン引出し配線分岐部と修正用接続電極との導通には、導通箇所９６ａに対して基板の表面または裏面からレーザを照射する。使用するレーザ波長としては、例えば、ＹＡＧレーザの第２高調波（波長５３２ｎｍ）が挙げられる。なお、本実施形態では、図８から図１０に示すように、修正用接続電極９のパターン形状が四角形（四辺形）となっているが、修正用接続電極９のパターン形状としては、これに限定されず、三角形、半円形、台形等であってもよい。すなわち、修正用接続電極９の一部が、ゲート絶縁膜を介して、ドレイン引出し配線分岐部７ａ、７ｂのパターンに重なるように設けられると共に、少なくともレーザ照射用の領域が確保されるように構成されていることが好ましく、例えば図１０に９５で示したような迂回経路を構成することができれば良い。また、修正用接続電極とドレイン引出し配線分岐部との重なり部の配置場所も特に限定されるものではない。
本実施形態の画素欠陥修正は、少なくとも画素電極を形成した後に修正を行うが、例えば液晶表示装置に適用した場合では、リークしているチャネルを確実に電気的に切り離し、迂回経路を形成するには、パネル点灯確認ができる液晶層形成後の方がより好ましい。ただし、これに限定されることはなく、本実施形態では、ドレイン引出し配線７ａ、７ｂ、７ｄ形成後、チャネルエッチング後において修正しても構わない。
〔実施形態３〕
本発明の実施の一形態である実施形態３について、図１１から図１４に基づいて以下に説明する。図１１から図１４は、実施形態３のアクティブマトリクス基板１００の一画素の構成を示す平面模式図である。そして、図１１は画素欠陥修正が施されない画素の構成、図１２，１３及び１４は画素欠陥修正が施された画素の構成を示すものである。図１１から図１４に示す構成では、１つのＴＦＴに二つのソース電極６ａ、６ｂ及び三つのドレイン電極１６ａ、１６ｂ、１６ｃを備えており、ソース電極６ａに対しては二つのドレイン電極１６ａ、１６ｂが、ソース電極６ｂに対しては二つのドレイン電極１６ｂ、１６ｃが対応している。
図１１から図１４に示すように、アクティブマトリクス基板１００には、複数の画素電極１がマトリクス状に設けられており、これらの画素電極１の周囲を通り、互いに交差するように、走査信号を供給するための各走査信号線２と、データ信号を供給するための各データ信号線３とが設けられている。これらの走査信号線２とデータ信号線３との交差部分に、アクティブ素子（スイッチング素子）としてのＴＦＴ４が設けられている。
アクティブ素子であるＴＦＴ４は走査線２と接続されたゲート電極５と、データ信号線３と接続されたソース電極６ａ、６ｂと、ドレイン電極１６ａ、１６ｂ、１６ｃとを備えている。そして、ドレイン電極１６ａ、１６ｂ、１６ｃは配線部を構成する導電層からなる第１導電パターン部であるドレイン引出し配線７ａ、７ｂ、７ｃ、７ｄに接続されている。このドレイン引出し配線は、ドレイン引出し配線共通部７ｄと、ドレイン電極１６ａ、１６ｂ、１６ｃのそれぞれに対応して分岐したドレイン引出し配線分岐部７ａ、７ｂ、７ｃとを備えている。
ドレイン引出し配線共通部７ｄには、保持容量素子の一方の電極（保持容量上電極）２１及びコンタクトホール８を介して画素電極１が接続されている。保持容量配線２２は、この保持容量素子の他方の電極（保持容量下電極）として機能する。さらに、本実施形態では、絶縁層を介してドレイン引出し配線分岐部７ａ、７ｂ、７ｃと重なる部分をそれぞれ１５０μｍ２備えて、絶縁層を貫通させて導通することによりそれら分岐部７ａ、７ｂ、７ｃのいずれもと電気的接続可能な導電層からなる修正用接続電極９を設けている。
図１１に示すものは、ドレイン電極１６ａ、１６ｂ及び１６ｃのいずれについても欠陥がない画素で、画素欠陥修正が施されていない。したがって、図１１に示した画素では、修正用接続電極９は、ドレイン電極１６ａ、１６ｂ、１６ｃと画素電極１との間の配線部としては機能しない。
なお、本実施形態のアクティブマトリクス基板の断面を構成する部材については、上記実施形態１の説明と重複することから、説明の便宜上、省略することとする。
図１２に示すものは、ソース電極６ａ−ドレイン電極１６ａ間の膜残り欠陥９９によるリーク等のドレイン電極１６ａについて欠陥があった画素で、画素欠陥修正が施されたものである。その画素欠陥修正としては、ドレイン引出し配線分岐部７ａを、修正用接続電極９が重なる部分とドレイン引出し配線共通部７ｄとの間の箇所９７ａで切断したものである。
このような画素欠陥修正は、外観検査等により、欠陥がドレイン電極１６ａ、ドレイン電極１６ｂ、ドレイン電極１６ｃのいずれについて存在するのか、分岐部切断前に判明していれば可能である。さらに、電気的検査等により、欠陥がドレイン電極１６ａ、１６ｂ、１６ｃかの少なくともいずれかについて存在すると判明している場合に、１つの分岐部切断後に再度電気的検査等を行って、画素欠陥が解消されていれば、図１２に示したような画素欠陥修正された画素となる。なお、詳細は図１３および図１４を用いて後述するが、ここでは、ドレイン引出し配線分岐部７ａを修正用接続電極９が重なる部分とドレイン引出し配線共通部７ｄとの間の箇所９７ａで切断しているので、分岐部切断前に欠陥箇所が特定されず、ドレイン電極１６ａについて欠陥がなかった場合に、修正用接続電極９を用いて分岐部７ａと共通部７ｄとの導通を容易に回復させることができる。
図１２に示したものでは、ドレイン電極１６ａが電気的に遮断され、ドレイン電極１６ｂがドレイン引出し配線分岐部７ｂを介してドレイン引出し配線共通部７ｄに電気的接続され、ドレイン電極１６ｃがドレイン引出し配線分岐部７ｃを介してドレイン引出し配線共通部７ｄに電気的接続され、更にドレイン引出し配線共通部７ｄには、保持容量素子の一方の電極（保持容量上電極）２１及びコンタクトホール８を介して画素電極１が接続されている。なお、図１２に示した画素では、修正用接続電極９は、ドレイン電極１６ｂ、１６ｃと画素電極１との間の配線部としては機能しない。
図１３に示すものは、ソース電極６ｂ−ドレイン電極１６ｂ間の膜残り欠陥９９によるリーク等のドレイン電極１６ｂについて欠陥があった画素で、画素欠陥修正が施されたものである。その画素欠陥修正としては、ドレイン引出し配線分岐部７ａを修正用接続電極９が重なる部分とドレイン引出し配線共通部７ｄとの間の箇所９７ａで切断し、ドレイン引出し配線分岐部７ｂを修正用接続電極９が重なる部分とドレイン引出し配線共通部７ｄとの間の箇所９７ｂで切断し、ドレイン引出し配線分岐部１６ａ、１６ｃについて、箇所９６ａで介在する絶縁層を貫通して導通させて修正用接続電極９と電気的接続したものである。
このような画素欠陥修正は、外観検査では欠陥箇所が特定できず、電気的検査等により、欠陥がドレイン電極１６ａ、１６ｂまたは１６ｃの少なくともいずれかについて存在すると判明しているときに、１つの分岐部切断後に再度電気的検査等を行った結果、画素欠陥が解消されない場合に施されるものである。このような場合には、切断していない二つの分岐部のうちの１つを切断して画素欠陥が解消できていれば、先に切断した分岐部に対応するドレイン電極について欠陥が存在しない可能性があるので、先に切断した分岐部について修正用接続電極を用いて共通部との導通を回復させる。図１３に示した例では、先に分岐部７ａを箇所９７ａで切断しても画素欠陥が解消されなかったため、更に分岐部７ｂを箇所９７ｂで切断したら画素欠陥が解消されたので、修正用接続電極９を用いて分岐部７ａと分岐部７ｃとを電気的接続している。
図１３に示したものでは、ドレイン電極１６ｂが電気的に遮断され、ドレイン電極１６ａが、迂回経路９５を経由するように、ドレイン引出し配線分岐部７ａ、修正用接続電極９及びドレイン引出し配線分岐部７ｃを介して、ドレイン引出し配線共通部７ｄに電気的接続される。また、ドレイン電極１６ｃが、ドレイン引出し配線分岐部７ｃを介してドレイン引出し配線共通部７ｄに電気的接続される。そして、ドレイン引出配線共通部７ｄが、保持容量素子の一方の電極（保持容量上電極）２１及びコンタクトホール８を介して画素電極１と接続される。
図１４に示すものは、ソース電極６ｂ−ドレイン電極１６ｃ間の膜残り欠陥９９によるリーク等のドレイン電極１６ｃについて欠陥があった画素で、画素欠陥修正が施されたものである。その画素欠陥修正としては、ドレイン引出し配線分岐部７ａを修正用接続電極９が重なる部分とドレイン引出し配線共通部７ｄとの間の箇所９７ａで切断し、ドレイン引出し配線分岐部７ｂを修正用接続電極９が重なる部分とドレイン引出し配線共通部７ｄとの間の箇所９７ｂで切断し、ドレイン引出し配線分岐部７ｃを修正用接続電極９が重なる部分とドレイン電極１６ｃとの間の箇所９７ｃで切断し、ドレイン引出し配線分岐部１６ａ、１６ｂ、１６ｃのいずれについても、箇所９６ａで介在する絶縁層を貫通して導通させて修正用接続電極９と電気的接続したものである。
このような画素欠陥修正は、外観検査では欠陥箇所が特定できず、電気的検査等により、欠陥がドレイン電極１６ａ、１６ｂまたは１６ｃの少なくともいずれか一方に存在すると判明しているときに、二つの分岐部切断後に再度電気的検査等を行った結果、画素欠陥が解消されない場合に施されるものである。このような場合には、切断していない二つの分岐部のうちの１つを切断して画素欠陥が解消できていなければ、切断した分岐部に対応する二つのドレイン電極について欠陥が存在しない可能性があるので、切断した二つの分岐部について修正用接続電極を用いて共通部との導通を回復させ、残る１つの分岐部を切断する。図１４に示した例では、先に分岐部７ａを箇所９７ａで切断しても画素欠陥が解消されず、更に分岐部７ｂを箇所９７ｂで切断しても画素欠陥が解消されなかったため、修正用接続電極９を用いて分岐部７ａ、７ｂを分岐部７ｃに電気的接続して、分岐部７ｃを箇所９７ｃで切断している。
図１４に示したものでは、ドレイン電極１６ｃが電気的に遮断され、迂回経路９５を経由するように、ドレイン電極１６ａがドレイン引出し配線分岐部７ａ、修正用接続電極９及びドレイン引出し配線分岐部７ｃを介して、ドレイン電極１６ｂがドレイン引出し配線分岐部７ｂ、修正用接続電極９及びドレイン引出し配線分岐部７ｃを介して、ドレイン引出し配線共通部７ｄに電気的接続される。そして、ドレイン引出配線共通部７ｄが、保持容量素子の一方の電極（保持容量上電極）２１及びコンタクトホール８を介して画素電極１と接続される。
本実施形態において、ドレイン引出し配線分岐部の分離には、切断箇所９７ａ、９７ｂ、９７ｃに対して基板の表面または裏面からレーザを照射することで破壊分離する。使用するレーザ波長としては、例えば、ＹＡＧレーザの第４高調波（波長２６６ｎｍ）が挙げられる。また、ドレイン引出し配線分岐部と修正用接続電極との導通には、導通箇所９６ａに対して基板の表面または裏面からレーザを照射する。使用するレーザ波長としては、例えば、ＹＡＧレーザの第２高調波（波長５３２ｎｍ）が挙げられる。
なお、本実施形態では、図１１から図１４に示すように、修正用接続電極９のパターン形状が四角形（四辺形）となっているが、修正用接続電極９のパターン形状としては、これに限定されず、三角形、半円形、台形等であってもよい。すなわち、修正用接続電極９の一部が、ゲート絶縁膜を介して、ドレイン引出し配線分岐部７ａ、７ｂ、７ｃのパターンに重なるように設けられると共に、少なくともレーザ照射用の領域が確保されるように構成されていることが好ましく、例えば図１３，１４に９５で示したような迂回経路を構成することができれば良い。また、修正用接続電極とドレイン引出し配線分岐部との重なり部の配置場所も特に限定されるものではない。
本実施形態の画素欠陥修正は、少なくとも画素電極を形成した後に修正を行うが、例えば液晶表示装置に適用した場合では、リークしているチャネルを確実に電気的に切り離し、迂回経路を形成するには、パネル点灯確認ができる液晶層形成後の方がより好ましい。ただし、これに限定されることはなく、本実施形態では、ドレイン引出し配線７ａ、７ｂ、７ｃ、７ｄ形成後、チャネルエッチング後において修正しても構わない。本実施形態ではドレイン電極を３個備えたＴＦＴに適用したが、これに限られることなく、４個以上備えたＴＦＴに対しても同様な方法で画素欠陥修正を行うことが可能である。
〔実施形態４〕
本発明の実施の一形態である実施形態４について、図１５から図１７に基づいて以下に説明する。図１５は、実施形態４のアクティブマトリクス基板１００の一画素の構成の平面模式図である。そして図１５は画素欠陥修正が施されていない画素の構成、図１６及び図１７は画素欠陥修正が施された画素の構成を示すものである。
図１５から図１７に示すように、本実施形態のアクティブマトリクス基板は、画素が複数の副画素に分割され、副画素電極１ａ、１ｂが個別のＴＦＴ４ａ、４ｂにてそれぞれ個別に接続される構成となっており、いわゆるマルチ画素構造となっている。アクティブマトリクス基板１００には、複数の副画素電極１ａ、１ｂがマトリクス状に設けられており、これらの副画素電極１ａ、１ｂの周囲を通り、互いに交差するように、走査信号を供給するための各走査信号線２と、データ信号を供給するための各データ信号線３、とが設けられている。これらの走査信号線２とデータ信号線３との交差部分に、副画素電極１ａ、１ｂに各々接続されるスイッチング素子としてのＴＦＴ４ａ、４ｂが設けられている。このＴＦＴ４ａ、４ｂは、ＴＦＴ ｏｎ ＧＡＴＥ（ＴＦＴオンゲート）構造となっており、走査信号線２はゲート電極を兼ねているため、開口率を向上させる効果を有する。
アクティブ素子であるＴＦＴ４ａ、４ｂはゲート電極と、データ信号線３と接続されたソース電極６と、ドレイン電極１６ａ、１６ｂとを備えている。そしてドレイン電極１６ａ、１６ｂは配線部を構成する導電層からなる第１導電パターン部であるドレイン引出し配線７ａ、７ｂ、７ｄに接続されている。このドレイン引出し配線は、ドレイン引出し配線共通部７ｄと、ドレイン電極１６ａ、１６ｂのそれぞれに対応して分岐したドレイン引出し配線分岐部７ａ、７ｂとを備えている。ドレイン引出し配線共通部７ｄには、保持容量素子の一方の電極（保持容量上電極）２１及びコンタクトホール８を介して、それぞれの副画素電極１ａ、１ｂが接続されている。保持容量配線２２は、この保持容量素子の他方の電極（保持容量下電極）として機能する。さらに本実施形態では、それらドレイン引出し配線分岐部７ａ、７ｂと重なる部分を１５０μｍ２備えて、絶縁層を介して貫通させて導通することによりそれら分岐部７ａ、７ｂのいずれとも電気的接続可能な導電層からなる電極９ａを設けている。
また、本実施形態においては、保持容量配線２２に接続された電極９ａをアクティブマトリクス基板の（副）画素電極スリット３０に重なるように配設している。
アクティブマトリクス基板の画素電極スリット３０は、大型液晶ＴＶ等に使用されるＭＶＡ方式の垂直配向型液晶表示装置において、基板上に形成される、液晶の分割配向制御用の電極パターンである。
本実施形態では、画素電極スリット３０の下に画素電極と異なる電位の電極９ａ（保持容量配線２２の延伸部であり、修正用接続電極にもなり得る）を配設することで、画素電極スリット３０におけるフリンジフィールド効果がより効果的に発現し、液晶の配向規制力が向上されている。なお、詳細は後述するが、電極９ａの一部は、少なくとも１つの同じ導電層から保持容量配線２２と電気的に分離されて、修正用接続電極として機能し得るものである。
更に、開口率に寄与しない画素電極スリット３０の下に電極９ａを形成することで、新たに開口率を低下させることがない。
なお、本実施形態のアクティブマトリクス基板の断面を構成する部材については、上記実施形態１の説明と重複することから、説明の便宜上、省略することとする。
また、本実施形態においては、保持容量配線２２から延伸された電極９ａをアクティブマトリクス基板の（副）画素電極スリット３０に重なるように配設している。
アクティブマトリクス基板の画素電極スリット３０は、大型液晶ＴＶ等に使用されるＭＶＡ方式の垂直配向型液晶表示装置において、基板上に形成される、液晶の分割配向制御用の電極パターンである。
なお、電極９ａのパターン形状は、図１５から図１７に示すものに特に限定されず、画素電極スリット３０の形状や、保持容量配線２２のパターンに応じて、適宜調整される。
また、電極９ａのパターンの全てが画素電極スリット３０の領域内に収まっている必要はなく、例えば、画素内に複数形成された画素電極スリット３０の下にそれぞれ配設された電極同士を連結する配線等が、画素電極スリット３０の下以外に設けられてもよい。
また、本実施形態ではＭＶＡ方式の垂直配向型液晶表示装置において、基板上に形成される、液晶の分割配向制御用のスリット電極パターンと電極（保持容量配線の延伸部）を重ねたが、これに限られることはなく、基板上に形成される分割配向制御用突起と重ねられても開口率の低下を抑制する効果を奏する。
なお、ＴＦＴ４ａ、４ｂは、ゲート電極５に入力される走査信号によって駆動制御され、ＴＦＴ４ａ、４ｂのソース電極６にデータ信号が入力されることで、各々の副画素電極１ａ、１ｂに所望の電圧が印加される。更に、それぞれの副画素の保持容量下電極として機能する保持容量配線２２には、互いに位相の異なる信号が印加される（画素分割法）。この保持容量下電極に印加される信号が、１画素を形成する各々の副画素の輝度を異ならせることで視野角特性の向上効果（斜め視角における白浮き対策）を奏する。
図１５に示すものは、ドレイン電極１６ａ側及びドレイン電極１６ｂ側のいずれについても欠陥がない画素で、画素欠陥修正が施されていない。したがって、図１５に示した画素では、電極９ａは、ドレイン電極１６ａ、１６ｂと画素電極１との間の配線部としては機能しない。また、配線部として機能させる必要がないので、電極９ａの修正用接続電極として機能し得る部分を、保持容量配線２２から電気的に分離していない。
図１６に示すものは、副画素１ｂに接続されたＴＦＴ４ｂにおいて、ソース電極６−ドレイン電極１６ａ間の膜残り欠陥９９によるリーク等のドレイン電極１６ａ側に欠陥があった画素で、画素欠陥修正が施されたものである。その画素欠陥修正としては、ドレイン引出し配線分岐部７ａを、電極９ａが重なる部分とドレイン引出し配線共通部７ｄとの間の箇所９７ａで切断したものである。
このような画素欠陥修正は、外観検査等により、欠陥がドレイン電極１６ａ側かドレイン電極１６ｂ側かのいずれに存在するのか、分岐部切断前に判明していれば可能である。さらに、電気的検査等により、欠陥がドレイン電極１６ａ側かドレイン電極１６ｂ側かの少なくともいずれか一方に存在すると判明している場合に、１つの分岐部切断後に再度電気的検査等を行って、画素欠陥が解消されていれば、図１６に示したような画素欠陥修正された画素となる。なお、詳細は図１７を用いて後述するが、ここでは、ドレイン引出し配線分岐部７ａを電極９ａが重なる部分とドレイン引出し配線共通部７ｄとの間の箇所９７ａで切断しているので、分岐部切断前に欠陥箇所が特定されず、ドレイン電極１６ａ側に欠陥がなかった場合に、電極９ａの一部を用いて分岐部７ａと共通部７ｄとの導通を容易に回復させることができる。
図１６に示したものでは、副画素１ｂにおいて、ドレイン電極１６ａが電気的に遮断され、ドレイン電極１６ｂがドレイン引出し配線分岐部７ｂを介してドレイン引出し配線共通部７ｄに電気的接続され、更にドレイン引出し配線共通部７ｄがコンタクトホール８を介して副画素電極１ｂと接続される。なお、図１６に示した副画素１ｂでは、電極９は、ドレイン電極１６ｂと画素電極１ｂとの間の配線部としては機能しない。また、配線部として機能させる必要がないので、電極９ａの修正用電極として機能し得る部分を、保持容量配線２２から電気的に分離していない。
図１７に示すものは、副画素１ｂに接続されたＴＦＴ４ｂにおいて、ソース電極６−ドレイン電極１６ｂ間の膜残り欠陥９９によるリーク等のドレイン電極１６ｂ側に欠陥があった画素で、画素欠陥修正が施されたものである。その画素欠陥修正としては、ドレイン引出し配線分岐部７ａを電極９ａが重なる部分とドレイン引出し配線共通部７ｄとの間の箇所９７ａで切断し、ドレイン引出し配線分岐部７ｂを電極９ａが重なる部分とドレイン電極１６ｂとの間の箇所９７ｂで切断し、電極９ａの一部を保持容量配線２２から電気的に分離するために箇所１２０で切断し、ドレイン引出し配線分岐部１６ａ、１６ｂのいずれについても、箇所９６ａで介在する絶縁層を貫通して導通させて電極９ａの電気的に分離した部分と電気的接続したものである。
このような画素欠陥修正は、外観検査では欠陥箇所が特定できず、電気的検査等により、欠陥がドレイン電極１６ａ側かドレイン電極１６ｂ側かの少なくともいずれか一方に存在すると判明しているときに、１つの分岐部切断後に再度電気的検査等を行った結果、画素欠陥が解消されない場合に施されるものである。このような場合には、切断した側のドレイン電極側に欠陥が存在しない可能性があるので、切断した側の分岐部について修正用電極を用いて共通部との導通を回復させ、他方の分岐部を切断する。
図１７に示したものでは、副画素１ｂにおいて、ドレイン電極１６ｂが電気的に遮断され、ドレイン電極１６ａが、迂回経路９５を経由するように、ドレイン引出し配線分岐部７ａ、修正用電極９ａ及びドレイン引出し配線分岐部７ｂを介して、ドレイン引出し配線共通部に電気的接続される。そして、ドレイン引出配線共通部７ｄが、保持容量素子の一方の電極（保持容量上電極）２１及びコンタクトホール８を介して副画素電極１ｂと接続される。
本実施形態において、ドレイン引出し配線分岐部の分離には、切断箇所９７ａ、９７ｂ、および１２０に対して基板の表面または裏面からレーザを照射することで破壊分離する。使用するレーザ波長としては、例えば、ＹＡＧレーザの第４高調波（波長２６６ｎｍ）が挙げられる。また、ドレイン引出し配線分岐部と修正用接続電極との導通には、導通箇所９６ａに対して基板の表面または裏面からレーザを照射する。使用するレーザ波長としては、例えば、ＹＡＧレーザの第２高調波（波長５３２ｎｍ）が挙げられる。
なお、自画素内で欠陥を修正できる本発明は、異なる輝度の副画素としての機能低下を抑制できるため、マルチ画素駆動の視野角特性向上効果の低下を抑制することができる。
本実施形態では、副画素１ｂが画素欠陥である場合について適用したが、副画素１ａに画素欠陥がある場合においても同様に適用可能である。
また、本実施形態では１画素が２つの副画素により構成されるマルチ画素構造を用いたが、３以上の副画素から構成されるものでも構わない。
本実施形態は、マルチ画素構造かつＭＶＡの構造であるが、これに限られることはなく、マルチ画素構造を有しないＭＶＡ方式や、ＭＶＡ方式ではないマルチ画素駆動にも適用可能である。
なお、本発明は液晶表示装置に限定されるものではなく、例えば、カラーフィルタ基板と、カラーフィルタ基板と対向するように本発明のアクティブマトリクス基板を配置し、それら基板と基板との間に有機ＥＬ層を配置することで有機ＥＬパネルとし、パネルの外部引き出し端子にドライバ等を接続することにより有機ＥＬ表示装置を構成することも可能である。また、液晶表示装置や有機ＥＬ表示装置以外であっても、アクティブマトリクス基板で構成される表示装置であれば、本発明は適用可能である。
〔実施形態５〕
本発明の実施のその他の形態である実施形態５について、図１９から図２４に基づいて以下に説明する。なお、説明の便宜上、前述の実施の形態１〜５で用いた部材と同じ機能を有する部材には同じ符号を付して説明を省略する。
本実施形態のアクティブマトリクス基板と実施形態２、３において説明した図８、図１１に示すアクティブマトリクス基板１００との違いは、アクティブ素子であるＴＦＴ４、１つに対して設けられている修正用接続電極９の本数にあり、実施形態５の構成では、１つのＴＦＴ４に対して、修正用接続電極９が複数本設けられている。なお、違いはこの点のみである。
図１９に示すアクティブマトリクス基板１００が、実施形態２における図８に示した、２つのドレイン電極１６ａ、１６ｂを備え、これらドレイン電極１６ａ、１６ｂとドレイン引出し配線分岐部７ａ、７ｂとが接続され、ドレイン引出し配線共通部７ｄがコンタクトホール８を介して画素電極１と接続されている構成に対応する。そして、図８のアクティブマトリクス基板１００では、第２導電パターン部である修正用接続電極９が、ドレイン引出し配線共通部７ｄに近い部分に１本だけ、ドレイン引出し配線分岐部７ａ、７ｂを横切るように設けられていた。これに対し、図１９に示すアクティブマトリクス基板１００では、ドレイン引出し配線共通部７ｄに近い部分とＴＦＴ４に近い部分とに２本、修正用接続電極９ａ，９ｂが、ドレイン引出し配線分岐部７ａ、７ｂを横切るように設けられている。
また、図２０に示すアクティブマトリクス基板１００が、実施形態３における図１１に示した、３つのドレイン電極１６ａ、１６ｂ、１６ｃを備え、これらドレイン電極１６ａ、１６ｂ、１６ｃとドレイン引出し配線分岐部７ａ、７ｂ、７ｃとが接続され、ドレイン引出し配線共通部７ｄがコンタクトホール８を介して画素電極１と接続されている構成に対応する。そして、図１１のアクティブマトリクス基板１００では、第２導電パターン部である修正用接続電極９が、ドレイン引出し配線共通部７ｄに近い部分に１本だけ、ドレイン引出し配線分岐部７ａ、７ｂ、７ｃを横切るように設けられていた。これに対し、図２０に示すアクティブマトリクス基板１００では、ドレイン引出し配線共通部７ｄに近い部分とＴＦＴ４に近い部分とに２本、修正用接続電極９ａ，９ｂがドレイン引出し配線分岐部７ａ、７ｂ、７ｃを横切るように設けられている。
このように、１つのＴＦＴ４に対して設けられる修正用接続電極９の本数を複数とすることで、欠陥画素の修正確率を上げることができる。
すなわち、図８に示すアクティブマトリクス基板１００を例にして説明すると、修正用接続電極９が１本しかない構成では、図２１に示すように、もしもドレイン引出し配線分岐部７ａ（或いは７ｂ）が断線８０していたり、図２２に示すように、修正用接続電極９ａ自身が断線８１していたりすると、欠陥画素の修正ができなくなる。
しかしながら、図１９或いは図２０に示すアクティブマトリクス基板１００のように、修正用接続電極９ａ，９ｂとして、１つのＴＦＴ４に対して修正用接続電極９を複数設けておくことで、ドレイン引出し配線分岐部７ａ（或いは７ｂ）が断線８０していたり、修正用接続電極９ａが断線８１していたりしても、別の修正用接続電極９ｂを使って、欠陥画素の修正が可能となる。
また、このように、１つのＴＦＴ４に対して複数の修正用接続電極９ａ，９ｂを設ける構成においては、修正用接続電極９ａ，９ｂの間隔は広いほうが好ましく、図１９、図２０に示したように、ドレイン引出し配線共通部７ｄに近い部分とＴＦＴ４に近い部分とに分けて配置することが好ましい。こでは、図２１に示すようなドレイン引出し配線分岐部７ａ（或いは７ｂ）の断線８０が発生した場合に、修正用接続電極９ａ，９ｂが２本ともＴＦＴ４に近い部分に配置された構成では、欠陥画素を修正できないためである。
また、１つのＴＦＴ４に対して設ける修正用接続電極９の本数が多いほど、上記した断線８０・８１が生じた場合でも、欠陥画素を修正し得る可能性が高まるが、修正用接続電極９の本数が多くなるほど、開口率も低下する。したがって、修正用接続電極９の本数は、開口率と断線８０・８１の生じ易さを考慮して設定すればよい。
次に、図２３、図２４を用いて、１つのＴＦＴ４に対する修正用接続電極９を複数本としながらも、開口率が低下することを抑制しえる構成について説明する。
図２３、図２４に示すアクティブマトリクス基板１００は何れも、図２０のアクティブマトリクス基板１００と同じく、３つのドレイン電極１６ａ、１６ｂ、１６ｃを備えたタイプであり、これにおいて、修正用接続電極９が２本設けられた構成である。違いは、図２０のアクティブマトリクス基板１００では、２本の修正用接続電極９ａ，９ｂ共に、設けられたドレイン引出し配線分岐部全てに相当する、３本のドレイン引出し配線分岐部７ａ、７ｂ、７ｃを横切るように設けられていた。
これに対し、図２３、図２４に示すアクティブマトリクス基板１００では、２本のうちの１本である修正用接続電極９ａは、３本全てのドレイン引出し配線分岐部７ａ、７ｂ、７ｃを横切るように設けられている（第２導電パターンＡ部）が、他方の修正用接続電極９Ｂは、設けられたドレイン引出し配線分岐部全てのうちの２本以上の一部のドレイン引出し配線を横切るように設けられている（第２導電パターンＢ部）。
詳細には、図２３のアクティブマトリクス基板１００では、修正用接続電極９Ｂがドレイン引出し配線分岐部７ａ，７ｂを横切るように設けられ、図２４のアクティブマトリクス基板１００では、修正用接続電極９Ｂがドレイン引出し配線分岐部７ｂ，７ｃを横切るように設けられている。
このように、ドレイン引出し配線分岐部が３つ以上設けられる構成においては、複数あるドレイン引出し配線分岐部のうちの一部のドレイン引出し配線分岐部同士を電気的接続が可能に設けられた修正用接続電極９Ｂを含ませておくことで、一定の冗長効果を保ちながら、開口率を上げることができる。
また、複数あるドレイン引出し配線分岐部のうちの一部のドレイン引出し配線分岐部同士を電気的接続が可能に設けられた修正用接続電極９Ｂを設ける場合、ドレイン引出し配線分岐部における線長が最も長いものと重なる部分を持たせて、この線長が最も長いドレイン引出し配線分岐部を他のドレイン引出し配線分岐部に電気的接続し得るように設けることが好ましい。
これは、配線はその線長が長くなるほど断線しやすく、図２３、図２４のアクティブマトリクス基板１００の構成においては、ドレイン引出し配線分岐部７ｃが最も断線しやすい。つまり、線長が最も長いドレイン引出し配線分岐部７ｃとドレイン引出し配線分岐部７ｂとを横切るように、修正用接続電極９Ｂを設けている図２４に示すアクティブマトリクス基板１００の方が、図２３に示したアクティブマトリクス基板１００よりも欠陥画素の修正確率が高い。
〔実施形態６〕
本発明の実施のその他の形態である実施形態６について、図２５から図２９に基づいて以下に説明する。なお、説明の便宜上、前述の実施の形態１〜６で用いた部材と同じ機能を有する部材には同じ符号を付して説明を省略する。
本実施形態のアクティブマトリクス基板と実施形態２において図８に示したアクティブマトリクス基板１００との違いは、画素電極１が画素電極材料であるＩＴＯが除去された除去部８３を備え、該除去部８３がドレイン引出し配線分岐部７ａ，７ｂと重なる部分を有する点である。なお、違いはこの点のみである。
欠陥画素を修正するに際し、ドレイン引出し配線分岐部７ａ（或いは７ｂ）を切断してドレイン電極１６ａ（或いは１６ｂ）から切り離したり、更に切り離したドレイン引出し配線分岐部７ａ（或いは７ｂ）を正常なチャネルに接続されたドレイン引出し配線分岐部７ｂ（或いは７ａ）に、修正用接続電極９を介して電気的接続したりするが、このとき、上層にある画素電極１と、ソース／ドレイン間でリーク（ＳＤリーク）を生じたチャネルに繋がるドレイン引出し配線分岐部７ａ（或いは７ｂ）とがリークする虞がある。
これに対し、図２５、図２７、図２８に示すアクティブマトリクス基板１００では、画素電極１が画素電極材料であるＩＴＯが除去された除去部８３を備え、該除去部８３が、ドレイン引出し配線分岐部７ａ，７ｂと重なる部分を有している。
詳細には、図２５の構成では、除去部８３が修正用接続電極９の配置位置に対応して設けられている。これにより、ドレイン引出し配線分岐部７ａ、７ｂと修正用接続電極９とを導通させる際に、画素電極１とＳＤリークチャネルに繋がるドレイン引出し配線分岐部７ａ（或いは７ｂ）とのリークの発生を防止することができる。
また、図２６の構成では、ドレイン引出し配線分岐部７ａ、７ｂを切断する際の切断位置に対応して除去部８３が設けられている。これにより、ドレイン引出し配線分岐部７ａ、７ｂを切断する際に、画素電極１とＳＤリークチャネルに繋がるドレイン引出し配線分岐部７ａ（或いは７ｂ）とのリークの発生を防止することができる。
そして、図２７の構成では、除去部８３が修正用接続電極９の配置位置及びドレイン引出し配線分岐部７ａ，７ｂの各切断位置に対応して設けられているので、これにより、ドレイン引出し配線分岐部７ａ、７ｂと修正用接続電極９とを導通させる際にも、ドレイン引出し配線分岐部７ａ、７ｂを切断する際にも、画素電極１とＳＤリークチャネルに繋がるドレイン引出し配線分岐部７ａ（或いは７ｂ）とのリークの発生を防止することができる。
また、上記除去部８３は、画素電極１に形成された前述の液晶分子の配向制御用電極スリット３０の一部とすることもできる。実施形態４にて説明したように、液晶表示装置において、配向制御用電極スリット３０が形成された領域は、通常では、透過領域（開口部）として機能していない領域である。したがって、このような配向制御用電極スリット３０を除去部８３として利用することで、除去部８３を設けることで開口率が低下してしまうことを防止することができる。
図２８に、配向制御用電極スリット３０を除去部８３として利用したアクティブマトリクス基板の構成を示す。図２８に示すように、配向制御用電極スリット３０を除去部８３として利用しているので、レーザ照射箇所９７ａ，９７ｂはスリット形状に沿った斜めとなっている。
ところで、除去部８３は、液晶分子の配向を乱すので、図２９に示すように、除去部８３を遮光する遮光膜８４を設けることが好ましい。図２９の構成では、アクティブマトリクス基板１００に対向して配される対向基板であるカラーフィルタ基板において、ブラックマトリクスにて遮光されている。遮光膜８４は、アクティブマトリクス基板１００側に設ける構成としてもよく、要は、表示装置として、基板（液晶パネル）面垂直方向から見たときに、除去部８３を遮光するものであればよい。
〔実施形態７〕
本発明の実施のその他の形態である実施形態７について、図３０に基づいて以下に説明する。なお、説明の便宜上、前述の実施の形態１〜６で用いた部材と同じ機能を有する部材には同じ符号を付して説明を省略する。
本実施形態のアクティブマトリクス基板と実施形態２において説明した図８に示すアクティブマトリクス基板１００との違いは、ソース電極６の数にある。図８のアクティブマトリクス基板１００では、ソース電極６、１つに対してドレイン電極が２つ（複数）備えられていた。図８のアクティブマトリクス基板におけるチャネル数は２である。一方、図３０に示すように、本実施形態のアクティブマトリクス基板１００では、３つのソース電極６ａ、６ｂ、６ｃが設けられており、ドレイン電極１６ａに対してソース電極６ａ、６ｂ、ドレイン電極１６ｂに対してソース電極６ｂ、６ｃというように複数配置されている。図３０のアクティブマトリクス基板１００におけるチャネル数は４である。なお、違いはこの点のみである。
図８に示すアクティブマトリクス基板１００のように、１つのソース電極６に対して複数のドレイン電極１６ａ，１６ｂを備える構成とすることで、高速表示への対応及び消費電力の抑制を実現できるといった効果がある。
一方、図３０のアクティブマトリクス基板１００では、このような効果は期待できないが、図８のアクティブマトリクス基板１００と同じドレイン引出し配線分岐部７ａ，７ｂでありながら、チャネル数は、３本のドレイン引出し配線分岐部７ａ，７ｂ７ｃが設けられている図１１に示すアクティブマトリクス基板１００と同じにできる。
したがって、チャネル数を多く確保しながら、ＴＦＴ４におけるソース電極とドレイン電極との間の寄生容量（Ｃｇｄ）による画素電位の引き込みを抑えることができるので、画素電極１が所望の実効電圧に達するためのソース電圧を下げることができ、ひいては、消費電力の抑制が可能となる。
なお、上記した実施形態１〜７は適宜組み合わせ得るものであり、例えば１つのＴＦＴに対して修正用接続電極を複数設ける構成と除去部との組み合わせたり、１つのＴＦＴに対して修正用接続電極を複数設ける構成と、ドレイン電極に対して複数のソース電極を配置してチャネル数を増やしながら消費電力の抑制を図る構成との組み合わせなど、適宜可能である。
なお、発明を実施するための最良の形態の項においてなした具体的な実施態様または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する特許請求の範囲内で、いろいろと変更して実施することができるものである。
本発明によれば、自画素内で修正を完結する場合であっても開口率をあまり低下させることなく、信号線に接続した電極が断線し難いアクティブマトリクス基板又は表示装置を提供することが可能となる。
このような本発明のアクティブマトリクス基板は、表示装置のパネル用基板に用いられる場合には、表示装置の歩留り向上に貢献することができ、特に点欠陥の発生を抑制することが必要となる大型ＴＶ用パネルの構成部材として好適に用いることができる。
そして、液晶表示装置に限定されるものではなく、例えば、カラーフィルタ基板と、カラーフィルタ基板と対向するように本発明のアクティブマトリクス基板を配置し、それら基板と基板との間に有機ＥＬ層を配置することで有機ＥＬパネルとし、パネルの外部引き出し端子にドライバ等を接続することにより有機ＥＬ表示装置を構成することも可能である。また、液晶表示装置や有機ＥＬ表示装置以外であっても、アクティブマトリクス基板で構成される表示装置であれば、本発明は適用可能である。

Claims (30)

  1. アクティブ素子が、少なくとも１つ以上のソース電極と２つ以上のドレイン電極とを備えて２つ以上のチャネルを有し、
    前記２つ以上のドレイン電極の少なくとも１つが配線部を介して画素電極と電気的に接続され、
    前記配線部が、画素電極に繋がる共通部及び該共通部から前記２つ以上のドレイン電極のそれぞれに対応して分岐した分岐部を含む第１導電パターン部を備え、
    さらに、絶縁層を介して前記第１導電パターン部の分岐部と重なる部分を有すると共に、前記絶縁層を貫通させて導通することにより前記分岐部の複数と電気的接続が可能な第２導電パターン部が設けられたこと特徴とするアクティブマトリクス基板。
  2. 前記ソース電極の１つに対して前記ドレイン電極が複数備えられていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  3. 前記ドレイン電極の１つに対して前記ソース電極が複数備えられていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  4. 前記第２導電パターン部は、少なくとも１つの導電層から前記アクティブ素子のゲート電極用導電層を電気的に分離して形成されたことを特徴する請求項１に記載のアクティブマトリクス基板。
  5. 前記第２導電パターン部は、少なくとも１つの導電層から保持容量配線用導電層を電気的に分離可能なようにして形成されたことを特徴する請求項１に記載のアクティブマトリクス基板。
  6. 前記第２導電パターン部は、アクティブ素子１つに対して複数設けられていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  7. アクティブ素子１つに対して前記ドレイン電極が３つ以上設けられると共に、各ドレイン電極に対応して前記分岐部が３つ以上設けられており、
    前記複数の第２導電パターン部が、全ての前記分岐部と電気的接続が可能に設けられた第２導電パターンＡ部と、２つ以上の前記分岐部と電気的接続が可能に設けられた第２導電パターンＢ部とを含むことを特徴とする請求項６に記載のアクティブマトリクス基板。
  8. 前記第２導電パターンＢ部は、前記第１導電パターン部における線長が最も長い分岐部と重なる部分を有し、該線長が最も長い分岐部を他の分岐部に電気的接続し得るように設けられていることを特徴とする請求項７に記載のアクティブマトリクス基板。
  9. 画素が複数の副画素から構成され、該複数の副画素の各々のアクティブ素子に対して前記第２導電パターン部を備えたことを特徴とする請求項１に記載のアクティブマトリクス基板。
  10. 前記複数の副画素のうちの少なくとも２つは輝度が互いに異なることを特徴とする請求項９に記載のアクティブマトリクス基板。
  11. 前記第２導電パターン部が絶縁層を介して第１導電パターン部の分岐部と重なる部分の領域の面積が２５μｍ２以上であることを特徴とする請求項１に記載のアクティブマトリクス基板。
  12. 前記第２導電パターン部は、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｗ、Ｍｏ及びＣｕからなる群より選択される少なくとも１種を含む材料により形成されたものであることを特徴とする請求項１に記載のアクティブマトリクス基板。
  13. 前記第２導電パターン部は、液晶分子の配向制御用突起又は電極スリットと重なる部分を有することを特徴とする請求項１に記載のアクティブマトリクス基板。
  14. 前記画素電極は、画素電極材料が除去された除去部を備え、
    該除去部は、前記分岐部と重なる部分を有することを特徴とする請求項１に記載のアクティブマトリクス基板。
  15. 前記除去部は、前記第２導電パターン部の配置位置に対応して設けられていることを特徴とする請求項１４に記載のアクティブマトリクス基板。
  16. 前記除去部は、前記分岐部を切断する際の切断位置に対応して設けられていることを特徴とする請求項１４に記載のアクティブマトリクス基板。
  17. 前記除去部は、前記第２導電パターン部の配置位置及び前記分岐部を切断する際の切断位置に対応して設けられていることを特徴とする請求項１４に記載のアクティブマトリクス基板。
  18. 前記除去部は、前記画素電極に形成された液晶分子の配向制御用電極スリットの一部であることを特徴とする請求項１４に記載のアクティブマトリクス基板。
  19. 前記除去部を遮光する遮光膜を備えることを特徴とする請求項１４に記載のアクティブマトリクス基板。
  20. 請求項１に記載のアクティブマトリクス基板を備えてなることを特徴とする表示装置。
  21. 請求項１４に記載のアクティブマトリクス基板を備えると共に、該アクティブマトリクス基板における前記除去部を遮光する遮光膜を備えることを特徴とする表示装置。
  22. 請求項２０又は２１に記載の表示装置と、テレビジョン放送を受信するチューナ部とを備えたテレビジョン受像機。
  23. アクティブ素子が、少なくとも１つ以上のソース電極と２つ以上のドレイン電極とを備えて２つ以上のチャネルを有し、前記２つ以上のドレイン電極の少なくとも１つが配線部を介して画素電極と電気的に接続され、前記配線部が、画素電極に繋がる共通部及び該共通部から前記２つ以上のドレイン電極のそれぞれに対応して分岐した分岐部を含む第１導電パターン部を備え、さらに、絶縁層を介して前記第１導電パターン部の分岐部と重なる部分を有すると共に、前記絶縁層を貫通させて導通することにより前記分岐部の複数と電気的接続が可能な第２導電パターン部が設けられたアクティブマトリクス基板の画素欠陥修正方法であって、
    画素欠陥のある画素について、前記複数の分岐部のうちの少なくも１つを、前記第２導電パターン部が重なる部分と前記共通部との間で切断することを特徴とする画素欠陥修正方法。
  24. 前記分岐部の切断により画素欠陥が修正されなければ、前記切断された分岐部の切断箇所よりドレイン電極側と前記共通部とを電気的接続するように、前記絶縁層を貫通して前記第２導電パターン部を導通させて前記切断された分岐部と他の分岐部とを電気的接続し、かつ前記切断された分岐部以外の他の分岐部のうちの少なくとも１つを切断することを特徴とする請求項２３に記載の画素欠陥修正方法。
  25. アクティブ素子が、少なくとも１つ以上のソース電極と２つ以上のドレイン電極とを備えて２つ以上のチャネルを有し、前記２つ以上のドレイン電極の少なくとも１つが配線部を介して画素電極と電気的に接続され、前記配線部が、画素電極に繋がる共通部及び該共通部から前記２つ以上のドレイン電極のそれぞれに対応して分岐した分岐部を含む第１導電パターン部を備え、さらに、絶縁層を介して前記第１導電パターン部の分岐部と重なる部分を有すると共に、前記絶縁層を貫通させて導通することにより前記分岐部の複数と電気的接続が可能な第２導電パターン部が設けられたアクティブマトリクス基板の画素欠陥修正方法であって、
    画素欠陥のある画素について、前記複数の分岐部のうちの１つを、前記第２導電パターン部が重なる部分と前記共通部との間で切断する第１ステップと、
    前記分岐部の切断により画素欠陥が修正されたか否かを検査する第２ステップと、
    前記分岐部の切断により画素欠陥が修正されていなければ、前記絶縁層を貫通して前記第２導電パターン部を前記切断された分岐部と他の分岐部とに導通させて、前記切断された分岐部の切断箇所よりドレイン電極側と前記共通部とを電気的に接続させる一方、前記切断された分岐部以外の他の分岐部を１つ切断する第３ステップとを有し、
    第２ステップにて画素欠陥が修正されたことが検出されるまで、前記第２〜第３のステップを繰り返すことを特徴とするアクティブマトリクス基板の画素欠陥修正方法。
  26. 前記絶縁層を貫通して前記第２導電パターン部を導通させるのに、前記第２導電パターン部と前記第１導電パターン部の分岐部とが重なる領域にレーザ照射して、前記第２導電パターン部か前記分岐部かの少なくとも何れか一方を溶融することを特徴とする請求項２３、２４又は２５に記載の画素欠陥修正方法。
  27. アクティブ素子が、少なくとも１つ以上のソース電極と２つ以上のドレイン電極とを備えて２つ以上のチャネルを有し、前記２つ以上のドレイン電極の少なくとも１つが配線部を介して画素電極と電気的に接続され、前記配線部が、画素電極に繋がる共通部及び該共通部から前記２つ以上のドレイン電極のそれぞれに対応して分岐した分岐部を含む第１導電パターン部を備え、さらに、絶縁層を介して前記第１導電パターン部の分岐部と重なる部分を有すると共に、前記絶縁層を貫通させて導通することにより前記分岐部の複数と電気的接続が可能な第２導電パターン部が設けられたアクティブマトリクス基板の製造方法であって、
    画素欠陥のある画素について、前記複数の分岐部のうちの少なくも１つを、前記第２導電パターン部が重なる部分と前記共通部との間で切断して、画素欠陥修正を行うことを特徴とするアクティブマトリクス基板の製造方法。
  28. アクティブ素子が、少なくとも１つ以上のソース電極と２つ以上のドレイン電極とを備えて２つ以上のチャネルを有し、前記２つ以上のドレイン電極の少なくとも１つが配線部を介して画素電極と電気的に接続され、前記配線部が、画素電極に繋がる共通部及び該共通部から前記２つ以上のドレイン電極のそれぞれに対応して分岐した分岐部を含む第１導電パターン部を備え、さらに、絶縁層を介して前記第１導電パターン部の分岐部と重なる部分を有すると共に、前記絶縁層を貫通させて導通することにより前記分岐部の複数と電気的接続が可能な第２導電パターン部が設けられたアクティブマトリクス基板の製造方法であって、
    画素欠陥のある画素を修正する修正ステップを有しており、
    該修正ステップにおいては、
    画素欠陥のある画素について、前記複数の分岐部のうちの１つを、前記第２導電パターン部が重なる部分と前記共通部との間で切断する第１ステップと、
    前記分岐部の切断により画素欠陥が修正されたか否かを検査する第２ステップと、
    前記分岐部の切断により画素欠陥が修正されていなければ、前記絶縁層を貫通して前記第２導電パターン部を前記切断された分岐部と他の分岐部とに導通させて、前記切断された分岐部の切断箇所よりドレイン電極側と前記共通部とを電気的に接続させる一方、前記切断された分岐部以外の他の分岐部を１つ切断する第３ステップとを含み、
    第２ステップにて画素欠陥が修正されたことが検出されるまで第２〜第３ステップを繰り返すことを特徴とするアクティブマトリクス基板の製造方法。
  29. 少なくとも１つの導電層から保持容量配線用導電層を電気的に分離して、前記第２導電パターン部を形成するステップを有することを特徴する請求項２７又は２８に記載のアクティブマトリクス基板の製造方法。
  30. 請求項２３〜２６の何れか１項に記載の画素欠陥修正方法又は請求項２７〜２９の何れか１項に記載のアクティブマトリクス基板の製造方法を用いた表示装置の製造方法。
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