JP4095016B2 - 発振器、周波数逓倍器、及び試験装置 - Google Patents
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Description
Claims (26)
- 所望の周波数の発振信号を生成する発振器であって、
予め定められた周波数の基準信号を生成する基準発振部と、
前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第1可変遅延回路と、
前記基準発振部が生成した前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第1可変遅延回路の遅延量を制御する遅延量制御部と、
それぞれの前記第1可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記発振信号を生成する周波数加算回路と
を備え、
前記発振器は、前記基準信号の周波数のk倍(但しkは2以上の整数)の周波数を有する前記発振信号を生成するものであって、
前記第1可変遅延回路は、2k個縦続接続され、前記基準信号の周期の1/2k倍と略等しい遅延量がそれぞれ設定され、
前記周波数加算回路は、前記複数の第1可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記発振信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
前記複数の第1可変遅延回路の最終段から出力される前記遅延信号を受け取り、受けとった前記遅延信号を前記第1可変遅延回路と略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第2可変遅延回路と、
前記複数の第1可変遅延回路及び前記複数の第2可変遅延回路において、同一の段に設けられた前記第1可変遅延回路及び前記第2可変遅延回路にそれぞれ入力される前記入力信号の電圧レベルを加算して前記周波数加算回路に供給する、前記複数の第1可変遅延回路及び前記複数の第2可変遅延回路の各段毎に設けられた複数の電圧加算回路と
を更に備える発振器。 - 所望の周波数の発振信号を生成する発振器であって、
予め定められた周波数の基準信号を生成する基準発振部と、
前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第1可変遅延回路と、
前記基準発振部が生成した前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第1可変遅延回路の遅延量を制御する遅延量制御部と、
それぞれの前記第1可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記発振信号を生成する周波数加算回路と
を備え、
前記発振器は、前記基準信号の周波数のk倍(但しkは2以上の整数)の周波数を有する前記発振信号を生成するものであって、
前記第1可変遅延回路は、2k個縦続接続され、前記基準信号の周期の1/2k倍と略等しい遅延量がそれぞれ設定され、
前記周波数加算回路は、前記複数の第1可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記発振信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
前記周波数加算回路は、
前記複数の第1可変遅延回路のうち偶数段に設けられた前記第1可変遅延回路に対応して設けられ、前記発振信号の波形のうちHレベルを示す部分を生成するための複数のHレベル生成部と、
前記複数の第1可変遅延回路のうち奇数段に設けられた前記第1可変遅延回路に対応して設けられ、前記発振信号の波形のうちLレベルを示す部分を生成するための複数のLレベル生成部と
を有し、
それぞれの前記Hレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第1可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がH論理の場合に、前記発振信号のHレベルの電圧を出力し、
それぞれの前記Lレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第1可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がH論理の場合に、前記発振信号のLレベルの電圧を出力し、
前記周波数加算回路は、前記複数のHレベル生成部及び前記複数のLレベル生成部が出力する信号の和を、前記発振信号として出力する
発振器。 - 所望の周波数の発振信号を生成する発振器であって、
予め定められた周波数の基準信号を生成する基準発振部と、
前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第1可変遅延回路と、
前記基準発振部が生成した前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第1可変遅延回路の遅延量を制御する遅延量制御部と、
それぞれの前記第1可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記発振信号を生成する周波数加算回路と
を備え、
前記周波数加算回路は、前記複数の第1可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記発振信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
前記周波数加算回路は、
前記複数の第1可変遅延回路に対応して設けられ、前記発振信号の波形のうちHレベルを示す部分を生成するための複数のHレベル生成部と、前記発振信号の波形のうちLレベルを示す部分を生成するための複数のLレベル生成部と
を有し、
それぞれの前記Hレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して更に遅延された他の入力信号との論理積を演算し、算出した論理積がH論理の場合に前記発振信号のHレベルの電圧を出力し、
それぞれの前記Lレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して更に遅延された他の入力信号との論理積を演算し、算出した論理積がH論理の場合に、前記発振信号のLレベルの電圧を出力し、
前記周波数加算回路は、前記複数のHレベル生成部及び前記複数のLレベル生成部が出力する信号の和を、前記発振信号として出力する
発振器。 - 前記複数の第1可変遅延回路に入力される複数の前記入力信号のうち、位相間隔が略等しい複数の前記入力信号を選択し、選択した前記入力信号を前記周波数加算回路に供給することにより、前記位相間隔に応じた周波数を有する前記発振信号を生成させる選択部を更に備える請求項1乃至3のいずれかに記載の発振器。
- 前記複数の第1可変遅延回路が出力する複数の前記入力信号のうち、任意の複数の前記入力信号を選択し、選択した前記入力信号を前記周波数加算回路に供給することにより、任意のパターンを有する前記発振信号を生成させる選択部を更に備える請求項1乃至3のいずれかに記載の発振器。
- 前記周波数加算回路が生成した前記発振信号の周波数成分から、前記複数の入力信号のスキューにより生じるスプリアス成分を除去するフィルタを更に備える請求項1乃至3のいずれかに記載の発振器。
- 前記複数の第1可変遅延回路の最終段から出力される前記遅延信号を受け取り、受けとった前記遅延信号を前記第1可変遅延回路と略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第2可変遅延回路と、
前記複数の第1可変遅延回路及び前記複数の第2可変遅延回路において、同一の段に設けられた前記第1可変遅延回路及び前記第2可変遅延回路にそれぞれ入力される前記入力信号の電圧レベルを加算して前記周波数加算回路に供給する、前記複数の第1可変遅延回路及び前記複数の第2可変遅延回路の各段毎に設けられた複数の電圧加算回路と
を更に備える請求項2または3に記載の発振器。 - 前記周波数加算回路は、
前記複数の第1可変遅延回路のうち偶数段に設けられた前記第1可変遅延回路に対応して設けられ、前記発振信号の波形のうちHレベルを示す部分を生成するための複数のHレベル生成部と、
前記複数の第1可変遅延回路のうち奇数段に設けられた前記第1可変遅延回路に対応して設けられ、前記発振信号の波形のうちLレベルを示す部分を生成するための複数のLレベル生成部と
を有し、
それぞれの前記Hレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第1可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がH論理の場合に、前記発振信号のHレベルの電圧を出力し、
それぞれの前記Lレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第1可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がH論理の場合に、前記発振信号のLレベルの電圧を出力し、
前記周波数加算回路は、前記複数のHレベル生成部及び前記複数のLレベル生成部が出力する信号の和を、前記発振信号として出力する
請求項1に記載の発振器。 - 前記基準発振部は、水晶発振器である請求項1乃至3のいずれかに記載の発振器。
- 与えられる基準信号の周波数のk倍(但しkは2以上の整数)の周波数を有する発振信号を出力する周波数逓倍器であって、
前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第1可変遅延回路と、
前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第1可変遅延回路の遅延量を制御する遅延量制御部と、
それぞれの前記第1可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記発振信号を生成する周波数加算回路と
を備え、
前記第1可変遅延回路は、2k個縦続接続され、前記基準信号の周期の1/2k倍と略等しい遅延量がそれぞれ設定され、
前記周波数加算回路は、前記複数の第1可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記発振信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
前記複数の第1可変遅延回路の最終段から出力される前記遅延信号を受け取り、受けとった前記遅延信号を前記第1可変遅延回路と略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第2可変遅延回路と、
前記複数の第1可変遅延回路及び前記複数の第2可変遅延回路において、同一の段に設けられた前記第1可変遅延回路及び前記第2可変遅延回路にそれぞれ入力される前記入力信号の電圧レベルを加算して前記周波数加算回路に供給する、前記複数の第1可変遅延回路及び前記複数の第2可変遅延回路の各段毎に設けられた複数の電圧加算回路と
を更に備える周波数逓倍器。 - 与えられる基準信号の周波数のk倍(但しkは2以上の整数)の周波数を有する発振信号を出力する周波数逓倍器であって、
前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第1可変遅延回路と、
前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第1可変遅延回路の遅延量を制御する遅延量制御部と、
それぞれの前記第1可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記発振信号を生成する周波数加算回路と
を備え、
前記第1可変遅延回路は、2k個縦続接続され、前記基準信号の周期の1/2k倍と略等しい遅延量がそれぞれ設定され、
前記周波数加算回路は、前記複数の第1可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記発振信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
前記周波数加算回路は、
前記複数の第1可変遅延回路のうち偶数段に設けられた前記第1可変遅延回路に対応して設けられ、前記発振信号の波形のうちHレベルを示す部分を生成するための複数のHレベル生成部と、
前記複数の第1可変遅延回路のうち奇数段に設けられた前記第1可変遅延回路に対応して設けられ、前記発振信号の波形のうちLレベルを示す部分を生成するための複数のLレベル生成部と
を有し、
それぞれの前記Hレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第1可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がH論理の場合に、前記発振信号のHレベルの電圧を出力し、
それぞれの前記Lレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第1可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がH論理の場合に、前記発振信号のLレベルの電圧を出力し、
前記周波数加算回路は、前記複数のHレベル生成部及び前記複数のLレベル生成部が出力する信号の和を、前記発振信号として出力する
周波数逓倍器。 - 与えられる基準信号の周波数のk倍(但しkは2以上の整数)の周波数を有する発振信号を出力する周波数逓倍器であって、
前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第1可変遅延回路と、
前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第1可変遅延回路の遅延量を制御する遅延量制御部と、
それぞれの前記第1可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記発振信号を生成する周波数加算回路と
を備え、
前記周波数加算回路は、前記複数の第1可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記発振信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
前記周波数加算回路は、
前記複数の第1可変遅延回路に対応して設けられ、前記発振信号の波形のうちHレベルを示す部分を生成するための複数のHレベル生成部と、前記発振信号の波形のうちLレベルを示す部分を生成するための複数のLレベル生成部と
を有し、
それぞれの前記Hレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して更に遅延された他の入力信号との論理積を演算し、算出した論理積がH論理の場合に前記発振信号のHレベルの電圧を出力し、
それぞれの前記Lレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して更に遅延された他の入力信号との論理積を演算し、算出した論理積がH論理の場合に、前記発振信号のLレベルの電圧を出力し、
前記周波数加算回路は、前記複数のHレベル生成部及び前記複数のLレベル生成部が出力する信号の和を、前記発振信号として出力する
周波数逓倍器。 - 前記複数の第1可変遅延回路に入力される複数の前記入力信号のうち、位相間隔が略等しい複数の前記入力信号を選択し、選択した前記入力信号を前記周波数加算回路に供給することにより、前記位相間隔に応じた周波数を有する前記発振信号を生成させる選択部を更に備える請求項10乃至12のいずれかに記載の周波数逓倍器。
- 前記複数の第1可変遅延回路が出力する複数の前記入力信号のうち、任意の複数の前記入力信号を選択し、選択した前記入力信号を前記周波数加算回路に供給することにより、任意のパターンを有する前記発振信号を生成させる選択部を更に備える請求項10乃至12のいずれかに記載の周波数逓倍器。
- 前記周波数加算回路が生成した前記発振信号の周波数成分から、前記複数の入力信号のスキューにより生じるスプリアス成分を除去するフィルタを更に備える請求項10乃至12のいずれかに記載の周波数逓倍器。
- 前記複数の第1可変遅延回路の最終段から出力される前記遅延信号を受け取り、受けとった前記遅延信号を前記第1可変遅延回路と略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第2可変遅延回路と、
前記複数の第1可変遅延回路及び前記複数の第2可変遅延回路において、同一の段に設けられた前記第1可変遅延回路及び前記第2可変遅延回路にそれぞれ入力される前記入力信号の電圧レベルを加算して前記周波数加算回路に供給する、前記複数の第1可変遅延回路及び前記複数の第2可変遅延回路の各段毎に設けられた複数の電圧加算回路と
を更に備える請求項11または12に記載の周波数逓倍器。 - 前記周波数加算回路は、
前記複数の第1可変遅延回路のうち偶数段に設けられた前記第1可変遅延回路に対応して設けられ、前記発振信号の波形のうちHレベルを示す部分を生成するための複数のHレベル生成部と、
前記複数の第1可変遅延回路のうち奇数段に設けられた前記第1可変遅延回路に対応して設けられ、前記発振信号の波形のうちLレベルを示す部分を生成するための複数のLレベル生成部と
を有し、
それぞれの前記Hレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第1可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がH論理の場合に、前記発振信号のHレベルの電圧を出力し、
それぞれの前記Lレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第1可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がH論理の場合に、前記発振信号のLレベルの電圧を出力し、
前記周波数加算回路は、前記複数のHレベル生成部及び前記複数のLレベル生成部が出力する信号の和を、前記発振信号として出力する
請求項10に記載の周波数逓倍器。 - 電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
前記試験パターンを整形して前記電子デバイスに供給する波形整形器と、
前記波形整形器が前記試験パターンを供給するタイミングを制御するための、所望の周波数を有するクロック信号を生成するタイミング発生器と、
前記電子デバイスが出力する出力信号と、前記試験パターンに基づく期待値信号とを比較して、前記電子デバイスの良否を判定する判定器と
を備え、
前記タイミング発生器は、
予め定められた周波数の基準信号を生成する基準発振部と、
前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第1可変遅延回路と、
前記基準発振部が生成した前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第1可変遅延回路の遅延量を制御する遅延量制御部と、
それぞれの前記第1可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記クロック信号を生成する周波数加算回路と
を有し、
前記タイミング発生器は、前記基準信号の周波数のk倍(但しkは2以上の整数)の周波数を有する前記クロック信号を生成するものであって、
前記第1可変遅延回路は、2k個縦続接続され、前記基準信号の周期の1/2k倍と略等しい遅延量がそれぞれ設定され、
前記周波数加算回路は、前記複数の第1可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
前記タイミング発生器は、
前記複数の第1可変遅延回路の最終段から出力される前記遅延信号を受け取り、受けとった前記遅延信号を前記第1可変遅延回路と略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第2可変遅延回路と、
前記複数の第1可変遅延回路及び前記複数の第2可変遅延回路において、同一の段に設けられた前記第1可変遅延回路及び前記第2可変遅延回路にそれぞれ入力される前記入力信号の電圧レベルを加算して前記周波数加算回路に供給する、前記複数の第1可変遅延回路及び前記複数の第2可変遅延回路の各段毎に設けられた複数の電圧加算回路と
を更に有する
試験装置。 - 電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
前記試験パターンを整形して前記電子デバイスに供給する波形整形器と、
前記波形整形器が前記試験パターンを供給するタイミングを制御するための、所望の周波数を有するクロック信号を生成するタイミング発生器と、
前記電子デバイスが出力する出力信号と、前記試験パターンに基づく期待値信号とを比較して、前記電子デバイスの良否を判定する判定器と
を備え、
前記タイミング発生器は、
予め定められた周波数の基準信号を生成する基準発振部と、
前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第1可変遅延回路と、
前記基準発振部が生成した前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第1可変遅延回路の遅延量を制御する遅延量制御部と、
それぞれの前記第1可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記クロック信号を生成する周波数加算回路と
を有し、
前記タイミング発生器は、前記基準信号の周波数のk倍(但しkは2以上の整数)の周波数を有する前記クロック信号を生成するものであって、
前記第1可変遅延回路は、2k個縦続接続され、前記基準信号の周期の1/2k倍と略等しい遅延量がそれぞれ設定され、
前記周波数加算回路は、前記複数の第1可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
前記周波数加算回路は、
前記複数の第1可変遅延回路のうち偶数段に設けられた前記第1可変遅延回路に対応して設けられ、前記クロック信号の波形のうちHレベルを示す部分を生成するための複数のHレベル生成部と、
前記複数の第1可変遅延回路のうち奇数段に設けられた前記第1可変遅延回路に対応して設けられ、前記クロック信号の波形のうちLレベルを示す部分を生成するための複数のLレベル生成部と
を有し、
それぞれの前記Hレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第1可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がH論理の場合に、前記クロック信号のHレベルの電圧を出力し、
それぞれの前記Lレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第1可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がH論理の場合に、前記クロック信号のLレベルの電圧を出力し、
前記周波数加算回路は、前記複数のHレベル生成部及び前記複数のLレベル生成部が出力する信号の和を、前記クロック信号として出力する
試験装置。 - 電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
前記試験パターンを整形して前記電子デバイスに供給する波形整形器と、
前記波形整形器が前記試験パターンを供給するタイミングを制御するための、所望の周波数を有するクロック信号を生成するタイミング発生器と、
前記電子デバイスが出力する出力信号と、前記試験パターンに基づく期待値信号とを比較して、前記電子デバイスの良否を判定する判定器と
を備え、
前記タイミング発生器は、
予め定められた周波数の基準信号を生成する基準発振部と、
前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第1可変遅延回路と、
前記基準発振部が生成した前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
前記基準信号の位相と、前記複数の第1可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、前記複数の第1可変遅延回路の遅延量を制御する遅延量制御部と、
それぞれの前記第1可変遅延回路に入力される入力信号を論理演算することにより、それぞれの前記入力信号におけるエッジを合成した前記クロック信号を生成する周波数加算回路と
を有し、
前記周波数加算回路は、前記複数の第1可変遅延回路に入力されるそれぞれの前記入力信号の立ち上がりエッジに基づいて、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジを生成し、
前記周波数加算回路は、
前記複数の第1可変遅延回路に対応して設けられ、前記クロック信号の波形のうちHレベルを示す部分を生成するための複数のHレベル生成部と、前記クロック信号の波形のうちLレベルを示す部分を生成するための複数のLレベル生成部と
を有し、
それぞれの前記Hレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して更に遅延された他の入力信号との論理積を演算し、算出した論理積がH論理の場合に前記クロック信号のHレベルの電圧を出力し、
それぞれの前記Lレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して更に遅延された他の入力信号との論理積を演算し、算出した論理積がH論理の場合に、前記クロック信号のLレベルの電圧を出力し、
前記周波数加算回路は、前記複数のHレベル生成部及び前記複数のLレベル生成部が出力する信号の和を、前記クロック信号として出力する
試験装置。 - 前記複数の第1可変遅延回路に入力される複数の前記入力信号のうち、位相間隔が略等しい複数の前記入力信号を選択し、選択した前記入力信号を前記周波数加算回路に供給することにより、前記位相間隔に応じた周波数を有する前記クロック信号を生成させる選択部を更に備える請求項18乃至20のいずれかに記載の試験装置。
- 前記複数の第1可変遅延回路が出力する複数の前記入力信号のうち、任意の複数の前記入力信号を選択し、選択した前記入力信号を前記周波数加算回路に供給することにより、任意のパターンを有する前記クロック信号を生成させる選択部を更に備える請求項18乃至20のいずれかに記載の試験装置。
- 前記周波数加算回路が生成した前記クロック信号の周波数成分から、前記複数の入力信号のスキューにより生じるスプリアス成分を除去するフィルタを更に備える請求項18乃至20のいずれかに記載の試験装置。
- 前記複数の第1可変遅延回路の最終段から出力される前記遅延信号を受け取り、受けとった前記遅延信号を前記第1可変遅延回路と略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第2可変遅延回路と、
前記複数の第1可変遅延回路及び前記複数の第2可変遅延回路において、同一の段に設けられた前記第1可変遅延回路及び前記第2可変遅延回路にそれぞれ入力される前記入力信号の電圧レベルを加算して前記周波数加算回路に供給する、前記複数の第1可変遅延回路及び前記複数の第2可変遅延回路の各段毎に設けられた複数の電圧加算回路と
を更に備える請求項19または20に記載の試験装置。 - 前記周波数加算回路は、
前記複数の第1可変遅延回路のうち偶数段に設けられた前記第1可変遅延回路に対応して設けられ、前記クロック信号の波形のうちHレベルを示す部分を生成するための複数のHレベル生成部と、
前記複数の第1可変遅延回路のうち奇数段に設けられた前記第1可変遅延回路に対応して設けられ、前記クロック信号の波形のうちLレベルを示す部分を生成するための複数のLレベル生成部と
を有し、
それぞれの前記Hレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第1可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がH論理の場合に、前記クロック信号のHレベルの電圧を出力し、
それぞれの前記Lレベル生成部は、対応する前記第1可変遅延回路に入力される入力信号と、当該入力信号に対して前記基準信号の半周期に前記第1可変遅延回路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し、算出した論理積がH論理の場合に、前記クロック信号のLレベルの電圧を出力し、
前記周波数加算回路は、前記複数のHレベル生成部及び前記複数のLレベル生成部が出力する信号の和を、前記クロック信号として出力する
請求項18に記載の試験装置。 - 前記基準発振部は、水晶発振器である請求項18乃至20のいずれかに記載の試験装置。
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