JP2020120214A - Clock reproduction circuit - Google Patents
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Abstract
Description
本発明は、クロック再生回路に関する。 The present invention relates to a clock recovery circuit.
クロック再生回路（ＣＤＲ回路）は、入力データと再生クロックの位相差に応じて位相制御信号を生成し、この位相制御信号に応じて再生クロックの位相を調整することにより、入力データと再生クロックが同期するようにフィードバックを行う。 The clock reproduction circuit (CDR circuit) generates a phase control signal according to the phase difference between the input data and the reproduction clock, and adjusts the phase of the reproduction clock according to the phase control signal, so that the input data and the reproduction clock are Give feedback to be in sync.
また、このようなＣＤＲ回路に関して、位相補間器が位相制御信号に応じて再生クロックを生成することで、再生クロックの位相の変動量を抑え、クロックジッタを低減する技術が知られている（特許文献１） Regarding such a CDR circuit, a technique is known in which a phase interpolator generates a reproduction clock in accordance with a phase control signal to suppress the amount of fluctuation of the phase of the reproduction clock and reduce clock jitter (Patent Document 1). Reference 1)
上記の特許文献１に開示された従来技術では、入力データと再生クロックの位相比較結果に応じて、入力データと再生クロックの周波数偏差を位相量に換算した位相偏差信号と、入力データと再生クロックの瞬時的な位相の遅れ／進みを表す位相遅進信号とを生成する。 In the conventional technique disclosed in the above-mentioned Patent Document 1, a phase deviation signal obtained by converting the frequency deviation between the input data and the reproduction clock into a phase amount according to the phase comparison result of the input data and the reproduction clock, the input data and the reproduction clock. And a phase advance signal that represents the instantaneous phase delay/advance of.
また、位相制御量処理回路が、位相偏差信号と位相遅進信号とに基づき位相制御信号を生成し、位相補間回路が位相制御信号に応じて基準クロックの周波数と位相を調整することで再生クロックを生成する。 Further, the phase control amount processing circuit generates a phase control signal based on the phase deviation signal and the phase delay signal, and the phase interpolation circuit adjusts the frequency and the phase of the reference clock according to the phase control signal, thereby reproducing the reproduction clock. To generate.
しかしながら、この場合、位相制御量処理回路には多段のシフトレジスタが必要となり、回路規模が増加する。また、回路規模の増加に伴い、ＣＤＲ回路内のデータパスとクロックパスが多段化して遅延時間が増加する為、ＣＤＲ回路のループ応答特性が低下してしまうことが課題となる。 However, in this case, the phase control amount processing circuit requires a multi-stage shift register, which increases the circuit scale. Further, as the circuit scale increases, the data path and the clock path in the CDR circuit are multistaged and the delay time increases, so that the loop response characteristic of the CDR circuit deteriorates.
そこで、本発明の目的は、ループ応答特性を確保しつつクロックジッタを低減することを可能としたクロック再生回路を提供することにある。 Therefore, an object of the present invention is to provide a clock recovery circuit capable of reducing clock jitter while ensuring loop response characteristics.
上記の目的を達成するために、本発明に係るクロック再生回路は、
入力データと再生クロックの位相差に応じて生成された位相制御信号と、基準クロック発生部が出力する基準クロックとに応じて位相補間器が前記再生クロックを生成することにより前記再生クロックの周波数と位相を前記入力データに揃えるように動作するクロック再生回路であって、前記入力データを前記再生クロックでサンプリングすることにより前記入力データと前記再生クロックの位相差を示す位相比較情報を出力する位相比較器と、前記位相比較情報にデジタルフィルタ処理を行うことにより周波数制御信号を生成するループフィルタと、前記周波数制御信号を積分して前記位相制御信号を生成する積分回路と、前記基準クロックを出力する基準クロック発生部と、前記位相制御信号に応じて前記基準クロックの位相をシフトすることにより前記再生クロックの周波数と位相が前記入力データに揃うように前記再生クロックを生成する位相補間器と、を備えることを特徴とする。
In order to achieve the above object, the clock recovery circuit according to the present invention comprises:
The phase control signal generated according to the phase difference between the input data and the reproduction clock and the frequency of the reproduction clock by the phase interpolator generating the reproduction clock according to the reference clock output from the reference clock generator A clock recovery circuit that operates so as to align a phase with the input data, and outputs phase comparison information indicating a phase difference between the input data and the recovered clock by sampling the input data with the recovered clock. And a loop filter that generates a frequency control signal by performing digital filtering on the phase comparison information, an integrating circuit that integrates the frequency control signal to generate the phase control signal, and outputs the reference clock. A reference clock generator, and a phase interpolator that shifts the phase of the reference clock according to the phase control signal to generate the reproduction clock so that the frequency and phase of the reproduction clock are aligned with the input data. It is characterized by being provided.
本発明によれば、ループ応答特性を確保しつつクロックジッタを低減することを可能としたクロック再生回路の提供を実現できる。 According to the present invention, it is possible to provide a clock recovery circuit capable of reducing clock jitter while ensuring loop response characteristics.
以下、本発明を実施するための形態について、図面を参照しながら詳細に説明するが、本実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。 Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings, but the present invention is not limited to the embodiments and various modifications and changes can be made within the scope of the gist.
以下、本発明の実施例について、図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
（システムの構成）
図１は本発明の実施例に係るクロック再生回路（ＣＤＲ回路）１０の構成図である。
(System configuration)
FIG. 1 is a configuration diagram of a clock recovery circuit (CDR circuit) 10 according to an embodiment of the present invention.
図１において、ＣＤＲ回路１０は、位相比較器１０１、ループフィルタ１０２、積分回路１０３、位相補間器１０４、基準クロック発生部１０５で構成される。 In FIG. 1, the CDR circuit 10 includes a phase comparator 101, a loop filter 102, an integrating circuit 103, a phase interpolator 104, and a reference clock generator 105.
ＣＤＲ回路１０は、外部から入力される入力データ１０と位相補間器１０４が出力する再生クロック１６の位相差に応じて生成された位相制御信号１３と、基準クロック発生部１０５が出力する基準クロック１５とに応じて位相補間器１０４が再生クロック１６を生成することにより再生クロック１６の周波数と位相を入力データ１０に揃えるように動作する。 The CDR circuit 10 includes a phase control signal 13 generated according to the phase difference between the input data 10 input from the outside and the reproduction clock 16 output from the phase interpolator 104, and the reference clock 15 output from the reference clock generator 105. Accordingly, the phase interpolator 104 generates the reproduction clock 16 to operate so that the frequency and phase of the reproduction clock 16 are aligned with the input data 10.
位相比較器１０１は、入力データ１０を再生クロック１６でサンプリングすることにより出力データ１７を出力する。また、入力データ１０と再生クロック１６の位相差を比較し、入力データ１０に対して再生クロック１６の位相が進んでいるか遅れているかを示す位相比較情報１１をループフィルタ１０２へ出力する。 The phase comparator 101 outputs the output data 17 by sampling the input data 10 with the reproduction clock 16. Further, the phase difference between the input data 10 and the reproduction clock 16 is compared, and the phase comparison information 11 indicating whether the phase of the reproduction clock 16 leads or lags the input data 10 is output to the loop filter 102.
ループフィルタ１０２は、位相比較情報１１にデジタルフィルタ処理を行うことにより周波数制御信号１２を生成し、積分回路１０３へ出力する。 The loop filter 102 generates a frequency control signal 12 by performing digital filter processing on the phase comparison information 11, and outputs the frequency control signal 12 to the integration circuit 103.
積分回路１０３は、周波数制御信号１２を積分することにより位相制御信号１３を生成し、位相補間器１０４へ出力する。 The integrating circuit 103 generates a phase control signal 13 by integrating the frequency control signal 12, and outputs the phase control signal 13 to the phase interpolator 104.
位相補間器１０４は、位相制御信号１３に応じて基準クロック１５の位相をシフトさせることにより再生クロック１６を生成し、位相比較器１０１へ出力する。 The phase interpolator 104 shifts the phase of the reference clock 15 according to the phase control signal 13 to generate the reproduction clock 16 and outputs the reproduction clock 16 to the phase comparator 101.
基準クロック発生部１０５は、例えばＰＬＬ回路などでよく、外部から入力された参照クロック１４の周波数の逓倍の周波数の基準クロック１５を発生し、位相補間器１０４へ出力する。Ｎを２以上の自然数とした場合、基準クロック１５は位相が等量ずつことなるＮ相のクロックである。 The reference clock generation unit 105 may be, for example, a PLL circuit or the like, and generates a reference clock 15 having a frequency that is a multiplication of the frequency of the reference clock 14 input from the outside and outputs it to the phase interpolator 104. When N is a natural number of 2 or more, the reference clock 15 is an N-phase clock whose phases differ by the same amount.
（位相比較器の構成）
実施例における位相比較器１０１の構成を、図２に示す。
(Configuration of phase comparator)
The structure of the phase comparator 101 in the embodiment is shown in FIG.
位相比較器１０１は、再生クロック１６を反転させた反転クロック１８を出力する反転部１０６を備える。また、位相比較器１０１は、入力データ１０を再生クロック１６によりサンプリングし、第１のサンプルデータを生成する。また、位相比較器１０１は、入力データ１０を反転クロック１８によりサンプリングし、第２のサンプルデータを生成する。また、位相比較器１０１は、第１のサンプルデータを再生クロック１６によりリタイミングし、第３のサンプルデータを生成する。また、位相比較器１０１は、第２のサンプルデータを再生クロック１６によりサンプリングし、第４のサンプルデータを生成する。また、位相比較器１０１は、第３のサンプルデータと第４のサンプルデータを比較し、値が異なる場合に位相比較情報１１を出力する。また、位相比較器１０１は、第１のサンプルデータあるいは第１のサンプルデータを遅延させたデータを出力データ１７として出力する。 The phase comparator 101 includes an inversion unit 106 that outputs an inversion clock 18 that is an inversion of the reproduction clock 16. Further, the phase comparator 101 samples the input data 10 with the reproduction clock 16 to generate first sample data. Further, the phase comparator 101 samples the input data 10 with the inverted clock 18 to generate second sample data. Further, the phase comparator 101 retimes the first sample data with the reproduction clock 16 to generate third sample data. Further, the phase comparator 101 samples the second sample data by the reproduction clock 16 to generate the fourth sample data. Further, the phase comparator 101 compares the third sample data and the fourth sample data, and outputs the phase comparison information 11 when the values are different. Further, the phase comparator 101 outputs the first sample data or data obtained by delaying the first sample data as the output data 17.
（ループフィルタの構成）
実施例におけるループフィルタ１０２の構成を、図３に示す。
(Structure of loop filter)
The configuration of the loop filter 102 in the embodiment is shown in FIG.
ループフィルタ１０２は、平均化フィルタ１０７、比例器１０８、積分器１０９、第１の加算器１１０で構成される。 The loop filter 102 includes an averaging filter 107, a proportional unit 108, an integrator 109, and a first adder 110.
平均化フィルタ１０７は、位相比較情報１１を平均化して平均位相比較情報１９として出力する。例えばＦＩＲフィルタやＩＩＲフィルタなどのデジタルで構成される。 The averaging filter 107 averages the phase comparison information 11 and outputs it as average phase comparison information 19. For example, it is configured by a digital filter such as a FIR filter and an IIR filter.
比例器１０８は、平均位相比較情報１９の値を比例し、比例情報２０を生成する。例えばデジタルの乗算器などで構成される。 The proportionalizer 108 proportionalizes the value of the average phase comparison information 19 and generates proportional information 20. For example, it is composed of a digital multiplier.
積分器１０９は、平均位相比較情報１９の値を積分し、積分情報２１を生成する。例えばデジタルの加算器とＤフリップフロップなどで構成される。 The integrator 109 integrates the value of the average phase comparison information 19 to generate integration information 21. For example, it is composed of a digital adder and a D flip-flop.
第１の加算器１１０は、比例情報２０と積分情報２１を加算し、周波数制御信号１２を生成する。 The first adder 110 adds the proportional information 20 and the integral information 21 to generate the frequency control signal 12.
（積分回路の構成）
実施例における積分回路１０３の構成は、前述した積分器１０９と同様の構成でよい。
(Structure of integrating circuit)
The configuration of the integrating circuit 103 in the embodiment may be the same as that of the integrator 109 described above.
積分回路１０３が、周波数制御信号１２を積分して位相制御信号１３を生成することにより、比較的低規模な回路で位相制御信号１３を生成可能でなる。ここで、ＣＤＲ回路内のデータパスとクロックパスの遅延時間を抑えることができる為、ＣＤＲ回路のループ応答特性を確保することが可能となる。 The integrating circuit 103 integrates the frequency control signal 12 to generate the phase control signal 13, so that the phase control signal 13 can be generated by a relatively small-scale circuit. Here, since the delay time of the data path and the clock path in the CDR circuit can be suppressed, the loop response characteristic of the CDR circuit can be secured.
（位相補間器の構成）
実施例における位相補間器１０４の構成を、図４に示す。
(Configuration of phase interpolator)
The structure of the phase interpolator 104 in the embodiment is shown in FIG.
位相補間器１０４は、変換回路１１１、ＤＡＣ１１２、混合器１１３で構成される。 The phase interpolator 104 includes a conversion circuit 111, a DAC 112, and a mixer 113.
変換回路１１１は、位相制御信号１３をデコードしてＮ相の変換信号２２を出力する。また、変換回路１１１は、Ｎ相の変換信号２２が正弦波となるように前記位相制御信号を１３デコードする。またデコードの際に変換信号２２が温度計コード方式によりデコードを行う。 The conversion circuit 111 decodes the phase control signal 13 and outputs an N-phase conversion signal 22. Further, the conversion circuit 111 decodes the phase control signal 13 so that the N-phase converted signal 22 becomes a sine wave. Further, at the time of decoding, the conversion signal 22 is decoded by the thermometer code method.
ＤＡＣ１１２は、Ｎ相の変換信号２２をそれぞれデジタル値からアナログ値に変換してＮ相の変調波２３として出力するＮ個のデジタルアナログコンバータである。Ｎ相の変換信号２２の各ビットに応じて生成された電流や電圧を足し合わせることで、Ｎ相の変調波２３を生成する。Ｎを２以上の自然数とした場合、Ｎ相の変調波２３は位相が等量ずつことなるＮ相の信号である。 The DACs 112 are N digital-analog converters that convert the N-phase converted signal 22 from a digital value to an analog value and output it as an N-phase modulated wave 23. The N-phase modulated wave 23 is generated by adding the currents and voltages generated according to the respective bits of the N-phase converted signal 22. When N is a natural number of 2 or more, the N-phase modulated wave 23 is an N-phase signal whose phases differ by the same amount.
混合器１１３は、Ｎを２以上の自然数、Ｍを１からＮの整数とおいた場合、Ｎ相の変調波２３のうちのＭ番目の変調波とＮ相の基準クロック１５のうちのＭ番目の基準クロックを乗算しＮ相の乗算結果２４を出力するＮ個の乗算器１１４と、Ｎ相の乗算結果２４の値を全て加算し、再生クロック１６を生成する第２の加算器１１５を備える。 When N is a natural number of 2 or more and M is an integer from 1 to N, the mixer 113 is the M-th modulated wave of the N-phase modulated wave 23 and the M-th modulated wave of the N-phase reference clock 15. It is provided with N multipliers 114 that multiply the reference clock and output N-phase multiplication results 24, and a second adder 115 that adds all the values of the N-phase multiplication results 24 and generates the reproduction clock 16.
例えば、Ｎ＝３の場合の混合器１１３の構成を図５に示す。 For example, FIG. 5 shows the configuration of the mixer 113 when N=3.
混合器１１３が備えるＮ個の乗算器１１４に関して、１番目の乗算器１１４−ａは、１番目の基準クロックと１番目の変調波を乗算して１番目の乗算結果を出力し、２番目の乗算器１１４−ｂは、２番目の基準クロックと２番目の変調波を乗算して２番目の乗算結果を出力し、３番目の乗算器１１４−ｃは、３番目の基準クロックと３番目の変調波を乗算して３番目の乗算結果を出力する。 Regarding the N multipliers 114 included in the mixer 113, the first multiplier 114-a multiplies the first reference clock by the first modulated wave, outputs the first multiplication result, and outputs the second multiplication result. The multiplier 114-b multiplies the second reference clock and the second modulated wave and outputs the second multiplication result, and the third multiplier 114-c outputs the third reference clock and the third reference clock. The modulated wave is multiplied and the third multiplication result is output.
ここで、Ｎ相の基準クロック１５の角周波数をω１、Ｎ相の変調波２３の角周波数をω２、時間ｔにおける１番目の基準クロックの位相をθ１、時間ｔにおける１番目の変調波の位相をθ２と定義した場合、１番目の基準クロックと１番目の変調波はそれぞれ下記に示す式（１）、式（２）で表すことができる。 Here, the angular frequency of the N-phase reference clock 15 is ω1, the angular frequency of the N-phase modulated wave 23 is ω2, the phase of the first reference clock at time t is θ1, and the phase of the first modulated wave at time t. Is defined as θ2, the first reference clock and the first modulated wave can be represented by the following equations (1) and (2), respectively.
また、Ｎ相の基準クロック１５は、位相が等量ずつ異なる為、Ｎ＝３の場合それぞれの信号の位相は２π／３ずつ異なる。従って、２番目の基準クロック、３番目の基準クロックはそれぞれ下記に示す式（３）、式（４）で表すことができる。 Further, the N-phase reference clock 15 has different phases by equal amounts, and therefore, when N=3, the phases of the respective signals differ by 2π/3. Therefore, the second reference clock and the third reference clock can be expressed by the following equations (3) and (4), respectively.
ここで、Ｎ相の変調波２３に関しても同様に、２番目の変調波、３番目の変調波はそれぞれ下記に示す式（５）、式（６）の式で表すことができる。 Here, similarly, regarding the N-phase modulated wave 23, the second modulated wave and the third modulated wave can be similarly expressed by the following equations (5) and (6).
混合器１１３が備える第２の加算器１１５は、１番目から３番目の乗算結果を加算することで、再生クロック１６を生成する。この時、再生クロック１６は下記に示す式（７）で表すことができる。 The second adder 115 included in the mixer 113 generates the reproduction clock 16 by adding the first to third multiplication results. At this time, the reproduction clock 16 can be expressed by the following equation (7).
式（７）に示す様に、再生クロック１６の角周波数はＮ相の基準クロック１５の角周波数とＮ相の変調波２３の角周波数の差分となり、再生クロック１６の位相はＮ相の基準クロック１５の位相とＮ相の変調波２３の位相の差分にπ／２を加えた値となる。従って、Ｎ相の変調波２３の周波数と位相を制御することで、再生クロック１６の周波数と位相を制御可能である。 As shown in Expression (7), the angular frequency of the reproduction clock 16 is the difference between the angular frequency of the N-phase reference clock 15 and the angular frequency of the N-phase modulated wave 23, and the phase of the reproduction clock 16 is the N-phase reference clock. It is a value obtained by adding π/2 to the difference between the phase of 15 and the phase of the N-phase modulated wave 23. Therefore, the frequency and phase of the reproduced clock 16 can be controlled by controlling the frequency and phase of the N-phase modulated wave 23.
（タイミングチャート）
入力データ１０が基準クロック１５に対し、正の周波数偏差を持つ場合の、周波数制御信号１２、位相制御信号１３、変換信号２２、変調波２３に関するタイミングチャートを図６に示す。
(Timing chart)
FIG. 6 shows a timing chart regarding the frequency control signal 12, the phase control signal 13, the conversion signal 22, and the modulated wave 23 when the input data 10 has a positive frequency deviation with respect to the reference clock 15.
周波数制御信号１２は、ＣＤＲ回路１０が動作を開始した後、フィードバックが安定するまで振動を繰り返し、やがて定常状態となる。定常状態となった時、入力データ１０が基準クロック１５に対し、正の周波数偏差を持つ為、周波数制御信号１２は正の値を示す。 After the CDR circuit 10 starts operating, the frequency control signal 12 repeatedly oscillates until the feedback becomes stable, and eventually becomes a steady state. In the steady state, the input data 10 has a positive frequency deviation with respect to the reference clock 15, so the frequency control signal 12 shows a positive value.
位相制御信号１３は、周波数制御信号１２を積分した値である為、ＣＤＲ回路１０のフィードバックが安定している場合、単位時間あたりの変動量がほぼ一定となり、図６のような三角波となる。 Since the phase control signal 13 is a value obtained by integrating the frequency control signal 12, when the feedback of the CDR circuit 10 is stable, the amount of fluctuation per unit time becomes almost constant and becomes a triangular wave as shown in FIG.
変換信号２２は、位相制御信号１３が示す位相値に応じた正弦波となるようにデコードされた信号の為、図６に示すようなデジタル値で表現された正弦波となる。 Since the converted signal 22 is a signal decoded to have a sine wave corresponding to the phase value indicated by the phase control signal 13, the converted signal 22 has a sine wave represented by a digital value as shown in FIG.
変調波２３は、変換信号２２をデジタルアナログ変換した値となる為、図６に示すような正弦波となる。 Since the modulated wave 23 has a value obtained by digital-analog converting the converted signal 22, it becomes a sine wave as shown in FIG.
このように、変調波２３は、入力データ１０と基準クロック１５の周波数差、位相差に応じた値になるようにフィードバックがかかって生成される為、ＣＤＲ回路１０は入力データ１０と再生クロック１６の周波数と位相が揃うように動作する。 As described above, the modulated wave 23 is generated by feedback so that the modulated wave 23 has a value according to the frequency difference and the phase difference between the input data 10 and the reference clock 15, and therefore the CDR circuit 10 has the input data 10 and the reproduction clock 16 generated. It operates so that the frequency and phase of are aligned.
また、入力データ１０が基準クロック１５に対し、負の周波数偏差を持つ場合の、周波数制御信号１２、位相制御信号１３、変換信号２２、変調波２３に関するタイミングチャートを図７に示す。 7 shows a timing chart regarding the frequency control signal 12, the phase control signal 13, the conversion signal 22, and the modulated wave 23 when the input data 10 has a negative frequency deviation with respect to the reference clock 15.
周波数制御信号１２は、ＣＤＲ回路１０が動作を開始した後、フィードバックが安定するまで振動を繰り返し、やがて定常状態となる。定常状態となった時、入力データ１０が基準クロック１５に対し、負の周波数偏差を持つ為、周波数制御信号１２は負の値を示す。 After the CDR circuit 10 starts operating, the frequency control signal 12 repeatedly oscillates until the feedback becomes stable, and eventually becomes a steady state. In the steady state, the input data 10 has a negative frequency deviation with respect to the reference clock 15, so the frequency control signal 12 shows a negative value.
位相制御信号１３、変換信号２２、変調波２３は、周波数制御信号１２が負の値を示す為、図７に示す様に、図６とは反転した信号が生成されるが、この時も同様に、ＣＤＲ回路１０は入力データ１０と再生クロック１６の位相と周波数が揃うように動作する。 Since the frequency control signal 12 has a negative value, the phase control signal 13, the conversion signal 22, and the modulated wave 23 are signals inverted from those in FIG. 6, as shown in FIG. In addition, the CDR circuit 10 operates so that the phase and frequency of the input data 10 and the reproduction clock 16 are aligned.
以上に説明した様に、位相制御信号１３を積分回路１０３によって生成する構成とすることで、先行技術に対して回路規模を低減し、データやクロックの遅延時間の増加を防ぐことができ、ループ応答特性を確保しつつクロックジッタを低減することが可能となる。
なお、ＣＤＲ回路１０が有する１０１から１１５に示される構成は上述の構成に限定されず、同様の機能を有する場合、それぞれの構成は複数あってもよいし、別機能を有して存在してもよいし、他の構成と融合していてもよいものである。
As described above, by adopting a configuration in which the phase control signal 13 is generated by the integrating circuit 103, the circuit scale can be reduced as compared with the prior art, an increase in the delay time of data or clock can be prevented, and the loop It is possible to reduce the clock jitter while ensuring the response characteristics.
Note that the configurations 101 to 115 included in the CDR circuit 10 are not limited to the above-described configurations, and when the CDR circuits 10 have similar functions, each of the configurations may have a plurality of or different functions. It may be combined with another structure.
＜他の実施例＞
以下、本発明のその他の実施例について説明する。
<Other Examples>
Hereinafter, other embodiments of the present invention will be described.
また、説明を円滑に行うために、既に説明済みの項目については省略し、前述した実施例に対する差分についてのみ説明を行う。 Further, in order to facilitate the description, the items already described are omitted, and only the differences from the above-described embodiment will be described.
実施例において、位相比較器１０１が、アレクサンダー型の位相比較器の場合について説明したが、ホッジ型の位相比較器を用いてもよい。例えば、基準クロック発生部１０５は、入力データ２０に対して半分の周波数で位相がπ／２ずつ異なる２つのクロック信号を基準クロック１５として生成し、位相補間器１０４は、位相がπ／２ずつ異なる複数の再生クロック１６を生成してもよい。 In the embodiment, the case where the phase comparator 101 is the Alexander type phase comparator has been described, but a Hodge type phase comparator may be used. For example, the reference clock generator 105 generates, as the reference clock 15, two clock signals having a half frequency and a phase difference of π/2 with respect to the input data 20, and the phase interpolator 104 has a phase of π/2. Different reproduction clocks 16 may be generated.
実施例において、ループフィルタ１０２が、ＰＩ制御を行う場合について説明したが、ＰＩＤ制御を行うループフィルタであってもよい。例えば、ループフィルタ１０２は、不図示の微分器を備え、平均位相比較情報１９を微分し、微分情報を生成してもよい。また、第１の加算器１１０は、比例情報２０と積分情報２１に加え微分情報を加算して周波数制御信号１２を生成してもよい。 In the embodiment, the case where the loop filter 102 performs PI control has been described, but it may be a loop filter that performs PID control. For example, the loop filter 102 may include a differentiator (not shown), differentiate the average phase comparison information 19, and generate differential information. Further, the first adder 110 may generate the frequency control signal 12 by adding differential information in addition to the proportional information 20 and the integral information 21.
１０ ＣＤＲ回路、１０１ 位相比較器、１０２ ループフィルタ、
１０３ 積分回路、１０４ 位相補間器、１０５ 基準クロック生成部、
１０６ 反転部、１０７ 平均化フィルタ、１０８ 比例器、
１０９ 積分器、１１０ 第１の加算器、１１１ 変換回路、
１１２ ＤＡＣ、１１３ 混合器、１１４ 乗算器、１１５ 第２の加算器
10 CDR circuit, 101 phase comparator, 102 loop filter,
103 integration circuit, 104 phase interpolator, 105 reference clock generation unit,
106 inversion unit, 107 averaging filter, 108 proportionalizer,
109 integrator, 110 first adder, 111 conversion circuit,
112 DAC, 113 mixer, 114 multiplier, 115 second adder
Claims (6)
基準クロック発生部が出力する基準クロックと、
に応じて位相補間器が前記再生クロックを生成することにより前記再生クロックの周波数と位相を前記入力データに揃えるように動作するクロック再生回路であって、
前記入力データを前記再生クロックでサンプリングすることにより前記入力データと前記再生クロックの位相差を示す位相比較情報を出力する位相比較器と、
前記位相比較情報にデジタルフィルタ処理を行うことにより周波数制御信号を生成するループフィルタと、
前記周波数制御信号を積分して前記位相制御信号を生成する積分回路と、
前記基準クロックを出力する基準クロック発生部と、
前記位相制御信号に応じて前記基準クロックの位相をシフトすることにより前記再生クロックの周波数と位相が前記入力データに揃うように前記再生クロックを生成する位相補間器とを備えることを特徴とするクロック再生回路。 A phase control signal generated according to the phase difference between the input data and the recovered clock,
A reference clock output by the reference clock generator,
A clock regenerating circuit that operates to align the frequency and phase of the regenerated clock with the input data by generating the regenerated clock in accordance with
A phase comparator that outputs phase comparison information indicating a phase difference between the input data and the reproduction clock by sampling the input data with the reproduction clock,
A loop filter that generates a frequency control signal by performing digital filtering on the phase comparison information,
An integrating circuit that integrates the frequency control signal to generate the phase control signal,
A reference clock generator that outputs the reference clock;
A clock comprising: a phase interpolator that shifts the phase of the reference clock according to the phase control signal to generate the regenerated clock so that the frequency and phase of the regenerated clock are aligned with the input data. Reproduction circuit.
前記再生クロックを反転させた反転クロックを生成する反転部を備え、
前記入力データを前記再生クロックによりサンプリングしたデータを前記第１のサンプルデータとして生成し、前記入力データを前記反転クロックによりサンプリングしたデータを前記第２のサンプルデータとして生成し、
前記第１のサンプルデータを前記再生クロックでリタイミングしたデータを第３のサンプルデータとして生成し、
前記第２のサンプルデータを前記再生クロックでリタイミングしたデータを第４のサンプルデータとして生成し、
前記第３のサンプリングデータと前記第４のサンプリングデータを比較することにより前記位相比較情報を出力することを特徴とする請求項１に記載のクロック再生回路。 The phase comparator is
An inversion unit that inverts the reproduction clock to generate an inversion clock,
Data obtained by sampling the input data with the reproduction clock is generated as the first sample data, and data obtained by sampling the input data with the inversion clock is generated as the second sample data,
Data obtained by retiming the first sample data with the reproduction clock is generated as third sample data,
Data obtained by retiming the second sample data with the reproduction clock is generated as fourth sample data,
The clock recovery circuit according to claim 1, wherein the phase comparison information is output by comparing the third sampling data and the fourth sampling data.
前記位相比較情報を平均化して平均位相比較情報として出力するローパスフィルタと、
前記平均位相比較情報を比例して比例情報として出力する比例器と、
前記平均位相比較情報を積分して積分情報として出力する積分器と、
前記積分情報と前記比例情報を加算し周波数制御信号を出力する加算器とを備えることを特徴とする請求項１に記載のクロック再生回路。 The loop filter is
A low-pass filter that averages the phase comparison information and outputs it as average phase comparison information,
A proportional device that proportionally outputs the average phase comparison information as proportional information,
An integrator that integrates the average phase comparison information and outputs it as integration information,
The clock recovery circuit according to claim 1, further comprising: an adder that adds the integral information and the proportional information and outputs a frequency control signal.
前記位相補間器は、
前記位相制御信号をデコードしてＮ相の変換信号を出力する変換回路と、
前記Ｎ相の変換信号をそれぞれデジタル値からアナログ値に変換してＮ相の変調波として出力するＮ個のＤＡＣと、
前記Ｎ相の基準クロックと前記Ｎ相の変調波をそれぞれ乗算した信号を加算することにより前記再生クロックを生成する混合器とを備えることを特徴とする請求項１に記載のクロック再生回路。 The reference clock generator generates N-phase reference clocks when N is a natural number of 2 or more,
The phase interpolator is
A conversion circuit for decoding the phase control signal and outputting an N-phase conversion signal;
N DACs that convert each of the N-phase converted signals from a digital value to an analog value and output it as an N-phase modulated wave;
The clock regeneration circuit according to claim 1, further comprising: a mixer that generates the regenerated clock by adding signals obtained by multiplying the N-phase reference clock and the N-phase modulated waves.
前記Ｎ相の変換信号が正弦波となるように前記位相制御信号をデコードすることを特徴とする請求項４に記載のクロック再生回路。 The conversion circuit is
The clock recovery circuit according to claim 4, wherein the phase control signal is decoded so that the N-phase converted signal becomes a sine wave.
前記Ｎ相の変調波のうちＭ番目（Ｍは１からＮの整数）の変調波と前記Ｎ相の基準クロックのうちＭ番目の基準クロックを乗算しＮ相の乗算結果を出力するＮ個の乗算器と、
前記Ｎ相の乗算結果の値を全て加算することにより、前記再生クロックを生成する加算器を備えることを特徴とする請求項４に記載のクロック再生回路。 The mixer is
N number of N-phase modulated waves that multiply the M-th (M is an integer from 1 to N) modulated wave by the M-th reference clock of the N-phase reference clocks and output N-phase multiplication results. A multiplier,
The clock recovery circuit according to claim 4, further comprising an adder that generates the recovered clock by adding all values of the multiplication results of the N phases.
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|---|---|---|---|---|
| CN113824443A (en) * | 2021-08-18 | 2021-12-21 | 深圳市紫光同创电子有限公司 | Clock data recovery circuit |
| US11483125B2 (en) | 2020-11-06 | 2022-10-25 | Megachips Corporation | Clock and data recovery circuit and receiver |
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-
2019
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| US11658795B2 (en) | 2021-01-07 | 2023-05-23 | Megachips Corporation | Clock and data recovery circuit and receiver |
| CN113824443A (en) * | 2021-08-18 | 2021-12-21 | 深圳市紫光同创电子有限公司 | Clock data recovery circuit |
| CN113824443B (en) * | 2021-08-18 | 2023-06-30 | 深圳市紫光同创电子有限公司 | Clock data recovery circuit |
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