JP4089752B2 - 半導体装置の製造方法 - Google Patents
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Description
上記の実施の形態の開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。以下に示すように、当業者には様々な代替実施の形態、実施例及び運用技術が可能であることは、上記の説明から明らかとなろう。
上記の実施の形態の説明においては、絶縁性基板としてのサファイア基板11を用いた場合について説明したが、絶縁性基板11の代わりに図2に示す炭化珪素(SiC)などから成る低抵抗性基板21,22を使用してもよい。この場合は、電流をデバイスの縦方向に流すタイプの半導体発光素子となる。
さらに、本発明は、図3に示すような、半導体レーザにも適用できる。図3は、サファイア基板等の絶縁性基板23上に形成されたGaN系の青色半導体レーザの模式的な構造例である。図3に示すように厚さ70μmの絶縁性基板23の上に、厚さ50nmのn型GaNからなるバッファ層12、厚さ4μmのn型GaNからなるn型コンタクト層33、厚さ 0.5μmのn型Alx Ga1−x Nからなるn型クラッド層34、厚さ30nmの真性(i型)のGaNからなるn側光ガイド層35、多重量子井戸(MQW)構造を有する活性層(以下において、「MQW活性層」という)36、厚さ30nmの真性(i型)のGaNからなるp側光ガイド層37、第1の基板温度で形成された、厚さ0.5μmのp型Alx Ga1−x Nからなるp型クラッド層38、同じく第1の基板温度で形成された厚さ1μmのp型GaNからなるp型コンタクト層39が順に堆積された半導体積層構造を形成している。そして、この第1の基板温度で形成されたp型コンタクト層39の上部に部分的に、即ち、中央部にストライプ状の開口部を有するようにして、第2の基板温度で、厚さ 0.2μmのn型GaNからなるn型キャップ層40が堆積され、半導体積層構造の最上層を形成している。n型キャップ層40は、製造工程の途中においては、p型コンタクト層39の上部の全面に、第2の基板温度で、一旦堆積され、アノード電極19形成前に、エッチングにより、図3に断面を示すストライプ形状にパターニングされ除去されている。このn型キャップ層40は、製造工程の途中においてはこの下に形成されたp型クラッド層15内にp型不純物の活性化を妨げる原子状水素が溶解することを阻止する膜として機能する層であると同時に、製造工程の完了後は、電流通路を制限する電流狭窄層として機能する層である。図1の例と同様に、連続エピタキシャル成長の終了後、第3の基板温度まで冷却し、その後水素ガスを含まないガスを用いたRIE法等で、半導体積層構造の一部をn型コンタクト層33が表面に現われるまでエッチングし凹部(切り欠き部)を形成し、凹部底面に露出したn型コンタクト層33の表面に、下からチタン(Ti)、金(Au)、Ti、Auの順序で積層してカソード電極18を形成している。カソード電極18を構成する各金属層の厚みは、夫々20nm、400nm、20nm、1μmである。又、p型コンタクト層39及びn型キャップ層40の上には、下から白金(Pt)、Ti、Pt、Tiの順序で積層してアノード電極19が形成されている。アノード電極19を構成する各金属層の厚みは、夫々20nm、400nm、20nm、1μmである。或いは、アノード電極19を、下からパラジウム(Pd)、Ti、Pt、Tiを、この順序で積層して形成してもよい。低抵抗性オーミック接触のカソード電極18及びアノード電極19を得るためのシンタリングは、基板温度400℃程度において、N2ガス、Heガス、Arガス等の水素ガスを含まない雰囲気中で行う。
さらに、本発明は、図4に示すような、半導体レーザにも適用できる。図4は、n型SiC基板等からなるn型の低抵抗性基板24上に形成されたMQW活性層36を有するGaN系の青色半導体レーザの模式的な構造例である。低抵抗性基板24を用い、この低抵抗性基板24の下面にカソード電極18が配置されていることが、図3とは異なる。他は図3と同様であり、第1の基板温度で形成されたp型コンタクト層39の上部に、第2の基板温度で形成されたn型キャップ層40が部分的に残存し、p型コンタクト層39に対してアノード電極19が形成されている。このアノード電極19は、連続エピタキシャル成長の終了後、第3の基板温度まで冷却し、その後水素ガスを含まないガスを用いたRIE法等で、n型キャップ層40の一部をp型コンタクト層40が表面に現われるまでエッチングした後に形成したものである。その他は、図3と同様であるので、説明を省略する。
また、本発明は、これらの半導体発光素子以外に、トランジスタや半導体集積回路等の半導体装置を製造することも可能である。例えば、絶縁ゲート型SITや絶縁ゲート型FETは、サファイア基板等の絶縁性基板、若しくはSiC基板等の低抵抗性基板の上にバッファ層を介して、所定の厚さのp型半導体層を形成し、このp型半導体層の上に本発明のn型キャップ層を形成する工程により実現できる。すなわち、絶縁ゲート型SITは以下のようにすれば製造できる。
12 バッファ層
13,34 n型クラッド層
14 活性層
15,38 p型クラッド層
18 カソード電極
19 アノード電極
22 p型SiC基板
24 低抵抗性基板
23 絶縁性基板
33 n型コンタクト層
35 n側光ガイド層
36 多重量子井戸(MQW)活性層
37 p側光ガイド層
39 p型コンタクト層
81 凹部(切り欠き部)
Claims (8)
- 第1の基板温度において、水素ガスを含む雰囲気中で、p型ドーパントガスを導入しながらエピタキシャル成長することにより、p型窒化ガリウム系化合物半導体層を堆積する工程と、
前記p型窒化ガリウム系化合物半導体層の上に、第2の基板温度において、前記水素ガスを含む雰囲気中で、n型ドーパントガスを導入しながらエピタキシャル成長することにより、禁制帯幅が前記p型窒化ガリウム系化合物半導体層よりも小さいn型窒化ガリウム系化合物半導体層を堆積する工程と、
前記水素ガスを含む雰囲気中で、前記第1及び第2の基板温度より低く、且つ原子状水素を前記p型窒化ガリウム系化合物半導体層に溶解させる温度範囲に存在する第3の基板温度まで冷却する工程と、
前記n型窒化ガリウム系化合物半導体層に接して、金属薄膜を堆積する工程
とを少なくとも有する半導体装置の製造方法。 - 前記冷却する工程後に、前記n型窒化ガリウム系化合物半導体層を前記p型窒化ガリウム系化合物半導体層が露出するまで選択的にエッチングし、該エッチングにより残した前記n型窒化ガリウム系化合物半導体層のパターンにより、ドレイン領域及びソース領域を形成する工程と、
前記ドレイン領域及び前記ソース領域の間に露出した前記p型窒化ガリウム系化合物半導体の上に、ゲート絶縁膜を堆積する工程と、
前記ドレイン領域及び前記ソース領域の間の前記ゲート絶縁膜の上にゲート電極を形成する工程
とを更に有し、前記金属薄膜を堆積する工程により、前記ドレイン領域の上にドレイン電極を、前記ソース領域の上にソース電極を形成することを特徴とする請求項1記載の半導体装置の製造方法。 - 前記冷却する工程後に、前記n型窒化ガリウム系化合物半導体層を前記p型窒化ガリウム系化合物半導体層が露出するまで選択的にエッチングし、該エッチングにより残した前記n型窒化ガリウム系化合物半導体層のパターンにより、ドレイン領域及びソース領域を形成する工程と、
前記ドレイン領域及び前記ソース領域の間に露出した前記p型窒化ガリウム系化合物半導体の上に、前記p型窒化ガリウム系化合物半導体よりも禁制帯幅の大きな窒化ガリウム系化合物半導体層を堆積する工程と、
前記ドレイン領域及び前記ソース領域の間の前記p型窒化ガリウム系化合物半導体よりも禁制帯幅の大きな窒化ガリウム系化合物半導体層の上にゲート電極を形成する工程
とを更に有し、前記金属薄膜を堆積する工程により、前記ドレイン領域の上にドレイン電極を、前記ソース領域の上にソース電極を形成することを特徴とする請求項1記載の半導体装置の製造方法。 - 前記n型窒化ガリウム系化合物半導体層の選択的なエッチング後、露出した前記p型窒化ガリウム系化合物半導体層を更に選択的にエッチングし、リセスゲートを形成する工程を更に有することを特徴とする請求項2又は3に記載の半導体装置の製造方法。
- 前記n型窒化ガリウム系化合物半導体層を堆積する工程は、前記p型窒化ガリウム系化合物半導体層との界面に、前記n型窒化ガリウム系化合物半導体層の固溶度以上の不純物密度の層を形成した後に開始することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
- 前記固溶度以上の不純物密度の層が、n型不純物原子のみからなる1乃至5分子層であることを特徴とする請求項5記載の半導体装置の製造方法。
- 前記金属薄膜を堆積する工程後に、前記水素ガスを含まない雰囲気中で、熱処理することにより、前記n型窒化ガリウム系化合物半導体層に接する電極層を形成する工程を更に有することを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。
- 前記第1及び第2の基板温度は、前記原子状水素を前記p型窒化ガリウム系化合物半導体層に溶解させる温度範囲に属さないことを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置の製造方法。
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