JP4080888B2 - 別々の出力を有するスイッチング機構及び方法 - Google Patents
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Description
入力バッファ11は各々、複数の入力キュー12に分割され、それにより各入力バッファ11は、各出力ポート30に対応してこうした入力キュー12を丁度1つずつ有する。従って、各入力バッファ11は、N個の入力キュー12を含む。1つの入力バッファ11内のこれらの入力キュー12の各々は、1つの専用出力ポート30に対する着信データ・パケットを記憶する役目をする。従って、着信データ・パケットは、それらの宛先出力ポート30に従い、各入力バッファ11においてソートされる。それ故、特定の出力ポート30に向かうユニキャスト・データ・パケットが、この出力ポート30がビジーであるためにブロックされると、このヘッド・オブ・ザ・ライン・ブロッキングが生じたユニキャスト・データ・パケットによりブロックされるのは、その同じ出力ポート30に向かうデータ・パケットだけであり、別の出力ポート30に向かうデータ・パケットは、それらの宛先出力ポート30に向かう経路が占有されていなければ独立に処理され、スイッチング・デバイス10に転送される。この宛先ごとのソートは、仮想出力キューイング、略してVOQとも呼ばれる。複数の入力キュー12をまとめたものもVOQと呼ばれる。
スイッチング・デバイス10は各入力ポート20に対して、別々のスイッチング部を含む。各々のこうしたスイッチング部は、出力バッファ35のセットと、各出力バッファ35に対して、その入力側に別々の入力ルータ13、及び出力側に別々のセル・セレクタ14を含む。入力ルータ13は、ここでは単純な再給電ツリーまたはデマルチプレクサでよい。各スイッチング部は更に、入力側に出力キュー・ルータ17を有する出力キュー18のセットと、スイッチング部の全ての出力キュー・ルータ17に入力を提供するアドレス・マネージャ16とを含む。出力バッファ35のセットは、1出力ポート30につき、1つの出力バッファ35を含む。出力キュー18のセットは、1出力ポート30につき、1つの出力キュー18を含む。従って、各スイッチング部は、N個の出力バッファ35、N個の入力ルータ13、N個のセル・セレクタ14、N個の出力キュー18、1つの出力キュー・ルータ17、及び1つのアドレス・マネージャ16を含む。出力キュー・ルータ17も単純なデマルチプレクサまたは再給電ツリーでよい。
特定の出力ポート30に向かっている各データ・パケットが、出力バッファ35内で記憶されるアドレス情報が、対応する出力キュー・ルータ17を介して、対応する出力キュー18に書き込まれる。この情報は順序情報と呼ばれる。これらの出力バッファ35に記憶される各データ・パケットに対してこうした順序情報が、当該データ・パケットが送信されるべき出力ポート30に属する出力キュー18に入力される。これらのアドレスは従って、対応する出力ポート30、すなわち、それぞれのアドレスに記憶されるデータ・パケットが向かっている出力ポート30に従いソートされる。それぞれのアドレスがどの出力キューに配置されるかに関するソート情報は、入力バッファ11から獲得される。なぜなら、同じキューイング原理がデータ・パケット全体に対して、既にそこで使用されているからである。従って、キュー・セレクタ21の設定を、出力キュー・ルータ17の設定として使用することができる。
データ・パケットが到来すると、アドレス・マネージャ16は使用可能なフリー・アドレスを提供し、データ・パケットが出力バッファ35のそのメモリ位置に記憶される。フリー・アドレスが存在しない場合、データ・パケットは完全に失われる。
各入力ポート20は、仮想出力キューイングを装備する入力バッファ11を有する。すなわち、各出力キュー18に対する入力キュー12を、各入力バッファ11内に有する。入力バッファ11は、それら自身の入力ルータ13に接続される。各入力バッファ11はまた、それ自身の入力制御装置25を有し、これはその入力バッファ11の異なる入力キュー12から出力されるデータ・パケットの順序を制御する。各入力制御装置25は、他の入力制御装置25とは独立に働く。
特定の出力ポート30の全ての出力キュー18がフルかどうか、すなわち、この出力ポート30の全ての出力キュー18の充填度のしきい値を超えたかどうかを入力バッファ11に知らせるフィードバック機構が設けられる。従って、OQTと記される出力キューしきい値比較器26が設けられ、これが1つの出力ポート30に属する出力キュー18、すなわち、その出力ポート30のアービタ23に向けられる、出力キュー18の同じセットの充填度を収集する。累積充填度は、特定の出力ポート30に向けられるスイッチング機構内の全てのデータ・パケットの数の正確な尺度である。この累積数は従って、出力キューしきい値比較器26において、1つ以上の所定のしきい値に対して測定される。出力ポート30の1つにおいて、しきい値を超える場合、前述の信号が生成され、入力制御装置25に転送される。
図1では、明瞭化のため、スイッチング部の幾つかの要素が描かれていないが、それらは点線及び参照番号により示されている。図1では、スイッチング部は点線により示され、番号付けされている。Nはここでは32であるから、第1の入力ポート20に対してスイッチング部はS0101乃至S0132と指標付けされる。第2の入力ポートに対しては、スイッチング部はS0201乃至S0232である。最後の入力ポート20に対しては、スイッチング部はS3201乃至S3232と指標付けされる。従って、合計N*N個のスイッチング部が存在する。
図2では、第2の実施例が示される。これは以下の点で、図1の実施例と異なる。
図3では、スイッチング機構の詳細が示され、そこではバイパス27が配置される。バイパス27は入力ポート20においてスイッチ入力キュー24の後段に配置されるスイッチである。このバイパスは、オリジナル・パスから到来し、入力ルータ13に向かうデータ・パケットのパスを対応するマルチプレクサ22に向かうショートカット・パスに切り替えることを可能にする。バイパス27は、マルチプレクサ22から入力を受信する輻輳検出器31により制御される。マルチプレクサ22は輻輳検出器31に、データ・パケットを受信する準備が完了したか否かを伝える。これは一般に、対応するアービタ23がマルチプレクサ22に対して、対応する入力ポート20の出力キュー18からアドレスを受信する準備が完了したことを伝えるときに相当する。アドレスを出力キュー18に待ち行列化し、データ・パケットを出力バッファ35内のアドレスに記憶し、そのデータ・パケットをそこから、アービタ23及びマルチプレクサ22を介して読み出すプロシージャを実行する代わりに、バイパス27はデータ・パケットをマルチプレクサ22に直接導くようにセットされる。これはそのデータ・パケットのより高速な処理を構成し、待ち時間を低減すると共に、バックプレッシャのリスクを軽減する。こうしたバイパス27は全てのスイッチング部に対して配置される。
図4では、本発明の別の実施例が示される。ここでは入力と出力とのペア化が使用される。"1"と記される第1の入力ポート20、及び"2"と記される第2の入力ポート20の両方が共通スイッチング部に割り当てられる。これはスイッチング部の入力ルータ13及び出力キュー・ルータ17が、これらの両方の入力ポート20から入力を受信することを意味する。従って、入力ルータ13は、2つの入力を有するリパワー・ツリーとして設計される。対応するアドレス・マネージャ16は、各時点において、各入力ポート20にそれぞれ対応する2つのアドレスを処理する。スイッチング部の出力側では、セル・セレクタ14がそれらの出力を、第1の出力ポートOP1及び第2の出力ポートOP2の各々のマルチプレクサに送達するように設計される。従って、そのスイッチング部の第2の出力バッファ35は、セル・セレクタ14を介して第3の出力ポートOP3及び第4の出力ポートOP4に接続される。スイッチング部の残りの出力バッファ35も同様に設計される。出力キュー18の対応するセットのアービタ23は、それぞれ第1の出力ポートOP1のマルチプレクサ22、第2の出力ポートOP2のマルチプレクサ22に接続される。各出力ポート30はそれ自身のアービタ23を有し、これがその出力ポート30に対応する出力キュー18の出力を収集し、対応するマルチプレクサ22への入力を提供する。ポート20、30のこのグループ化は、同じスイッチング部においてグループ化されるポートを取り扱うために必要とされる、追加の論理のためのスペースを節約する利点を有する。この方策により、回路の複雑性、配線の複雑性、設計コスト、可能な待ち時間効果、及び資源、特にメモリ空間の増加の間の最適化がもたらされる。
ここで提案されたスイッチング機構は、既知の任意の拡張方法によりスケーラブルであり、こうした拡張方法には、例えば、従来技術のセクションで述べたPRIZMAアーキテクチャなどが含まれる。従って、速度拡張、ポート拡張、性能拡張、メモリ拡張(ここではより大きな出力バッファ空間の使用可能性でもよい)、リンク並列化、及びマスタ−スレーブ原理、ならびにこれらの任意の組み合わせが適用できる。
入力ポート及び出力ポートの増加のために、スイッチング機構はマルチステージまたはシングルステージとして構成可能である。マルチステージ構成では、必要とされるスイッチング機構の数が匹敵するシングルステージ構成よりもゆっくり増加する。すなわち、ポートの数の増加に伴い、マルチステージ構成が必要とするスイッチング機構の数は、シングルステージ構成の場合よりも少ない。
別の可能性は、完全な使用が起こりにくくなるように、スイッチ内部メモリ、すなわち出力バッファ空間を増加することである。しかしながら、こうしたより大きなメモリは極めて高価であり、また物理的にもある程度制限される。メモリ拡張モードによりスイッチ・メモリを増加することは、物理的な制限を回避するが、その一方で高価である。マルチステージ構成において、後続のスイッチング機構が混み合っている場合(出力メモリがフル、すなわち使用可能なアドレスが存在しないか、出力キューがフル)、全ての入力ポート20に対してバックプレッシャ信号が生成され、このバックプレッシャ信号が再度、全ての先行スイッチング機構に転送される。出力キュー18がフルの場合、バックプレッシャは、フル出力キュー18に向かうデータ・パケットだけを選択的にブロックできる。出力バッファ35がフルの場合、全ての入力ポート20がブロックされる。バックプレッシャ信号は先行スイッチング機構を、このスイッチング機構がもはやセルを送信できないという意味でブロックする。
Claims (18)
- 少なくともペイロードを含むデータ・パケットを移送するスイッチング機構であって、前記データ・パケットがスイッチング・デバイス(10)の1つ以上の入力ポート(20)を介して、その1つ以上の出力ポート(30)に向かい、前記スイッチング・デバイス(10)が、着信データ・パケットをデータ・パケット宛先情報に従い、少なくとも1つの専用出力ポート(30)に経路指定するものにおいて、前記スイッチング機構が、
前記スイッチング・デバイス(10)における、少なくとも1つの前記入力ポート(20)を含む入力ポート・セットの各々に対応して設けられ、少なくとも1つの前記出力ポート(30)を含む出力ポート・セットの各々に対応する出力バッファ(35)を含む出力バッファ・セットであって、前記出力バッファ(35)が、前記入力ポート・セットに属する前記入力ポート(20)に着信する前記データ・パケットの少なくともペイロードを、同じ前記出力バッファ・セットに関係し、前記専用出力ポート(30)に属する出力バッファ(35)内のアドレス、および同じ前記出力バッファ・セットに関係する他の全ての出力バッファ(35)内の同じアドレスに記憶する出力バッファ・セットと、
前記入力ポート・セットの各々に対応して設けられ、前記出力バッファ(35)に記憶される各前記ペイロードの前記アドレスを、前記データ・パケット宛先情報に従いソートして記憶する出力キュー(18)を出力ポート(30)ごとに含む出力キュー・セットと、
同じ前記出力ポート(30)に関係する前記出力キュー(18)に対応して設けられ、前記記憶されたアドレスの読み出し順序を制御するアービタ(23)と、
同じ前記出力ポート・セットに関係する前記出力バッファ(35)に対応して設けられ、前記出力ポート・セットの各出力ポート(30)に対して前記読み出し順序に従い、前記出力バッファ(35)から前記出力ポート(30)に、記憶されたペイロードを多重化するマルチプレクサ(22)と
を含む、スイッチング機構。 - 各入力ポート(20)において、前記入力ポート(20)に着信するデータ・パケットを待ち行列化するスイッチ入力キュー(24)を更に含む、請求項1記載のスイッチング機構。
- 出力キュー(18)の各セットに対応して、
前記出力バッファ(35)の前記アドレスの使用を管理するアドレス・マネージャ(16)と、
前記データ・パケットが記憶される前記出力バッファ(35)の前記アドレスを前記出力キュー(18)に入力する出力キュー・ルータ(17)と
を更に含む、請求項1または請求項2記載のスイッチング機構。 - 各出力バッファ(35)に対応して、前記ペイロードを前記入力ポート(20)から、対応する出力ポート(30)のマルチプレクサ(22)へ直接導くバイパス(27)を更に含む、請求項1乃至請求項3の1つに記載のスイッチング機構。
- 各前記出力バッファ(35)に対応して、対応するマルチプレクサ(22)が前記データ・パケットをその出力ポート(30)に多重化可能なとき、前記データ・パケットを前記対応するバイパス(27)を介して導くことを可能にする輻輳検出器(31)を更に含む、請求項4記載のスイッチング機構。
- 各前記出力バッファ(35)に対応して、前記データ・パケットを前記出力バッファ(35)の前記アドレスに入力する入力ルータ(13)を更に含む、請求項1乃至請求項5の1つに記載のスイッチング機構。
- 前記出力キュー(18)が、対応する出力バッファ(35)が有するアドレスよりも、合計でより多くのキューイング場所を提供する、請求項1乃至請求項6の1つに記載のスイッチング機構。
- 各入力ポート(20)において、前記スイッチング機構が有する前記出力ポート(30)と少なくとも同数の入力キュー(12)を有する入力バッファ(11)を更に含み、前記入力キュー(12)が前記着信データ・パケットを、それらの少なくとも1つの専用出力ポート(30)に従いソートする役目をする、請求項1乃至請求項7の1つに記載のスイッチング機構。
- 各入力ポート(20)に対応して、前記データ・パケットを前記入力キュー(12)から前記スイッチング・デバイス(10)に多重化する順序を制御する入力制御装置(25)を更に含む、請求項8記載のスイッチング機構。
- 1つの共通出力ポート(30)に関係する全ての出力キュー(18)内の占有場所のしきい値が超えられたかどうかを前記入力バッファ(11)に知らせる出力キューしきい値比較器(26)を更に含む、請求項8または請求項9記載のスイッチング機構。
- 同じ出力ポート(30)に関係する全ての出力キュー(18)内の占有場所のしきい値が超えられたことを示す、前記出力キューしきい値比較器(26)からの信号に応答して、前記同じ出力ポート(30)に対応する入力キュー(12)だけが、データ・パケットを前記同じ出力ポート(30)に送達することを阻止されるように、前記入力バッファ(11)が設計される、請求項10記載のスイッチング機構。
- 各出力バッファ(35)に対応して、前記出力バッファ(35)に対応する入力バッファ(11)に、前記出力バッファ(35)内の占有アドレスのしきい値が超えられたことを知らせる出力バッファ・バックプレッシャ・ジェネレータ(28)が設けられる、請求項8乃至請求項11の1つに記載のスイッチング機構。
- マルチキャスト・データ・パケットに対して、そのアドレスが、前記マルチキャスト・データ・パケットが向けられる出力ポート(30)に対応する各出力キュー(18)内にエントリとして入力され、前記マルチキャスト・データ・パケットの全てのエントリが、前記マルチキャスト・データ・パケットをその指定出力ポート(30)に送達するために使用されたとき、前記アドレスがアドレス・マネージャ(16)により、別のデータ・パケットの使用のために解放される、請求項8乃至請求項12の1つに記載のスイッチング機構。
- 異なる処理優先順位を有するデータ・パケット、各優先クラス及び各出力ポート(30)に対応して、別々の入力キュー(12)が入力バッファ(11)内に設けられる、請求項8乃至請求項13の1つに記載のスイッチング機構。
- 前記着信データ・パケットの各々に対して、対応するデータ・パケット内の前記パケット宛先情報内で識別される入力キュー(12)内にエントリを生成するデマルチプレクサ(19)を含み、前記入力制御装置(25)が、異なる入力キュー(12)内にエントリが配置され、同一のペイロードを有するデータ・パケットの同時伝送を可能にするように設計される、請求項8乃至請求項14の1つに記載のスイッチング機構。
- 各前記エントリが、対応するデータ・パケットの少なくともペイロード、または対応するデータ・パケットのペイロードが記憶されるメモリ・セルを指し示すポインタを含み、前記メモリ・セルが好適には共通入力バッファ内に配置される、請求項15記載のスイッチング機構。
- 前記データ・パケットがマルチキャスト・データ・パケットの場合、デマルチプレクサ(19)が前記入力キュー(12)内に複数のエントリを生成し、前記ペイロードの1つのエントリだけを前記メモリ・セル内に生成する、請求項15または請求項16記載のスイッチング機構。
- スイッチング・デバイス(10)の1つ以上の入力ポート(20)を介して、その1つ以上の専用出力ポート(30)に向かうペイロードを含むデータ・パケットのためのスイッチイング方法であって、
少なくとも1つの前記入力ポート(20)を含む入力ポート・セットに属する入力ポートに着信する各前記データ・パケットの少なくともペイロードを、同じ出力バッファ(35)のセットに関係し、前記専用出力ポート(30)に属する出力バッファ(35)内のアドレス、および同じ前記出力バッファ・セットに関係する他の全ての出力バッファ(35)内の同じアドレスに記憶するステップであって、前記出力バッファ(35)のセットが、少なくとも1つの前記出力ポート(30)を含む出力ポート・セットの各々に対応して、1つの前記出力バッファ(35)を含むステップと、
少なくとも1つの前記出力バッファ(35)に対応して、前記出力バッファ(35)に記憶される各前記ペイロードの前記アドレスを、データ・パケット宛先情報に従いソートして、出力ポート(30)ごとに1つの出力キュー(18)を含むセットを形成する出力キュー(18)に記憶するステップと、
同じ前記出力ポート(30)に関係する全ての前記出力キュー(18)について、前記記憶されたアドレスの読み出し順序を決定するステップと、
同じ前記出力ポート(30)に関係する前記出力バッファ(35)について、前記読み出し順序に従い、前記出力バッファ(35)から前記出力ポート(30)に、記憶されたペイロードを多重化するステップと
を含む、方法。
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