JP4078883B2 - 受信装置、および端末装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、所定のデータ通信を行う通信システムの受信装置および端末装置に関するものである。
【0002】
【従来の技術】
無線通信、たとえば、OFDM技術を用いた無線通信では、無線送受信でのキャリア(搬送波)周波数の誤差(オフセット)をいかに最小限に抑えるかが、十分な伝送特性を得るための1つのキーポイントである。受信側でのキャリア周波数再生は、パケットの先頭のトレーニング信号(プリアンブル)を用いて行われるが、キャリア再生回路で補正できなかったキャリアの残留成分は、FFT(Fast Fourier transform)処理を行った後、パケットに埋め込まれているリファレンスシンボルや各シンボルに埋め込まれているパイロットキャリアと呼ばれるリファレンスを用いて周波数軸上で補正される。
【0003】
【発明が解決しようとする課題】
ところが、残留成分が大きくなると、この周波数軸上での補正ができない、または補正はできても精度が不十分になってしまうという問題点があった。
この結果64QAMなどの多値変調では、同じS/Nの伝送でも残留キャリア周波数オフセットの大きさによって、伝送ビットエラーレートが劣化してしまうという問題点が生じていた。
【0004】
ところで、キャリア周波数のオフセットの原因は、送受信のローカル周波数のずれ、つまり、たとえば基地局と子機のローカル周波数のずれである。従来、たとえばローカル周波数はリファレンス周波数を使ったPLL等により設定される。
上述の場合には、ずれの主原因はリファレンス用の局部発振器、たとえば水晶発振器の発振周波数が送受信でずれているためである。つまり、たとえば基地局と子機の局部発振器の発振周波数がずれているためである。
【0005】
従来、この種の問題点の対策には、TCXO(Temperature compensated crystal oscillator)と呼ばれる温度補正つきの高精度な水晶発振器が使用されていた。TCXOでは、発振周波数のずれは数ppm以下に抑えられているが、部品コストの高さが問題となっている。
【0006】
本発明の目的は、所定の基準クロックに基づいて生成された同期信号を含む信号を送受信する場合に、送受信において基準クロックに関する周波数誤差を補正することができる受信装置および端末装置を提供することである。
【0007】
なお、ここでいうクロックとは、たとえば水晶発振器等のクロック生成部により生成された特定の周期または周波数をもつ信号を意味する。このクロックは、たとえば、方形波であったり正弦波であったりする。
【0008】
【課題を解決するための手段】
本発明によれば、第1の基準クロックに基づいて生成された同期信号を含む信号を受信する受信装置であって、
第2の基準クロックを生成する基準クロック生成手段と、
受信信号に含まれる同期信号、および前記基準クロック生成手段から出力された第2の基準クロックに基づいて、前記第1の基準クロックおよび前記第2の基準クロックに関する周波数誤差を検出する誤差検出手段と、
前記誤差検出手段により検出された前記第1の基準クロックおよび前記第2の基準クロックに関する周波数誤差に応じて、前記基準クロック生成手段で生成される前記第2の基準クロックに基づく回路動作と、前記受信信号の検波用の搬送波の周波数とを補正する補正手段と、
を有する受信装置が提供される。
【0009】
上述の本発明の受信装置における基準クロック生成手段で、第2の基準クロックが生成される。
誤差検出手段では、第1の基準クロックに基づいて生成された信号に含まれる同期信号、および基準クロック生成手段から出力された第2の基準クロックに基づいて、第1の基準クロックおよび第2の基準クロックに関する周波数誤差が検出される。
補正手段は、誤差検出手段により検出された第1の基準クロックおよび第2の基準クロックに関する周波数誤差に応じて、基準クロック生成手段で生成される第2の基準クロックに基づく回路動作と、受信信号の検波用の搬送波の周波数とを補正する。
【0010】
好適には、前記受信信号は、前記第1の基準クロックに基づいて生成された所定のフレーム同期信号を含むフレーム構造を有し、前記誤差検出手段は、前記受信信号に含まれる所定のフレーム同期信号、および前記基準クロック生成手段から出力された第2の基準クロックに基づいて、前記受信信号のフレーム周期の誤差を検出するフレーム誤差検出手段と、前記フレーム誤差検出手段から出力された前記所定のフレーム周期の誤差に応じて、前記第1および前記第2の基準クロックの周波数誤差を検出する基準クロック誤差検出手段とを含み、前記補正手段は、前記第1および第2の基準クロックの周波数誤差と、RF周波数とに基づいて、前記受信信号の検波用の搬送波の周波数を補正する搬送波補正手段を含む。
【0011】
また、好適には、前記誤差検出手段は、所定の時間、前記検出された第1および第2の基準クロックに関する周波数誤差を積算する積算手段と、前記積算手段により積算された第1および第2の基準クロックに関する周波数誤差に基づいて、前記所定の時間、平均化した前記第1および第2の基準クロックに関する周波数誤差を出力する誤差平均化手段とを有する。
【0012】
また、好適には、前記補正手段は、前記第1および第2の基準クロックに関する周波数誤差を除去するように、前記基準クロック生成手段から出力される第2の基準クロックに基づく回路動作の補正を行う。
【0013】
また、好適には、アナログ信号である前記受信信号を、ディジタル信号に変換するアナログ−ディジタル変換手段を有し、前記補正手段は、前記アナログ−ディジタル変換手段から出力されたディジタル信号に、前記所定の処理を行う。
【0014】
また、好適には、前記誤差検出手段は、前記同期信号に応じて相互相関演算を行い、前記第1および第2の基準クロックに関する周波数誤差を検出する相互相関演算手段を有し、前記補正手段は、前記積算手段により前記第1および第2の基準クロックに関する周波数誤差が積算されるまで、前記相関演算手段から出力された前記周波数誤差に基づいて前記第2の基準クロックに基づく回路動作を補正する。
【0015】
また、好適には、前記補正手段は、前記積算手段により、前記所定の時間、前記第1および第2の基準クロックに関する周波数誤差が積算されたときは、前記誤差平均化手段から出力される前記第1および第2の基準クロックに関する周波数誤差に基づいて前記第2の基準クロックに基づく回路動作を補正する。
【0016】
また、好適には、前記受信信号は、直交周波数分割多重変調方式に基づいて変調されている。
【0017】
また、好適には、前記補正された第2の基準クロックに応じて、前記受信信号を離散フーリエ変換して復調する復調部を有する。
【0018】
また本発明によれば、第1の基準クロックに基づいて所定の処理を行う基地局と通信を行う端末装置であって、
前記基地局から送信された第1のクロックに基づいて生成された所定のタイミングの同期信号を含む信号を受信する受信手段と、
第2の基準クロックを生成する基準クロック生成手段と、
前記受信手段で受信された受信信号に含まれる所定のタイミングの同期信号、および前記基準クロック生成手段から出力された前記第2の基準クロックに基づいて、前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差を検出する誤差検出手段と、
前記誤差検出手段により検出された前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差に応じて、前記基準クロック生成手段で生成される前記第2の基準クロックによる回路動作と、前記受信信号の検波用の搬送波の周波数とを補正する補正手段と、
前記補正手段により補正された、前記回路動作に基づいて所定の信号を生成し送信する送信手段と
を有する端末装置が提供される。
【0019】
好適には、前記受信信号は、前記第1の基準クロックに基づいて生成された所定のフレーム同期信号を含むフレーム構造を有し、
前記誤差検出手段は、前記受信信号に含まれる所定のフレーム同期信号、および前記基準クロック生成手段から出力された第2の基準クロックに基づいて、前記受信信号のフレーム周期の誤差を検出するフレーム誤差検出手段と、
前記フレーム誤差検出手段から出力された前記所定のフレーム周期の誤差に応じて、前記第1の基準クロックおよび前記第2の基準クロックの周波数誤差を検出する基準クロック誤差検出手段と
を含み、
前記補正手段は、前記第1の基準クロックおよび第2の基準クロックの周波数誤差と、
RF周波数とに基づいて、前記送信信号の搬送波の周波数を補正する搬送波補正手段を含む。
【0020】
また、好適には、前記誤差検出手段は、所定の時間、前記検出された第1および第2の基準クロックに関する周波数誤差を積算する積算手段と、前記積算手段により積算された第1および第2の基準クロックに関する周波数誤差に基づいて、前記所定の時間、平均化した前記第1および第2の基準クロックに関する周波数誤差を出力する誤差平均化手段とを有する。
【0021】
また、好適には、前記補正手段は、前記送信手段により送信される所定の信号の搬送波の周波数と、前記受信信号の搬送波の周波数の誤差を除去するように、前記基準クロック生成手段から出力される前記第2の基準クロックに基づく回路動作の補正を行う。
【0022】
また、好適には、送信される所定のデータを含むベースバンド信号をアナログ信号に変換するディジタル−アナログ変換手段を有し、前記補正手段は、前記ディジタル−アナログ変換手段へ入力する前に、前記所定の処理を行う。
【0023】
【発明の実施の形態】
以下、本発明の好適な実施の形態を、図面に関連付けて説明する。
【0024】
図1は、本発明に係る通信システムに係る一実施の形態を示す図である。
本実施の形態の通信システム1は、図1に示すように、端末装置2−1〜2−n、基地局(Hub)3とを有する。
端末装置2−1〜2−nの個々を区別しないときは、端末装置2と言う。端末装置2と基地局3は、所定の周波数の搬送波を用いて、データ通信を行う。
【0025】
基地局3は、内部の局部発振器で生成された基準クロック(第1の基準クロックに相当する)fc3に基づいて所定の処理を行う。たとえば、基地局3は、基準クロックfc3に基づいてベースバンド信号の処理等を行い、また基準クロックfc3に基づいて生成された同期信号を含む信号を生成し、所定の周波数fw3の搬送波を所定の変調方式で変調して端末装置2へ送信する。
【0026】
端末装置2は、内部発振器で生成された基準クロック(第2の基準クロックに相当する)fc2に基づいて所定の処理を行う。たとえば、端末装置2は、基地局3から送信された信号(変調された搬送波fw3)を受信し、基準クロックfc2に基づく再生搬送波fw2によって、所定の同期信号を含む信号の検波を行い、ベースバンド信号を出力し、また基準クロックfc2に基づいて所定のベースバンド信号の処理等を行う。
【0027】
しかし、基地局3と端末装置2の基準クロックに誤差(オフセット)があることにより、基地局3から送信される搬送波の周波数と、端末装置2で受信する際に再生される搬送波の周波数に誤差(オフセット)が生じ、十分な伝送特性が得られないために、基準クロックと、搬送波周波数のオフセットを最小限に抑えることが重要である。
【0028】
このため、本実施の形態に係る端末装置2は、受信信号に含まれる同期信号に基づいて、基準クロックfc2を補正して、補正した基準クロックに基づいて、所定の処理、たとえば搬送波周波数のオフセットを最小限に抑える処理を行う。
また、端末装置2は、基地局3にデータ信号を送信する際には、受信信号に含まれる同期信号に基づいて、基準クロックfc3を推測して、基準クロックfc2に対する補正係数を求め、これによって所定の補正を行い、搬送波周波数fw3と一致するような周波数の搬送波を生成して、ベースバンド信号に応じて所定の変調方式で変調し送信する。
【0029】
図2は、図1に示した基地局の一具体例を示す図である。本実施の形態では、基地局3は一般的な送受信系の構成を有し、基準クロックおよび搬送波周波数の補正処理を行わない。また、本実施の形態の端末装置2は、基地局3から送信された信号に応じて基準クロックおよび搬送波周波数の補正を行う。
【0030】
基地局3は、たとえば図2に示すように、ベースバンドプロセッサ3001、発振器3002〜3004、LPF(Low pass filter )3005,3006、PLL(Phase-locked loop )3007,3008、乗算器3009〜3012、増幅器3013〜3016、BPF(Band pass filter)3017〜3019、送受信スイッチT/RSW3020、アンテナ3021を有する。
【0031】
基地局3において、所定の信号を送信する際には、ベースバンドプロセッサ3001に発振器3002から出力される基準クロックfc3が供給されて、所定のベースバンド信号が出力される。ベースバンド信号は、LPF3005でフィルタリングされ、乗算器3009、PLL3007、および発振器3003により周波数変換され、BPF3017で帯域制限され、乗算器3010、PLL3008、および発振器3004により周波数変換され、増幅器3014で増幅され、T/RSW3020を介して、BPF3018で帯域制限し、アンテナ3021から出力される。たとえば増幅器3013はベースバンドプロセッサ3001によりコントロールされる。
【0032】
基地局3において、所定の信号を受信する際には、所定の受信信号は、アンテナ3021で受信され、T/RSW3020を介して、増幅器3015で増幅され、乗算器3011、PLL3008、および発振器3004により周波数変換され、BPF3019で帯域制限され、増幅器3016たとえばAGC(Automatic gain control)で一定の振幅に増幅され、乗算器3012、PLL3007、および発振器3003により周波数変換され、LPF3006により帯域制限され、ベースバンドプロセッサに入力され、所定の処理が行われる。たとえば増幅器3016はベースバンドプロセッサ3001によりコントロールされる。
図1に示すように、たとえば、一般的な基地局3は、20MHzの発振器をRF/IFブロックおよびベースバンド信号処理部の基準クロックfc3として使用している。
【0033】
本実施の形態では、上述したように、たとえば基地局3は内部の基準クロックに基づいて所定の送受信処理を行う。端末装置2では、基地局3から送信された信号に応じて、内部の基準クロックの誤差を補正して、所定の送受信処理、たとえば搬送波のオフセットを抑える処理を行う。
【0034】
たとえば、ワイヤレス1394のシステムの場合には、Hubとなる基地局3を基準として4msを1フレームとして定義している。TDMA(時分割多重)システムの多くはこのようなフレーム構造を採用しており、フレーム内をいくつかの領域に分けて使用している。フレームスタートパケットは、先頭のプリアンブル部の構成が他のパケットと異なっており、この部分を検出することでフレームスタートパケットとして検出される。
【0035】
プリアンブルを使用した場合の同期検出については、プリアンブルの前半部分の自己検出により精度の高いタイミング検出を行う。この相互相関検出をある時間軸のウィンドウ内でのピーク検出で行うと精度の高いタイミング検出が可能である。
【0036】
このようなフレーム構造をもつシステムでは、4ms毎に1回フレームスタートパケットが検出される。OFDMの1サンプルが20MHz(50nS)なので、これを基準クロックとすると、80000クロックに1回ということになる。フレームスタートパケットの間隔をこの基準クロックでカウントすると、基地局(Hub)3の基準クロックと端末装置(Leafまたは移動局)2の基準クロックが完全に一致している場合、間隔は常に80000となる。
【0037】
基準クロックに水晶発振器や振動子を利用すると、ばらつきは数十ppm程度ある。たとえばは25ppm程度のずれがあるとすると、検出されるフレームスタートパケットの間隔は80000±2クロック程度になる。この方法では、基準クロックのずれを1クロック単位で観測しているので、1回の観測で検出可能なずれの最小単位は1クロックである。
【0038】
しかし、フレームスタートパケットを連続して観測すれば、検出可能なずれの最小単位をもっと小さくすることができる。たとえば、0.4クロックのずれがある場合、1フレームではずれ量の検出はできないが、5フレーム連続で観測することで、合計2クロックのずれが検出できる計算となる。
【0039】
低S/Nやマルチパス環境などの劣化およびばらつき要因等を考えると、連続で観測すべきフレーム数、つまり平均回数はもっと大きくとる必要はあるが、一般的には平均回数に比例して、観測可能なずれの最小単位は小さくなっていく。1回の観測で観測可能なずれの最小値は1クロック(12.5ppm)であるから実用的な精度として、10秒程度(2500)フレームの観測を行えば、0.1〜1ppm程度の精度で基準クロックのずれを検出することができる。
【0040】
基準クロックのずれ検出結果から、キャリア周波数オフセットを補正する方法について以下に述べる。
キャリア周波数オフセットの補正には、RF部の選局PLL(Phase Locked Loop )の分周比設定を補正する方法と、ベースバンド信号処理部で複素乗算器を使用して補正する方法がある。
【0041】
たとえば、選局PLLを使用して補正した場合には補正範囲が比較的広くとれ、IFフィルタなどの周波数センタが正確に設定されるという長所があるが、補正可能な最小単位(一般にステップサイズと言う)は小さく取ることができない。
【0042】
一方、ベースバンド信号処理で補正を行うと、補正範囲はサンプリング周波数の制限を受けるものの、数値制御発振器(NCO)を使用することで、1Hz以下の精度で、キャリア周波数オフセットの補正を行うことができる。
【0043】
図3は、図1に示した端末装置の受信系のブロック構成図である。
本実施の形態に係る通信システム1は、たとえば端末装置2が、基地局3においてベースバンド信号に応じてOFDM変調された信号を送受信する。図3を参照しながら本発明に係る端末装置2の受信系の一実施の形態の概略を簡単に説明する。
【0044】
端末装置2は、受信系2r(受信装置に相当する)として、たとえば図3に示すように、A/D(アナログ−ディジタル)変換部103、乗算器10601,10602、ディジタルローパスフィルタLPF1062,1063、FFT(Fast Fourier transform)1071、位相誤差補償回路(Phase error compensate)301、デマッピング(Demapping )回路302、フレーム同期部311およびクロックオフセット検出部312を含む誤差検出部310、ならびに基準クロック生成部320、キャリアオフセット周波数計算部321、コントロールワード変換部322、数値制御発振器(NCO)323、SINROM(Sin read only memory)324、およびCOSROM(Cosine read only memory )325を有する。
フレーム同期部311はフレーム誤差検出手段に相当し、クロックオフセット検出部312は基準クロック誤差検出手段に相当する。
【0045】
A/D変換部103は、不図示のアンテナで受信された信号が、不図示の受信回路により周波数変換されたIF(Intermediate frequency)信号を、所定のサンプリング周波数で、アナログ信号からディジタル信号へ変換し出力する。
【0046】
乗算器10601,10602は、A/D変換部103から出力されたディジタル信号と、SINROM324およびCOSROM325から出力されたSIN波およびCOS波を乗算し、LPF1062,1063に出力する。
LPF1062,1063は、乗算器10601,10602から入力された信号の高周波成分を除去してベースバンド信号として、FFT1071、およびフレーム同期部311に出力する。
【0047】
FFT1071は、LPF1062,1063から入力されたOFDM信号を、高速離散フーリエ変換して次段に出力する。
位相誤差補償回路301は、FFT1071から出力された信号の位相誤差を補正し、デマッピング回路302に出力する。
デマッピング回路302は、位相誤差補償回路301から出力された信号から所定の情報を復元し出力する。
【0048】
フレーム同期部311は、基地局3から送信された信号に含まれる同期信号(たとえばフレーム同期信号)、および基準クロックに基づいて同期処理を行い、同期信号のずれを検出し出力する。
クロックオフセット検出部312は、フレーム同期部311から出力されフレーム同期信号の誤差(オフセット)に基づいて、基地局3の基準クロックおよび内部の基準クロックとの誤差(オフセット)(S310)を出力する。
【0049】
基準クロック生成部320は、たとえば、水晶発振器等により生成された特定の周期または周波数の基準クロック信号fc2(クロックとも言う)を生成する。たとえば、基準クロック信号fc2は方形波や正弦波である。受信装置2は、この基準クロック信号fc2に基いて動作を行う。
【0050】
キャリアオフセット周波数計算部321は、クロックオフセット検出部312から出力されたクロックオフセットを示すデータ、およびRF選局周波数に基いてキャリアオフセットを計算し、キャリアオフセットを示すデータをコントロールワード変換部322へ出力する。
【0051】
コントロールワード変換部322は、キャリアオフセット計算部321から出力されたキャリアオフセットを示すデータに基いて、キャリアオフセットをキャンセルする信号を数値制御発振器323に発生させるコントロールワードを生成し、数値制御発振器323に出力する。
【0052】
数値制御発振器(NCO)323は、コントロールワード変換部322から出力されたコントロールワードに基づいて、キャリアオフセットをキャンセルする信号をSINROM324およびCOSROM325に出力する。
ここで、たとえば、キャリアオフセットはRF周波数×基準クロックオフセットである。
【0053】
SINROM324およびCOSROM325は、数値制御発振器323から出力された信号に基づいて、SIN波およびCOS波を生成し、乗算器10601,10602に出力する。
【0054】
図4は、図3に示した端末装置の受信系の動作を説明するためのフローチャートである。図4を参照しながら、受信系の動作を説明する。
端末装置2では、内部の基準クロック生成部により基準クロックが生成され、その基準クロックに基づいて所定の処理が行われる。
【0055】
ステップST1において、基地局3から送信された同期信号を含む信号が受信され、不図示の周波数変換回路によりIF信号に変換され、A/D変換器103でディジタル信号に変換され、乗算器10601,10602で、SINROM324およびCOSROM325から出力されたSIN波およびCOS波が乗算され、LPF1062,1963により帯域制限され、フレーム同期部311、およびFFT1071に出力される。FFT1071では、ディジタル信号が高速離散フーリエ変換され、位相誤差補償回路301で所定の補正が行われ、デマッピング回路302により所定の処理が行われ、所定の情報が復元される。
【0056】
一方、フレーム同期部311では、LPF1062から入力された信号に含まれる同期信号(フレーム同期信号)に基づいて、後述する所定の同期処理が行われ(ST2)、基地局3から出力された信号の同期信号の誤差が検出され、クロックオフセット検出器312に出力される(ST3)。
【0057】
クロックオフセット検出器312では、フレーム同期部311から出力された、同期信号の誤差に基づいて基地局3の基準クロックと、端末装置2の基準クロックとの誤差(クロックオフセット)が計算され、キャリアオフセット周波数計算部321へ出力される(ST4)。
【0058】
キャリアオフセット周波数計算部321では、クロックオフセット検出部312から出力されたクロックオフセットを示すデータ、およびRF選局周波数に基づいて、キャリアオフセットが計算され、コントロールワード変換部322へ出力される。
【0059】
コントロールワード変換部322では、キャリアオフセット周波数計算部321から出力されたキャリアオフセットに基づいて、このキャリアオフセットをキャンセルするために、数値制御発振器323に与えるべきコントロールワードが生成される。
【0060】
数値制御発振器323では、キャリアオフセット周波数計算部321から出力されたコントロールワードに応じて生成された信号が、SINROM324およびCOSROM325に出力される。SINROM324およびCOSROM325では数値制御発振器323から出力された信号に応じたSIN波およびCOS波(キャリアオフセットに相当する信号)が、乗算器10601,10602に出力され、キャリア(搬送波)周波数の補正が行われる(ST5)。
【0061】
以上、説明したように本実施の形態に係る、端末装置2の受信系は、基準クロックを生成する基準クロック生成部320と、基地局3から送信された同期信号を含む信号のIF信号をA/D変換するA/D変換部103と、同期信号に基づいて同期処理を行うフレーム同期部311と、フレーム同期部311から出力された同期信号の誤差(オフセット)に基づいて、基地局3の基準クロックと、端末装置2の基準クロックの誤差(オフセット)を計算するクロックオフセット検出部312と、RF選局周波数およびクロックオフセット検出部312から出力されたクロックオフセットに基づいて、キャリアオフセット周波数を計算するキャリアオフセット周波数計算部321と、キャリアオフセット周波数に基づいて所定のキャリア周波数オフセットに相当する信号を生成する数値制御発振器323、SINROM324、COSROM325、および乗算器10601,10602と、ベースバンド信号に基づいて所定の処理を行うFFT1071、位相誤差補償回路301、およびデマッピング回路302とを設けたので、基地局3と、端末装置2の基準クロックの誤差(オフセット)を推定することができ、この誤差に起因するキャリア(搬送波)周波数オフセットを補正することができる。
【0062】
また、一般的な端末装置が基準クロック生成部に高価なTCXOを用いるのに対し、本実施の形態に係る端末装置2では、基準クロック生成部に安価な水晶振動子を用いた場合であっても、基準クロックを補正することで、搬送波周波数のオフセットを抑えることができる。
また、キャリア(搬送波)周波数のオフセットをA/D変換後に行っているので、たとえば上述の構成要素を半導体集積回路上に構成して、上述の所定の処理を行うことがきる。
【0063】
図5は、図1に示した端末装置の一実施の形態を示す図である。本実施の形態に係る端末装置2aの受信装置2raを、図5を参照しながら説明する。本実施の形態では、図3に示した端末装置2の受信装置2rとの相違点は、周波数オフセット検出器314が追加されていることである。その他の構成要素については、同様なので説明を省略する。
【0064】
周波数オフセット検出器314は、後述するように、たとえば、受信信号に含まれる同期信号に対して自己相関演算を行い、搬送波周波数のオフセットを検出し加算器313に出力する。加算器313では、周波数オフセット検出器314から出力された搬送波周波数オフセットと、キャリア周波数オフセット計算部321から出力された搬送波周波数オフセットを加算し、数値制御発振器323に入力される。以下の処理は同様である。
【0065】
受信装置2raでは、たとえば通信を開始した当初は、フレーム同期部311によるずれ(オフセット)検出が、後述するように十分に平均化されていないので、周波数オフセット検出器314により自己相関演算により周波数オフセットを検出し、検出されたオフセットに基づいてキャリア周波数の補正を行う。そして、フレーム同期部311による平均化が進んだ段階で、精度の不十分な自己相関演算からフレーム同期ベースの制御に切り替える。
【0066】
上述したように、本実施の形態では、通信を開始した所定の時間(フレーム同期処理が十分でない場合)、周波数オフセット検出器314による基準クロックおよびキャリア周波数の補正を行い、所定の時間経過後(フレーム同期処理が十分である場合)は、フレーム同期部311により検出された周波数オフセットに応じて、基準クロックおよびキャリア周波数の補正を行う。
こうすることで、フレーム同期処理が十分でない場合であっても、基準クロックおよびキャリア周波数のオフセットの補正を行うことができる。
また、RF周波数が5GHzだとすると、基準クロックが20ppmずれると100kHzのキャリアオフセットとなるが、たとえば、ワイヤレス1394システムでは、1OFDMシンボル=3.6μsなので、100kHzのキャリアオフセットによりシンボル内で120°の位相回転があることになる。上述した構成の端末装置2では、100分の1の位相回転に抑えることができ、位相補正の絶対値の精度が大幅に向上することができる。
【0067】
また、ベースバンド信号処理で補正を行ったので、補正範囲はサンプリング周波数の制限を受けるものの、数値制御発振器(NCO)を使用することで、1Hz以下の精度で、キャリア周波数オフセットの補正を行うことができる。
【0068】
次に、図6〜図40を参照しながら、より具体的に、端末装置2について説明する。
図6は、図1に示した端末装置の受信系の一実施の形態を示すブロック構成図である。
【0069】
本実施の形態に係る端末装置2の受信系2rは、図6に示すように、自動利得制御増幅部(AGCAMP)101、受信信号電力観測部(POW)102、A/Dコンバータ(ADC)103、ディジタル/アナログ(D/A)コンバータ(DAC)104、A/Dコンバータ(ADC)105、受信信号処理部(RXPRC)106、OFDM復調部(DEMOD)107、遅延部(DLY)108、バースト検出部(BDT)109、タイミング制御部(TMG)110、および増幅利得制御部(AGCTL)111を主構成要素として有している。
【0070】
以下、本実施形態において採用する通信システム1の自動利得制御システム、送信(受信)信号、FFTタイミングの最適化の概要、および図5の端末装置2の受信系(受信装置)2rの各構成要素の具体的な構成および機能について、順を追って説明する。
【0071】
まず、5GHz帯無線LANシステムの端末装置の自動利得制御システムについて説明する。
【0072】
5GHz帯無線LANシステムは、広帯域にわたって優れた通信性能を実現するため、OFDM変調方式が採用されている。
OFDM変調方式は、ゴーストおよびマルチパスに対する強度が大きい反面、回路のノンリニアリティ(非線形性)に対する強度が弱い。
このため、A/Dコンバータ等の歪みが生じると、受信信号品質の著しい劣化を招いてしまう。
このため、5GHz帯無線LANシステムでは、フレーム構造を有する変調信号の先頭にプリアンブル信号と呼ばれる10〜20μ秒のバースト信号を挿入し、この区間内でタイミング同期をとる一方、A/Dコンバータ103に入力される信号の電圧振幅を歪みの生じない信号許容範囲内にレベル補足する必要がある。
【0073】
また、プリアンブル信号の後半の数μ秒には、リファレンス信号と呼ばれる伝送路の周波数特性を観測し、プリアンブル信号に続くデータ信号(実際の通信データ)を補正するための基準信号が入っている。リファレンス信号とデータ信号では、A/Dコンバータ103から出力されたディジタル信号のレベルを変動することは許されず、自動利得制御増幅部101の利得を一定に保つ必要がある。したがって、5GHz帯無線LANシステムでは、10μ秒の時間で、歪みの生じない信号許容範囲内にレベル補足する高速かつ高性能の自動利得増幅方式が必要となる。
本実施形態では、後述するように、上記のプリアンブル区間内で行う高速かつ高性能なレベル補足を実現するため、3段階のレベル補足を行う。
【0074】
5GHz帯無線LANシステムとしては、代表的なものに次の3つのシステムがある。
▲1▼ IEEE 802.11a、
▲2▼ BRAN、
▲3▼ Wireless 1394。
【0075】
図7はIEEE802.11aシステムの代表的なプリアンブル信号を示す図、図8はBRANシステムの代表的なプリアンブル信号を示す図、図9はWireless1394システムの代表的なプリアンブル信号を示す図である。
【0076】
図7〜図9に示す各システムのプリアンブル信号において、A16、B16等は、パターンの識別とバースト周期を表し、IA16は、A16の位相反転したパターンを表している。
また、C64はリファレンス信号を表しており、C16およびC32はこのガードインターバル部を示している。
【0077】
IEEE802. 11aでは、パターンB16が10回繰り返されているのに対して、BRANでは最初の5周期が異なる(A16,IA16,A16,IA16,IA16)。
また、Wireless1394では10周期全てが異なるパターンとなっている。具体的には、A16,IA16,A16,IA16,A16,A16,IA16,A16,IA16,IA16のパターンとなっている。
【0078】
また、Wireless1394システムでは、同期転送モードをサポートしているため、映像信号などの連続した信号を通信することができる。
しかしながら、長期間におよぶデータ信号を通信しているとマルチパス環境下では受信信号先頭のプリアンブル信号でのリファレンス信号の受信時の伝送特性から伝送特性が変化していってしまい、受信性能が劣化している。
このため、一定期間以上のデータ信号区間には、図10に示すように、リファレンス信号REFを挿入している。これにより、このリファレンス信号ごとに伝送特性を測定し直し、受信性能の劣化を防いでいる。
【0079】
また、図11は、Wireless1394システムにおけるフレーム構造を示す図である。
Wireless1394システムでは、上述したように基地局3やハブ(Hub)となる局を基準として4m秒(ms)を1フレームとして定義している。Wireless1394システムのようにTDMAシステムの多くはこのようにフレーム構造を採用しており、図11に示すように、フレーム内を幾つかの領域に分けて使用している。
【0080】
具体的には、1フレームには、図11に示すように、フレームの先頭側から「フレーム・スタート・パケットFSP(Frame Start Packet)」、サイクル・リポート・パケットSRP(Cycle Report Packet )」、「ステーション・シンク・パケットSSP(Station Sync Packet )」、「アイソクロナス・パケット・エリアIPA(Isochronous Packet Area )」、「アシンクロナス・パケット・エリアAPA(Asynchronous Packet Area)」、および「ギャップ(Gap )」の各領域に区分けされている。
そして、プリアンブル信号は、先頭のフレーム・スタート・パケットFSPに配置される。
【0081】
上記のようなバースト信号に対しては、受信レベルの最適化(AGC)、受信周波数ずれの補正、同期の検出を短時間に行う必要がある。
本実施形態では、後述するように、受信開始の時点(バースト検出開始時)は自動利得制御増幅部101の利得レベルは最大にして待ち受けを行っており、信号を検出すると一定期間の入力信号の大きさ(受信信号電力)を計測し、その結果に基づいて前段の自動利得制御増幅部101の利得レベルを調整する。
次に、受信周波数ずれの検出と補正が行われる。周波数ずれの検出は、自己相関、および上述した同期処理結果を用いて行う。自己相関は相関器の出力は繰り返し周期での位相回転に相当することを利用する。
同期の検出は、自己相関または相互相関を用いて行う。検出された同期タイミングをもとにOFDMデータシンボルに対するFFTタイミングを決定する。
【0082】
OFDMデータシンボルSYBLでは、図12(A),(B)に示すように、データ部の前にそのデータの最後の部分を繰り返すガードインターバルGIを付加する手法(Cyclic Extension法)が用いられる。これはマルチパスなどによるシンボル間干渉を最小限に抑えるためである。
この例では、3.2μsのデータ部分に0.4μsガードインターバルが付加され、1シンボルの長さは3.6μsとなっている。
【0083】
図13(A)〜(D)は、このような場合のFFTへのデータ取り込みタイミングについての例を示す図である。
図13(B)の例は、FFTへのデータの取り込みのタイミングが早すぎる場合である。この例では、マルチパスによる遅延波が存在する場合、1つ前のシンボルのデータがFFT範囲内にかぶり(重なり)、シンボル間干渉による劣化が生じる可能性がある。
一方、図13(C)の例は、FFTへのデータの取り込みのタイミングが遅すぎる場合である。この例のように、シンボルの最後方をFFTに取り込む設定にすると、FFTタイミングが何らかの原因で後方にずれた場合、やはりシンボル間干渉による劣化につながってしまう。
そこで、通常は図13(D)に示すようなタイミングに設定する。
【0084】
以上からわかるように、FFTタイミングを最適に設定することは、OFDMを用いた無線通信システムの受信装置においては重要である。
本発明に係るFFTタイミングの設定方法の概要を以下に述べる。
【0085】
まず、プリアンブルの前半部を検出し、AGCおよび周波数ずれの補正を行う。ここで、後半部分で相互相関をとるための検出ウィンドウを生成する。
このウィンドウの設定には、たとえばプリアンブル前半部の自己相関検出結果を使うことができる。自己相関検出で十分な同期タイミング補足はできないことから、このウィンドウは十分なマージンを見込んで設定する。
【0086】
このウィンドウ内で相互相関出力のピークサーチを行う。ピークサーチは、それまでの出力の最大値と今回の入力の大小比較により行う。
最大値が得られたウィンドウ内のタイミングを記憶しておくことで、ウィンドウの最後でピーク位置が確定する。
相互相関のピークは、入力信号と期待値信号が時間軸上で一致した時に得られるので、これをもとにFFTタイミングを生成すれば、最適な動作を行うことができる。
ただし、この方法では、ウィンドウの最後のところでウィンドウ内でのピークがどこだったかを示す位置情報しか得られない。
そこで次のような方法でこれを時間軸上のタイミングに変換する。
【0087】
まず、1シンボルをカウントするカウンタを用意する。このカウンタがある値になったときにFFTタイミング信号TFFTを発生するものとする。
相互相関のピーク位置と最適なFFTタイミングの関係はあらかじめわかっているので、検出ウィンドウの後方端(エッジ)とピーク位置の相対的な関係がわかれば、1シンボルカウンタの値を検出ウィンドウの後方エッジにおいて最適にプリセットすることができる。
一度プリセットされたカウンタは、循環的に1シンボルの期間をカウントしつづけ、毎シンボルごとに一定のタイミングでFFTタイミングを出し続ける。
【0088】
以上のように変調信号の先頭にプリアンブル信号と呼ばれる10〜20μ秒の信号を含むバースト信号部が挿入されて受信信号を最適なFFTタイミングで復調する復調装置の各構成要素は、以下のような構成および機能を有する。
【0089】
自動利得制御増幅部101は、図示しないアンテナで受信された受信信号RSをDAC104を介して供給される増幅利得制御部111による利得制御信号Vagc のレベルに基づいて自動利得制御し、所望レベルの信号RXとしてA/Dコンバータ103に出力する。なお、自動利得制御増幅部101では、増幅利得制御部111による利得制御信号Vagc により自動利得制御を行う場合と制御利得を固定する場合に制御される。
【0090】
図14は、自動利得制御増幅部101の具体的な構成を示す回路図である。
自動利得制御増幅部101は、図14に示すように、利得制御増幅器(GCA)1011、局部発振器1012、乗算器1013、増幅器1014、および帯域幅が数十MHzの帯域通過フィルタ(BPF)1015を有する。
これらの構成要素のうち局部発振器1012および乗算器1013により周波数変換回路が構成されている。局部発振器1012は、たとえばキャリア周波数fCWの信号e〔j2πfCWCt〕を乗算器1013に出力する。ただし、〔 〕はeのべき乗を示している。
【0091】
図14の自動利得制御増幅部101では、受信信号(IF入力信号)RSは、利得制御増幅器1011により利得制御信号Vagc により定まる利得をもって増幅し、局部発振器1012および乗算器1013からなる周波数変換回路により周波数変換した後、BPF1015で帯域制限して、出力信号(IF出力)RXを得る。
【0092】
また、図15は、図14の利得制御増幅器1011の利得制御特性を示す図である。
図15において、横軸が利得制御信号Vagc を、縦軸が利得をそれぞれ示している。
この例では、図15に示すように、利得制御増幅器1011は、利得制御信号Vagc が0V〜1Vの範囲で利得は0〜80dBまでリニア(線形)に変化している。
すなわち、この例では、制御利得範囲は80dBである。
【0093】
受信信号電力観測部102は、図14に示すように尖頭値検波回路としてのピーク検出回路(Peak Det)1021を含み、受信信号RSのピーク電圧を測定し、入力される受信信号レベルに応じた値をとる電圧信号である電界強度信号RSSIに変換してA/Dコンバータ105に出力する。
ここでは、急激な信号変化に対応するため、平均値ではなく尖頭値を検波する。なお、バースト検出開始時にリセット信号を与え、ピーク検出回路(Peak Det)1021をリセットし、それ以降の最大ピーク値を観測するようにする。
【0094】
図16は、受信信号の入力レベルに対する受信信号電力観測部102の出力特性を示す図である。
図16において、横軸が入力レベルを、縦軸が電界強度信号RSSIの電圧をそれぞれ示している。
この例では、図16に示すように、入力レベルがが−70dBv〜−20dBvの範囲で電界強度信号RSSIの電圧は0V〜2Vまでリニア(線形)に変化している。
【0095】
A/Dコンバータ103は、自動利得制御増幅部101から出力されたアナログ受信信号RXをディジタル信号に変換し、ディジタル受信信号RXDとして受信信号処理部106に出力する。
【0096】
D/Aコンバータ104は、増幅利得制御部111で発生される利得制御信号Vagc をディジタル信号からアナログ信号に変換して自動利得制御増幅部101に出力する。
【0097】
A/Dコンバータ105は、受信信号電力観測部102から出力された電界強度信号RSSIをアナログ信号からディジタル信号RSSIDに変換して増幅利得制御部111に出力する。
【0098】
受信信号処理部106は、ディジタル受信信号RXDをベースバンド信号bb_re(実部)およびbb_im(虚部)に変換し、ベースバンド信号のサンプリング周波数を低い周波数に変換し(ダウンサンプリングを行い)、バースト検出部109による誤差検出周波数Δfに基づいて複素乗算を行って周波数オフセットの補正を行って、信号S106(sy_reおよびsy_im)を生成し、OFDM復調部107、遅延部108、およびバースト検出部109に出力する。
【0099】
図17は、図5の受信信号処理部106の具体的な構成例を示す回路図である。
本受信信号処理部106は、図17に示すように、ベースバンド変換回路1061、ディジタルローパスフィルタ(LPF)1062,1063、ダウンコンバート回路1064,1065、および周波数オフセット補正回路1066により構成されている。
ベースバンド変換回路1061は、局部発振器10611および乗算器10612,10613により構成されている。
ベースバンド変換回路1061では、受信信号RXD(if)に乗算器10612,10613においてキャリア周波数fCWを乗算することで、式(1)に示すように、入力受信信号RXD(if)がベースバンド信号bb_re,bb_imに変換され、それぞれLPF1062、1063に供給される。
【0100】
【数1】
bb_re=if×cos( 2πfCWt)
bb_im=if×sin( 2πfCWt) …(1)
【0101】
LPF1062および1063は、たとえば直線位相FIR(Finite Impulse Response : 有限インパルス応答)のトランスバーサル型回路構成を有する。
【0102】
LPF1062は、ベースバンド信号bb_reの入力ラインに対して縦続接続されシフトレジスタを構成する(n−1)個の遅延器1re−1〜1re−n-1 と、入力されたベースバンド信号bb_reおよび各遅延器1re−1〜1re−n-1 の出力信号に対してそれぞれフィルタ係数h(0)〜h(n−1)を乗算するn個の乗算器2re−1〜2re−nと、n個の乗算器2re−1〜2re−nの出力信号を加算してダウンコンバート回路1064に出力する加算器3reにより構成されている。
【0103】
LPF1063は、ベースバンド信号bb_imの入力ラインに対して縦続接続されシフトレジスタを構成する(n−1)個の遅延器1im−1〜1im−n-1 と、入力されたベースバンド信号bb_imおよび各遅延器1im−1〜1im−n-1 の出力信号に対してそれぞれフィルタ係数h(0)〜h(n−1)を乗算するn個の乗算器2im−1〜2im−nと、n個の乗算器2im−1〜2im−nの出力信号を加算してダウンコンバート回路1065に出力する加算器3imにより構成されている。
【0104】
これらLPF1062,1063、およびダウンコンバート回路1064,1065によりベースバンド信号bb_re,bb_imのサンプリング周波数を、たとえば100MHzから25MHzの信号dc_re,dc_imに変換する。
このときLPF1062,1063は、ベースバンド信号bb_re,bb_imの帯域を制限して隣接キャリアが折り返らないようにしている。
また、ダウンコンバート回路1064,1065におけるダウンサンプリングのタイミングは、信号Enの供給を受けてクロックを間引いている。
【0105】
周波数オフセット補正回路1066は、局部発振器10661、乗算器10662〜10665、および加算器10666,10667により構成されている。
【0106】
周波数オフセット補正回路1066は、バースト検出部109より与えられる誤差検出周波数Δfを局部発振器10661の発振出力に反映させ、この発振出力と信号dc_reとを乗算器10662,10665で複素乗算し、発振出力と信号dc_imとを乗算器10663,10664で複素乗算し、加算器10666で乗算器10662と乗算器10663の出力を加算し、加算器10667で乗算器10664と乗算器10665の出力を加算することにより、下記式(2),(3)に示すような、信号sy_reおよびsy_imを生成し、OFDM復調部107、遅延部108、およびバースト検出部109に出力する。
【0107】
また、周波数オフセット補正回路1066は、図3に示した、数値制御発振器323、SINROM324およびCOSROM325から出力される発振信号が入力される。具体的には、たとえば、数値制御発振器323ならびにSINROM324およびCOSROM325から出力されたCOS波が、乗算器10662,10664に入力され、数値制限発振器323ならびにSINROM324およびCOSROM325から出力されたSIN波が、乗算器10663,10665に入力される。以下の処理は同様なので省略する。
【0108】
【数2】
sy_re=dc_re×cos( 2πfCWt)+dc_im×sin( 2πfCWt) …(2)
【0109】
【数3】
sy_im=dc_im×cos( 2πfCWt)−dc_re×sin( 2πfCWt) …(3)
【0110】
図18は、図6のOFDM復調部の具体的な構成例を示す回路図である。
OFDM復調部107は、受信信号処理部106の出力信号S106、すなわち信号sy_reおよびsy_imを、図6および図18に示すように、タイミング制御部110により供給されるFFTタイミング信号TFFTに同期してFFT処理部1071において高速離散フーリエ変換してOFDM信号を復調し、次段の処理回路に出力する。
【0111】
遅延部108は、受信信号処理部106の出力信号S106、すなわち信号sy_reおよびsy_imを、バースト検出のためにバースト周期分遅延させ、信号S108としてバースト検出部109に出力する。
なお、IEEE802. 11aシステムのバースト検出では、遅延部108の遅延量を16クロックとして、16クロック周期のバーストを検出する。
BRANシステムのバースト検出では、遅延部108の遅延量を32クロックとして前半5周期分のバースト検出を行い、遅延部108の遅延量を16クロック遅延とすることで後半5周期分のバースト検出を行えるが、遅延量の異なる遅延手段を2つ必要とする。
Wireless1394システムのバースト検出では、遅延部108の遅延量を32クロックとすることで前半5周期分のバーストを検出できる他、同じ遅延量で後半の5周期分のバースト検出も行うことができる。
【0112】
バースト検出部109は、受信信号処理部106による信号S106(sy_reおよびsy_im)と遅延部108による遅延信号S108との相関をとり、通信システムの定めた周期のバースト信号を検出し、パケットおよびフレーム構造に関するパラメータを検出し、タイミング制御部110によるタイミング信号TMNG(X,Y,C)に同期して同期タイミング窓信号としての第1および第2の同期検出信号S109W(xpulse,ypulse)を生成し、増幅利得制御部111に出力する。
また、バースト検出部109は、相互相関結果のピーク値を検出するための同期タイミング窓信号S109Cをタイミング制御部110に出力する。
また、バースト検出部109は、相関結果に基づいて受信信号の実部と虚部の位相差から誤差周波数を算出して誤差検出周波数Δfを生成し、受信信号処理部106に出力する。
【0113】
タイミング制御部110は、トリガ信号rxwndwをトリガとしてバースト検出部109による第1および第2の同期検出信号S109W(xpulse,ypulse)を生成するためのタイミング信号TMNG(X,Y)をバースト検出部109に出力する。
また、タイミング制御部110は、バースト検出部109による相互相関結果からピークタイミングを観測し、このピークタイミングから所定時間後に第3の同期検出信号S110(cpulse)を増幅利得制御部111に出力し、FFTタイミング信号TFFTをOFDM復調部107に出力する。
【0114】
図19は、図6のバースト検出部109およびタイミング制御部110の具体的な構成例を示す回路図である。
【0115】
バースト検出部109は、図5に示した周波数オフセット検出器314に相当する。
バースト検出部109は、自己相関回路10901、相互相関回路10902、係数テーブル10903、遅延量が32クロック分に設定された遅延部10904,10905、遅延量が48クロック分に設定された遅延部10906〜10908、移動平均回路10909〜10913、絶対値計算回路10914〜10916、しきい値回路10917、比較回路10918、タイミング窓X回路10919、タイミング窓Y回路10920、検出窓回路10921、周波数誤差検出回路10922、およびラッチ回路10923を有している。
また、タイミング制御部110は、ピーク位置サーチ(検出)回路(PPS)11001、位置/タイミング変換回路11002(PTTC)およびタイミングカウンタ11003を有している。
【0116】
受信信号処理回路106から供給された信号sy_reおよびsy_imは、自己相関回路10901、相互相関回路10902、および絶対値計算回路10916に入力される。
また、信号sy_reは遅延部108reで16クロック分だけ遅延されて自己相関回路10901に入力される。同様に、信号sy_imは遅延部108imで16クロック分だけ遅延されて自己相関回路10901に入力される。
【0117】
図20は、自己相関回路の構成例を示す回路図である。
自己相関回路10901は、図20に示すように、乗算器11〜14、および加算器15,16により構成されている。
【0118】
自己相関回路10901は、受信信号の先頭に付加されたプリアンブル信号の前半のX区間およびY区間が16クロックの周期関数であることを利用して、入力信号sy_reおよびsy_imと16クロックの遅延部108re,108imの出力sy_re* およびsy_im* とを共役複素乗算して自己相関出力acreおよびacimを得、遅延部10904〜10907および移動平均回路10909〜10912に出力する。
【0119】
具体的には、入力信号sy_reと遅延信号sy_re* とを乗算器11で複素乗算し、入力信号sy_reと遅延信号sy_im* とを乗算器12で複素乗算し、入力信号sy_imと遅延信号sy_re* とを乗算器13で複素乗算し、入力信号sy_imと遅延信号sy_im* とを乗算器14で複素乗算し、加算器15で乗算器11の出力と乗算器14の出力とを加算することにより自己相関出力信号acreを得、加算器16で乗算器12の出力と乗算器13の出力とを加算することにより自己相関出力信号acimを得る。
【0120】
相互相関回路10902は、図21に示すように、信号sy_reの入力ラインに対して縦続接続されシフトレジスタを構成する(m−1)個の遅延器21re−1〜21re−m-1 と、入力された信号sy_reおよび各遅延器21re−1〜21re−m-1 の出力信号に対してそれぞれ係数テーブル10903に設定されている係数を乗算するm個の乗算器22re−1〜22re−mと、m個の乗算器22re−1〜22re−mの出力信号を加算して相互相関出力信号cc_reを絶対値計算回路10916に出力する加算器23reとを有している。
さらに相互相関回路10902は、図21に示すように、信号sy_imの入力ラインに対して縦続接続されシフトレジスタを構成する(m−1)個の遅延器21im−1〜21im−m-1 と、入力された信号sy_imおよび各遅延器21im−1〜21im−m-1 の出力信号に対してそれぞれ係数テーブル10903に設定されている係数を乗算するm個の乗算器22im−1〜22im−mと、m個の乗算器22im−1〜22im−mの出力信号を加算して相互相関出力信号cc_imを絶対値計算回路10916に出力する加算器23imとを有している。
【0121】
相互相関回路10902は、入力信号sy_reおよびsy_imをシフトレジスタに順次書き込んでおき、各タップの値を係数テーブル10903の値と各乗算器22re−1〜22re−m、22im−1〜22im−mで乗算して相互相関出力cc_reおよびcc_imを得る。
なお、本実施形態では、たとえばシフトレジスタのタップ数を32とし、係数テーブルはプリアンブル信号の後半のC64区間の前32クロックのデータ値を格納している。
【0122】
自己相関回路10901の出力信号acreは、移動平均回路10911に直接および遅延部10906を介して48クロック分遅延されて入力され、平均化されて(積分されて)、絶対値計算回路10915に入力される。
同様に、自己相関回路10901の出力信号acimは、移動平均回路10912に直接および遅延部10907を介して48クロック分遅延されて入力され、平均化されて(積分されて)、絶対値計算回路10915に入力される。
そして、絶対値計算回路10915で実部reと虚部imを2乗して絶対値(re2 +im2 )を計算することにより、自己相関電力ACPが得られ、比較回路10918に出力される。
【0123】
また、自己相関回路10901の出力信号acreは、移動平均回路10909に直接および遅延部10904を介して32クロック分遅延されて入力され、平均化されて(積分されて)、周波数誤差検出回路10922に入力される。
同様に、自己相関回路10901の出力信号acimは、移動平均回路10910に直接および遅延部10905を介して32クロック分遅延されて入力され、平均化されて(積分されて)、周波数誤差検出回路10922に入力される。
【0124】
相互相関回路10902の出力信号cc_reおよびcc_imは、絶対値計算回路10916で実部reと虚部imを2乗して絶対値(re2 +im2 )を計算することにより、相互相関電力CCPが得られ、タイミング制御部110のピーク位置サーチ回路11001に出力される。
【0125】
また、入力信号sy_reおよびsy_imは、絶対値計算回路10914で実部reと虚部imを2乗して絶対値(re2 +im2 )が計算され、さらに、移動平均回路10913に直接および遅延部10908を介して48クロック分遅延されて入力され、平均化されて(積分されて)、しきい値回路10917に入力される。
【0126】
しきい値回路10917は、自己相関のしきい値th_acが規定され、これに応じた信号が比較回路10918に供給される。
【0127】
比較回路10918では、自己相関電力ACPと自己相関しきい値th_acとが比較され、その結果がタイミング窓X回路10919、タイミング窓Y回路10920、および検出窓回路10921に出力される。
これにより、タイミング窓X回路10919からは、比較回路10918の比較結果にタイミング窓を掛けて、第1の同期検出信号xpulseが増幅利得制御部111に出力される。
そして、タイミング窓Y回路10924からは、比較回路10918の比較結果にタイミング窓を掛けて、第2の同期検出信号ypulseが増幅利得制御部111に出力される。
【0128】
検出窓回路10921は、タイミング制御部110のピーク位置サーチ回路11001のピーク検出を行うための検出ウィンドウDWを生成し、信号S109Cとしてピーク位置サーチ回路11001に設定する。
本実施形態では、プリアンブル後半のC領域の前半で相互相関検出が行われる。
ピーク検出位置の理論値は、C領域先頭から48サンプル目に設定されている。検出ウィンドウは後半Y領域での自己相関結果があるしきい値を越えた時点を基準に設定する。
しきい値を使用するため、受信状況などにより、この基準の信頼度は高くない。
そこで、本実施形態においては、検出ウィンドウDWは、基準から所定のサンプル数の時点を中心に前後10クロック程度の範囲で設定する。この範囲は可変とすることも可能である。
【0129】
ピーク位置サーチ回路11001は、この検出ウィンドウDW内の相互相関結果である相互相関電力値CCPの最大値とその時の位置を求める。
前述したように、ピークサーチは、それまでの出力の最大値と今回の入力の大小比較により行う。
最大値が得られた検出ウィンドウDW内のタイミングを記憶しておくことで、検出ウィンドウDWの最後でピーク位置が確定する。
相互相関のピークは、入力信号と期待値信号が時間軸上で一致した時に得られるので、これをもとにFFTタイミングを生成すれば、最適な動作を行うことができる。
ピーク位置から最適なFFTタイミングまでは32サンプル(クロック)である。
【0130】
ただし、ここでは、検出ウィンドウDWの最後のところで検出ウィンドウDW内でのピークがどこだったかを示す位置情報しか得られない。
そこで、位置/タイミング変換回路(PTTC)11002は、以下の手順で、ピーク位置サーチ回路11001により得られた位置情報を時間軸上のタイミングに変換し、変換データに基づいて1シンボルをカウントするタイミングカウンタ11003が最適なFFTタイミング信号TFFTを発生(出力)し得るデータを、タイミングカウンタ11003にプリセットする。
【0131】
位置/タイミング変換回路11002は、相互相関のピーク位置と最適なFFTタイミングの関係はあらかじめわかっているので、検出ウィンドウDWの後方端(エッジ)とピーク位置の相対的な関係がわかれば、1シンボルカウンタの値を検出ウィンドウDWの後方エッジにおいて最適に、タイミングカウンタ11003をプリセットすることができる。
一度プリセットされたカウンタ11003は、循環的に1シンボルの期間をカウントしつづけ、毎シンボルごとに一定のタイミングでFFTタイミングTFFTを出し続ける。
【0132】
ここで、位置/タイミング変換回路11002がカウンタ11003にプリセットするデータについて、図22(A)〜(D)に関連付けて説明する。
【0133】
図22(A)〜(D)は、相互相関ピーク位置とカウンタへのロードデータとの関係を示す図である。
図22(A)に示すDWは検出ウィンドウ、図22(B)〜(D)に示すCCPは相互相関電力、CCはタイミングカウンタのカウンタ値を示している。
図22(A)〜(D)の例は、検出ウィンドウDWのウィンドウ幅WWが9サンプルに設定された場合である。
タイミングカウンタ11003はたとえば減算カウンタにより構成され、ロードされるデータ値DTは、次式に基づいて設定される。
【0134】
【数4】
DT=32−(WW−α) …(4)
【0135】
図22(B)の例は、検出ウィンドウの前方端から3サンプル目にピークが検出された場合である。
この場合、ウィンドウの後方端で32−(9−2)=25をカウンタ11003にロードする。
【0136】
図22(C)の例は、検出ウィンドウの前方端から5サンプル目にピークが検出された場合である。
この場合、ウィンドウの後方端で32−(9−4)=27をカウンタ11003にロードする。
【0137】
図22(D)の例は、検出ウィンドウの前方端から9サンプル目にピークが検出された場合である。
この場合、ウィンドウの後方端で32−(9−8)=31をカウンタ11003にロードする。
【0138】
なお、上記(4)式におけるαは、図22(A)の例では検出ウィンドウの前方端からピークが検出されるまでのサンプル数から1を減じた値に設定しているが、サンプル数をそのまま減じるようにすることも可能である。
【0139】
たとえば、検出ウィンドウDWの半値幅を10サンプルとし、検出ウィンドウDWの前方端から7サンプル目にピークが検出されたとすると、ウィンドウの後方端で32−(20−7)=19をロードする。
ピークが15サンプル目の場合は、32−(20−15)=27をロードする。
このようにすることで、ピークの位置情報を実際のタイミング情報に変換することができる。
なお、検出ウィンドウ幅WWは基準位置に対して前後対称に設定することも可能である。
【0140】
なお、相互相関値に下限を設け、相関値が下限値以下の場合には、ピーク検出とみなさないように構成することも可能である。
たとえば、0がずっと入力される場合、そのままだとピークがウィンドウ先頭または後端にあったことになってしまうことを防ぐことができる。このような場合はピーク未検出とする。
【0141】
また、カウンタをダウンカウンタで構成した場合、0までカウントダウンした後のロード値を変更することで、データシンボルの間に再同期用のリファレンスシンボルが挿入されたパケットに対しても、FFTタイミングの最適化が行える。
Wireless1394システムの場合、プリアンブル後半のC領域は、図9に示すように、16サンプルのガードインターバルC16と64サンプルのリファレンスデータC64が連続2個繰り返す形式となっている。
そこで、ピーク検出補正後、カウンタが0に戻った後、63をロードする。
一方、通常のデータシンボルの領域では、71をロードする。
【0142】
また、データシンボル中のリファレンスシンボルへの対応として、リファレンスシンボル位置を計算し、C領域と同様に1シンボルカウンタの調整を行う。
また、リファレンスシンボルとの境界では、1シンボルカウンタへは80をロードする。
【0143】
図23(A)〜(D)は、タイミングカウンタ(シンボルカウンタ)の動作タイミングを示す図である。
なお、図23(D)はカウンタ値TCVを示しており、▲1▼、▲2▼で示すタイミングが検出ウィンドウDWの後方端でデータロードが行われるタイミングである。
【0144】
また、タイミング制御部110では、ピーク位置サーチ回路11001により相互相関電力CCPのピークタイミングを受けて、タイミングカウンタ11003では、ピークタイミングから一定時間後に第3の同期検出信号cpulseが増幅利得制御部111に出力される。
【0145】
図24(A)〜(G)は、バースト検出部の自己相関処理から同期検出信号xpulseおよびypulseを出力するまでのタイミングチャートを示す図である。
図24(A)は入力信号S106(sy_re,sy_im)のプリアンブルおよびリファレンスの部分を示し、図24(B)は遅延部108により信号S106を遅延した遅延信号S108を示し、図24(C)は自己相関電力ACPを示し、図24(D)はタイミング窓Xを示し、図24(E)はタイミング窓Yを示し、図24(F)は第1の同期検出信号xpulseを示し、図24(G)が第2の同期検出信号ypulseを示している。
【0146】
Wireless1394のプリアンブル信号は、図24(A)および(B)に示すように、16クロック周期のX区間およびY区間がそれぞれ5周期あり、図24(C)に示すように、各XおよびY区間にて自己相関電力ACPが上昇する。
したがって、図24(A),(B),(D)に示すように、前半のX区間にタイミング窓Xを掛け、図24(A),(B),(E)に示すように、後半のY区間にタイミング窓Yを掛けることで、図24(F),(G)に示すように、各区間の到来を検出して第1の同期検出信号xpulseおよび第2の同期検出信号ypulseを出力できる。
【0147】
図25(A)〜(G)は、バースト検出部の相互相関処理から第3の同期検出信号cpulseおよびFFTタイミング信号TFFTを出力するまでのタイミングチャートを示す図である。
図25(A)は入力信号S106(sy_re,sy_im)を示し、図25(B)は自己相関電力ACPを示し、図25(C)は相互相関電力CCPを示し、図25(D)は検出ウィンドウDWを示し、図25(E)はカウンタへのロードデータDTを示し、図25(F)は第3の同期検出信号cpulseを示し、図25(G)がFFTタイミング信号TFFTを示している。
【0148】
本実施形態では、相互相関の係数テーブル10903として、C64区間の前32クロック分のデータ値を用いるので、図25(C)に示すように、C64区間の32クロック目に相互相関電力CCPが最大となる。
図25(D)に示すように、相互相関電力CCPが最大となるタイミングの前後に検出ウィンドウDWを設定しておくことで、より正確なピーク検出ができる。そして、図25(E)に示すように、検出ウィンドウDWの後方端のタイミングで位置/タイミング変換回路11002が、最適なFFTタイミング信号TFFTを発生(出力)し得るデータを、タイミングカウンタ11003にプリセットする。
また、検出したピークタイミングより32クロック後に、図25(F)および(G)に示すように、第3の同期検出信号cpulseおよびFFTタイミング信号TFFTを出力する。
その後、図25(G)に示すように、FFTタイミング信号TFFTを64クロック後に出力し、その後は72クロック周期で繰り返し出力する。
【0149】
周波数誤差検出回路10922では、自己相関出力信号の実部と虚部から位相差を求め、ここから次式(5)に示すように、誤差周波数Δfを算出する。
【0150】
【数5】
Δf=tan-1(acim/acre)×(1/32)×20×106 (Hz)…(5)
【0151】
増幅利得制御部111は、受信信号処理部106からの自動利得制御増幅部101による利得制御後のディジタル受信信号S106、A/Dコンバータ105による受信信号電力観測部102の受信信号RSのピークレベルを示すディジタル電界強度信号RSSID、バースト検出部109からの同期タイミング窓信号としての第1および第2の同期検出信号S109W(xpulse,ypulse)、並びにタイミング制御部110による第3の同期検出信号S110(cpulse)に基づいて、以下に詳述するように、同期バースト検出タイミングに合わせて、自動利得制御増幅部101の利得を制御するための制御利得電圧Vagc を変化させて利得制御を行って受信信号が最適な信号レベルとなるよう制御して、利得制御信号Vagc をD/Aコンバータ104を介して自動利得制御増幅部101に出力する。
【0152】
以下、増幅利得制御部111の利得制御動作について、図26、図27、および図28のフローチャートに関連付けて詳述する。
本実施形態では、受信信号のプリアンブル区間内で、高速かつ高性能なレベル補足を実現するため、3段階のレベル補足を行う。
【0153】
第1段階として、バースト検出開始時(ST11)には、増幅利得制御部111より利得制御信号Vagc を最大値で出力し(ST12)、自動利得制御増幅部101の利得を最大(第1の利得)に設定し(ST13)、遅延部108とバースト検出部109の組み合わせによりバースト検出を行う。
このとき、A/Dコンバータ103の出力信号は歪んでしまうが、データ信号では無いので受信信号品質の劣化は招かない。
また、プリアンブル信号が歪んでいても、バースト検出部109に自己相関回路10901を用いていることから、検出率を低下させることなくバースト検出が可能である。
【0154】
このようにして、受信信号RSの先頭のプリアンブル信号の到来を待つ(ST14)。
これと並行して、受信信号電力観測部102にて受信信号電力を観測し、受信信号電力信号である電界強度信号RSSIをA/Dコンバータ105を介してディジタル信号RSSIDとして入力する(ST15)。
ここでは、前述したように、急激な信号変化に対応するため、平均値ではなく尖頭値(ピーク値)を検波する。なお、バースト検出開始時にリセット信号を与え、尖頭値検波回路をリセットし、それ以降の最大尖頭値を観測する。
【0155】
第2段階として、バースト検出時(ST16)には、バースト検出部109による第1の同期検出信号S109W(xpulse)を受けて(ST17)、ディジタル電界強度信号RSSIDのレベルに基づいて利得を計算し(ST18)、利得制御信号Vagc を計算値CV1に設定し(ST19)、D/Aコンバータ104を介して自動利得制御増幅部101の利得を計算値CV1(第2の利得)に設定する(ST20)。
【0156】
このときの制御利得CG1は、次式に基づいて計算される。
【0157】
【数6】
CG1〔dB〕=VRSSI〔dBv〕−Vref1〔dBv〕 …(6)
【0158】
ここでVRSSIは受信信号電力観測部102で観測された受信信号電力値を、Vref1はA/Dコンバータ103を歪ませない適切な値である第1の基準信号電力値をそれぞれ示している。
【0159】
ただし、このときに自動利得制御増幅部101の利得は、受信信号電力の尖頭値の算出過程にアナログ信号処理を含んでおり、若干のバラツキが含まれており、荒い利得制御となる。
このため、この利得でA/Dコンバータ103を無歪みで通した後に、増幅利得制御部111にて受信信号のディジタル値を積分して正確な信号電力を測定しておく(ST21)。
【0160】
第3段階として、第2段階にてある程度時間が経過した後、バースト検出部109による第2の同期検出信号S109W(ypulse)を受けて(ST22)、A/Dコンバータ103を無歪みで通した受信信号S106のディジタル積分値に基づいて利得を計算し(ST23)、利得制御信号Vagc を計算値CV2に設定し(ST24)、D/Aコンバータ104を介して自動利得制御増幅部101の利得を計算値CV2(第3の利得)に設定し、最適化する(ST25)。
【0161】
このときの制御利得CG2は、次式に基づいて計算される。
【0162】
【数7】
CG2〔dB〕=VI〔dBv〕−Vref2〔dBv〕 …(7)
【0163】
ここでVIは増幅利得制御部111にて積分したA/Dコンバータ103を通過後の受信信号電力値を、Vref2は第2の基準信号電力値で、利得制御後の受信信号電力の最適値をそれぞれ示している。
【0164】
こうして、最適化された利得値はその後データ信号が終了し、次のバースト検出開始まで固定する(ST26)。
【0165】
そして、タイミング制御部110による第3の同期検出信号S110(cpulse)が入力されると、上記ステップST11の処理に移行する。
なお、バースト検出を開始することになるため、受信信号電力観測部102にリセット信号を与え、ピーク検出回路1021をリセットし、それ以降の最大ピーク値を観測する。
【0166】
以上により、最適な利得値への高速かつ正確なレベル補足が実現できる。
【0167】
図29は、図6の増幅利得制御部111の具体的な構成例を示す回路図である。
【0168】
増幅利得制御部111は、図29に示すように、初期利得テーブル11101、RSSI調整テーブル11102、乗算器11103,11104、加算器11105〜11108、遅延量が48クロック分の遅延部11109、遅延器11110、対数変換部11111、ステートマシン回路11112、利得選択回路11113、および制御利得調整テーブル11114を有している。
【0169】
この増幅利得制御部111は、同期検出のタイミングパルス、すなわちトリガ信号rxwndw、バースト検出部109による第1の同期検出信号xpulseおよび第2の同期検出信号ypulse、並びにタイミング制御部110による第3の同期検出信号cpulseに基づくステートマシン構成をとっており、各ステート0〜3において異なる自動利得制御増幅部101のゲインagcが出力されるように制御している。
【0170】
図30(A)〜(H)は、図6の増幅利得制御部の動作を説明するためのタイミングチャートを示す図である。
図30(A)は入力信号S106(sy_re,sy_im)を示し、図30(B)はトリガ信号rxwndwを示し、図30(C)は第1の同期検出信号xpulseを示し、図30(D)は第2の同期検出信号ypulseを示し、図30(E)は第3の同期検出信号cpulseを示し、図30(F)はステートを示し、図30(G)は利得制御信号Vagc を示し、図30(H)は自動利得制御増幅部101から出力される受信信号RXを示している。
【0171】
以下、図29の増幅利得制御部における各ステートにおける動作を図30(A)〜(H)に関連付けて説明する。
【0172】
ステート0(初期モード、rxwndw待ち受けモード)
フラグ信号StationID に基づき初期利得テーブル11101から適切な利得を選択する。本実施形態では、最大利得となるように初期利得テーブル11101が設定されている。
そして、図30(B),(F),(G)に示すように、トリガ信号rxwndwの立ち上がりタイミングでこれを利得選択回路11113を通し、制御利得調整テーブル11114から利得制御信号Vagc として出力し、ステート1に移行する。
【0173】
ステート1(xpulse待ち受けモード)
図30(F),(G)に示すように、利得制御信号Vagc として、初期利得テーブル11101で定まる初期利得(最大利得)を出力する。
A/Dコンバータ105を介して電界強度信号RSSIを受けて受信信号電力に基づくRSSI利得gain_rssiを加算器11108において式(8)のように算出する。そして、図30(C),(F),(G)に示すように、第1の同期検出信号xpulseの入力タイミングで、利得選択回路11113の選択利得を初期利得から加算器11108によるRSSI利得gain_rssi に切り替えて、制御利得調整テーブル11114から利得制御信号Vagc として出力し、ステート2に移行する。
【0174】
【数8】
gain_rssi = rssiref - rssi + 40 …(8)
【0175】
ここで、rssiref はRSSI基準値でビット幅を8ビットにする関係上あらかじめ40減算した値としており、ゲイン計算時に40を加算して補正している。
【0176】
ステート2(ypulse待ち受けモード)
図30(F),(G)に示すように、利得制御信号Vagc として、RSSI利得gain_rssiを出力する。
乗算器11103で入力信号sy_reを二乗し、乗算器11104で入力信号sy_imを二乗し、これらを加算器11105で加算することにより入力受信信号の振幅を求め、さらに、加算器11106、遅延部11109、および遅延器11110を通してディジタル積分値を求め、対数変換部11111において受信信号レベルadssiを式(9)のように算出する。
【0177】
【数9】
adssi=4×10log(re2 +im2 ) …(9)
【0178】
そして、受信信号レベルadssiと利得制御後の受信信号電力の最適値adssiref、および今選択しているRSSI利得gain_rssiを用いて、adssi利得gain_rssiを式(10)のように算出する。そして、図30(D),(F),(G)に示すように、第2の同期検出信号ypulseの入力タイミングで、利得選択回路11113の選択利得をRSSI利得gain_rssiから加算器11107によるadssi利得gain_rssiに切り替えて、制御利得調整テーブル11114から利得制御電圧信号Vagc として出力し、ステート3に移行する。
【0179】
【数10】
gain _adssi = adssiref - adssi + gain _rssi …(10)
【0180】
ステート3(cpulse待ち受けモード)
図30(F),(G)に示すように、利得制御信号Vagc として、adssi利得gain_rssiを出力する。
そして、図30(E),(F)に示すように、第3の同期検出信号cpulseの入力タイミングでステート0に移行する。
ただし,利得制御電圧信号Vagc は、adssi利得gain_rssiを保持する。
【0181】
次に、図6の構成による動作を説明する。
【0182】
まず、バースト検出を開始するに際して、増幅利得制御部111よりトリガ信号rxwndwをトリガとして利得制御信号Vagc が最大値に設定されて出力される。
この利得制御信号Vagc は、D/Aコンバータ104でアナログ信号に変換されて自動利得制御増幅部101に供給される。
自動利得制御増幅部101では、アナログ信号である利得制御信号Vagc を受けて、利得が最大の第1の利得に設定される。
この状態において、受信信号RSの入力待ち状態となる。
【0183】
このような状態において、まず、受信信号RSの先頭のプリアンブル信号が自動利得制御増幅部101に入力される。
自動利得制御増幅部101では、受信信号RSのプリアンブル信号の前半の略X区間が最大利得をもって増幅され、信号RXとしてA/Dコンバータ103に出力される。
これと並行して、受信信号RSのプリアンブル信号が受信信号電力観測部102に入力される。受信信号電力観測部102において、受信信号RSの電力が観測されてピーク電圧が測定され、入力される受信信号レベルに応じた値をとる電圧信号である電界強度信号RSSIに変換されてA/Dコンバータ105に出力される。
この受信信号電力信号である電界強度信号RSSIは、A/Dコンバータ105を介してディジタル信号RSSIDとして増幅利得制御部111に入力される。
【0184】
A/Dコンバータ103では、受信信号RSのプリアンブル信号部分がアナログ信号からディジタル信号に変換され信号RXDとして受信信号処理部106に供給される。
このとき、A/Dコンバータ103の出力信号は歪んでしまうが、データ信号では無いので受信信号品質の劣化は招かない。
【0185】
受信信号処理部106においては、入力したディジタル受信信号RXDがベースバンド信号bb_re(実部)およびbb_im(虚部)に変換され、ベースバンド信号のサンプリング周波数が低い周波数に変換される。
そして、このときはバースト検出部109による誤差検出周波数Δfが供給されていないことから、周波数オフセットの補正は行われず、信号S106(sy_reおよびsy_im)が生成され、OFDM復調部107、遅延部108、およびバースト検出部109に出力される。
【0186】
遅延部108では、受信信号処理部106の出力信号S106、すなわち信号sy_reおよびsy_imが、バースト検出のためにバースト周期分遅延されて、信号S108としてバースト検出部109に出力される。
バースト検出部109では、受信信号処理部106による信号S106(sy_reおよびsy_im)と遅延部108による遅延信号S108との自己相関および相互相関がとられる。
そして、自己相関結果に基づいて、通信システムの定めた周期のバースト信号の検出が行われ、まず、プリアンブル信号の前半X区間を検出したことを示す第1の同期検出信号S109W(xpulse)が生成されて、増幅利得制御部111に出力される。
なお、プリアンブル信号が歪んでいても、バースト検出部109に自己相関回路を用いていることから、検出率を低下させることなくバースト検出が可能である。
【0187】
また、バースト検出部109では、自己相関結果に基づいて受信信号の実部と虚部の位相差から誤差周波数が算出され誤差検出周波数Δfが生成されて、受信信号処理部106に出力される。
【0188】
増幅利得制御部111では、バースト検出部109によるバースト同期検出信号S109W(xpulse)を受けて、ディジタル電界強度信号RSSIDのレベルに基づいて利得が計算されて、利得制御信号Vagc が計算値CV1に設定される。
この利得制御信号Vagc は、D/Aコンバータ104でアナログ信号に変換されて自動利得制御増幅部101に供給される。
自動利得制御増幅部101では、アナログ信号である利得制御信号Vagc を受けて、利得が計算値の第2の利得に設定される。
ただし、このときに自動利得制御増幅部101の利得は、受信信号電力の尖頭値の算出過程にアナログ信号処理を含んでおり、若干のバラツキが含まれており、荒い利得制御となっている。
【0189】
自動利得制御増幅部101では、受信信号RSのプリアンブル信号の残りのX区間および後半のY区間が受信信号レベルに応じた第2の利得をもって増幅され、信号RXとしてA/Dコンバータ103に出力される。
A/Dコンバータ103では、受信信号RSのプリアンブル信号部分がアナログ信号からディジタル信号に変換され信号RXDとして受信信号処理部106に供給される。
このとき、A/Dコンバータ103の入力信号はA/Dコンバータ103を歪ませない適切な値に基づいた利得で増幅されていることから、A/Dコンバータ103の出力信号には歪みが発生しない。
【0190】
受信信号処理部106においては、入力したディジタル受信信号RXDがベースバンド信号bb_re(実部)およびbb_im(虚部)に変換され、ベースバンド信号のサンプリング周波数が低い周波数に変換される。
そして、受信信号処理部106では、バースト検出部109による誤差検出周波数Δfに基づいて周波数オフセットの補正が行われて、信号S106(sy_reおよびsy_im)が生成され、OFDM復調部107、遅延部108、およびバースト検出部109に出力される。
【0191】
遅延部108では、受信信号処理部106の出力信号S106、すなわち信号sy_reおよびsy_imが、バースト検出のためにバースト周期分遅延されて、信号S108としてバースト検出部109に出力される。
バースト検出部109では、受信信号処理部106による信号S106(sy_reおよびsy_im)と遅延部108による遅延信号S108との自己相関および相互相関がとられる。
そして、自己相関結果に基づいて、通信システムの定めた周期のバースト信号の検出が行われ、プリアンブル信号の後半Y区間を検出したことを示す同期検出信号S109W(ypulse)が生成されて、増幅利得制御部111に出力される。
【0192】
また、バースト検出部109では、自己相関結果に基づいて受信信号の実部と虚部の位相差から誤差周波数が算出され誤差検出周波数Δfが生成されて、受信信号処理部106に出力される。
【0193】
増幅利得制御部111においては、受信信号電力に基づく利得でA/Dコンバータ103を無歪みで通した信号S106を受けて、受信信号のディジタル値が積分されて正確な信号電力が測定される。
また、増幅利得制御部111では、バースト検出部109による第2の同期検出信号S109W(ypulse)を受けて、A/Dコンバータ103を無歪みで通した受信信号S106のディジタル積分値に基づいて利得が計算されて、利得制御信号Vagc が計算値CV2に設定される。
【0194】
この利得制御信号Vagc は、D/Aコンバータ104でアナログ信号に変換されて自動利得制御増幅部101に供給される。
自動利得制御増幅部101では、アナログ信号である利得制御信号Vagc を受けて、利得が最適な計算値の第3の利得に設定される。
【0195】
自動利得制御増幅部101では、受信信号RSのプリアンブル信号の残りのY区間およびC16以降のリファレンスC64やデータが受信信号レベルに応じた第3の利得をもって増幅され、信号RXとしてA/Dコンバータ103に出力される。
A/Dコンバータ103では、受信信号RSのリファレンスC64やデータ部分がアナログ信号からディジタル信号に変換され信号RXDとして受信信号処理部106に供給される。
このとき、A/Dコンバータ103の入力信号はA/Dコンバータ103を歪ませない最適な値に基づいた利得で増幅されていることから、A/Dコンバータ103の出力信号には歪みが発生しない。
【0196】
受信信号処理部106においては、入力したディジタル受信信号RXDがベースバンド信号bb_re(実部)およびbb_im(虚部)に変換され、ベースバンド信号のサンプリング周波数が低い周波数に変換される。
そして、バースト検出部109による誤差検出周波数Δfに基づいて周波数オフセットの補正が行われて、信号S106(sy_reおよびsy_im)が生成され、OFDM復調部107、遅延部108、およびバースト検出部109に出力される。
【0197】
遅延部108では、受信信号処理部106の出力信号S106、すなわち信号sy_reおよびsy_imが、バースト検出のためにバースト周期分遅延されて、信号S108としてバースト検出部109に出力される。
バースト検出部109では、受信信号処理部106による信号S106(sy_reおよびsy_im)と遅延部108による遅延信号S108との自己相関がとられ、またプリアンブル後半のC領域の前半で相互相関がとられる。
また、バースト検出部109においては、自己相関結果に基づいて検出窓回路10921によりタイミング制御部110のピーク位置サーチ回路11001のピーク検出を行うための検出ウィンドウDWが生成され、タイミング制御部110のピーク位置サーチ回路11001に設定される。
そして、相互相関結果である相互相関電力がタイミング制御部110に供給される。
【0198】
ピーク位置サーチ回路11001では、この検出ウィンドウDW内の相互相関結果である相互相関電力値CCPの最大値とその時の位置が求められる。
ただし、ここでは、検出ウィンドウDWの最後のところで検出ウィンドウDW内でのピークがどこだったかを示す位置情報しか得られない。
次いで、位置/タイミング変換回路11002において、ピーク位置サーチ回路11001により得られた位置情報が時間軸上のタイミングに変換され、変換データに基づいて1シンボルをカウントするタイミングカウンタ11003が最適なFFTタイミング信号TFFTを発生(出力)し得るデータが、タイミングカウンタ11003にプリセットされる。
一度プリセットされたカウンタ11003は、循環的に1シンボルの期間をカウントしつづけ、毎シンボルごとに一定のタイミングでFFTタイミング信号TFFTを出し続ける。
そして、ピークタイミングから所定時間後に第3の同期検出信号S110(cpulse)が増幅利得制御部111に出力され、プリセットデータがダウンカウントされた時点でFFTタイミング信号TFFTがOFDM復調部107に出力される。
【0199】
第3の同期検出信号S110(cpulse)を受けた増幅利得制御部111では、初期モード、すなわちトリガ信号rxwndwの待ち受けモードに戻る。
以降、最適化された利得値はその後データ信号が終了し、次のバースト検出開始まで固定される。
【0200】
OFDM復調部107では、受信信号処理部106の出力信号S106、すなわち信号sy_reおよびsy_imがタイミング制御部110により供給されるFFTタイミング信号TFFTに同期して高速離散フーリエ変換されOFDM信号が復調される。
【0201】
以上説明したように、バースト検出部109および増幅利得制御部111により受信信号(パケット)の先頭に付加されている同期用のトレーニング信号(バースト信号)を用いてAGC制御と周波数オフセット補正を行い、引き続いて相互相関検出用の検出ウィンドウ期間を設けて、タイミング制御部110で検出ウィンドウDW内で相互相関のピーク検出を行い、ウィンドウの最後部(後方端)においてOFDMシンボル区間をカウントするカウンタ11003にピーク位置に対応したデータをロードするので、伝送路の状況によらずに、最適なFFTタイミングを設定することが可能となる。
【0202】
また、検出用のウィンドウ幅を状況に応じて可変とすることができ、これにより受信状況に応じてその幅を設定することができ、効率良く伝送路に応じた最適なFFTタイミングを設定することが可能となる。
【0203】
また、相互相関値に下限を設け、相関値が下限値以下の場合には、ピーク検出とみなさないように構成することにより、たとえば、0がずっと入力される場合、そのままだとピークがウィンドウ先頭または後端にあったことになってしまうことを防ぐことができる。
【0204】
また、カウンタをダウンカウンタで構成し、0までカウントダウンした後のロード値を変更することにより、データシンボルの間に再同期用のリファレンスシンボルが挿入されたパケットに対しても、簡単にFFTタイミングの最適化が行える。
【0205】
また、バースト検出開始を示すトリガ信号を受けると、最大値をもって増幅するように利得制御信号を自動利得制御増幅部101に出力し、バースト検出部109により第1のバースト同期検出信号を受けると、受信信号電力観測部102で検出された受信信号電力値に基づいて第2の利得を計算し、当該第2の利得をもって増幅するように利得制御信号を自動利得制御増幅部101に出力し、第2の利得で増幅されたディジタル受信信号を受けて積分し受信信号電力値を求め、バースト検出部109により第2のバースト同期検出信号を受けると、求めた受信信号電力値に基づいて第3の利得を計算し、当該第3の利得をもって増幅するように利得制御信号を自動利得制御増幅部101に出力する増幅利得制御部111を設けたので、以下の効果を得ることできる。
【0206】
高速かつ正確なレベル補足を行うことが可能となる。その結果、無線LAN等のバースト同期型通信システムにおいて、高性能な受信品質を実現できる利点がある。
【0207】
また、プリアンブル信号が2段階に分けてバースト検出できる場合には、最初のバースト検出時に荒い利得制御を、次のバースト検出時に精密な利得制御を行うことで、最初のバースト検出のタイミングが誤った場合のリカバリーを行うことができる。
また、ディジタル積分される信号のパターンを特定でき、より正確なレベル補足ができる。
また、最初のバースト検出が誤りであった場合でも、2回目のバースト検出ができるか否かで判別ができ、誤ったタイミングでのレベル補足を回避できる。
【0208】
なお、1回目のバースト検出の後、一定時間たっても2回目のバースト検出がなされなかった場合には、レベル補足をリセットして、レベル補足の第1段階に戻るようにすることで、次に来るバースト信号をより高確率で検出可能とすることができる。
【0209】
また、同期転送モードをサポートしていて、データ信号中に一定期間ごとにリファレンス信号を挿入してある場合には、リファレンス信号ごとにレベル補足の微調整を行うことで、マルチパス環境下でのレベル補足をより正確に実現することができる利点がある。
【0210】
次に、図6に示した受信装置のバースト検出部およびタイミング制御部に設けられたフレーム同期機能を説明する。
【0211】
具体的には、フレーム同期用のデータ(既知)と入力データの相互相関を計算し、検出ウィンドウ内でかつ検出しきい値を超えたものにつきピーク検出を行い、同期が確立した後は、受信側(端末装置2または移動局側)の基準クロックで数えたフレーム周期に基づいて検出ウィンドウを設定し、追従性と安定度の高いバースト同期システムを構成することにより、受信信号の復調タイミングのさらなる適正化を実現している。
【0212】
図19に示したタイミング制御部110のフレーム同期回路11004、フレーム同期システムの基本原理の具体的な構成および機能について順を追って説明する。
フレーム同期回路11004は、図3に示したフレーム同期部311に相当する。
【0213】
このような動作条件を備えたフレーム同期システムを実現するには、
A)送信側(基地局3側)のフレーム周期を受信側(端末装置2または移動局側)で忠実に再現する、
B)かつ、基地局のフレーム周期の変化に対する追従性を高くする
ということが必要である。
【0214】
A)の条件を満たすには、フレーム同期タイミングのずれを多くのフレームにわたって平均化することが必要である。
実際に各フレームで検出できるずれは、1クロック単位であるが、これを多数集めて平均化すると少数点以下の精度で送信側(基地局3側)の周期を再現できる。
しかし、このままだと、B)の条件、すなわち基地局3側のフレーム周期が変化した場合に追従することができない。これは平均化回路に大きなずれ量が入力しても、平均結果にすぐに反映されないからである。
そこで、しきい値を超える相関値が得られた場合、そのピークタイミングを使ってフレームカウンタ自体を直接補正する。
1フレーム当たりのフレーム周期の変化量が検出ウィンドウ幅の半分以下であれば、相関検出できている限り追従することが可能である。
【0215】
図31は、図19のフレーム同期回路の構成例を示すブロック図である。
このフレーム同期回路11004は、図31に示すように、ピーク検出回路201、同期判定回路202、フレーム周期カウンタ203、平均化回路204、および補正値セット回路としての加算器205を有している。
【0216】
ピーク検出回路201は、バースト検出部109Aの相互相関用絶対値計算回路10916により形成された相互相関電力CCPを入力し、フレーム周期カウンタ203により設定される期待タイミングを中心として設定した検出ウィンドウDTW内で、かつ検出しきい値th_ccを超えたものにつきピーク検出を行い、期待タイミングとピーク検出位置とのずれを信号S201として平均化回路204に出力する。
また、ピーク検出回路201は、検出ウィンドウDTW内でピーク検出を行った場合に、そのピーク値が検出しきい値th_ccを超えていない場合(小さい場合)には相関は未検出と判定してずれ量を示す信号S201を平均化回路204に出力しない。
また、ピーク検出回路201は、最初にフレーム同期を引き込む場合には、検出ウィンドウを常に開けた状態で相関ピーク検出を行い、最初に検出しきい値th_ccを超えた時点を同期検出とみなして制御を開始する。
【0217】
同期判定回路202は、ピーク検出回路201の出力信号S201aを受けて同期検出が行われたか否かを判定し、同期検出が行われた場合に、ピーク検出回路201の出力信号S201aによりフレーム周期カウンタ203の、たとえば同期検出の期待タイミングのカウント値(たとえば0)としてセットさせる。
【0218】
フレーム周期カウンタ203は、自局の基準クロックによってフレーム周期をカウントするカウンタで、セットされるカウント値を動作周期とし、この動作周期に基づいて、ピーク検出回路201に指示する検出ウィンドウDTWの窓タイミングを生成する。
なお、同期が確立した後、受信側(端末装置2側)の基準クロックで数えたフレーム周期に基づいて検出ウィンドウが設定される。
また、フレーム周期カウンタ203は、加算器205の出力により補正値が信号S205としてロードされてカウント値が補正される。
そして、フレーム周期カウンタ203は、補正されたカウント値に基づく期待タイミングでFFTタイミング信号TFFTの出力タイミングを微調整するように信号S203をタイミングカウンタ11003Aに出力する。
【0219】
平均化回路204は、ピーク検出回路201により信号S201として入力されたフレーム同期のピーク検出結果とフレーム周期カウンタ203による同期検出の期待タイミングのずれを平均化し、その結果を補正値S204として加算器205に出力する。
平均化回路204は、積分回路を含み、出力のうちある範囲の上位ビット(整数部)を第1の補正値ADJ1として、この上位ビットを差し引いた下位ビット(小数部)部分は符号を含めて積算回路によって毎フレームごとに積算し、そのキャリィ周期に対応して第1の補正値ADJ1に対してさらに第2の補正値ADJ2、たとえば±1の補正を加え、補正値S204として加算器205に出力する。
【0220】
図32は、図31の平均化回路204の構成例を示す回路図である。
この平均化回路204は、図32に示すように、遅延部2041,2042、加算器2043,2044,2045、増幅器2046,2047、絶対値計算回路2048、セレクタ2049,2050、および数値制御発振器(NCO)2051を有している。
そして、遅延部2041,2042、加算器2043,2044、および増幅器2046,2047により積分回路が構成されている。
【0221】
図32の平均化回路204は、ずれの値を符号付8ビット、平均化回路204の出力を符号付17ビットとした場合である。
積分回路の直接および積分のゲイン設定にもよるが、上位7ビットを「整数」部分とみなすと、最大9ビットシフトになるので500回程度の平均に相当する。
そして、下位ビットの部分を数値制御発振器(NCO)2051に入力することで、少数点以下のずれを足し合わせて、1クロック相当分になったところで、前述の整数部分とを加算器2045で合わせて補正データS204とする。
【0222】
この構成により、上記の例では送信側(基地局3)と受信側(端末装置2または移動局)の基準クロック誤差を約1000分の1クロックの精度で補正できる。
これは数百フレーム連続でフレーム同期の相関検出ができない伝送状況が続いてもフレーム同期は保ったままであることを意味する。伝送状況が回復後、直ちに送受信動作に移ることができる。
【0223】
図33は、図32の数値制御発振器(NCO)の構成例を示す回路図である。
この数値制御発振器2051は、図33に示すように、加算器20511、フリップフロップ(FF)20512,20513、オーバーフロー検出回路20514を有している。
すなわち、数値制御発振器2051は、入力ビット幅と同じビット幅の積分回路で構成されている。
【0224】
図34(A),(B)は、下位ビットの積算の様子を示す図である。
図34(A)は入力ncoinが0より大きい場合、図34(B)は入力ncoinが0より小さい場合をそれぞれ示している。
符号を付けて11ビットの入力ncoinが0より大きい場合、入力ncoinは「010(16進数)」、「100(16進数)」の場合であり、入力ncoinが0より小さい場合、入力ncoinは「101(16進数)」、「011(16進数)」の場合である。
そして、オーバーフロー、ゼロクロス時にキャリィを第2の補正値ADJ2(±1)として出力する。
【0225】
図35は、図33の数値制御発振器のオーバーフロー検出の状態を示す図である。
図35に示すように、ディフォルトの場合、第2の補正値ADJ2は0である。
【0226】
「010」の場合、入力ncoin〔10〕が0、フリップフロップ20512の出力nco〔10〕が1、フリップフロップ20513の出力ovfが0である。この場合のncoステータスは、ncoin>0、かつ、ncoオーバーフローであり、第2の補正値ADJ2は+1となる。
【0227】
「011」の場合、入力ncoin〔10〕が1、フリップフロップ20512の出力nco〔10〕が1、フリップフロップ20513の出力ovfが0である。この場合のncoステータスは、ncoin<0、かつ、ncoゼロクロスであり、第2の補正値ADJ2は−1となる。
【0228】
「100」の場合、入力ncoin〔10〕が0、フリップフロップ20512の出力nco〔10〕が0、フリップフロップ20513の出力ovfが1である。この場合のncoステータスは、ncoin>0、かつ、ncoゼロクロスであり、第2の補正値ADJ2は+1となる。
【0229】
「101」の場合、入力ncoin〔10〕が1、フリップフロップ20512の出力nco〔10〕が0、フリップフロップ20513の出力ovfが1である。この場合のncoステータスは、ncoin<0、かつ、ncoアンダーフローであり、第2の補正値ADJ2は−1となる。
【0230】
加算器205は、平均化回路204による補正値を基準の周期に加算し、フレーム周期の補正値としてフレーム周期カウンタ203のカウント値としてセットする。
【0231】
次に、図31のフレーム同期回路11004の動作を、図36(A)〜(D)、図37(A)〜(D)、および図38(A)〜(D)に関連付けて説明する。
【0232】
図36(A)〜(D)、図37(A)〜(D)は、フレーム同期の動作タイミング例を示すタイミングチャートである。
なお、図36(A)は検出ウィンドウDTW、図36(B)は相互相関電力CCP、図36(C)はずれを示す信号S201、図36(D)はフレーム周期カウンタ203のカウント値CNTをそれぞれ示している。
同様に、図37(A)は検出ウィンドウDTW、図37(B)は相互相関電力CCP、図37(C)はずれを示す信号S201、図37(D)はフレーム周期カウンタ203のカウント値CNTをそれぞれ示している。
【0233】
また、図38(A)〜(D)は、本第2の実施形態に係るフレーム同期の初期引き込み時の動作タイミング例を示すタイミングチャートである。
図38(A)は検出ウィンドウDTW、図38(B)は相互相関電力CCP、図38(C)は連続同期数CSW、図38(D)は同期フラグFLGをそれぞれ示している。
【0234】
まず、図36(A)〜(D)に関連付けてフレーム同期の動作について説明する。
【0235】
この場合、検出ウィンドウDTWは、図36(A),(D)に示すように、カウンタ値100を中心に幅7クロックで設定されている。
この例では、実際の相互相関電力(相関値)CCPのピークは、ピーク検出回路201で、図36(B),(D)に示すように、カウンタ値100ではなく2クロックずれた98で得られている。
これは基地局3の基準クロックでカウントしたフレーム周期の方が端末装置2側の基準クロックでカウントしたフレーム周期より長いことを意味する。すなわち、端末装置2側の基準クロックの発振周波数が高い。
このような場合には、フレームカウンタの値を+2してやれば、次回のフレームでは理想的には相関ピークは同じ位置98で得られる。
このずれ量+2は、信号S201として平均化回路204に入力されており、受信フレーム数の増加につれて補正値出力は0から+2に近づいていく。
これにより、相関値のピーク検出は期待タイミングのカウンタ値100で得られるようになる。
【0236】
次に、図37(A)〜(D)に関連付けてフレーム同期の動作について説明する。これは、検出ウィンドウ内で相関値がしきい値を超えなかった場合の動作が示してある。
【0237】
この状態は、たとえば受信状況が一時的に悪化した場合などに生じる。
このような場合、検出ウィンドウDTW内での相関ピークは必ずしも意味のあるものではない。
そのようなピーク検出タイミングに基づいてフレーム周期カウンタを制御するとフレーム同期はずれの原因となる。
そのため、相関値がしきい値を超えない場合には、フレーム周期カウンタ203のカウント値の修正および平均化回路204へのデータ入力は行わない。
【0238】
次に、図38(A)〜(D)に関連付けて初期引き込み時の動作を説明する。
【0239】
最初にフレーム同期を引き込む場合には、検出ウィンドウを常に開けた状態で相互相関値のピーク検出を行い、最初にしきい値を超えた時点を同期検出とみなして制御を開始する。この例では、連続3回の同期検出で、同期確立と同期判定回路20により判定される。
次回以降そのタイミングで相関値のピーク検出ができればフレーム同期がとれた状態であり、連続して同じタイミングで相関検出できなければ、最初の検出は誤検出とみなされ、図38(C)に示すように、初期の相関検出待ち状態に戻る。
【0240】
上述したように、伝送路の状態が安定でない無線通信において、一度確立したフレーム同期を比較的長い間保ち続けることができる。
また、Wireless1394のように基地局3のフレーム周期が他のシステムに追従しなければならないような場合について、同期の精度と追従性という本来相反する性能を両立させることができるという利点がある。
その結果、伝送路の状況によらずに、最適なFFTタイミングを設定することが可能となる。
【0241】
なお、上述したように、ピーク検出用のしきい値として一つのしきい値を用いた場合を例に説明したが、複数のしきい値を用いてカウンタのセットやずれの平均化回路への取り込み制御を行う等、種々の態様が可能である。
たとえば第1のしきい値と、この第1のしきい値より低い第2のしきい値を用い、相関値のピークが第1のしきい値より大きい場合には、カウンタのセットおよびずれの取り込みを行い、第2のしきい値より小さい場合には、カウンタのセットは行わないが、ずれの取り込みは行うようにする等のより細かな制御を行うようにすることも可能である。
【0242】
上述したように、図31に示したフレーム同期回路11004により、図3に示したフレーム同期部311を構成することができる。
また、上述したように、図19に示したバースト検出部109は、図5に示した周波数オフセット検出器314に相当する。
【0243】
図39は、図31に示したフレーム同期回路に含まれる平均化回路の変形例を示す回路図である。
この平均化回路204aは、図39に示すように、遅延部401,402、増幅器403,404、および加算器404,405を有している。
【0244】
図39の平均化回路204aは、フレーム周期の誤差を符号付き8ビット、平均化回路204aの出力を符号付16ビットとした場合である。
平均化回路204aでは、上述したように、基地局3側の1フレームと、端末装置2側の1フレームの誤差を基準クロック単位でループフィルタに入力する。ループフィルタに完全積分型の回路を使用すると誤差相当のデータが積分レジスタに蓄積される。
【0245】
誤差が符号付き整数8ビットで表現されているとし、フィルタ出力の16ビットのうち上位8ビットを整数プラス符号、下位の8ビットを小数点以下と考えると、256回の平均を出力することに相当する。
【0246】
このような構成における補正を、より具体的には、たとえば次のように行う。
1フレームをN(クロック)16ビットの誤差出力をD(クロック)、RF選局周波数をF(MHz)とすると、キャリア周波数のオフセットΔFは、数式(11)で示すように表される。
【0247】
【数11】
ΔF=F×D÷N (MHz) …(11)
【0248】
キャリアオフセット周波数計算部321は、たとえば、上述した数式(11)で示した計算を行う。
一方、このオフセットΔFを補正するために、たとえば、図3に示した数値制御発振器(NCO)323を、16ビットのアキュムレータで構成してサンプリング周波数S(MHz)で動作させ、コントロールワードCWを設定すると、数式(12)に示すようなNCO周波数を出力する。
【0249】
【数12】
【0250】
コントロールワード変換部322は、数値制御発振器(NCO)323のNCO周波数がキャリア周波数オフセットΔFとなるようなコントロールワードCWを計算して、数値制御発振器323にそのコントロールワードCWを設定する。
数値制御発振器323は、たとえば、コントロールワードCWに基づいて、上述した数式12で示したNCO周波数(キャリアオフセットとなるような周波数)を生成させる信号をSINROM324およびCOSROM325に出力することで、キャリア周波数オフセットの補正を行うことができる。
上述の場合には、数値制御発振器323の分解能は、S/215である。
【0251】
たとえば、数値制御発振器323のサンプリング周波数Sを80MHzとすると、数値制御発振器323の分解能は、約2.4kHzである。
また、上述の分解能は、必要に応じてループフィルタや数値制御発振器323のビット数を増やすことで、分解能を改善させることができる。
また、サブキャリアの選局周波数があらかじめわかっていれば、誤差D以外の部分を計算して、その計算値をROM等に格納しておいてもよい。
上述したように、数値制御発振器(NCO)を使用することで、1Hz以下の精度で、キャリア周波数オフセットの補正を行うことができる。
【0252】
図40は、図1に示した端末装置の送信系(送信装置)の構成を示すブロック図である。
端末装置2の送信系(送信装置)2tは、図40に示すように、上述した第2の実施の形態に係る受信系と同様な処理を行う。
ただし、送信装置2tは、たとえば基地局(Hub)3側が受信したときに基地局3のキャリア周波数と、送信装置2tが送信するキャリア周波数のキャリア周波数オフセットが最小になるように、あらかじめ逆のオフセットを印加して送信する。
具体的には、基地局3が送信する所定の信号のキャリア周波数と、送信信号のキャリア周波数の誤差を除去するように、キャリア周波数の補正を行う。
【0253】
端末装置2の送信系(送信装置)2tは、たとえば、図40に示すように、D/A(ディジタル/アナログ)変換部103a、加算器10604、積算器10601,10602、ディジタルローパスフィルタLPF1062,1063、アップサンプリング回路10605,10606、IFFT(Inverse fast Fourier transform)回路1071a、マッピング回路302a、基準クロック生成部320、キャリアオフセット周波数計算部321、コントロールワード変換部322、数値制御発振器(NCO)323、SINROM324、およびCOSROM325を有する。
【0254】
マッピング回路302aは、所定の情報を符号化してベースバンド信号に変換し、IFFT回路1071aに出力する。
IFFT回路1071aは、マッピング回路302aから出力された信号を、逆高速離散フーリエ変換して、アップサンプリング回路10605,10606に出力する。
【0255】
アップサンプリング回路10605,10606では、IFFT回路1071aから出力された信号を、たとえば20MHzから80MHzにアップサンプリングして出力する。
【0256】
キャリアオフセット周波数計算部321では、たとえば、上述した受信装置2rまたは2raの誤差検出部310、具体的にはクロックオフセット検出部312から出力された周波数オフセット(S310)に基づいて、キャリアオフセット周波数が計算され、キャリアオフセットを示すデータがコントロールワード変換部322に出力される。
コントロールワード変換部322は、キャリアオフセットを示すデータに基づいて、基地局3が送信する所定の信号のキャリア周波数と、送信信号のキャリア周波数の誤差を除去するような信号、具体的には逆のオフセットを数値制御発振器323に発生させるコントロールワードを生成し、数値制御発振器323に出力する。
数値制御演算器323は、コントロールワード変換部322から入力されたコントロールワードに応じた信号を生成し、SINROM324およびCOSROM325に出力する。
【0257】
加算器10604では、乗算器10601,10602で周波数変換された信号が加算されD/A変換部103aに出力される。
D/A変換部103aは、所定のサンプリング周波数で、ディジタル信号からアナログ信号へ変換し出力する。
D/A変換部103aから出力されたIF信号(20MHz)は、不図示の増幅器により増幅され、アンテナから送信される。
【0258】
上述したように、端末装置2の送信系(送信装置2t)では、受信装置2rまたは2raから出力された周波数オフセットに基づいて、搬送波周波数に周波数オフセットを印加する方向に印加、具体的には基地局3から送信される所定の信号の搬送波周波数と、送信信号の搬送波周波数の誤差を除去するように搬送波を生成し、乗算器10604,10605で搬送波が、マッピング回路302a、IFFT回路1071a、アップサンプリング回路10605,10606から出力されたベースバンド信号に応じて変調され、D/A変換部103aによりアナログIF信号に変換され、不図示の増幅器により増幅され、アンテナから送信される。
【0259】
以上、説明したように、端末装置2の送信系(送信装置)2tは、基地局(Hub)3側が受信したときに、キャリア周波数オフセットを最小になるように、あらかじめ逆のオフセットを印加してキャリア周波数を補正して送信するので、基地局3では、搬送波周波数オフセットが少ない信号を受信することができる。
【0260】
なお、本発明は本実施の形態に限られるものではなく、任意好適な種々の改変が可能である。
上述の実施の形態では、基地局3とデータを送受信したが、この形態に限られるものではない。たとえば、基地局(Hub)3を介さずに、端末装置2間でデータ通信を行ってもよい。たとえば、ワイヤレス1394を用いた通信システムでは、基地局(Hub)3を経由せずにすることができる。この場合には、たとえば基地局(Hub)3の基準クロックに、それぞれの内部の基準クロックを合わせることで、各端末装置間で同様に上述のキャリア周波数オフセットの補正を行うことができる。
また、ある一つの端末装置2の基準クロックに、他の端末装置が内部の基準クロックを合わせることで、各端末装置間で同様に上述のキャリア周波数オフセットの補正を行うことができる。
【0261】
また、時間分割多重(TDMA)システムや、周波数多重(FDMA)システムでも、フレーム構造を有するシステムでも同様に、キャリア周波数、および基準クロックの周波数オフセットを検出し、検出結果に応じてキャリア周波数、および基準クロックの補正を行うことができる。
【0262】
また、明確なフレーム構造を持たない場合でも、定期的に時間情報を送信するようなシステム(たとえば、IEEE802.11ワイヤレスLANのインフラストラクチャBSSモードのBeacon等)でも同様に、キャリア周波数、および基準クロックの周波数オフセットを検出し、検出結果に応じてキャリア周波数、および基準クロックの補正を行うことができる。
【0263】
【発明の効果】
以上説明したように、本発明によれば、所定の基準クロックに基づいて生成された同期信号を含む信号を送受信する場合に、送受信において基準クロックに関する周波数誤差を補正することができる受信装置および端末装置を提供することができる。
【図面の簡単な説明】
【図1】本発明に係る通信システムに係る一実施の形態を示す図である。
【図2】図1に示した基地局の一具体例を示す図である。
【図3】図1に示した端末装置の受信系のブロック構成図である。
【図4】図3に示した端末装置の受信系の動作を説明するためのフローチャートである。
【図5】図1に示した端末装置に係る一実施の形態を示す図である。
【図6】図1に示した端末装置の受信系の一実施の形態を示すブロック構成図である。
【図7】IEEE802. 11aシステムの代表的なプリアンブル信号を含むバースト信号部を示す図である。
【図8】BRANシステムの代表的なプリアンブル信号を含むバースト信号部を示す図である。
【図9】Wireless1394システムの代表的なプリアンブル信号を含むバースト信号部を示す図である。
【図10】Wireless1394システムにおいて一定期間以上のデータ信号区間にリファレンス信号REFを挿入している信号形態を示す図である。
【図11】Wireless1394システムにおけるフレーム構造を示す図である。
【図12】(A)および(B)は、OFDMデータシンボルにおいてデータ部の前にそのデータの最後の部分を繰り返すガードインターバルを付加する手法(Cyclic Extension法)を説明するための図である。
【図13】(A)〜(D)は、FFTへのデータ取り込みタイミングについての例を示す図である。
【図14】図6の自動利得制御増幅部の具体的な構成を示す回路図である。
【図15】図14の利得制御増幅器の利得制御特性例を示す図である。
【図16】受信信号の入力レベルに対する受信信号電力観測部の出力特性を示す図である。
【図17】図6の受信信号処理部の具体的な構成例を示す回路図である。
【図18】図6のOFDM復調部の具体的な構成例を示す回路図である。
【図19】図6のバースト検出部およびタイミング制御部の具体的な構成例を示す回路図である。
【図20】図19の自己相関回路の構成例を示す回路図である。
【図21】図19の相互相関回路の構成例を示す回路図である。
【図22】(A)〜(D)は、相互相関ピーク位置とカウンタへのロードデータとの関係を示す図である。
【図23】(A)〜(D)は、タイミングカウンタ(シンボルカウンタ)の動作タイミングを示す図である。
【図24】(A)〜(G)は、バースト検出部の自己相関処理から同期検出信号xpulseおよびypulseを出力するまでのタイミングチャートを示す図である。
【図25】(A)〜(G)は、バースト検出部の相互相関処理から同期検出信号cpulseおよびFFTタイミング信号TFFTを出力するまでのタイミングチャートを示す図である。
【図26】本発明に係る増幅利得制御部における利得制御動作の第1段階を説明するためのフローチャートである。
【図27】本発明に係る増幅利得制御部における利得制御動作の第2段階を説明するためのフローチャートである。
【図28】本発明に係る増幅利得制御部における利得制御動作の第3段階を説明するためのフローチャートである。
【図29】図6の増幅利得制御部の具体的な構成例を示す回路図である。
【図30】図29の増幅利得制御部の動作を説明するためのタイミングチャートを示す図である。
【図31】図19のフレーム同期回路の構成例を示すブロック図である。
【図32】図31の平均化回路の構成例を示す回路図である。
【図33】図33の数値制御発振器(NCO)の構成例を示す回路図である。
【図34】(A),(B)は、図33の数値制御発振器(NCO)の下位ビットの積算の様子を示す図である。
【図35】図33の数値制御発振器のオーバーフロー検出の状態を示す図である。
【図36】(A)〜(D)は、フレーム同期の動作タイミング例を示すタイミングチャートである。
【図37】(A)〜(D)は、フレーム同期の動作タイミング例を示すタイミングチャートである。
【図38】(A)〜(D)は、フレーム同期の初期引き込み時の動作タイミング例を示すタイミングチャートである。
【図39】図31に示したフレーム同期回路に含まれる平均化回路の変形例を示す回路図である。
【図40】図1に示した端末装置の送信系(送信装置)の構成を示すブロック図である。
【符号の説明】
1…通信システム、2…端末装置、3…基地局(Hub)、101…自動利得制御増幅部(AGCAMP)、102…受信信号電力観測部、103…A/Dコンバータ(ADC)、104…ディジタル/アナログ(D/A)コンバータ(DAC)、105…A/Dコンバータ(ADC)、106…受信信号処理部、107…OFDM復調部(DEMOD)、108…遅延部(DLY)、109,109A…バースト検出部(BDT)、110,110A…タイミング制御部(TMG)、111…増幅利得制御部(AGCTL)、1071…FFT処理部、201…ピーク検出回路、202…同期判定回路、203…フレーム周期カウンタ、204…平均化回路、301…位相誤差補償回路、302…デマッピング回路、310…誤差検出部、311…フレーム同期部、312…クロックオフセット検出部、313…加算器、320…基準クロック生成部、321…キャリアオフセット周波数計算部、322…コントロールワード変換部、323…数値制御発振器(NCO)、324…SINROM、325…COSROM、401,402…遅延部、403,404…増幅器、404,405…加算器、2041,2042…遅延部、2043〜2045…加算器、2046,2047…増幅器、2048…絶対値計算回路、2049,2050…セレクタ、2051…数値制御発振器(NCO)、20511…加算器、20512,20513…フリップフロップ(FF)、20514…オーバーフロー検出回路、205…加算器、3001…ベースバンドプロセッサ、3002〜3004…発振器、3005,3006…LPF、3007,3008…PLL、3009〜3012…乗算器、3013〜3016…増幅器、3017〜3019…BPF、3020…送受信スイッチT/RSW、3021…アンテナ。
Claims (18)
- 第1の基準クロックに基づいて生成された同期信号を含む信号を受信する受信装置であって、
第2の基準クロックを生成する基準クロック生成手段と、
受信信号に含まれる同期信号、および前記基準クロック生成手段から出力された第2の基準クロックに基づいて、前記第1の基準クロックおよび前記第2の基準クロックに関する周波数誤差を検出する誤差検出手段と、
前記誤差検出手段により検出された前記第1の基準クロックおよび前記第2の基準クロックに関する周波数誤差に応じて、前記基準クロック生成手段で生成される前記第2の基準クロックに基づく回路動作と、前記受信信号の検波用の搬送波の周波数とを補正する補正手段と、
を有する受信装置。 - 前記受信信号は、前記第1の基準クロックに基づいて生成された所定のフレーム同期信号を含むフレーム構造を有し、
前記誤差検出手段は、
前記受信信号に含まれる所定のフレーム同期信号、および前記基準クロック生成手段から出力された前記第2の基準クロックに基づいて、前記受信信号のフレーム周期の誤差を検出するフレーム誤差検出手段と、
前記フレーム誤差検出手段から出力された前記所定のフレーム周期の誤差に応じて、
前記第1の基準クロックおよび前記第2の基準クロックの周波数誤差を検出する基準クロック誤差検出手段と
を含み、
前記補正手段は、前記第1の基準クロックおよび前記第2の基準クロックの周波数誤差と、RF周波数とに基づいて、前記受信信号の検波用の搬送波の周波数を補正する、
請求項1に記載の受信装置。 - 前記誤差検出手段は、
所定の時間、前記検出された第1の基準クロックおよび第2の基準クロックに関する周波数誤差を積算する積算手段と、
前記積算手段により積算された前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差に基づいて、前記所定の時間、平均化した前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差を出力する誤差平均化手段と
を有する
請求項1に記載の受信装置。 - 前記補正手段は、前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差を除去するように、前記基準クロック生成手段から出力される前記第2の基準クロックに基づく回路動作の補正を行う
請求項1に記載の受信装置。 - 当該受信装置は、アナログ信号である前記受信信号を、ディジタル信号に変換するアナログ−ディジタル変換手段を有し、
前記補正手段は、前記アナログ−ディジタル変換手段から出力されたディジタル信号に、前記所定の処理を行う
請求項1に記載の受信装置。 - 前記誤差検出手段は、前記同期信号に応じて相互相関演算を行い、前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差を検出する相互相関演算手段を有し、
前記補正手段は、前記積算手段により前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差が積算されるまで、前記相関演算手段から出力された前記周波数誤差に基づいて前記第2の基準クロックに基づく回路動作を補正する
請求項3に記載の受信装置。 - 前記補正手段は、前記積算手段により、前記所定の時間、前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差が積算されたときは、前記誤差平均化手段から出力される前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差に基づいて前記第2の基準クロックに基づく回路動作を補正する
請求項6に記載の受信装置。 - 前記受信信号は、直交周波数分割多重変調方式に基づいて変調されている
請求項1に記載の受信装置。 - 当該受信装置は、前記補正された第2の基準クロックに応じて、前記受信信号を離散フーリエ変換して復調する復調部を有する
請求項1に記載の受信装置。 - 第1の基準クロックに基づいて所定の処理を行う基地局と通信を行う端末装置であって、
前記基地局から送信された第1のクロックに基づいて生成された所定のタイミングの同期信号を含む信号を受信する受信手段と、
第2の基準クロックを生成する基準クロック生成手段と、
前記受信手段で受信された受信信号に含まれる所定のタイミングの同期信号、および前記基準クロック生成手段から出力された前記第2の基準クロックに基づいて、前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差を検出する誤差検出手段と、
前記誤差検出手段により検出された前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差に応じて、前記基準クロック生成手段で生成される前記第2の基準クロックによる回路動作と、前記受信信号の検波用の搬送波の周波数とを補正する補正手段と、
前記補正手段により補正された、前記回路動作に基づいて所定の信号を生成し送信する送信手段と
を有する
端末装置。 - 前記受信信号は、前記第1の基準クロックに基づいて生成された所定のフレーム同期信号を含むフレーム構造を有し、
前記誤差検出手段は、前記受信信号に含まれる所定のフレーム同期信号、および前記基準クロック生成手段から出力された第2の基準クロックに基づいて、前記受信信号のフレーム周期の誤差を検出するフレーム誤差検出手段と、
前記フレーム誤差検出手段から出力された前記所定のフレーム周期の誤差に応じて、前記第1の基準クロックおよび前記第2の基準クロックの周波数誤差を検出する基準クロック誤差検出手段と
を含み、
前記補正手段は、前記第1の基準クロックおよび第2の基準クロックの周波数誤差と、
RF周波数とに基づいて、前記送信信号の搬送波の周波数を補正する搬送波補正手段を含む
請求項10に記載の端末装置。 - 前記誤差検出手段は、
所定の時間、前記検出された第1および第2の基準クロックに関する周波数誤差を積算する積算手段と、
前記積算手段により積算された前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差に基づいて、前記所定の時間、平均化した前記第1および第2の基準クロックに関する周波数誤差を出力する誤差平均化手段と
を有する
請求項10に記載の端末装置。 - 前記補正手段は、前記送信手段により送信される所定の信号の搬送波の周波数と、前記受信信号の搬送波の周波数の誤差を除去するように、前記基準クロック生成手段から出力される前記第2の基準クロックに基づく回路動作の補正を行う、
請求項10に記載の端末装置。 - 当該端末装置は、送信される所定のデータを含むベースバンド信号をアナログ信号に変換するディジタル−アナログ変換手段を有し、
前記補正手段は、前記ディジタル−アナログ変換手段へ入力する前に、前記所定の処理を行う
請求項10に記載の端末装置。 - 前記誤差検出手段は、前記同期信号に応じて相互相関演算を行い、前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差を検出する相互相関演算手段を有し、
前記補正手段は、前記積算手段により前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差が積算されるまで、前記相関演算手段から出力された前記周波数誤差に基づいて前記第2の基準クロックを補正する
請求項12に記載の端末装置。 - 前記補正手段は、前記積算手段により、前記所定の時間、前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差が積算されたときは、前記誤差平均化手段から出力される前記第1の基準クロックおよび第2の基準クロックに関する周波数誤差に基づいて前記第2の基準クロックに基づく回路動作を補正する
請求項15に記載の端末装置。 - 前記信号は、直交周波数分割多重変調方式に基づいて変調されている
請求項10に記載の端末装置。 - 当該端末装置は、前記補正された第2の基準クロックに応じて前記受信信号を逆離散フーリエ変換して変調する変調部を有する
請求項10に記載の端末装置。
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