JP4075593B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4075593B2 JP4075593B2 JP2002355398A JP2002355398A JP4075593B2 JP 4075593 B2 JP4075593 B2 JP 4075593B2 JP 2002355398 A JP2002355398 A JP 2002355398A JP 2002355398 A JP2002355398 A JP 2002355398A JP 4075593 B2 JP4075593 B2 JP 4075593B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor wafer
- semiconductor chip
- insulating film
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Dicing (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップを半導体基板の部分に積層して電気的に接続することで構成されている半導体装置および半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の実装密度を向上させるために、たとえばメモリのような複数の半導体チップを積層化して半導体装置（半導体パッケージ）を作成する試みは、従来から行われている。この場合には積層した半導体チップ間の電気的な信号の干渉が少ないために、半導体チップの積層は容易にできる。
たとえば、１つのＩＣチップに対して別のＩＣチップを積層することが提案されている（たとえば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２００１−２５７３１０号公報（第１頁、図１）
【０００４】
【発明が解決しようとする課題】
しかし、この従来の１つのＩＣチップと別のＩＣチップの積層方法では、１つのＩＣチップの導体と別のＩＣチップの導体が同一面上に露出する構造である。従って、このような各ＩＣチップからの多数本の電気接続用の導体を一方の表面側に導出しなければならないので、半導体装置の表面積が大きくなってしまうという問題があった。
またこのようなＩＣチップは、半導体ウェーハを分割して個片化して得られる。半導体ウェーハにはこのダイシングを行うためのダイシングストリートの部分が必要になる。しかしこのダイシングストリートの部分は半導体装置の各ＩＣチップを電気的に接続するためには有効に利用されていない。
そこで本発明は上記課題を解消し、ダイシングストリートを有効に利用して、一方の半導体ウェーハの半導体チップを他方の半導体ウェーハの部分に対して積層して確実に電気的に接続することができるとともに、小型化が図れる半導体装置および半導体装置の製造方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】
請求項１の発明は、第１半導体ウェーハより個片化された半導体チップと、第２半導体ウェーハより個片化された下基板の部分とから成る半導体装置であって、前記個片化された半導体チップは、上基板上に配置された複数の電極パッド及び回路部と、前記上基板上、前記電極パッド上、前記回路部上及び上基板外周部に形成された電気絶縁膜と、前記電極パッド上及び前記上基板外周部の前記電気絶縁膜に形成されたビアと、前記電極パッドと前記上基板外周部ビア内を電気的に接続する電気配線部と、前記電気配線部に接続された金属ポストと、前記金属ポストの周囲に形成されたバッファ層と、前記金属ポストに対して形成させた外部電極とを有し、前記個片化された下基板の部分は、前記下基板に設けられた受動素子と能動素子と、前記下基板にペリフェラルに配置された電極パッドと、該電極パットに導電性ペーストにより形成されたバンプとを有し、前記上基板外周部ビア内に設けられた電気配線部と、前記下基板にペリフェラルに配置された電極パッドは、前記バンプが熱圧着されて電気的に接続され、前記個片化された下基板の部分に前記個片化された半導体チップが積層されたことを特徴とする半導体装置である。
【０００６】
請求項１では、この半導体装置は第１半導体ウェーハより個片化された半導体チップを、第２半導体ウェーハより個片化された下基板の部分に対して積層して電気的に接続することで構成される。
半導体チップは配線パターンを有している。配線パターンの種類はダイシングストリートで切断することで半導体チップを第１半導体ウェーハから個片化されて形成されるものである。
この半導体チップは、電気絶縁膜と電気配線部を有している。電気絶縁膜は、配線パターンとダイシングストリートを覆うものである。電気配線部は、ダイシングストリートに対応する位置において電気絶縁膜に穴を開けることで形成されている導電性のビア（Ｖｉａ）に配置される。この電気配線部は、配線パターンの電極パッドを第２半導体ウェーハの部分に対して電気的に導通して接続される。
これにより、第１半導体ウェーハより個片化された半導体チップは、第２半導体ウェーハより個片化された下基板の部分に対して積層して、半導体チップと第２半導体ウェーハより個片化された下基板の部分は、電気配線部を通じてダイシングストリートの部分を有効利用して電気的に接続することができる。このために、半導体装置の表面積を小さくでき、半導体装置の小型化を図ることができる。
【０００７】
請求項２の発明は、請求項１に記載の半導体装置において、前記半導体チップは、前記第２半導体ウェーハより個片化された下基板の部分に対してフェイスアップで搭載されている。
【０００８】
請求項２では、半導体チップは、第２半導体ウェーハより個片化された下基板の部分に対してフェイスアップで搭載されている。これにより、半導体チップは第２半導体ウェーハより個片化された下基板の部分に対して半導体チップの能動回路の反対側に回路を形成しやすくすることができ、たとえば能動回路を有する半導体チップと、能動素子と受動素子の回路を有する第２半導体ウェーハの部分との相互干渉の問題を防止することができる。
【０００９】
請求項３の発明は、第１半導体ウェーハの半導体チップと第２半導体ウェーハの部分が積層されることで電気的に接続される半導体装置の製造方法であって、前記第１半導体ウェーハの各前記半導体チップの配線パターンの周囲にあるダイシングストリートに溝を形成して、前記配線パターンを電気絶縁膜で覆う溝形成および絶縁膜形成ステップと、前記配線パターンの電極パッドに対応する前記電気絶縁膜の部分に電極窓を明けかつ前記ダイシングストリートに対応する前記電気絶縁膜の部分にビアを形成して、前記電極窓と前記ビアに電気接続部分を形成する電気接続部分形成ステップと、前記電気接続部分に対して外部電極を形成して前記第１半導体ウェーハの前記ダイシングストリートにおいて切断して前記半導体チップを個片化する第１個片化ステップと、個片化された前記半導体チップを前記第２半導体ウェーハに搭載して前記第２半導体ウェーハの電極に対して前記半導体チップの配線部を電気的に接続して、前記第２半導体ウェーハを前記半導体チップに合わせて前記ダイシングストリートのところで切断することで前記第２半導体ウェーハの部分と前記半導体チップの積層体を個片化する第２個片化ステップと、を有することを特徴とする半導体装置の製造方法である。
【００１０】
請求項３では、溝形成および絶縁膜形成ステップにおいて、第１半導体ウェーハの各半導体チップの配線パターンの周囲にあるダイシングストリートに溝を形成して、配線パターンを電気絶縁膜で覆う。
電気接続部分形成ステップでは、配線パターンの電極パッドに対応する電気絶縁膜の部分に電極窓を開けかつダイシングストリートに対応する電気絶縁膜の部分にビアを形成する。そして電気接続部分形成ステップでは、電極窓とビアに導電性の電機接続部分を形成する。
第１個片化ステップでは、電気接続部分に対して外部電極を形成して第１半導体ウェーハのダイシングストリートにおいて切断して半導体チップを個片化する。
第２個片化ステップでは、個片化された半導体チップを第２半導体ウェーハに搭載して第２半導体ウェーハの電極に対して半導体チップの配線部を電気的に接続する。そして第２個片化ステップでは、第２半導体ウェーハを半導体チップに合わせてダイシングストリートのところで切断することで、第２半導体ウェーハの部分と半導体チップの積層体を個片化する。
これにより、第１半導体ウェーハの半導体チップは、第２半導体ウェーハの部分に対して積層して、半導体チップと第２半導体ウェーハの部分は、電気配線部を通じてダイシングストリートの部分を有効利用して電気的に接続することができる。このために、半導体装置の表面積を小さくでき、半導体装置の小型化を図ることができる。
【００１１】
請求項４の発明は、請求項３に記載の半導体装置の製造方法において、前記第２個片化ステップにおいて、各前記半導体チップは前記第２半導体ウェーハの部分に対してフェイスアップで搭載されている。
【００１２】
請求項４では、第２個片化ステップにおいて、半導体チップは第２半導体ウェーハに対してフェイスアップで搭載されている。
これにより、半導体チップは第２半導体ウェーハの部分に対して半導体チップの能動回路の反対側に回路を形成しやすくすることができ、たとえば能動回路を有する半導体チップと、能動素子と受動素子の回路を有する第２半導体ウェーハの部分との相互干渉の問題を防止することができる。
【００１３】
請求項５の発明は、請求項４に記載の半導体装置の製造方法において、前記半導体チップの前記電極パッドと前記ビアの前記電気配線部との電気的な接続と、前記電極パッドに対する外部電極の取り出し部、および前記電気絶縁膜は、前記第１半導体ウェーハの状態であって各前記半導体チップに個片化する前に第１半導体ウェーハに形成されている。
【００１４】
請求項５では、半導体チップの電極パッドとビアの電気配線部との電気的な接続部分と、電極パッドに対する外部電極の取り出し部および電気絶縁膜は、第１半導体ウェーハの状態であって各半導体チップに個片化する前に第１半導体ウェーハに形成されている。
これにより、電極パッドとビアの電気配線部との電気的な接続部分と外部電極の取り出し部および電気絶縁膜は、第１半導体ウェーハに対して効率良く形成することができる。
【００１５】
請求項６の発明は、請求項５に記載の半導体装置の製造方法において、前記電気絶縁膜は電気絶縁樹脂であり、前記電気絶縁膜は前記半導体チップを覆っている。
【００１６】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。
なお、以下に述べる実施の形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。
【００１７】
図１は、本発明の半導体装置を製造するための第１半導体ウェーハ（以下、上基板と呼ぶ）１を示している。
図２は、本発明の半導体装置を製造するために用いる第２半導体ウェーハ（以下、下基板と呼ぶ）２を示している。
図１に示す上基板１は、オリエンテーションフラット１Ａを有している。図２に示す下基板２も、オリエンテーションフラット２Ａを有している。
図１に示す上基板１と図２に示す下基板２は、たとえばともに同じ位置に縦方向と横方向に形成されたダイシングストリート１Ｂ，２Ｂをそれぞれ有している。しかし、ダイシングストリート１Ｂ，２Ｂが異なる位置にある場合もある。
【００１８】
図３は、一例として図１の上基板１の部分Ａを拡大して示している。図３では、ダイシングストリート１Ｂが縦方向と横方向に形成されている。ダイシングストリート１Ｂにより区画された各回路部１Ｃは、電極パッド１Ｄを有している。隣接する各回路部１Ｃの電極パッド１Ｄは、ダイシングストリート１Ｂに沿ってペリフェラルに配置されている。
同様にして図２のダイシングストリート２Ｂが縦方向と横方向に形成されている。図示しないが各回路部は、複数の電極パッドを有している。隣接する回路部の電極パッドは、ダイシングストリート２Ｂに沿ってペリフェラルに配置されている。
【００１９】
図１と図３に示す各回路部１Ｃはたとえば能動素子を有している能動素子回路である。図２に示す回路部は、能動素子と受動素子を有する能動受動回路である。図１と図３に示す上基板１は、いわゆるアナログ回路基板である。図２に示す下基板２はいわゆるデジタル回路基板である。
下基板２の回路部が能動素子と受動素子を有していることから、たとえば高周波回路に用いる整合回路やフィルタを構成することができる。
上基板１の回路部１Ｃと下基板２の回路部は積層することにより、図１７に示すようないわゆるシステムインパッケージを搭載する半導体装置１０を構成することができる。
図１と図２に示すオリエンテーションフラット１Ａ，２Ａは、結晶方位軸を示すものである。
【００２０】
図３に示す電極パッド１Ｄと図示しない下基板２の電極パッド２Ｄが各々ペリフェラルに配置されている。このようにペリフェラルに配置されているのは、半導体をワイヤボンドしてリードフレームと電気的に接続して樹脂封止を行った後に半導体パッケージとする場合や、電極パッドに対してバンプ（Ｂｕｍｐ）を形成して、フリップチップを行う場合があるためである。
しかし本発明の実施の形態では、後で説明する半導体チップの回路部１Ｃの電極パッド１Ｄの配列を変更しないとともに、下基板２の回路部の電極パッドのレイアウトも変更せずに、上基板１の回路部１Ｃと下基板２の回路部を積層することにより、システムインパッケージとしての半導体装置を製造することができるようにしたものである。
【００２１】
図３に示すダイシングストリート１Ｂと２Ｂの幅は、ダイシングブレードがカットできる幅とチッピングを考慮して決められる。近年、半導体ウェーハ内の理収向上のために、ダイシングブレードの厚みが薄くなり、幅も狭くなる傾向にある。
本発明の実施の形態では、後で説明するビアの径はたとえば３０μｍにすることで、ダイシングストリートの幅をたとえば１５０μｍ程度に抑えることが可能である。また半導体ウェーハ内の理収の悪化も、たとえば１０％に抑えることができ、ビアを用いた電気配線部の配置を容易にするものである。
【００２２】
次に、図１８を参照しながら、本発明の半導体装置の製造方法について順次説明する。
まず図４を参照する。図４は、上基板１の断面構造の一部省略したものを示している。
上基板１の表面２０には、複数の半導体チップ３０が間隔をおいて配置されている。これらの半導体チップ３０は、図３に示す回路部１Ｃ（回路パターンとも呼ぶ）を有している。
半導体チップ３０の回路部１Ｃは、複数の電極パッド１Ｄとパッシベーション膜３１を有している。パッシベーション膜３１は、表面２０と電極パッド１Ｄを覆うようにして形成されている。ただし電極パッド１Ｄは、パッシベーション膜３１の開口部３３により外部に露出している。
半導体チップ３０を複数有する上基板１が、図４のようにして用意される。
【００２３】
溝形成および絶縁膜形成ステップＳＴ１
図１８に示す溝形成および絶縁膜形成ステップＳＴ１では、図５乃至図７に示す工程を行う。
図４と図５に示す電極パッドは、たとえばＡｌやＡｕにより作られている。パッシベーション膜３１は、電極パッド１Ｄとその周辺の回路部を覆っているが、このパッシベーション膜３１は、たとえばＳｉＯ２，ＳｉＮ，ＴＥＯＳ，Ａｌ２Ｏ３などで作られている。開口部３３は、たとえば７０μｍ程度の大きさの開口部である。
【００２４】
図５に示すように、上基板１の複数のダイシングストリート１Ｂには、溝３４を形成する。つまり各半導体チップ３０は、各ダイシングストリート１Ｂの溝３４により分離された状態にある。後で説明する図８に示すビア５０の径がたとえば３０μｍである場合には、図５に示すダイシングストリートの幅ｄはたとえば１５０μｍとしている。
たとえばダイシングストリート１Ｂに溝３４を形成する場合に、１５０μｍ幅のブレードで形成すると、その溝３４の高さは６０±５μｍである。べべルカットについては、コンタミネーションなどに注意が必要な半導体チップでは行う方法でもある。
溝３４の加工条件としては、たとえばダイシングブレードのスピンドル回転数が３０，０００ｒｐｍであり、その送り速度は５ｍｍ／秒迄とした。
【００２５】
次に、図６に示すように、上基板１および各半導体チップ３０の上には電気絶縁膜４０が形成される。この電気絶縁膜４０は、たとえば感光性ポリイミドをスピンコートで塗布することにより形成される。
図７に示す平坦化処理した後の電気絶縁膜４０の厚みＥがたとえば５０μｍである場合には、感光性ポリイミドの粘度は６０ｐｏｓｉである。厚みＥが１００μｍである場合には、感光性ポリイミドの粘度は、１００ｐｏｓｉである。コーティングは、厚みＥが５０μｍの場合には８００ｒｐｍ／３０ｓ（秒）＋１１００ｒｐｍ／３０ｓの回転数で行い、プリベークの温度は９０℃で２４０ｓ＋１１０℃で２４０ｓとする。キュアの温度は、２００℃において０．５時間＋３２０℃において１時間とした。
厚みＥが１００μｍでは、コーティングは８００ｒｐｍ／３０ｓ＋１５００ｒｐｍ／３０ｓの回転数で行い、プリベーク温度は９０℃で３００ｓ＋１１０℃で３００ｓとする。キュア温度は、２００℃で０．５時間＋３２０℃で１時間とした。
電気絶縁膜４０は、電気絶縁性樹脂膜であり、この材質はたとえばエポキシ系、シリコン系、ポリオレフィン系であってもよい。また電気絶縁膜４０は、ワニスではなく、真空ラミネートによるフィルムで行ってもよい。
【００２６】
次に、図７に示すステップＳＴ１に移る。
図７では、電気絶縁膜４０の表面が平坦化処理される。このように電気絶縁膜４０の平坦化処理を行うのは、次工程の配線パターン時に露光のムラを防止するためと、１０μｍ程度の微細配線を正しく行うためである。このことから電気絶縁膜４０の表面は、グラインダーによる平坦化処理を面粗度１Ｓ程度まで行う。電気絶縁膜４０の平坦化面４１が形成されたら、硫酸過水によるデスミヤ処理による表面の洗浄を行う。
【００２７】
配線部形成ステップＳＴ２
図１８の配線部形成ステップＳＴ２は、図８乃至図１１に示している。
まず、図８は、ビアの形成と電極窓の開け工程を示している。
図８において、電気絶縁膜４０には、電極の窓４５とビア５０の形成を行う。電極の窓４５は、各半導体チップ３０の電極パッド１Ｄおよび開口部３３に対応した電気絶縁膜４０の位置に形成されている。
ビア５０は、半導体チップからたとえば３０μｍ程度外側に形成されており、ビア５０は、ダイシングストリート１Ｂの溝３４の位置において電気絶縁膜４０に形成される。このビア５０の直径は、たとえば３０μｍである。ビア５０と電極の窓４５は、パターニングにより行う。電気絶縁膜４０がたとえば感光性ポリイミドである場合には、感光基を有しているために、パターニングの際にはレジストマスクは必要ない。ビア５０は、電気絶縁膜４０の表面から溝３４の内底面まで達していて、上基板１に垂直に形成されている。
【００２８】
ビア５０の窓開けと電極の窓４５の窓開け形成は、マスクを通してｇ線、ｉ線またはブロードバンドで露光を行い、アルカリ現像液による窓開けにより行う。感光性ポリイミドを使用する場合には、イミド残渣除去のために、ＣＦ４またはＯ２でデスカムをプラズマで行う。
半導体チップ３０の電極パッド１Ｄの付近における電気絶縁膜４０の厚みは、たとえば１０μｍ程度である。ビア５０付近の電気絶縁膜４０の厚みはたとえば６０μｍ程度である。従って、一例として６０μｍの露光の条件である２００ｍＪ／ｃｍ２以上の露光時間により露光を行った。
【００２９】
次に、図９に移ると、上述したようにビア５０と電極の窓４５の形成を完了したら、次にＣｕ配線の工程を行う。Ｃｕ配線は、ＮｉＣｕまたはＣｒＣｕをスパッタにより金属スパッタ膜６０が１００ｎｍだけたい積される。金属スパッタ膜６０は、電気絶縁膜４０の外面とビア５０の中と電極の窓４５の中にも形成される。
図１０に移ると、このスパッタが完了したら、この金属スパッタ膜６０の面と電極パッド１Ｄの面に対してＣｕ電解メッキである金属メッキ６１が、たとえば５μｍ程度の厚さで形成される。
図１１に移ると、ビア５０と電極パッド１Ｄのパターンをレジストで形成して、硝酸系溶液で金属メッキ６１をエッチング加工する。これによって、この金属メッキ６１のＣｕをマスクとして、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）処理によるメタル層である金属メッキの配線パターニング６３が形成される。
【００３０】
第１個片化ステップＳＴ３
図１８の第１個片化ステップＳＴ３は、図１２乃至図１５に示している。
図１２では、金属ポスト７０とバッファ層７１が形成される。金属ポスト７０は金属メッキ６１に対して電気的に接続される。金属ポスト７０の周囲にはバッファ層７１が形成されている。
バッファ層７１は、各半導体チップ３０に対して後工程においてＦＲ−４などのガラスエポキシ系基板が実装されることがあるために、このガラスエポキシ系基板と各半導体チップ３０との間の熱膨張係数のアンマッチ（不整合）による断線を回避するために、応力緩和層として形成される。
このバッファ層７１は、たとえば弾性率が２Ｇ程度であり、バッファ層７１は、スピンコートまたはトランスファーモールド印刷方式で形成される。金属ポスト７０は、外部電極用の取り出し部であり、たとえばＣｕにより作られている。
【００３１】
図９と図１０に示す金属スパッタ膜６０と金属メッキ６１は、ビア５０内に形成される電気配線部である。しかも電極パッド１Ｄとビア５０の電気配線部である金属メッキ６１と金属スパッタ膜６０は、電気的な接続部分である金属メッキ６１により電気的に接続されている。
この電気的な接続部分である金属メッキ６１と、図１２に示す外部電極の取り出し部である金属ポスト７０および電気絶縁膜４０は、図８乃至図１２に示すように、第１半導体ウェーハである上基板１の状態であって、各半導体チップ３０に個片化される前の状態で第１半導体ウェーハ上に形成されている。
このようにすることで、電気的な接続部分、外部電極の取り出し部および電気絶縁膜は、各半導体チップ３０に対応して、効率良く形成することができる。
【００３２】
次に図１３に移ると、後で行う上下積層処理の場合に、上下積層した合計の取り付け高さを低くするために、図１２に示す上基板１の厚み部分１Ｅが、図１３に示すようにバックグラインド処理により除去される。このような厚み部分１Ｅの除去は、たとえば５０μｍ程度行い、溝３４の内底面の位置まで行う。これによって、各半導体チップ３０の薄型化が図れる。
【００３３】
次に、図１４に示すように、外部電極の取り出し部である金属ポスト７０に対して外部電極８０が形成されることで再配置される。この外部電極８０は、たとえば球状のバンプであり、このバンプはたとえばハンダまたはＳｎ，Ａｇ，Ｃｕなどにより形成される。
そして、図１４に示すカットライン８１により、各半導体チップ３０が個別化されることにより図１５に示すように半導体チップ３０を別々に形成することができる。
【００３４】
もし図１に示す上基板１の縦横のダイシングストリート１Ｂが、図２に示す下基板２の縦横のダイシングストリート２Ｂと同じ位置にあれば、図１に示す上基板１と図２に示す下基板２は一括して貼り合わせを行う。
しかしそれ以外の場合には、たとえば図１４と図１５に示すように上基板１側は、先にカットライン８１により個別化する。この個別化は、ダイシングストリート幅の１５０μｍ内の両側５０μｍの部分にビア５０，５０が形成されているために、ビア５０，５０の間の位置の５０μｍの部分に３０μｍ幅のブレードを当ててカットを行う。たとえば±１０μｍのカーフがあっても、ビアへの影響はない。
【００３５】
第２個片化ステップＳＴ４
図１８に示す第２個片化ステップＳＴ４は、図１６と図１７に示している。
図１６では、個片化された複数の半導体チップ３０が下基板２の上面に搭載されている。下基板２の電極パッド２Ｄに対しては導電性ペーストによりバンプ９０を形成する。
このバンプ９０は、各半導体チップ３０の電気配線部である金属メッキ６１に対して熱圧着で電気的に接続する。各半導体チップ３０が対応する下基板２の上面の箇所に搭載されると、下基板２のダイシングストリートに対応するカットライン９６に沿って、各半導体チップ３０に対応するように下基板２がカットされる。
【００３６】
このようにして、図１７に示すように半導体チップ３０と下基板の部分（第２半導体ウェーハの部分）９７により構成された半導体装置１０が完成する。
下基板の部分９７は、下基板２をカットライン９６でカットした部分であるが、下基板９７には能動素子１００と受動素子１０１が搭載されている。
能動素子１００と受動素子１０１は、電気絶縁材１０３により、半導体チップ３０に対して電気的な絶縁が施されている。このようにして、半導体チップ３０が電気絶縁膜４０により埋め込まれており、上基板１側の半導体チップ３０と、下基板の部分９７は、ビア５０にある電気配線部である金属メッキ６１により電気的に確実に接続することができる。
【００３７】
上述したように、図６と図７に示すような電気絶縁膜４０の形成、電極パッド１Ｄとビア５０の電気配線部である金属メッキ６１の電気的な接続部分、そして電極パッド１Ｄに対する外部電極の取り出し部としての図１２に示す金属ポスト７０は、上基板１が半導体ウェーハの状態において形成することができる。このことから、工程数の削減が図れ、図１７に示すように位置精度の高い積層モジュールである半導体装置１０が形成できる。電極パッドとビアの電気配線部との電気的な接続部分と外部電極の取り出し部および電気絶縁膜は、第１半導体ウェーハに対して効率良く形成することができる。
従来いわゆる再配線タイプのＷＬＣＳＰ（ウェーハレベルチップサイズパッケージ）などでは、５０μｍ程度の厚みの積層は、反りの問題により不可能であったが、本発明では、微細配線を行った半導体チップ３０と下基板の部分９７が積層できるようになった。
【００３８】
第１半導体ウェーハの半導体チップは、第２半導体ウェーハの部分に対して積層して、電気配線部を通じてダイシングストリートの部分を有効利用して電気的に接続することができる。このために、従来のように半導体装置の表面積を大きく確保しなくてもよく、半導体装置の小型化を図ることができる。
半導体チップは第２半導体ウェーハの部分に対して半導体チップの能動回路の反対側に周辺回路を形成しやすくすることができ、たとえば能動回路を有する半導体チップと、能動素子と受動素子の回路を有する第２半導体ウェーハの部分との相互干渉の問題を防止することができる。
【００３９】
本発明の実施の形態では、半導体装置１０の上側に半導体チップ３０が配置され、半導体チップ３０の下側には下基板の部分９７が積層される。半導体チップ３０と下基板の部分９７は、ダイシングストリートの位置に配置された金属メッキ６１（電気配線部）を用いて電気的な導通を図ることができる。半導体チップは電気絶縁膜により埋め込まれている。
下基板の部分９７に積層される半導体チップ３０は、いわゆるフェイスアップの状態で下基板の部分９７に搭載されている。このようにフェイスアップで半導体チップ３０が搭載されていることにより、半導体チップ３０の電極パッド１Ｄは下基板の部分９７の能動素子１００と受動素子１０１に対して直接対面しない。従って、アナログチップである半導体チップ３０とデジタルチップである下基板の部分９７を積層する場合であっても、半導体チップ３０と下基板の部分９７が相互干渉するのを防ぐことができる。下基板の部分９７の能動素子１００と受動素子１０１は、半導体チップ３０の能動回路の反対側に形成することができるので、相互の干渉が防げるのである。
【００４０】
本発明の実施の形態では、半導体チップ３０が個別化された後に、各半導体チップ３０がウェーハ状の下基板に対して配置する。そして、各半導体チップ３０に対応するように下基板２が、下基板２のダイシングストリートに対応するカットライン９６によりカットされることで、図１７に示すような半導体装置１０を得ることができる。したがって、上基板と下基板はともに、ダイシングストリートの部分を利用して半導体装置の個片化ができ、半導体装置の生産性の向上が図れる。また半導体チップ３０と下基板の部分９７の位置合わせが確実に行える。半導体チップ３０と下基板の部分９７を別々に個別化した後に貼り付けるのに比べて、半導体装置１０の製造効率を上げることができる。
【００４１】
図１７に示すようにダイシングストリート部の金属メッキ６１は、電気絶縁膜４０により完全に覆われているので、金属メッキ６１を含む半導体チップ３０のどの部分も、電気絶縁膜４０からは外部にまったく露出していない。このことから電気的な絶縁性を確実に図ることができる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、ダイシングストリートを有効に利用して、一方の半導体ウェーハより個片化された半導体チップを他方のウェーハの部分に対して積層して電気的に接続することができるとともに、半導体装置の小型化が図れる。
【図面の簡単な説明】
【図１】 本発明の第１半導体ウェーハ（上基板）を示す平面図。
【図２】 本発明の第２半導体ウェーハ（下基板）を示す図。
【図３】 上基板の部分Ａを示す拡大図。
【図４】 複数の半導体チップを含む上基板の断面図。
【図５】 上基板のダイシングストリートに溝が形成された状態を示す図。
【図６】 上基板の表面側に電気絶縁膜が形成された状態を示す断面図。
【図７】 電気絶縁膜に平坦化面が形成された図。
【図８】 電気絶縁膜にビアの窓と電極の窓が形成された図。
【図９】 ビアおよび電極の窓に金属スパッタ膜６０が形成された図。
【図１０】 金属スパッタ膜の上に金属メッキが形成された図。
【図１１】 金属メッキに対して配線パターニングが施された図。
【図１２】 バッファ層と金属ポストが形成された図。
【図１３】 上基板の薄型化を行った図。
【図１４】 金属ポストに外部電極が取り付けられた図。
【図１５】 個片化された半導体チップを示す図。
【図１６】 個片化された半導体チップが下基板に積層された図。
【図１７】 半導体チップと下基板の部分からなる半導体装置を示す図。
【図１８】 本発明の半導体装置の製造方法を示す図。
【符号の説明】
１・・・上基板（第１半導体ウェーハ）、２・・・下基板（第２半導体ウェーハ）、１Ｂ，２Ｂ・・・ダイシングストリート、１Ｄ・・・電極パッド、３０・・・半導体チップ、３３・・・開口部、３４・・・ダイシングストリートの溝、４０・・・電気絶縁膜、５０・・・ビア、４５・・・電極の窓、６０・・・金属スパッタ膜（電気配線部の一部）、６１・・・金属メッキ（電気配線部の一部）、６３・・・金属メッキの配線パターニング、７０・・・金属ポスト（外部電極の取り出し部）、７１・・・バッファ層、８０・・・外部電極、９７・・・下基板の部分、１００・・・能動素子、１０１・・・受動素子
【発明の属する技術分野】
本発明は、半導体チップを半導体基板の部分に積層して電気的に接続することで構成されている半導体装置および半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の実装密度を向上させるために、たとえばメモリのような複数の半導体チップを積層化して半導体装置（半導体パッケージ）を作成する試みは、従来から行われている。この場合には積層した半導体チップ間の電気的な信号の干渉が少ないために、半導体チップの積層は容易にできる。
たとえば、１つのＩＣチップに対して別のＩＣチップを積層することが提案されている（たとえば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２００１−２５７３１０号公報（第１頁、図１）
【０００４】
【発明が解決しようとする課題】
しかし、この従来の１つのＩＣチップと別のＩＣチップの積層方法では、１つのＩＣチップの導体と別のＩＣチップの導体が同一面上に露出する構造である。従って、このような各ＩＣチップからの多数本の電気接続用の導体を一方の表面側に導出しなければならないので、半導体装置の表面積が大きくなってしまうという問題があった。
またこのようなＩＣチップは、半導体ウェーハを分割して個片化して得られる。半導体ウェーハにはこのダイシングを行うためのダイシングストリートの部分が必要になる。しかしこのダイシングストリートの部分は半導体装置の各ＩＣチップを電気的に接続するためには有効に利用されていない。
そこで本発明は上記課題を解消し、ダイシングストリートを有効に利用して、一方の半導体ウェーハの半導体チップを他方の半導体ウェーハの部分に対して積層して確実に電気的に接続することができるとともに、小型化が図れる半導体装置および半導体装置の製造方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】
請求項１の発明は、第１半導体ウェーハより個片化された半導体チップと、第２半導体ウェーハより個片化された下基板の部分とから成る半導体装置であって、前記個片化された半導体チップは、上基板上に配置された複数の電極パッド及び回路部と、前記上基板上、前記電極パッド上、前記回路部上及び上基板外周部に形成された電気絶縁膜と、前記電極パッド上及び前記上基板外周部の前記電気絶縁膜に形成されたビアと、前記電極パッドと前記上基板外周部ビア内を電気的に接続する電気配線部と、前記電気配線部に接続された金属ポストと、前記金属ポストの周囲に形成されたバッファ層と、前記金属ポストに対して形成させた外部電極とを有し、前記個片化された下基板の部分は、前記下基板に設けられた受動素子と能動素子と、前記下基板にペリフェラルに配置された電極パッドと、該電極パットに導電性ペーストにより形成されたバンプとを有し、前記上基板外周部ビア内に設けられた電気配線部と、前記下基板にペリフェラルに配置された電極パッドは、前記バンプが熱圧着されて電気的に接続され、前記個片化された下基板の部分に前記個片化された半導体チップが積層されたことを特徴とする半導体装置である。
【０００６】
請求項１では、この半導体装置は第１半導体ウェーハより個片化された半導体チップを、第２半導体ウェーハより個片化された下基板の部分に対して積層して電気的に接続することで構成される。
半導体チップは配線パターンを有している。配線パターンの種類はダイシングストリートで切断することで半導体チップを第１半導体ウェーハから個片化されて形成されるものである。
この半導体チップは、電気絶縁膜と電気配線部を有している。電気絶縁膜は、配線パターンとダイシングストリートを覆うものである。電気配線部は、ダイシングストリートに対応する位置において電気絶縁膜に穴を開けることで形成されている導電性のビア（Ｖｉａ）に配置される。この電気配線部は、配線パターンの電極パッドを第２半導体ウェーハの部分に対して電気的に導通して接続される。
これにより、第１半導体ウェーハより個片化された半導体チップは、第２半導体ウェーハより個片化された下基板の部分に対して積層して、半導体チップと第２半導体ウェーハより個片化された下基板の部分は、電気配線部を通じてダイシングストリートの部分を有効利用して電気的に接続することができる。このために、半導体装置の表面積を小さくでき、半導体装置の小型化を図ることができる。
【０００７】
請求項２の発明は、請求項１に記載の半導体装置において、前記半導体チップは、前記第２半導体ウェーハより個片化された下基板の部分に対してフェイスアップで搭載されている。
【０００８】
請求項２では、半導体チップは、第２半導体ウェーハより個片化された下基板の部分に対してフェイスアップで搭載されている。これにより、半導体チップは第２半導体ウェーハより個片化された下基板の部分に対して半導体チップの能動回路の反対側に回路を形成しやすくすることができ、たとえば能動回路を有する半導体チップと、能動素子と受動素子の回路を有する第２半導体ウェーハの部分との相互干渉の問題を防止することができる。
【０００９】
請求項３の発明は、第１半導体ウェーハの半導体チップと第２半導体ウェーハの部分が積層されることで電気的に接続される半導体装置の製造方法であって、前記第１半導体ウェーハの各前記半導体チップの配線パターンの周囲にあるダイシングストリートに溝を形成して、前記配線パターンを電気絶縁膜で覆う溝形成および絶縁膜形成ステップと、前記配線パターンの電極パッドに対応する前記電気絶縁膜の部分に電極窓を明けかつ前記ダイシングストリートに対応する前記電気絶縁膜の部分にビアを形成して、前記電極窓と前記ビアに電気接続部分を形成する電気接続部分形成ステップと、前記電気接続部分に対して外部電極を形成して前記第１半導体ウェーハの前記ダイシングストリートにおいて切断して前記半導体チップを個片化する第１個片化ステップと、個片化された前記半導体チップを前記第２半導体ウェーハに搭載して前記第２半導体ウェーハの電極に対して前記半導体チップの配線部を電気的に接続して、前記第２半導体ウェーハを前記半導体チップに合わせて前記ダイシングストリートのところで切断することで前記第２半導体ウェーハの部分と前記半導体チップの積層体を個片化する第２個片化ステップと、を有することを特徴とする半導体装置の製造方法である。
【００１０】
請求項３では、溝形成および絶縁膜形成ステップにおいて、第１半導体ウェーハの各半導体チップの配線パターンの周囲にあるダイシングストリートに溝を形成して、配線パターンを電気絶縁膜で覆う。
電気接続部分形成ステップでは、配線パターンの電極パッドに対応する電気絶縁膜の部分に電極窓を開けかつダイシングストリートに対応する電気絶縁膜の部分にビアを形成する。そして電気接続部分形成ステップでは、電極窓とビアに導電性の電機接続部分を形成する。
第１個片化ステップでは、電気接続部分に対して外部電極を形成して第１半導体ウェーハのダイシングストリートにおいて切断して半導体チップを個片化する。
第２個片化ステップでは、個片化された半導体チップを第２半導体ウェーハに搭載して第２半導体ウェーハの電極に対して半導体チップの配線部を電気的に接続する。そして第２個片化ステップでは、第２半導体ウェーハを半導体チップに合わせてダイシングストリートのところで切断することで、第２半導体ウェーハの部分と半導体チップの積層体を個片化する。
これにより、第１半導体ウェーハの半導体チップは、第２半導体ウェーハの部分に対して積層して、半導体チップと第２半導体ウェーハの部分は、電気配線部を通じてダイシングストリートの部分を有効利用して電気的に接続することができる。このために、半導体装置の表面積を小さくでき、半導体装置の小型化を図ることができる。
【００１１】
請求項４の発明は、請求項３に記載の半導体装置の製造方法において、前記第２個片化ステップにおいて、各前記半導体チップは前記第２半導体ウェーハの部分に対してフェイスアップで搭載されている。
【００１２】
請求項４では、第２個片化ステップにおいて、半導体チップは第２半導体ウェーハに対してフェイスアップで搭載されている。
これにより、半導体チップは第２半導体ウェーハの部分に対して半導体チップの能動回路の反対側に回路を形成しやすくすることができ、たとえば能動回路を有する半導体チップと、能動素子と受動素子の回路を有する第２半導体ウェーハの部分との相互干渉の問題を防止することができる。
【００１３】
請求項５の発明は、請求項４に記載の半導体装置の製造方法において、前記半導体チップの前記電極パッドと前記ビアの前記電気配線部との電気的な接続と、前記電極パッドに対する外部電極の取り出し部、および前記電気絶縁膜は、前記第１半導体ウェーハの状態であって各前記半導体チップに個片化する前に第１半導体ウェーハに形成されている。
【００１４】
請求項５では、半導体チップの電極パッドとビアの電気配線部との電気的な接続部分と、電極パッドに対する外部電極の取り出し部および電気絶縁膜は、第１半導体ウェーハの状態であって各半導体チップに個片化する前に第１半導体ウェーハに形成されている。
これにより、電極パッドとビアの電気配線部との電気的な接続部分と外部電極の取り出し部および電気絶縁膜は、第１半導体ウェーハに対して効率良く形成することができる。
【００１５】
請求項６の発明は、請求項５に記載の半導体装置の製造方法において、前記電気絶縁膜は電気絶縁樹脂であり、前記電気絶縁膜は前記半導体チップを覆っている。
【００１６】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。
なお、以下に述べる実施の形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。
【００１７】
図１は、本発明の半導体装置を製造するための第１半導体ウェーハ（以下、上基板と呼ぶ）１を示している。
図２は、本発明の半導体装置を製造するために用いる第２半導体ウェーハ（以下、下基板と呼ぶ）２を示している。
図１に示す上基板１は、オリエンテーションフラット１Ａを有している。図２に示す下基板２も、オリエンテーションフラット２Ａを有している。
図１に示す上基板１と図２に示す下基板２は、たとえばともに同じ位置に縦方向と横方向に形成されたダイシングストリート１Ｂ，２Ｂをそれぞれ有している。しかし、ダイシングストリート１Ｂ，２Ｂが異なる位置にある場合もある。
【００１８】
図３は、一例として図１の上基板１の部分Ａを拡大して示している。図３では、ダイシングストリート１Ｂが縦方向と横方向に形成されている。ダイシングストリート１Ｂにより区画された各回路部１Ｃは、電極パッド１Ｄを有している。隣接する各回路部１Ｃの電極パッド１Ｄは、ダイシングストリート１Ｂに沿ってペリフェラルに配置されている。
同様にして図２のダイシングストリート２Ｂが縦方向と横方向に形成されている。図示しないが各回路部は、複数の電極パッドを有している。隣接する回路部の電極パッドは、ダイシングストリート２Ｂに沿ってペリフェラルに配置されている。
【００１９】
図１と図３に示す各回路部１Ｃはたとえば能動素子を有している能動素子回路である。図２に示す回路部は、能動素子と受動素子を有する能動受動回路である。図１と図３に示す上基板１は、いわゆるアナログ回路基板である。図２に示す下基板２はいわゆるデジタル回路基板である。
下基板２の回路部が能動素子と受動素子を有していることから、たとえば高周波回路に用いる整合回路やフィルタを構成することができる。
上基板１の回路部１Ｃと下基板２の回路部は積層することにより、図１７に示すようないわゆるシステムインパッケージを搭載する半導体装置１０を構成することができる。
図１と図２に示すオリエンテーションフラット１Ａ，２Ａは、結晶方位軸を示すものである。
【００２０】
図３に示す電極パッド１Ｄと図示しない下基板２の電極パッド２Ｄが各々ペリフェラルに配置されている。このようにペリフェラルに配置されているのは、半導体をワイヤボンドしてリードフレームと電気的に接続して樹脂封止を行った後に半導体パッケージとする場合や、電極パッドに対してバンプ（Ｂｕｍｐ）を形成して、フリップチップを行う場合があるためである。
しかし本発明の実施の形態では、後で説明する半導体チップの回路部１Ｃの電極パッド１Ｄの配列を変更しないとともに、下基板２の回路部の電極パッドのレイアウトも変更せずに、上基板１の回路部１Ｃと下基板２の回路部を積層することにより、システムインパッケージとしての半導体装置を製造することができるようにしたものである。
【００２１】
図３に示すダイシングストリート１Ｂと２Ｂの幅は、ダイシングブレードがカットできる幅とチッピングを考慮して決められる。近年、半導体ウェーハ内の理収向上のために、ダイシングブレードの厚みが薄くなり、幅も狭くなる傾向にある。
本発明の実施の形態では、後で説明するビアの径はたとえば３０μｍにすることで、ダイシングストリートの幅をたとえば１５０μｍ程度に抑えることが可能である。また半導体ウェーハ内の理収の悪化も、たとえば１０％に抑えることができ、ビアを用いた電気配線部の配置を容易にするものである。
【００２２】
次に、図１８を参照しながら、本発明の半導体装置の製造方法について順次説明する。
まず図４を参照する。図４は、上基板１の断面構造の一部省略したものを示している。
上基板１の表面２０には、複数の半導体チップ３０が間隔をおいて配置されている。これらの半導体チップ３０は、図３に示す回路部１Ｃ（回路パターンとも呼ぶ）を有している。
半導体チップ３０の回路部１Ｃは、複数の電極パッド１Ｄとパッシベーション膜３１を有している。パッシベーション膜３１は、表面２０と電極パッド１Ｄを覆うようにして形成されている。ただし電極パッド１Ｄは、パッシベーション膜３１の開口部３３により外部に露出している。
半導体チップ３０を複数有する上基板１が、図４のようにして用意される。
【００２３】
溝形成および絶縁膜形成ステップＳＴ１
図１８に示す溝形成および絶縁膜形成ステップＳＴ１では、図５乃至図７に示す工程を行う。
図４と図５に示す電極パッドは、たとえばＡｌやＡｕにより作られている。パッシベーション膜３１は、電極パッド１Ｄとその周辺の回路部を覆っているが、このパッシベーション膜３１は、たとえばＳｉＯ２，ＳｉＮ，ＴＥＯＳ，Ａｌ２Ｏ３などで作られている。開口部３３は、たとえば７０μｍ程度の大きさの開口部である。
【００２４】
図５に示すように、上基板１の複数のダイシングストリート１Ｂには、溝３４を形成する。つまり各半導体チップ３０は、各ダイシングストリート１Ｂの溝３４により分離された状態にある。後で説明する図８に示すビア５０の径がたとえば３０μｍである場合には、図５に示すダイシングストリートの幅ｄはたとえば１５０μｍとしている。
たとえばダイシングストリート１Ｂに溝３４を形成する場合に、１５０μｍ幅のブレードで形成すると、その溝３４の高さは６０±５μｍである。べべルカットについては、コンタミネーションなどに注意が必要な半導体チップでは行う方法でもある。
溝３４の加工条件としては、たとえばダイシングブレードのスピンドル回転数が３０，０００ｒｐｍであり、その送り速度は５ｍｍ／秒迄とした。
【００２５】
次に、図６に示すように、上基板１および各半導体チップ３０の上には電気絶縁膜４０が形成される。この電気絶縁膜４０は、たとえば感光性ポリイミドをスピンコートで塗布することにより形成される。
図７に示す平坦化処理した後の電気絶縁膜４０の厚みＥがたとえば５０μｍである場合には、感光性ポリイミドの粘度は６０ｐｏｓｉである。厚みＥが１００μｍである場合には、感光性ポリイミドの粘度は、１００ｐｏｓｉである。コーティングは、厚みＥが５０μｍの場合には８００ｒｐｍ／３０ｓ（秒）＋１１００ｒｐｍ／３０ｓの回転数で行い、プリベークの温度は９０℃で２４０ｓ＋１１０℃で２４０ｓとする。キュアの温度は、２００℃において０．５時間＋３２０℃において１時間とした。
厚みＥが１００μｍでは、コーティングは８００ｒｐｍ／３０ｓ＋１５００ｒｐｍ／３０ｓの回転数で行い、プリベーク温度は９０℃で３００ｓ＋１１０℃で３００ｓとする。キュア温度は、２００℃で０．５時間＋３２０℃で１時間とした。
電気絶縁膜４０は、電気絶縁性樹脂膜であり、この材質はたとえばエポキシ系、シリコン系、ポリオレフィン系であってもよい。また電気絶縁膜４０は、ワニスではなく、真空ラミネートによるフィルムで行ってもよい。
【００２６】
次に、図７に示すステップＳＴ１に移る。
図７では、電気絶縁膜４０の表面が平坦化処理される。このように電気絶縁膜４０の平坦化処理を行うのは、次工程の配線パターン時に露光のムラを防止するためと、１０μｍ程度の微細配線を正しく行うためである。このことから電気絶縁膜４０の表面は、グラインダーによる平坦化処理を面粗度１Ｓ程度まで行う。電気絶縁膜４０の平坦化面４１が形成されたら、硫酸過水によるデスミヤ処理による表面の洗浄を行う。
【００２７】
配線部形成ステップＳＴ２
図１８の配線部形成ステップＳＴ２は、図８乃至図１１に示している。
まず、図８は、ビアの形成と電極窓の開け工程を示している。
図８において、電気絶縁膜４０には、電極の窓４５とビア５０の形成を行う。電極の窓４５は、各半導体チップ３０の電極パッド１Ｄおよび開口部３３に対応した電気絶縁膜４０の位置に形成されている。
ビア５０は、半導体チップからたとえば３０μｍ程度外側に形成されており、ビア５０は、ダイシングストリート１Ｂの溝３４の位置において電気絶縁膜４０に形成される。このビア５０の直径は、たとえば３０μｍである。ビア５０と電極の窓４５は、パターニングにより行う。電気絶縁膜４０がたとえば感光性ポリイミドである場合には、感光基を有しているために、パターニングの際にはレジストマスクは必要ない。ビア５０は、電気絶縁膜４０の表面から溝３４の内底面まで達していて、上基板１に垂直に形成されている。
【００２８】
ビア５０の窓開けと電極の窓４５の窓開け形成は、マスクを通してｇ線、ｉ線またはブロードバンドで露光を行い、アルカリ現像液による窓開けにより行う。感光性ポリイミドを使用する場合には、イミド残渣除去のために、ＣＦ４またはＯ２でデスカムをプラズマで行う。
半導体チップ３０の電極パッド１Ｄの付近における電気絶縁膜４０の厚みは、たとえば１０μｍ程度である。ビア５０付近の電気絶縁膜４０の厚みはたとえば６０μｍ程度である。従って、一例として６０μｍの露光の条件である２００ｍＪ／ｃｍ２以上の露光時間により露光を行った。
【００２９】
次に、図９に移ると、上述したようにビア５０と電極の窓４５の形成を完了したら、次にＣｕ配線の工程を行う。Ｃｕ配線は、ＮｉＣｕまたはＣｒＣｕをスパッタにより金属スパッタ膜６０が１００ｎｍだけたい積される。金属スパッタ膜６０は、電気絶縁膜４０の外面とビア５０の中と電極の窓４５の中にも形成される。
図１０に移ると、このスパッタが完了したら、この金属スパッタ膜６０の面と電極パッド１Ｄの面に対してＣｕ電解メッキである金属メッキ６１が、たとえば５μｍ程度の厚さで形成される。
図１１に移ると、ビア５０と電極パッド１Ｄのパターンをレジストで形成して、硝酸系溶液で金属メッキ６１をエッチング加工する。これによって、この金属メッキ６１のＣｕをマスクとして、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）処理によるメタル層である金属メッキの配線パターニング６３が形成される。
【００３０】
第１個片化ステップＳＴ３
図１８の第１個片化ステップＳＴ３は、図１２乃至図１５に示している。
図１２では、金属ポスト７０とバッファ層７１が形成される。金属ポスト７０は金属メッキ６１に対して電気的に接続される。金属ポスト７０の周囲にはバッファ層７１が形成されている。
バッファ層７１は、各半導体チップ３０に対して後工程においてＦＲ−４などのガラスエポキシ系基板が実装されることがあるために、このガラスエポキシ系基板と各半導体チップ３０との間の熱膨張係数のアンマッチ（不整合）による断線を回避するために、応力緩和層として形成される。
このバッファ層７１は、たとえば弾性率が２Ｇ程度であり、バッファ層７１は、スピンコートまたはトランスファーモールド印刷方式で形成される。金属ポスト７０は、外部電極用の取り出し部であり、たとえばＣｕにより作られている。
【００３１】
図９と図１０に示す金属スパッタ膜６０と金属メッキ６１は、ビア５０内に形成される電気配線部である。しかも電極パッド１Ｄとビア５０の電気配線部である金属メッキ６１と金属スパッタ膜６０は、電気的な接続部分である金属メッキ６１により電気的に接続されている。
この電気的な接続部分である金属メッキ６１と、図１２に示す外部電極の取り出し部である金属ポスト７０および電気絶縁膜４０は、図８乃至図１２に示すように、第１半導体ウェーハである上基板１の状態であって、各半導体チップ３０に個片化される前の状態で第１半導体ウェーハ上に形成されている。
このようにすることで、電気的な接続部分、外部電極の取り出し部および電気絶縁膜は、各半導体チップ３０に対応して、効率良く形成することができる。
【００３２】
次に図１３に移ると、後で行う上下積層処理の場合に、上下積層した合計の取り付け高さを低くするために、図１２に示す上基板１の厚み部分１Ｅが、図１３に示すようにバックグラインド処理により除去される。このような厚み部分１Ｅの除去は、たとえば５０μｍ程度行い、溝３４の内底面の位置まで行う。これによって、各半導体チップ３０の薄型化が図れる。
【００３３】
次に、図１４に示すように、外部電極の取り出し部である金属ポスト７０に対して外部電極８０が形成されることで再配置される。この外部電極８０は、たとえば球状のバンプであり、このバンプはたとえばハンダまたはＳｎ，Ａｇ，Ｃｕなどにより形成される。
そして、図１４に示すカットライン８１により、各半導体チップ３０が個別化されることにより図１５に示すように半導体チップ３０を別々に形成することができる。
【００３４】
もし図１に示す上基板１の縦横のダイシングストリート１Ｂが、図２に示す下基板２の縦横のダイシングストリート２Ｂと同じ位置にあれば、図１に示す上基板１と図２に示す下基板２は一括して貼り合わせを行う。
しかしそれ以外の場合には、たとえば図１４と図１５に示すように上基板１側は、先にカットライン８１により個別化する。この個別化は、ダイシングストリート幅の１５０μｍ内の両側５０μｍの部分にビア５０，５０が形成されているために、ビア５０，５０の間の位置の５０μｍの部分に３０μｍ幅のブレードを当ててカットを行う。たとえば±１０μｍのカーフがあっても、ビアへの影響はない。
【００３５】
第２個片化ステップＳＴ４
図１８に示す第２個片化ステップＳＴ４は、図１６と図１７に示している。
図１６では、個片化された複数の半導体チップ３０が下基板２の上面に搭載されている。下基板２の電極パッド２Ｄに対しては導電性ペーストによりバンプ９０を形成する。
このバンプ９０は、各半導体チップ３０の電気配線部である金属メッキ６１に対して熱圧着で電気的に接続する。各半導体チップ３０が対応する下基板２の上面の箇所に搭載されると、下基板２のダイシングストリートに対応するカットライン９６に沿って、各半導体チップ３０に対応するように下基板２がカットされる。
【００３６】
このようにして、図１７に示すように半導体チップ３０と下基板の部分（第２半導体ウェーハの部分）９７により構成された半導体装置１０が完成する。
下基板の部分９７は、下基板２をカットライン９６でカットした部分であるが、下基板９７には能動素子１００と受動素子１０１が搭載されている。
能動素子１００と受動素子１０１は、電気絶縁材１０３により、半導体チップ３０に対して電気的な絶縁が施されている。このようにして、半導体チップ３０が電気絶縁膜４０により埋め込まれており、上基板１側の半導体チップ３０と、下基板の部分９７は、ビア５０にある電気配線部である金属メッキ６１により電気的に確実に接続することができる。
【００３７】
上述したように、図６と図７に示すような電気絶縁膜４０の形成、電極パッド１Ｄとビア５０の電気配線部である金属メッキ６１の電気的な接続部分、そして電極パッド１Ｄに対する外部電極の取り出し部としての図１２に示す金属ポスト７０は、上基板１が半導体ウェーハの状態において形成することができる。このことから、工程数の削減が図れ、図１７に示すように位置精度の高い積層モジュールである半導体装置１０が形成できる。電極パッドとビアの電気配線部との電気的な接続部分と外部電極の取り出し部および電気絶縁膜は、第１半導体ウェーハに対して効率良く形成することができる。
従来いわゆる再配線タイプのＷＬＣＳＰ（ウェーハレベルチップサイズパッケージ）などでは、５０μｍ程度の厚みの積層は、反りの問題により不可能であったが、本発明では、微細配線を行った半導体チップ３０と下基板の部分９７が積層できるようになった。
【００３８】
第１半導体ウェーハの半導体チップは、第２半導体ウェーハの部分に対して積層して、電気配線部を通じてダイシングストリートの部分を有効利用して電気的に接続することができる。このために、従来のように半導体装置の表面積を大きく確保しなくてもよく、半導体装置の小型化を図ることができる。
半導体チップは第２半導体ウェーハの部分に対して半導体チップの能動回路の反対側に周辺回路を形成しやすくすることができ、たとえば能動回路を有する半導体チップと、能動素子と受動素子の回路を有する第２半導体ウェーハの部分との相互干渉の問題を防止することができる。
【００３９】
本発明の実施の形態では、半導体装置１０の上側に半導体チップ３０が配置され、半導体チップ３０の下側には下基板の部分９７が積層される。半導体チップ３０と下基板の部分９７は、ダイシングストリートの位置に配置された金属メッキ６１（電気配線部）を用いて電気的な導通を図ることができる。半導体チップは電気絶縁膜により埋め込まれている。
下基板の部分９７に積層される半導体チップ３０は、いわゆるフェイスアップの状態で下基板の部分９７に搭載されている。このようにフェイスアップで半導体チップ３０が搭載されていることにより、半導体チップ３０の電極パッド１Ｄは下基板の部分９７の能動素子１００と受動素子１０１に対して直接対面しない。従って、アナログチップである半導体チップ３０とデジタルチップである下基板の部分９７を積層する場合であっても、半導体チップ３０と下基板の部分９７が相互干渉するのを防ぐことができる。下基板の部分９７の能動素子１００と受動素子１０１は、半導体チップ３０の能動回路の反対側に形成することができるので、相互の干渉が防げるのである。
【００４０】
本発明の実施の形態では、半導体チップ３０が個別化された後に、各半導体チップ３０がウェーハ状の下基板に対して配置する。そして、各半導体チップ３０に対応するように下基板２が、下基板２のダイシングストリートに対応するカットライン９６によりカットされることで、図１７に示すような半導体装置１０を得ることができる。したがって、上基板と下基板はともに、ダイシングストリートの部分を利用して半導体装置の個片化ができ、半導体装置の生産性の向上が図れる。また半導体チップ３０と下基板の部分９７の位置合わせが確実に行える。半導体チップ３０と下基板の部分９７を別々に個別化した後に貼り付けるのに比べて、半導体装置１０の製造効率を上げることができる。
【００４１】
図１７に示すようにダイシングストリート部の金属メッキ６１は、電気絶縁膜４０により完全に覆われているので、金属メッキ６１を含む半導体チップ３０のどの部分も、電気絶縁膜４０からは外部にまったく露出していない。このことから電気的な絶縁性を確実に図ることができる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、ダイシングストリートを有効に利用して、一方の半導体ウェーハより個片化された半導体チップを他方のウェーハの部分に対して積層して電気的に接続することができるとともに、半導体装置の小型化が図れる。
【図面の簡単な説明】
【図１】 本発明の第１半導体ウェーハ（上基板）を示す平面図。
【図２】 本発明の第２半導体ウェーハ（下基板）を示す図。
【図３】 上基板の部分Ａを示す拡大図。
【図４】 複数の半導体チップを含む上基板の断面図。
【図５】 上基板のダイシングストリートに溝が形成された状態を示す図。
【図６】 上基板の表面側に電気絶縁膜が形成された状態を示す断面図。
【図７】 電気絶縁膜に平坦化面が形成された図。
【図８】 電気絶縁膜にビアの窓と電極の窓が形成された図。
【図９】 ビアおよび電極の窓に金属スパッタ膜６０が形成された図。
【図１０】 金属スパッタ膜の上に金属メッキが形成された図。
【図１１】 金属メッキに対して配線パターニングが施された図。
【図１２】 バッファ層と金属ポストが形成された図。
【図１３】 上基板の薄型化を行った図。
【図１４】 金属ポストに外部電極が取り付けられた図。
【図１５】 個片化された半導体チップを示す図。
【図１６】 個片化された半導体チップが下基板に積層された図。
【図１７】 半導体チップと下基板の部分からなる半導体装置を示す図。
【図１８】 本発明の半導体装置の製造方法を示す図。
【符号の説明】
１・・・上基板（第１半導体ウェーハ）、２・・・下基板（第２半導体ウェーハ）、１Ｂ，２Ｂ・・・ダイシングストリート、１Ｄ・・・電極パッド、３０・・・半導体チップ、３３・・・開口部、３４・・・ダイシングストリートの溝、４０・・・電気絶縁膜、５０・・・ビア、４５・・・電極の窓、６０・・・金属スパッタ膜（電気配線部の一部）、６１・・・金属メッキ（電気配線部の一部）、６３・・・金属メッキの配線パターニング、７０・・・金属ポスト（外部電極の取り出し部）、７１・・・バッファ層、８０・・・外部電極、９７・・・下基板の部分、１００・・・能動素子、１０１・・・受動素子
Claims (6)
- 第１半導体ウェーハより個片化された半導体チップと、第２半導体ウェーハより個片化された下基板の部分とから成る半導体装置であって、
前記個片化された半導体チップは、
上基板上に配置された複数の電極パッド及び回路部と、前記上基板上、前記電極パッド上、前記回路部上及び上基板外周部に形成された電気絶縁膜と、
前記電極パッド上及び前記上基板外周部の前記電気絶縁膜に形成されたビアと、
前記電極パッドと前記上基板外周部ビア内を電気的に接続する電気配線部と、
前記電気配線部に接続された金属ポストと、
前記金属ポストの周囲に形成されたバッファ層と、
前記金属ポストに対して形成させた外部電極とを有し、
前記個片化された下基板の部分は、
前記下基板に設けられた受動素子と能動素子と、
前記下基板にペリフェラルに配置された電極パッドと、該電極パットに導電性ペーストにより形成されたバンプとを有し、
前記上基板外周部ビア内に設けられた電気配線部と、前記下基板にペリフェラルに配置された電極パッドは、前記バンプが熱圧着されて電気的に接続され、
前記個片化された下基板の部分に前記個片化された半導体チップが積層されたことを特徴とする半導体装置。 - 前記半導体チップは、前記第２半導体ウェーハの部分に対してフェイスアップで搭載されている請求項１に記載の半導体装置。
- 第１半導体ウェーハより個片化された半導体チップと第２半導体ウェーハより個片化された下基板の部分が積層されることで電気的に接続される半導体装置の製造方法であって、
前記第１半導体ウェーハの各前記半導体チップの配線パターンの周囲にあるダイシングストリートに溝を形成して、前記配線パターンを電気絶縁膜で覆う溝形成および絶縁膜形成ステップと、
前記配線パターンの電極パッドに対応する前記電気絶縁膜の部分に電極窓を開けかつ前記ダイシングストリートに対応する前記電気絶縁膜の部分にビアを形成して、前記電極窓と前記ビアに電気接続部分を形成する電気接続部分形成ステップと、
前記電気接続部分に対して外部電極を形成して前記第１半導体ウェーハの前記ダイシングストリートにおいて切断して前記半導体チップを個片化する第１個片化ステップと、
個片化された前記半導体チップを前記第２半導体ウェーハに搭載して前記第２半導体ウェーハの電極に対して前記半導体チップの配線部を電気的に接続して、前記第２半導体ウェーハを前記半導体チップに合わせて前記ダイシングストリートのところで切断することで前記第２半導体ウェーハの部分と前記半導体チップの積層体を個片化する第２個片化ステップと、を有することを特徴とする半導体装置の製造方法。 - 前記第２個片化ステップにおいて、各前記半導体チップは前記第２半導体ウェーハの部分に対してフェイスアップで搭載されている請求項３に記載の半導体装置の製造方法。
- 前記半導体チップの前記電極パッドと前記ビアの前記電気配線部との電気的な接続と、前記電極パッドに対する外部電極の取り出し部、および前記電気絶縁膜は、前記第１半導体ウェーハの状態であって各前記半導体チップに個片化する前に第１半導体ウェーハに形成されている請求項４に記載の半導体装置の製造方法。
- 前記電気絶縁膜は電気絶縁樹脂であり、前記電気絶縁膜は前記半導体チップを覆っている請求項５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002355398A JP4075593B2 (ja) | 2002-12-06 | 2002-12-06 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002355398A JP4075593B2 (ja) | 2002-12-06 | 2002-12-06 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004193145A JP2004193145A (ja) | 2004-07-08 |
| JP4075593B2 true JP4075593B2 (ja) | 2008-04-16 |
Family
ID=32756112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002355398A Expired - Fee Related JP4075593B2 (ja) | 2002-12-06 | 2002-12-06 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4075593B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4572759B2 (ja) * | 2005-07-06 | 2010-11-04 | セイコーエプソン株式会社 | 半導体装置及び電子機器 |
| JP4895594B2 (ja) * | 2005-12-08 | 2012-03-14 | 株式会社ディスコ | 基板の切削加工方法 |
| DE102007041885B4 (de) * | 2007-09-04 | 2009-12-24 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterschaltungsanordnung |
| TWI387076B (zh) * | 2008-04-24 | 2013-02-21 | Mutual Pak Technology Co Ltd | 積體電路元件之封裝結構及其製造方法 |
-
2002
- 2002-12-06 JP JP2002355398A patent/JP4075593B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004193145A (ja) | 2004-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7102238B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7208335B2 (en) | Castellated chip-scale packages and methods for fabricating the same | |
| US7595222B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN1976014B (zh) | 半导体器件及其制造方法 | |
| KR20210003923A (ko) | 멀티-티어 3d 집적용 다이 적층 | |
| US8309860B2 (en) | Electronic component built-in substrate and method of manufacturing the same | |
| US20030230805A1 (en) | Semiconductor device and manufacturing method thereof | |
| US20180151507A1 (en) | Alignment Pattern for Package Singulation | |
| JP2003051580A (ja) | 半導体装置及びその製造方法 | |
| US8101461B2 (en) | Stacked semiconductor device and method of manufacturing the same | |
| JP2003086762A (ja) | 半導体装置及びその製造方法 | |
| JP4093018B2 (ja) | 半導体装置及びその製造方法 | |
| JP2004165189A (ja) | 半導体装置及びその製造方法 | |
| US6852570B2 (en) | Method of manufacturing a stacked semiconductor device | |
| JP4075593B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2003318323A (ja) | 半導体装置およびその製造方法 | |
| US20220384388A1 (en) | Semiconductor Packaging and Methods of Forming Same | |
| US11749627B2 (en) | Semiconductor package having a sidewall connection | |
| WO2022095695A1 (zh) | Mcm封装结构及其制作方法 | |
| JP2004296812A (ja) | 半導体装置及びその製造方法 | |
| JPH06150031A (ja) | Ｃｐｕモジュール | |
| JP2004273561A (ja) | 半導体装置及びその製造方法 | |
| CN221057409U (zh) | 封装结构 | |
| JP4894343B2 (ja) | 半導体装置の製造方法 | |
| US20240030174A1 (en) | Quad flat no-lead (qfn) package with backside conductive material and direct contact interconnect build-up structure and method for making the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051005 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070608 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070612 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070813 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071009 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071210 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080108 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080121 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130208 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |