CN221057409U - 封装结构 - Google Patents

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Abstract

本实用新型实施例提供一种封装结构。所述封装结构包括封装组件、设置在封装组件周围的包封体、以及设置在封装组件及包封体之上的重布线结构。封装组件包括：衬底；保护结构，包含有机材料，位在衬底的第一表面之上；以及多层式结构，由保护结构包封。多层式结构的侧壁通过保护结构而与包封体间隔开。

Description

封装结构
技术领域
本实用新型实施例是涉及封装结构。
背景技术
由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续改善，半导体行业已经历快速增长。在很大程度上，集成密度的此种改善源于最小特征大小(feature size)的重复减小，此使得在给定面积中能够整合有更多更小的组件。该些更小的电子组件也需要相较于以前的封装而言利用更少面积的更小的封装。
目前，更具紧凑性(compactness)的集成扇出型(integrated fan-out，InFO)封装技术被开发并应用于各种封装应用中。然而，在小型化规模中制造半导体装置变得更加复杂。半导体装置的制造复杂性增加可能会导致例如组件的分层(delamination)或其他问题等缺陷，导致半导体装置的良率损失(yield loss)大。因此，对于修改半导体装置的结构及改善制造操作而言存在诸多挑战。
实用新型内容
根据本实用新型的一些实施例，一种封装结构包括封装组件、设置在封装组件周围的包封体、以及设置在封装组件及包封体之上的重布线结构。所述封装组件包括：衬底；保护结构，包含有机材料，位在衬底的第一表面之上；以及多层式结构，由保护结构包封。多层式结构的侧壁通过保护结构而与包封体间隔开。
附图说明
通过结合附图阅读以下详细说明，会最佳地理解本实用新型的态样。应注意，根据行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1至图10是根据本实用新型一些实施例的封装结构的制造方法中的各个阶段的示意性剖视图。
图11是示出根据本实用新型一些实施例的封装结构的示意性剖视图。
图12至图14是根据本实用新型一些实施例的封装结构的制造方法中的各个阶段的示意性剖视图。
图15是示出根据本实用新型一些实施例的封装结构的示意性剖视图。
图16至图20是根据本实用新型一些实施例的封装结构的制造方法中的各个阶段的示意性剖视图。
图21是示出根据本实用新型一些实施例的封装结构的示意性剖视图。
具体实施方式
以下揭露内容提供用于实施所提供目标物的不同特征的诸多不同实施例或实例。以下阐述组件及排列的具体实例以简化本实用新型。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有额外特征进而使得第一特征与第二特征可不直接接触的实施例。另外，本实用新型可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下”、“下方”、“下部”、“上方”、“上部”及类似用语等空间相对性用语来阐述图中所示的一个装置或特征与另一(其他)装置或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外也囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处在其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
图1至图10是根据本实用新型一些实施例的封装结构10A的制造方法中的各个阶段的示意性剖视图。应理解，可在图1至图10所示的工艺之前、期间及之后提供额外的操作，且以下所述的一些操作可被替换或消除用于所述方法的额外实施例。所述操作/工艺的次序可进行互换。
参照图1，提供包括在表面上形成有接合层60的载体50。载体50可为半导体晶片，且接合层60可以是为熔融接合而制备的接合层。在一些实施例中，接合层60是形成在载体50的顶表面之上的沉积层。在一些替代性实施例中，接合层60是载体50的用于进行熔融接合的一部分。举例而言，载体50的材料包括硅或其他合适的半导体材料，而接合层60的材料包括硅(Si)、二氧化硅(SiO2)或其他合适的接合材料。在一些其他实施例中，接合层60是在载体50的表面上自然生长的原生氧化物层。
然后提供多个装置晶粒100，且将所述多个装置晶粒100放置在接合层60的顶表面上。在一些实施例中，装置晶粒100包括逻辑晶粒，所述逻辑晶粒可为中央处理单元(central processing unit，CPU)晶粒、微控制单元(micro control unit，MCU)晶粒、输入-输出(input-output，I/O)晶粒、基带(baseband，BB)晶粒、或应用处理器(applicationprocessor，AP)晶粒。在替代性实施例中，装置晶粒100包括存储晶粒，例如动态随机存取存储(dynamic random access memory，DRAM)晶粒、静态随机存取存储(static randomaccess memory，SRAM)晶粒、高带宽存储(high-bandwidth memory，HBM)晶粒、混合存储立方体(hybrid memory cube，HMC)晶粒。此外，在一些实施例中，每一装置晶粒100包括半导体衬底、穿透过半导体衬底用于进行电性连接的穿孔(未示出)、以及位在装置晶粒100的有源表面100a(例如，前表面)处的接合部分102。在一些实施例中，接合部分102的材料包括硅、二氧化硅或其他合适的接合材料。
以装置晶粒100的有源表面100a面向接合层60的顶表面的方式将装置晶粒100放置在接合层60上，使得接合部分102与接合层60实体接触。此外，如图1中所示，装置晶粒100可以并排的方式放置在接合层60上，使得各装置晶粒100彼此间隔开。在将装置晶粒100拾取并放置在接合层60上之后，执行晶粒对晶片熔融接合工艺以将装置晶粒100接合至载体50，从而在接合部分102与接合层60之间形成熔融接合界面。举例而言，在介于约25℃至约100℃的范围内的温度下执行用于对接合层60与装置晶粒100的接合部分102进行接合的熔融接合工艺，且在执行熔融接合工艺之后接合层60直接接合至装置晶粒100的接合部分102。换言之，接合层60与接合部分102之间不形成中间层。在一些实施例中，前述熔融接合界面是Si-Si熔融接合界面、Si-SiO2熔融接合界面、SiO2-SiO2熔融接合界面或其他合适的熔融接合界面或者包括Si-Si熔融接合界面、Si-SiO2熔融接合界面、SiO2-SiO2熔融接合界面或其他合适的熔融接合界面。
在对装置晶粒100与接合层60进行熔融接合之后，在相邻的装置晶粒100之间的间隙中形成间隙填充材料。间隙填充材料可覆盖接合层60及装置晶粒100。在一些实施例中，通过包覆模制工艺来形成间隙填充材料，从而通过间隙填充材料对装置晶粒100进行包封。在一些实施例中，间隙填充材料包括绝缘材料或介电材料。举例而言，间隙填充材料是氧化物，例如氧化硅。此后，根据一些实施例，自间隙填充材料的顶表面(未示出)执行研磨工艺，以暴露出装置晶粒100且将装置晶粒100的厚度进一步减薄至期望的厚度。在一些实施例中，研磨工艺包括机械研磨工艺、化学机械抛光(chemical mechanical polishing，CMP)工艺或其组合。最终的结构如图1中所示。
如图1中所示，剩余的间隙填充材料位在装置晶粒100之间且可被称为绝缘层110。在一些实施例中，在研磨工艺之后，绝缘层110的顶表面110t与装置晶粒100的和有源表面100a相对的后表面100b实质上齐平且彼此共面。换言之，绝缘层110在侧向上环绕每一装置晶粒100，使得装置晶粒100的侧壁由绝缘层110覆盖。
参照图2，在装置晶粒100及绝缘层110之上整体地形成接合层120。举例而言，接合层120被形成为覆盖装置晶粒100的后表面100b及绝缘层110的顶表面110t。在一些实施例中，通过化学气相沉积(chemical vapor deposition，CVD)工艺或其他合适的沉积工艺来形成接合层120。在一些实施例中，接合层120是为熔融接合而制备的接合层，且接合层120的材料包括硅、二氧化硅或其他合适的接合材料。
参照图3，提供多个装置晶粒200且将所述多个装置晶粒200放置在接合层120的顶表面上。装置晶粒200可包括逻辑晶粒或存储晶粒，且可包括与装置晶粒100相同或不同类型的晶粒。在某些实施例中，装置晶粒200包括存储晶粒(例如，SRAM晶粒)，而装置晶粒100包括逻辑晶粒(例如，CPU晶粒)。在一些实施例中，装置晶粒200中的每一者也包括有源表面200a(即，前表面)，且在有源表面200a处形成有接合部分202。接合部分202可包含与接合部分102相似的材料。
如图3中所示，将装置晶粒200面朝下放置在接合层120的顶表面上，使得装置晶粒200的有源表面200a面向接合层120的顶表面，且接合部分202与接合层120实体接触。另外，将装置晶粒200并排地设置在接合层120上，使得各装置晶粒200彼此间隔开。在所示出的实施例中，装置晶粒200具有与装置晶粒100实质上相同的大小，且装置晶粒200被设置成在垂直方向上与下伏的装置晶粒100对齐。即，装置晶粒200的侧壁与装置晶粒100的侧壁实质上对齐。应理解，图3中所示的尺寸关系及位置配置仅为实例且可基于设计需求进行改变。举例而言，装置晶粒200的大小可小于或大于装置晶粒100。
在将装置晶粒200拾取并放置在接合层120上之后，执行熔融接合工艺以将装置晶粒200接合至下伏的结构，且在装置晶粒200的接合部分202与接合层120之间形成熔融接合界面。所述熔融接合界面可包括Si-Si熔融接合界面、Si-SiO2熔融接合界面、SiO2-SiO2熔融接合界面或其他合适的熔融接合界面。
在对装置晶粒200与接合层120进行熔融接合之后，在装置晶粒200之间及接合层120之上形成绝缘层210。在一些实施例中，通过以下步骤来形成绝缘层210：沉积对接合层120及装置晶粒200进行覆盖的间隙填充材料(例如，绝缘材料(例如氧化硅))，随后执行研磨工艺(例如，CMP工艺或机械研磨工艺)以暴露出装置晶粒200。在一些实施例中，在研磨工艺期间减小装置晶粒200的厚度。如图3中所示，在研磨工艺之后，绝缘层210的顶表面210t与装置晶粒200的和有源表面200a相对的后表面200b实质上齐平且彼此共面。换言之，绝缘层210在侧向上环绕每一装置晶粒200，使得装置晶粒200的侧壁由绝缘层210覆盖。
参照图4，提供支撑衬底70且将支撑衬底70设置在图3中所示的结构之上。在一些实施例中，支撑衬底70是半导体晶片，例如硅晶片。在一些实施例中，通过晶片对晶片熔融接合工艺将支撑衬底70接合至装置晶粒200及绝缘层210。举例而言，支撑衬底70可为上面形成有接合层(未示出)的半导体晶片(例如，硅晶片)，从而在支撑衬底70与装置晶粒200之间以及在支撑衬底70与绝缘层210之间形成熔融接合界面(例如，Si-SiO2熔融接合界面、SiO2-SiO2熔融接合界面或其组合)。作为另外一种选择，支撑衬底70可直接接合至装置晶粒200及绝缘层210。
参照图4及图5，在晶片对晶片接合工艺之后，可执行剥离(de-bonding)工艺或移除工艺以移除接合层60及载体50。剥离工艺可为激光提离工艺(laser lift-off process)或其他合适的移除工艺。在移除接合层60及载体50之后，显露出装置晶粒100的有源表面100a及绝缘层110的表面。然后将自接合层60及载体50剥离的结构倒置，且使装置晶粒100的有源表面100a及绝缘层110的被暴露表面面朝上。
参照图6，在图5中所示的结构之上形成钝化层220及多个导电接垫230，且在导电接垫230之上及钝化层220的一部分之上形成多个导电柱240。在一些实施例中，在装置晶粒100的有源表面100a之上形成导电接垫230，且可通过各种导电特征(未示出)将导电接垫230电性连接至每一装置晶粒100中的有源装置(未示出)。导电接垫230可包含导电材料，例如铝、铜或类似材料。然后在装置晶粒100及绝缘层110之上形成钝化层220。尽管图6中并未明确示出，然而应理解，可在装置晶粒100及绝缘层110之上形成一或多个钝化层220，且钝化层220可部分地覆盖导电接垫230。在一些实施例中，钝化层220的材料包括氧化硅、氮氧化硅、氮化硅、苯并环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺或其组合。
此后，将导电柱240形成为与导电接垫230实体接触且电性接触。在一些实施例中，通过以下步骤来形成导电柱240：首先形成光刻胶(未示出)并对所述光刻胶进行图案化以在光刻胶中形成与欲形成的导电柱240对应的开口，随后进行镀覆工艺，例如电镀或无电镀覆。在一些实施例中，导电柱240包含导电金属(例如铜、钛、金、铝、钨、钴、钯、镍、银、其化合物或其合金)或其他的导电材料。然后可通过灰化工艺或剥除工艺来移除光刻胶。
参照图7，执行预单体化(或预剖切)工艺。举例而言，在切割道区80处执行预单体化工艺，以剖切透钝化层220、接合层120及绝缘层110、绝缘层210。在一些实施例中，两个邻近的切割道区80之间的区被称为封装区90。此外，可在支撑衬底70的顶表面70t(即，前表面)处停止预单体化工艺，使得支撑衬底70可在预单体化工艺期间保持完整。在一些实施例中，预单体化工艺是可包括机械刀片锯切或激光剖切的切割工艺。
如图7中所示，在封装区90处分别形成晶粒堆叠结构300且在预单体化工艺之后将晶粒堆叠结构300彼此分开。晶粒堆叠结构300中的每一者包括由经单体化的绝缘层210'环绕的装置晶粒200、位在装置晶粒200及经单体化的绝缘层210'之上的经单体化的接合层120'、位在经单体化的接合层120'之上且由经单体化的绝缘层110'环绕的装置晶粒100、以及位在装置晶粒100及经单体化的绝缘层110'之上的经单体化的钝化层220'。另外，经单体化的钝化层220'的侧壁、经单体化的接合层120'的侧壁与经单体化的绝缘层110'的侧壁、经单体化的绝缘层210'的侧壁可在支撑衬底70之上一起形成晶粒堆叠结构300的实质上直且为垂直的连续侧壁300s。在一些实施例中，侧壁300s由于工艺变化而在切割道区80处竖立在支撑衬底70上。
参照图8，在晶粒堆叠结构300及支撑衬底70之上形成保护结构350。在一些实施例中，通过以下步骤来形成保护结构350：首先在支撑衬底70上沉积对晶粒堆叠结构300进行覆盖的保护层，且然后对保护层进行图案化以形成单独的保护结构350。举例而言，将相邻的保护结构350图案化成彼此间隔开一间隔S1。
在一些实施例中，保护层包括由有机介电材料(例如，高密度电浆(high-densityplasma，HDP)氧化物、四乙氧基硅烷(tetra-ethyl-ortho-silicate，TEOS)、未经掺杂的硅酸盐玻璃(undoped silicate glass，USG)、PBO、聚酰亚胺(polyimide，PI)、类似材料或其组合)构成的一或多个层。保护层可通过CVD工艺或其他合适的沉积工艺来形成。在一些实施例中，保护层的图案化包括曝光及显影工艺、激光钻孔工艺、光刻及蚀刻工艺或其组合。
如图8中所示，在对保护层进行图案化之后，晶粒堆叠结构300中的每一者由一个保护结构350覆盖。即，晶粒堆叠结构300的侧壁300s由保护结构350覆盖，且导电柱240的顶表面240t处在较保护结构350的顶表面350t低的位准处。在一些实施例中，保护结构350的侧壁350s被形成为在切割道区80处竖立在支撑衬底70的顶表面70t上的直的垂直侧壁。
参照图9，依序执行平坦化工艺与单体化工艺，从而形成封装组件400。在一些实施例中，平坦化工艺包括CMP工艺或机械研磨工艺。在执行平坦化工艺之后，通过保护结构350在侧向上环绕晶粒堆叠结构300中的每一者，且保护结构350的顶表面350t'与导电柱240的顶表面240t实质上彼此共面。然后通过沿着切割道区80(例如，在单独的保护结构350之间)进行锯切来执行单体化工艺。在单体化工艺之后，将支撑衬底70剖切透，从而形成各自包括分立的支撑衬底70'的封装组件400。如图9中所示，支撑衬底70'的侧壁70s'分别自保护结构350的侧壁350s偏移距离D1，且支撑衬底70'的未被晶粒堆叠结构300及保护结构350覆盖的顶表面70t'仍保持不被覆盖。
如上所述，通过保护结构350对晶粒堆叠结构300进行包封(例如，在侧向上环绕晶粒堆叠结构300)，从而能够保护晶粒堆叠结构300在后续工艺期间不受到损坏。此外，通过由有机材料形成的保护结构350对晶粒堆叠结构300的无机部分(例如，绝缘层110'、绝缘层210')进行包绕，且保护结构350将晶粒堆叠结构300的无机部分与之后形成的包封体(例如，模制化合物)分隔开。
通常，晶粒堆叠结构的绝缘部分与之后形成的包封体直接接触，从而在绝缘部分与包封体之间形成有机-无机界面(即，异质界面(hetero-interface))，进而导致由绝缘部分与包封体之间的不良黏合引起的分层(即，剥落)问题或破裂问题。通过执行预剖切工艺以在支撑衬底之上形成晶粒堆叠结构并形成对晶粒堆叠结构进行覆盖的保护结构，将晶粒堆叠结构的无机部分与之后形成的包封体之间的不期望的异质界面替换为有机-有机界面(即，保护结构与包封体之间的界面)，从而可消除前述的分层问题或破裂问题，而无需重大的工艺改变。
参照图10，形成包括一个封装组件400的封装结构10A。封装结构10A可为InFO封装。举例而言，封装结构10A包括封装组件400、位在封装组件400周围的包封体450、位在封装组件400及包封体450之上的重布线电路结构500、以及位在重布线电路结构500之上的多个导电端子550。如图10中所示，包封体450被形成为在侧向上围绕封装组件400，使得支撑衬底70'的侧壁70s'、保护结构350的侧壁350s及支撑衬底70'的被暴露出的顶表面70t'与包封体450接触并由包封体450覆盖。如此一来，晶粒堆叠结构300通过保护结构350而与包封体450分隔开。换言之，晶粒堆叠结构300的侧壁300s通过保护结构350而与包封体450间隔开。
在一些实施例中，包封体450包含模制化合物、模制底部填充剂、树脂(例如环氧树脂)或类似材料。包封体450可通过包覆模制工艺形成。此外，在一些实施例中，包封体450的后表面450b与支撑衬底70'的后表面70b'实质上共面，且包封体450的前表面450f与导电柱240的顶表面240t及保护结构350的顶表面350t'实质上共面。
然后在封装组件400及包封体450之上形成重布线电路结构500，且在重布线电路结构500上形成导电端子550。在一些实施例中，重布线电路结构500的侧壁500s与包封体450的侧壁450s实质上对齐。此外，举例而言，将重布线电路结构500电性连接至封装组件400，且将导电端子550电性连接至重布线电路结构500。在一些实施例中，重布线电路结构500的形成包括交替地依序形成一或多个介电层510与一或多个经图案化的导电层520。举例而言，经图案化的导电层520夹置在介电层510之间。
另外，在一些实施例中，通过介电层510的最顶层将经图案化的导电层520的最顶层的顶表面暴露出，用于与之后形成或之后设置的导电连接件(例如，导电端子550)连接。在一些实施例中，通过介电层510的最底层将经图案化的导电层520的最底层暴露出，用于与下伏的连接件(例如，封装组件400的导电柱240)进行连接。介电层510及经图案化的导电层520的层数可少于或多于图10中所绘示的数目，且可基于需求及/或设计布局进行指定。
仍然参照图10，在一些实施例中，提供导电端子550且将导电端子550放置在经图案化的导电层520的最顶层之上。举例而言，通过植球工艺将导电端子550放置在经图案化的导电层520的最顶层上。在替代性实施例中，在经图案化的导电层520的最顶层与导电端子550之间形成多个球下金属(under-ball metallurgy，UBM)图案(未示出)。导电端子550可为或可包括导电球(例如，焊料球)。
图11是示出根据本实用新型一些实施例的封装结构10B的示意性剖视图。封装结构10B相似于封装结构10A，且因此仅对不同之处进行详细阐述。根据一些实施例，封装结构10B包括含有晶粒堆叠结构305的封装组件405、位在封装组件405周围的包封体450、位在封装组件405及包封体450之上的重布线电路结构500、以及位在重布线电路结构500之上的多个导电端子550。
在所示出的实施例中，晶粒堆叠结构305包括装置晶粒100、大小较装置晶粒100小的装置晶粒200、以及位在装置晶粒200的旁边的虚设晶粒150。虚设晶粒150可排列在装置晶粒200的旁边以减轻由于不同层级(即，晶粒的层阶)之中的热膨胀系数(coefficient ofthermal expansion，CTE)不匹配而导致的翘曲。因此，虚设晶粒150可不包括任何功能性电路***或有源装置，并且可与其他特征(例如，装置晶粒100、装置晶粒200)电性隔离。举例而言，虚设晶粒150可为一块实质上纯的硅或其他合适的材料(例如，玻璃)。
另外，由于虚设晶粒150设置在装置晶粒200的旁边且可相邻于切割道区，因此在执行预单体化工艺之后，虚设晶粒150的侧壁可被显露出且与绝缘层110'的侧壁实质上对齐。在一些替代性实施例中，虚设晶粒150设置在切割道区处，使得虚设晶粒150在预单体化工艺期间被单体化，且经单体化的虚设晶粒150的侧壁与绝缘层110'的侧壁实质上对齐。因此，可由保护结构350来覆盖虚设晶粒150的侧壁，从而避免在包封体450与绝缘层110'之间以及包封体450与虚设晶粒150之间出现异质界面(例如，无机-有机界面)。
图12至图14是根据本实用新型一些实施例的封装结构10C的制造方法中的各个阶段的示意性剖视图。封装结构10C及其制造方法可与参照图1至图10的封装结构10A及其制造方法存在某些相似之处。因此，仅对封装结构10B与封装结构10A之间的差异进行进一步阐述，且为简洁起见，省略图1至图7中所论述的工艺阶段。
参照图12，在上述预单体化工艺之后，在封装区90处在支撑衬底70之上形成晶粒堆叠结构310，且在切割道区80处暴露出顶表面70t的一部分。然后通过可接受的沉积工艺(例如，CVD工艺)在支撑衬底70及晶粒堆叠结构310之上整体地沉积保护层360。举例而言，保护层360在支撑衬底70的被暴露出的顶表面70t上被形成为单个连续层且覆盖晶粒堆叠结构310的所示被暴露表面。即，保护层360的顶表面360t位在较导电柱240的顶表面240t高的位准处，且晶粒堆叠结构310的侧壁310s由保护层360覆盖。保护层360可包含与先前参照保护结构350阐述的相似的材料。
参照图13，依序执行平坦化工艺与单体化工艺，从而形成封装组件410。在一些实施例中，在平坦化工艺之后，通过保护层360在侧向上环绕晶粒堆叠结构310，且保护层360的顶表面360t'与导电柱240的顶表面240t实质上彼此共面。通过沿着切割道区80锯切并剖切透保护层360及支撑衬底70来执行单体化工艺以形成各自包括分立的支撑衬底70'的封装组件410。如图13中所示，在单体化工艺之后，支撑衬底70'的侧壁70s'在垂直方向上与保护层360的侧壁360s对齐，且支撑衬底70'的顶表面70t”由保护层360覆盖。
参照图14，形成包括封装组件410的封装结构10C。封装结构10C可为InFO封装且可包括封装组件410、位在封装组件410周围的包封体450、位在封装组件410及包封体450之上的重布线电路结构500、以及位在重布线电路结构500之上的导电端子550。如图14中所示，包封体450在侧向上环绕封装组件410，使得封装组件410的连续直侧壁(即，支撑衬底70'的侧壁70s'及保护层360的侧壁360s)与包封体450接触且由包封体450覆盖。
图15是示出根据本实用新型一些实施例的封装结构10D的示意性剖视图。封装结构10D相似于封装结构10C，且因此仅对不同之处进行详细阐述。根据一些实施例，封装结构10D包括含有晶粒堆叠结构315的封装组件415、位在封装组件415周围的包封体450、位在封装组件415及包封体450之上的重布线电路结构500、以及位在重布线电路结构500之上的多个导电端子550。
晶粒堆叠结构315相似于以上参照图11所论述的晶粒堆叠结构305，且本文中不再予以赘述。如图15中所示，可由保护层360来覆盖虚设晶粒150的侧壁，从而避免在包封体450与绝缘层110'之间以及包封体450与虚设晶粒150之间出现异质界面。
图16至图20是根据本实用新型一些实施例的封装结构20A的制造方法中的各个阶段的示意性剖视图。应理解，可在图16至图20所示的工艺之前、期间及之后提供额外的操作，且以下所述的一些操作可被替换或消除用于所述方法的额外实施例。所述操作/工艺的次序可进行互换。
参照图16，提供半导体衬底55。半导体衬底55可为块状硅衬底或绝缘体上硅衬底。在一些实施例中，半导体衬底55包括形成在半导体衬底55的有源表面55a(即，前表面)处的集成电路(未示出)，且集成电路中可包括互补金属氧化物半导体(complementary metaloxide semiconductor，CMOS)晶体管。在更多实施例中，半导体衬底55包括切割道区85及排列在邻近的切割道区85之间的装置区95。
此外，在一些实施例中，在半导体衬底55之上形成内连线结构105，且将内连线结构105电性连接至半导体衬底55中的集成电路。内连线结构105的形成可包括交替地依序形成一或多个介电层1051与一或多个经图案化的导电层1052。举例而言，经图案化的导电层1052夹置在介电层1051之间。在一些实施例中，介电层1051由低介电常数介电材料形成。举例而言，低介电常数介电材料的介电常数(介电常数值)可小于约2.8，或小于约2.5(即，超低介电常数介电材料)。在一些实施例中，经图案化的导电层1052由铜、铜合金或其他含金属的导电材料形成，且可使用单镶嵌工艺及/或双镶嵌工艺来形成。介电层1051及经图案化的导电层1052的层数可少于或多于图16中所绘示的数目，且可基于需求及/或设计布局进行指定。
另外，在一些实施例中，在内连线结构105之上形成钝化层225及多个导电接垫235，且在导电接垫235之上及钝化层225的一部分之上形成多个导电柱245。在一些实施例中，导电接垫235形成在内连线结构105的顶表面上且电性连接至内连线结构105的最顶部的经图案化的导电层1052。导电接垫235可包含导电材料，例如铝、铜或类似材料。然后在内连线结构105之上形成钝化层225。尽管图16中未明确示出，然而应理解，可在内连线结构105之上形成一或多个钝化层225，且钝化层225可部分地覆盖导电接垫235。在一些实施例中，钝化层225的材料包括氧化硅、氮氧化硅、氮化硅、BCB、PBO、聚酰亚胺或其组合。
导电柱245被形成为与导电接垫235实体接触且电性接触。在一些实施例中，通过以下步骤来形成导电柱245：首先形成光刻胶(未示出)并对所述光刻胶进行图案化以在光刻胶中形成与欲形成的导电柱245对应的开口，随后进行镀覆工艺，例如电镀或无电镀覆。在一些实施例中，导电柱245包含导电金属(例如，铜、钛、金、铝、钨、钴、钯、镍、银、其化合物或其合金)或其他的导电材料。然后可通过灰化工艺或剥除工艺来移除光刻胶。
如图16中所示，在一些实施例中，内连线结构105的经图案化的导电层1052的正交投影(orthogonal projection)、导电接垫235的正交投影及导电柱245的正交投影与装置区95的正交投影交迭。换言之，半导体衬底55与上覆的导电结构之间的电性路径不延伸至切割道区85中。
参照图17，执行一或多个预单体化(或预剖切)工艺，从而形成分立的内连线结构105'。举例而言，执行预单体化工艺以剖切透钝化层225及内连线结构105的介电层1051。在一些实施例中，在半导体衬底55的顶表面55t处终止预单体化工艺，使得半导体衬底55在预单体化工艺期间保持完整。预单体化工艺可为包括机械刀片锯切及/或激光剖切的晶片切割工艺。在某些实施例中，首先执行机械刀片锯切以对钝化层225进行剖切，且然后执行激光剖切以对介电层1051进行剖切。在此种实施例中，钝化结构225'的侧壁225s'实质上是直的且为垂直的，而分立的内连线结构105'的侧壁105s'是粗糙的且为倾斜的，如图17中所示。另外，侧壁105s'、侧壁225s'可由于工艺变化而位在切割道区85处。
参照图18，在半导体衬底55之上形成保护结构355，且将保护结构355形成为对分立的内连线结构105'、钝化结构225'及导电柱245进行覆盖。在一些实施例中，通过以下步骤来形成保护结构355：首先沉积对分立的内连线结构105'、钝化结构225'及导电柱245进行覆盖的保护层，且然后对保护层进行图案化以形成单独的保护结构355。举例而言，相邻的保护结构355彼此间隔开一间隔S2。可使用如以上针对保护结构350所阐述的相似技术由相似的材料形成保护结构355，且本文中不再予以赘述。
如图18中所示，由保护结构355来覆盖分立的内连线结构105'的侧壁105s'及钝化结构225'的侧壁225s'，且导电柱245的顶表面245t位在较保护结构355的顶表面355t低的位准处。在一些实施例中，保护结构355的侧壁355s在切割道区85处被形成为竖立在半导体衬底55的顶表面55t上的直的垂直侧壁。
参照图19，依序地执行平坦化工艺与单体化工艺，从而形成封装组件420。平坦化工艺可为CMP工艺或机械研磨工艺。在执行平坦化工艺之后，保护结构355的顶表面355t'与导电柱240的顶表面240t实质上彼此共面。通过沿着切割道区85(例如，在相邻的保护结构355之间)进行锯切来执行单体化工艺。在单体化工艺之后，将半导体衬底55剖切透，从而形成各自包括分立的半导体衬底55'的封装组件420。如图19中所示，半导体衬底55'的侧壁55s'自保护结构355的相应的侧壁355s偏移距离D2，且半导体衬底55'的未被内连线结构及保护结构355覆盖的顶表面55t'仍保持不被覆盖。
参照图20，形成包括封装组件420的封装结构20A。封装结构20A可为InFO封装，且可包括与封装结构10A相似的结构，且因此仅对不同之处进行详细阐述。如图20中所示，包封体450被形成为在侧向上环绕封装组件420，使得半导体衬底55'的侧壁55s'、保护结构355的侧壁355s及半导体衬底55'的被暴露出的顶表面55t'与包封体450接触且由包封体450覆盖。
图21是示出根据本实用新型一些实施例的封装结构20B的示意性剖视图。封装结构20B可相似于封装结构20A。封装结构20B与封装结构20A唯一的不同之处在于，在封装结构20B的封装组件430中，保护层365形成在半导体衬底55'之上以完全地覆盖半导体衬底55'，使得保护层365的侧壁365s在垂直方向上与半导体衬底55'的侧壁55s'对齐。此外，封装组件430的连续直侧壁(即，半导体衬底55'的侧壁55s'及保护层365的侧壁365s)与包封体450接触且由包封体450覆盖。
与如上所述的封装结构10A至封装结构10D相似，封装结构20A、封装结构20B各自包括其中保护结构(或保护层)包绕内连线结构的封装组件，借此避免在内连线结构(例如，包含低介电常数介电材料的介电层)与包封体之间形成无机-有机界面。因此，可减少在异质界面处可能发生的分层问题或破裂问题。
也可包括其他特征及工艺。举例而言，可包括测试结构以帮助对三维(threedimensional，3D)封装或三维集成电路(three-dimensional integrated circuit，3DIC)装置进行验证测试。所述测试结构可包括例如在重布线层中或在衬底上形成的测试接垫(test pad)，以便能够对3D封装或3DIC进行测试、对探针及/或探针卡(probe card)进行使用以及进行类似操作。可对中间结构以及最终结构执行验证测试。另外，可将本文中所揭露的结构及方法与包括对已知良好晶粒(known good die)进行中间验证的测试方法结合使用，以提高良率并降低成本。
根据本实用新型实施例，阐述一种封装结构。所述封装结构包括封装组件、设置在封装组件周围的包封体、以及设置在封装组件及包封体之上的重布线结构。所述封装组件包括：衬底；保护结构，包含有机材料，位在衬底的第一表面之上；以及多层式结构，由保护结构包封。多层式结构的侧壁通过保护结构而与包封体间隔开。
在一些实施例中，保护结构的侧壁自衬底的侧壁向内偏移一距离。在一些实施例中，衬底的第一表面的未被多层式结构及保护结构覆盖的第一部分接触包封体。
在一些实施例中，保护结构的侧壁与衬底的侧壁实质上对齐。在一些实施例中，衬底的第一表面的未被多层式结构覆盖的第二部分通过保护结构而与包封体分隔开。
在一些实施例中，多层式结构包括晶粒堆叠，晶粒堆叠设置在衬底上且包括实质上垂直且为直的侧壁。在一些实施例中，晶粒堆叠包括多个层，多个层各自包括第一晶粒及围绕第一晶粒的绝缘结构。在一些实施例中，晶粒堆叠还包括至少一个第二晶粒，至少一个第二晶粒排列在第一晶粒的旁边。
在一些实施例中，多层式结构包括内连线结构，内连线结构设置在衬底上且包括粗糙且为锥形的侧壁。
在一些实施例中，重布线结构电性连接至封装组件的多层式结构。
在一些实施例中，包封体与保护结构之间的界面包括有机-有机界面。
在一些实施例中，衬底的第二表面与包封体的表面实质上共面。
根据本实用新型实施例，阐述一种制造封装结构的方法。所述方法包括至少以下步骤。在衬底之上形成堆叠结构。通过在切割道区处剖切透堆叠结构来执行第一单体化工艺以形成晶粒堆叠。在衬底之上形成保护结构，且晶粒堆叠的侧壁由保护结构覆盖。执行第二单体化工艺以形成封装组件，所述封装组件各自包括晶粒堆叠中的一者。通过模制化合物对封装组件中的每一者进行包封。形成电性连接至封装组件的重布线结构。
在一些实施例中，在衬底之上形成保护结构包括：形成覆盖衬底的被暴露表面及晶粒堆叠的被暴露表面的连续层，以及执行平坦化工艺以自连续层移除过量的部分。在一些实施例中，在衬底之上形成保护结构还包括：在形成连续层之后且执行平坦化工艺之前，对连续层进行图案化以形成多个经图案化的结构。在一些实施例中，经图案化的结构各自包封晶粒堆叠中的一者。
根据本实用新型再一实施例，阐述一种制造封装结构的方法。在半导体衬底之上形成内连线结构，且内连线结构包括交替堆叠的多个介电层与多个导电层。在切割道区处执行第一剖切工艺以形成经单体化的内连线结构。在半导体衬底及经单体化的内连线结构之上形成有机层。执行第二剖切工艺以形成封装组件，所述封装组件各自包括经单体化的内连线结构中的一者。通过包封体对封装组件中的每一者进行包封。在封装组件及包封体之上形成重布线结构。
在一些实施例中，方法还包括通过图案化工艺自有机层形成保护结构，保护结构各自环绕经单体化的内连线结构中的一者。
在一些实施例中，第一剖切工艺是通过剖切透内连线结构的介电层来执行，且经单体化的内连线结构的侧壁被形成为锥形的。
在一些实施例中，方法还包括在形成有机层之前在内连线结构之上形成导电柱，且导电柱用于封装结构中经单体化的内连线结构与重布线结构之间的电性连接
以上概述了若干实施例的特征，以使所属领域中的技术人员可更佳地理解本实用新型的态样。所属领域中的技术人员应理解，他们可容易地使用本实用新型作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或达成与本文中所介绍的实施例相同的优点。所属领域中的技术人员也应认识到，此种等效构造并不背离本实用新型的精神及范围，而且他们可在不背离本实用新型的精神及范围的条件下在本文中作出各种改变、取代及变更。

Claims (10)

1.一种封装结构，其特征在于，包括：
封装组件，所述封装组件包括衬底、位在所述衬底的第一表面之上的保护结构、以及由所述保护结构包封的多层式结构，其中所述保护结构包含有机材料；
包封体，设置在所述封装组件周围，其中所述多层式结构的侧壁通过所述保护结构而与所述包封体间隔开；以及
重布线结构，设置在所述封装组件及所述包封体之上。
2.根据权利要求1所述的封装结构，其特征在于，所述保护结构的侧壁自所述衬底的侧壁向内偏移一距离。
3.根据权利要求2所述的封装结构，其特征在于，所述衬底的所述第一表面的未被所述多层式结构及所述保护结构覆盖的第一部分接触所述包封体。
4.根据权利要求1所述的封装结构，其特征在于，所述保护结构的侧壁与所述衬底的侧壁实质上对齐。
5.根据权利要求4所述的封装结构，其特征在于，所述衬底的所述第一表面的未被所述多层式结构覆盖的第二部分通过所述保护结构而与所述包封体分隔开。
6.根据权利要求1所述的封装结构，其特征在于，所述多层式结构包括晶粒堆叠，所述晶粒堆叠设置在所述衬底上且包括实质上垂直且为直的侧壁。
7.根据权利要求6所述的封装结构，其特征在于，所述晶粒堆叠包括多个层，所述多个层各自包括第一晶粒及围绕所述第一晶粒的绝缘结构。
8.根据权利要求7所述的封装结构，其特征在于，所述晶粒堆叠还包括至少一个第二晶粒，所述至少一个第二晶粒排列在所述第一晶粒的旁边。
9.根据权利要求1所述的封装结构，其特征在于，所述多层式结构包括内连线结构，所述内连线结构设置在所述衬底上且包括粗糙且为锥形的侧壁。
10.根据权利要求1所述的封装结构，其特征在于，所述包封体与所述保护结构之间的界面包括有机-有机界面。
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