JP4074721B2 - 半導体チップおよび半導体チップの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、たとえば、半導体チップの表面に他の半導体チップを重ね合わせて接合するチップ・オン・チップ構造や半導体チップの表面をプリント配線基板に対向させて接合するフリップ・チップ・ボンディング構造に適用される半導体チップおよびその製造方法に関する。
【０００２】
【従来の技術】
従来から、半導体装置の小型化および高集積化を図るための構造として、一対の半導体チップを対向させ、これらをバンプによって互いに電気接続する、いわゆるチップ・オン・チップ構造が提案されている。
【０００３】
【発明が解決しようとする課題】
このチップ・オン・チップ構造の半導体装置の実現に際して、本願発明者は、半導体チップの表面に、バンプと同じ耐酸化性の材料で表面配線を形成することを考えた。たとえば、この表面配線をバンプに接続しておけば、他の半導体チップのバンプを表面配線に接合させることにより、互いに対向する半導体チップ間の電気接続を達成することができ、他の半導体チップのバンプ形成位置の自由度を増すことができる。また、表面配線で異なる内部配線間を接続するようにすれば、半導体チップの厚みを増大させることなく配線数を増やすことができる。
【０００４】
しかしながら、図７に示すように、互いに対向する半導体チップ８０，９０の表面にそれぞれ表面配線８１，９１を設けた場合、半導体チップ８０の表面配線８１と他の半導体チップ９０の表面配線９１とが接触し、半導体チップ８０，９０間で所望しない電気接続が形成されるおそれがあった。
この問題は、チップ・オン・チップ構造に限らず、半導体チップの表面をプリント配線基板の表面に対向させて接合する、いわゆるフリップ・チップ・ボンディング構造において、半導体チップの表面に表面配線を設けた場合にも生じるおそれがある。
【０００５】
そこで、この発明の目的は、上述の技術的課題を解決し、表面配線による他の半導体チップ等との所望しない電気接続を防止できる半導体チップおよびその製造方法を提供することである。
【０００６】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、固体表面に接合される半導体チップであって、上記固体表面に対向する表面に形成された表面保護膜と、この表面保護膜上に***して形成され、当該半導体チップと上記固体とを電気的に接続するためのバンプと、上記表面保護膜に形成された凹部に設けられ、上記バンプよりも高さが低く形成された表面配線とを含むことを特徴とする半導体チップである。
【０００７】
なお、上記固体表面は、他の半導体チップの表面であってもよいし、配線基板の表面であってもよい。
この発明によれば、表面保護膜上に設けられた表面配線は、表面保護膜上に***したバンプより低く形成されている。したがって、この半導体チップを他の半導体チップなどの固体に対向させたときに、この半導体チップの表面配線が対向する固体表面に設けられた表面配線などに接触するおそれがない。ゆえに、この半導体チップと上記固体との間で、表面配線による所望しない電気接続がなされるおそれがない。
【０００８】
請求項２記載の発明は、固体表面に接合される半導体チップを製造するための方法であって、当該半導体チップの基体をなす半導体基板上に内部配線を配設する工程と、上記内部配線上に表面保護膜を積層する工程と、上記表面保護膜に上記内部配線の一部を露出させるための開口部を形成する工程と、上記開口部を介して露出した内部配線上に選択的にメッキを堆積させることにより、上記表面保護膜の表面に対して***したバンプを形成する工程と、上記開口部外の表面保護膜上の予め定める領域に選択的にメッキを堆積させることにより、上記バンプよりも高さの低い表面配線を形成する工程とを含むことを特徴とする半導体チップの製造方法である。
【０００９】
この方法によれば、表面保護膜上に、バンプよりも高さの低い表面配線を形成することができる。
請求項３記載の発明は、半導体基板上に内部配線を配設する工程と、上記内部配線上に表面保護膜を積層する工程と、上記表面保護膜に上記内部配線の一部を露出させるための開口部を形成する工程と、上記開口部を介して露出した内部配線上および上記開口部外の表面保護膜上の予め定める領域に選択的にメッキを堆積させることにより、バンプの一部および表面配線を形成する工程と、上記バンプの一部をなす部分上にメッキをさらに選択的に堆積させることにより、上記表面保護膜の表面に対して***したバンプを完成する工程とを含むことを特徴とする半導体チップの製造方法である。
【００１０】
この方法によっても、表面保護膜上に、バンプよりも高さの低い表面配線を形成することができる。
請求項４記載の発明は、半導体基板上に内部配線を配設する工程と、上記内部配線上に表面保護膜を積層する工程と、上記表面保護膜に凹部および上記内部配線の一部を露出させるための開口部を形成する工程と、上記開口部および凹部内にそれぞれバンプの一部および表面配線を形成する工程と、上記開口部内に形成された上記バンプの一部をなす部分上に選択的にメッキを堆積させることにより、上記表面保護膜の表面に対して***したバンプを完成する工程とを含むことを特徴とする半導体チップの製造方法である。
【００１１】
この方法によれば、表面保護膜に形成された凹部内に、バンプよりも高さの低い表面配線を形成することができる。
なお、上記バンプの一部および表面配線を形成する工程は、上記開口部および凹部が形成された表面保護膜上に金属膜を積層する工程と、上記開口部および凹部外に積層された金属膜をすべて除去する工程とを含んでいてもよい。
【００１２】
また、上記バンプの一部および表面配線を形成する工程は、上記開口部および凹部が形成された表面保護膜上に金属膜を積層する工程と、上記開口部および凹部外に積層された金属膜を平坦化して途中まで除去する工程とを含んでいてもよい。この場合、上記バンプまたは表面配線を構成しない不要な金属膜は、上記バンプを完成する工程の後に除去されるとよい。
【００１３】
請求項５記載の発明は、半導体基板上に内部配線を配設する工程と、上記内部配線上に表面保護膜を積層する工程と、上記表面保護膜に上記内部配線の一部を露出させるための開口部および上記内部配線の上面よりも低い底面を有する凹部を形成する工程と、上記開口部および凹部内に選択的にメッキを堆積させることにより、それぞれ上記表面保護膜の表面に対して***したバンプおよびこのバンプよりも高さが低い表面配線を形成する工程とを含むことを特徴とする半導体チップの製造方法である。
【００１４】
この方法によれば、表面保護膜上に、内部配線の上面と凹部の底面との段差分だけバンプよりも高さの低い表面配線を形成することができる。
請求項６記載の発明は、上記表面保護膜を積層する工程と上記開口部および凹部を形成する工程との間に、上記表面保護膜の表面を平坦化する工程をさらに含むことを特徴とする請求項５記載の半導体チップの製造方法である。
【００１５】
この方法のように、表面保護膜に開口部および凹部を形成する前に、表面保護膜の表面を平坦化しておけば、たとえば、表面保護膜に開口部および凹部を形成するためのフォトリソグラフィ工程の露光時に焦点ずれなどを生じるおそれがない。ゆえに、開口部および凹部を精密に形成することができ、その結果、バンプおよび表面配線を正確な位置に形成することができる。
【００１６】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体チップが適用された半導体装置の概略構成を示す図解的な断面図である。この半導体装置は、いわゆるチップ・オン・チップ構造を有しており、親チップ１の表面１１に子チップ２を重ね合わせて接合した後、これらを樹脂封止してパッケージ３に納めることによって構成されている。
【００１７】
親チップ１は、たとえばシリコンチップからなっている。親チップ１の表面１１は、親チップ１の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁性を有する表面保護膜で覆われている。この表面保護膜上には、外部接続用の複数のパッド１２が、表面１１の周縁付近に露出して配置されている。外部接続用パッド１２は、ボンディングワイヤ４１によってリードフレーム４２に接続されている。また、表面保護膜上には、内部配線に電気接続された複数個のバンプＢＭが設けられている。
【００１８】
子チップ２は、たとえばシリコンチップからなっている。子チップ２の表面２１は、子チップ２の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁性を有する表面保護膜で覆われている。この表面保護膜上には、内部配線に接続された複数個のバンプＢＳが設けられている。
【００１９】
子チップ２は、表面２１を親チップ１の表面１１に対向させた、いわゆるフェースダウン方式で親チップ１に接合されている。子チップ２のバンプＢＳは、親チップ１のバンプＢＭを考慮した位置に設けられており、子チップ２は、バンプＢＳがそれぞれ対応する親チップ１のバンプＢＭに接続されることにより、親チップ１の上方に支持されるとともに、親チップ１と電気的に接続されている。
【００２０】
図２は、親チップ１の表面付近の構成および製造工程を示す断面図である。親チップ１の基体をなす半導体基板（図示せず）上には、たとえば酸化シリコンで構成される層間絶縁膜１３が形成されており、この層間絶縁膜１３上に内部配線１４Ａ，１４Ｂ，１４Ｃが配設されている。層間絶縁膜１３および内部配線１４Ａ，１４Ｂ，１４Ｃの表面は、たとえば窒化シリコンで構成される表面保護膜１５で覆われている。表面保護膜１５には、内部配線１４Ａ，１４Ｂ，１４Ｃに対向し、内部配線１４Ａ，１４Ｂ，１４Ｃの一部をそれぞれ露出させるための開口部１６Ａ，１６Ｂ，１６Ｃが形成されている。
【００２１】
開口部１６Ａ，１６Ｂ上には、それぞれバンプＢＭ１，ＢＭ２が***して形成されている。バンプＢＭ１，ＢＭ２は、たとえば金、プラチナ、銀、パラジウムまたはイリジウムなどの耐酸化性を有する材料を用いて、ほぼ同じ高さに形成されている。また、バンプＢＭ２には、表面保護膜１５上に配設された表面配線１７の一端が接続されており、この表面配線１７の他端は、開口部１６Ｃを介して内部配線１４Ｃに接続されている。つまり、内部配線１４Ｂと内部配線１４Ｃとは、バンプＢＭ２および表面配線１７によって電気的に接続されている。表面配線１７は、バンプＢＭ１，ＢＭ２と同じ材料で構成されており、バンプＢＭ１，ＢＭ２よりも低く形成されている。
【００２２】
バンプＢＭ１，ＢＭ２および表面配線１７を形成する際には、まず、図２(a) に示すように、フォトリソグラフィ技術により、表面保護膜１５に開口部１６Ａ，１６Ｂ，１６Ｃを形成する。次に、図２(b) に示すように、開口部１６Ａ，１６Ｂ，１６Ｃが形成された表面保護膜１５の表面に、スパッタ法によってバリアメタル膜１８およびシード膜１９を形成する。バリアメタル膜１８は、シード膜１９を構成する金属が表面保護膜１５中に拡散するのを防止するためのものである。たとえば、バンプＢＭ１，ＢＭ２が金で構成される場合には、バリアメタル膜１８はチタンタングステンで構成され、シード膜１９は金で構成されるとよい。
【００２３】
次いで、図２(c) に示すように、バンプＢＭ１，ＢＭ２を形成すべき領域、すなわち開口部１６Ａ，１６Ｂに対向する領域以外のシード膜１９上にレジストパターンＲＰ１を形成した後、バンプＢＭ１，ＢＭ２の材料を用いた電解メッキを行う。これにより、レジストパターンＲＰ１から露出したシード膜１９上、すなわち開口部１６Ａ，１６Ｂに対向するシード膜１９上にのみメッキが成長し、開口部１６Ａ，１６Ｂ上にそれぞれバンプＢＭ１，ＢＭ２が形成される。
【００２４】
その後、図２(d) に示すように、シード膜１９上のレジストパターンＲＰ１を除去する。そして、図２(e) に示すように、表面配線１７を形成すべき領域以外のシード膜１９上に、新たなレジストパターンＲＰ２を形成した後、表面配線１７の材料を用いた電解メッキを行う。これにより、レジストパターンＲＰ２から露出したシード膜１９上にのみメッキが成長し、このシード膜１９上に、一端がバンプＢＭ２に接続され、他端が開口部１６Ｃを介して内部配線１４Ｃに接続された表面配線１７が形成される。なお、表面配線１７を形成するためのメッキ時間は、バンプＢＭ１，ＢＭ２を形成するためのメッキ時間よりも短く設定される。
【００２５】
そして、シード膜１９上のレジストパターンＲＰ２を除去した後、バンプＢＭ１，ＢＭ２および表面配線１７のいずれにも接していない不要なシード膜１９をエッチングによって除去し、さらにシード膜１９の除去によって露出したバリアメタル膜１８をエッチングによって除去することにより、開口部１６Ａ，１６Ｂ上にそれぞれ***したバンプＢＭ１，ＢＭ２と、これらのバンプＢＭ１，ＢＭ２よりも低く形成された表面配線１７とを得ることができる。
【００２６】
以上のように、この実施形態によれば、親チップ１の表面には、子チップ２との電気接続のためのバンプＢＭ（ＢＭ１，ＢＭ２）と、内部配線１４Ｂ，１４Ｃを電気接続する表面配線１７とが設けられており、この表面配線１７はバンプＢＭよりも低く形成されている。したがって、子チップ２の表面に形成されたバンプＢＳが親チップ１の表面配線１７に接触するおそれがなく、親チップ１と子チップ２との所望しない電気接続がなされるおそれがない。
【００２７】
なお、以上では親チップ１の構成を中心に説明したが、図１に示すように、子チップ２の表面にも表面配線２２が配設されていてもよい。この場合、子チップ２の表面配線２２も、親チップ１の表面配線１７と同様に、バンプＢＳよりも低く形成されることが好ましい。こうすることにより、親チップ１のバンプＢＭが子チップ２の表面配線２２に接触することを防止でき、親チップ１と子チップ２との所望しない電気接続を防ぐことができる。
【００２８】
図３は、バンプＢＭおよび表面配線１７の他の製造方法を工程順に示す断面図である。この図３において、図２に示す各部に相当する部分には、図２の場合と同一の参照符号を付して示す。
上述した図２に示す製造方法では、バンプＢＭ１，ＢＭ２が形成された後に、表面配線１７が形成されるとしたが、この図３に示す製造方法では、表面配線１７が形成された後に、バンプＢＭ１，ＢＭ２が形成される。
【００２９】
具体的に説明すると、まず、図３(a) に示すように、フォトリソグラフィ技術により、表面保護膜１５に開口部１６Ａ，１６Ｂ，１６Ｃが形成される。次に、図３(b) に示すように、開口部１６Ａ，１６Ｂ，１６Ｃが形成された表面保護膜１５の表面に、スパッタ法によってバリアメタル膜１８およびシード膜１９が形成される。そして、バンプＢＭ１，ＢＭ２を形成すべき領域および表面配線１７を形成すべき領域以外のシード膜１９上にレジストパターンＲＰ３が形成された後、バンプＢＭ１，ＢＭ２および表面配線１７の材料を用いた電解メッキが行われる。これにより、レジストパターンＲＰ３から露出したシード膜１９上にのみメッキが成長し、開口部１６Ａ，１６Ｂ上にそれぞれバンプＢＭ１，ＢＭ２の一部が形成されるとともに、バンプＢＭ２の一部と内部配線１４Ｃとを接続するように表面配線１７が形成される。
【００３０】
次いで、図３(c) に示すように、バンプＢＭ１，ＢＭ２を形成すべき領域、すなわち開口部１６Ａ，１６Ｂに対向する領域以外の表面上に、新たなレジストパターンＲＰ４が形成された後、バンプＢＭ１，ＢＭ２の材料を用いた電解メッキが行われる。これにより、開口部１６Ａ，１６Ｂに対向する領域上にメッキがさらに成長し、開口部１６Ａ，１６Ｂ上に、それぞれ表面配線１７よりも高く***したバンプＢＭ１，ＢＭ２が形成される。
【００３１】
以上のように、この図３に示す製造方法によっても、バンプＢＭ１，ＢＭ２よりも低く形成された表面配線１７を得ることができる。
図４は、バンプＢＭおよび表面配線１７のさらに他の製造方法を工程順に示す断面図である。この図４において、図２に示す各部に相当する部分には、図２の場合と同一の参照符号を付して示す。
【００３２】
この図４に示す製造方法では、バンプＢＭ１，ＢＭ２が、それぞれ内部配線１４Ａ，１４Ｂ上に***した状態に形成されるとともに、内部配線１４Ｂ，１４Ｃを電気接続する表面配線１７が、表面保護膜１５に埋め込まれた状態に形成される。
具体的に説明すると、まず、内部配線１４Ａ，１４Ｂ，１４Ｃ上に、表面保護膜１５が内部配線１４Ａよりも厚く積層される。そして、たとえばＣＭＰ（Chemical Mechanical Polishing ：化学的機械的研磨法) 処理が行われることにより、表面保護膜１５の表面が平坦化された後、図４(a) に示すように、フォトリソグラフィ技術により、表面保護膜１５に開口部１６Ａおよび凹部１６Ｄが形成される。開口部１６Ａは、内部配線１４Ａに臨んで形成され、凹部１６Ｄは、内部配線１４Ｂ，１４Ｃに跨った状態に形成される。これにより、開口部１６Ａを介して、内部配線１４Ａの一部が露出し、また凹部１６Ｄを介して、内部配線１４Ｂ，１４Ｃの一部および内部配線１４Ｂ，１４Ｃ間の表面保護膜１５の一部が露出する。
【００３３】
次に、開口部１６Ａおよび凹部１６Ｄが形成された表面保護膜１５の表面に、スパッタ法によってバリアメタル膜１８およびシード膜１９が形成される。そして、シード膜１９の表面全域に、バンプＢＭ１，ＢＭ２および表面配線１７の材料を用いた電解メッキが行われる。このメッキは、開口部１６Ａおよび凹部１６Ｄ内がメッキ材料で満たされるまで続けられ、これにより、シード膜１９上には、開口部１６Ａおよび凹部１６Ｄの深さよりも大きい膜厚を有する金属膜ＭＦが形成される。その後、ＣＭＰ処理が行われることにより、図４(b) に示すように、シード膜１９上に形成された金属膜ＭＦの表面が平坦化される。
【００３４】
次いで、図４(c) に示すように、バンプＢＭ１，ＢＭ２を形成すべき領域、すなわち内部配線１４Ａ，１４Ｂに対向する領域以外の金属膜ＭＦ上にレジストパターンＲＰ５が形成された後、バンプＢＭ１，ＢＭ２の材料を用いた電解メッキが行われる。これにより、レジストパターンＲＰ５を介して露出した金属膜ＭＦ上にのみメッキが成長する。そして、レジストパターンＲＰ５が除去された後、ウエットエッチングが行われて、表面保護膜１５上の不要な金属膜ＭＦ、シード膜１９およびバリアメタル膜１８が除去される。これにより、内部配線１４Ａ，１４Ｂ上に***したバンプＢＭ１，ＢＭ２が得られるとともに、表面保護膜１５に埋め込まれた表面配線１７が得られる。
【００３５】
以上のように、この図４に示す製造方法によっても、バンプＢＭ１，ＢＭ２よりも低く形成された表面配線１７を得ることができる。
なお、この図４に示す製造方法では、平坦化された金属膜ＭＦ上にレジストパターンＲＰ５が形成されるとしたが、ＣＭＰ処理によって開口部１６Ａおよび凹部１６Ｄ外の金属膜ＭＦをすべて除去し、これにより露出したシード膜１９上にレジストパターンＲＰ５が形成されてもよい。
【００３６】
また、ＣＭＰ処理で金属膜ＭＦとともに開口部１６Ａおよび凹部１６Ｄ外のシード膜１９およびバリアメタル膜１８を除去し、開口部１６Ａおよび凹部１６Ｄ内に残された金属膜ＭＦ上に選択的にメッキを堆積させることにより、バンプＢＭ１，ＢＭ２が形成されてもよい。
なお、以上の説明では、表面配線１７は内部配線１４Ｂ，１４Ｃを電気接続するものであるとしたが、表面配線１７は、必ずしも内部配線１４Ｂ，１４Ｃを電気接続するものでなくてもよい。たとえば、表面配線１７は、半導体基板の表面に形成されたソース領域やドレイン領域などの拡散領域に接続されたものであってもよい。
【００３７】
また、表面配線１７をバンプＢＭよりも低く形成する方法は、上述した各製造方法に限定されず、さらに他の製造方法が適用されてもよい。
たとえば、図５に示すように、内部配線５１上に表面保護膜５２を積層した後、この表面保護膜５２に、内部配線５１の一部を露出させるための開口部５３、およびこの開口部５３に連続した凹部５４を形成する。そして、開口部５３および凹部５４外の表面保護膜５２上にレジストパターンを形成した後、このレジストパターンから露出した開口部５３および凹部５４内に、バンプＢＭおよび表面配線１７の材料を用いた電解メッキを施すことにより、バンプＢＭおよび表面配線１７が形成されてもよい。この場合、内部配線５１の上面と凹部５４の底面との段差分だけ、内部配線５１上のバンプＢＭよりも凹部５４内の表面配線１７を低く形成することができる。
【００３８】
さらに、図６に示すように、内部配線５１上の表面保護膜５２を平坦化した後に、開口部５３および凹部５４を形成してもよい。こうすれば、表面保護膜５２に開口部５３および凹部５４を形成するためのフォトリソグラフィ工程の露光時に焦点ずれなどを生じるおそれがなく、開口部５３および凹部５４を精密に形成することができる。なお、表面保護膜５２の平坦化は、たとえば、表面保護膜５２がＨＤＰ(High Density Plasma) 法またはＳＯＧ（Spin On Glass)法で形成されることにより達成されてもよいし、表面保護膜５２がプラズマＣＶＤ(Chemical Vapor Deposition) 法により形成された後に、ＣＭＰ処理が施されることにより達成されてもよい。
【００３９】
また、親チップ１および子チップ２は、いずれもシリコンからなるチップであるとしたが、シリコンの他にも、化合物半導体（たとえばガリウム砒素半導体など）やゲルマニウム半導体などの他の任意の半導体材料を用いた半導体チップであってもよい。この場合に、親チップ１の半導体材料と子チップ２の半導体材料は、同じでもよいし異なっていてもよい。
【００４０】
さらに、上述の実施形態では、チップ・オン・チップ構造を取り上げたが、この発明に係る半導体チップは、半導体チップの表面をプリント配線基板に対向させて接合するフリップ・チップ・ボンディング構造にも適用できる。
その他、特許請求の範囲に記載された事項の範囲内で、種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体チップが適用された半導体装置の概略構成を示す図解的な断面図である。
【図２】上記半導体チップの表面付近の構成および製造工程を示す断面図である。
【図３】半導体チップの他の製造方法を工程順に示す断面図である。
【図４】半導体チップのさらに他の製造方法を工程順に示す断面図である。
【図５】半導体チップのさらに他の製造方法を説明するための断面図である。
【図６】図５に示す半導体チップの製造方法の変形例を説明するための断面図である。
【図７】従来の表面配線を有する半導体チップの問題点を説明するための断面図である。
【符号の説明】
１ 親チップ（半導体チップ）
１１ 表面（固体表面に対向する表面）
１４Ａ，１４Ｂ，１４Ｃ 内部配線
１５ 表面保護膜
１６Ａ，１６Ｂ 開口部
１６Ｄ 凹部
１７ 表面配線
２ 子チップ（固体）
２１ 表面（固体表面）
５１ 内部配線
５２ 表面保護膜
５３ 開口部
５４ 凹部
ＢＭ，ＢＭ１，ＢＭ２ バンプ
ＭＦ 金属膜
【発明の属する技術分野】
この発明は、たとえば、半導体チップの表面に他の半導体チップを重ね合わせて接合するチップ・オン・チップ構造や半導体チップの表面をプリント配線基板に対向させて接合するフリップ・チップ・ボンディング構造に適用される半導体チップおよびその製造方法に関する。
【０００２】
【従来の技術】
従来から、半導体装置の小型化および高集積化を図るための構造として、一対の半導体チップを対向させ、これらをバンプによって互いに電気接続する、いわゆるチップ・オン・チップ構造が提案されている。
【０００３】
【発明が解決しようとする課題】
このチップ・オン・チップ構造の半導体装置の実現に際して、本願発明者は、半導体チップの表面に、バンプと同じ耐酸化性の材料で表面配線を形成することを考えた。たとえば、この表面配線をバンプに接続しておけば、他の半導体チップのバンプを表面配線に接合させることにより、互いに対向する半導体チップ間の電気接続を達成することができ、他の半導体チップのバンプ形成位置の自由度を増すことができる。また、表面配線で異なる内部配線間を接続するようにすれば、半導体チップの厚みを増大させることなく配線数を増やすことができる。
【０００４】
しかしながら、図７に示すように、互いに対向する半導体チップ８０，９０の表面にそれぞれ表面配線８１，９１を設けた場合、半導体チップ８０の表面配線８１と他の半導体チップ９０の表面配線９１とが接触し、半導体チップ８０，９０間で所望しない電気接続が形成されるおそれがあった。
この問題は、チップ・オン・チップ構造に限らず、半導体チップの表面をプリント配線基板の表面に対向させて接合する、いわゆるフリップ・チップ・ボンディング構造において、半導体チップの表面に表面配線を設けた場合にも生じるおそれがある。
【０００５】
そこで、この発明の目的は、上述の技術的課題を解決し、表面配線による他の半導体チップ等との所望しない電気接続を防止できる半導体チップおよびその製造方法を提供することである。
【０００６】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、固体表面に接合される半導体チップであって、上記固体表面に対向する表面に形成された表面保護膜と、この表面保護膜上に***して形成され、当該半導体チップと上記固体とを電気的に接続するためのバンプと、上記表面保護膜に形成された凹部に設けられ、上記バンプよりも高さが低く形成された表面配線とを含むことを特徴とする半導体チップである。
【０００７】
なお、上記固体表面は、他の半導体チップの表面であってもよいし、配線基板の表面であってもよい。
この発明によれば、表面保護膜上に設けられた表面配線は、表面保護膜上に***したバンプより低く形成されている。したがって、この半導体チップを他の半導体チップなどの固体に対向させたときに、この半導体チップの表面配線が対向する固体表面に設けられた表面配線などに接触するおそれがない。ゆえに、この半導体チップと上記固体との間で、表面配線による所望しない電気接続がなされるおそれがない。
【０００８】
請求項２記載の発明は、固体表面に接合される半導体チップを製造するための方法であって、当該半導体チップの基体をなす半導体基板上に内部配線を配設する工程と、上記内部配線上に表面保護膜を積層する工程と、上記表面保護膜に上記内部配線の一部を露出させるための開口部を形成する工程と、上記開口部を介して露出した内部配線上に選択的にメッキを堆積させることにより、上記表面保護膜の表面に対して***したバンプを形成する工程と、上記開口部外の表面保護膜上の予め定める領域に選択的にメッキを堆積させることにより、上記バンプよりも高さの低い表面配線を形成する工程とを含むことを特徴とする半導体チップの製造方法である。
【０００９】
この方法によれば、表面保護膜上に、バンプよりも高さの低い表面配線を形成することができる。
請求項３記載の発明は、半導体基板上に内部配線を配設する工程と、上記内部配線上に表面保護膜を積層する工程と、上記表面保護膜に上記内部配線の一部を露出させるための開口部を形成する工程と、上記開口部を介して露出した内部配線上および上記開口部外の表面保護膜上の予め定める領域に選択的にメッキを堆積させることにより、バンプの一部および表面配線を形成する工程と、上記バンプの一部をなす部分上にメッキをさらに選択的に堆積させることにより、上記表面保護膜の表面に対して***したバンプを完成する工程とを含むことを特徴とする半導体チップの製造方法である。
【００１０】
この方法によっても、表面保護膜上に、バンプよりも高さの低い表面配線を形成することができる。
請求項４記載の発明は、半導体基板上に内部配線を配設する工程と、上記内部配線上に表面保護膜を積層する工程と、上記表面保護膜に凹部および上記内部配線の一部を露出させるための開口部を形成する工程と、上記開口部および凹部内にそれぞれバンプの一部および表面配線を形成する工程と、上記開口部内に形成された上記バンプの一部をなす部分上に選択的にメッキを堆積させることにより、上記表面保護膜の表面に対して***したバンプを完成する工程とを含むことを特徴とする半導体チップの製造方法である。
【００１１】
この方法によれば、表面保護膜に形成された凹部内に、バンプよりも高さの低い表面配線を形成することができる。
なお、上記バンプの一部および表面配線を形成する工程は、上記開口部および凹部が形成された表面保護膜上に金属膜を積層する工程と、上記開口部および凹部外に積層された金属膜をすべて除去する工程とを含んでいてもよい。
【００１２】
また、上記バンプの一部および表面配線を形成する工程は、上記開口部および凹部が形成された表面保護膜上に金属膜を積層する工程と、上記開口部および凹部外に積層された金属膜を平坦化して途中まで除去する工程とを含んでいてもよい。この場合、上記バンプまたは表面配線を構成しない不要な金属膜は、上記バンプを完成する工程の後に除去されるとよい。
【００１３】
請求項５記載の発明は、半導体基板上に内部配線を配設する工程と、上記内部配線上に表面保護膜を積層する工程と、上記表面保護膜に上記内部配線の一部を露出させるための開口部および上記内部配線の上面よりも低い底面を有する凹部を形成する工程と、上記開口部および凹部内に選択的にメッキを堆積させることにより、それぞれ上記表面保護膜の表面に対して***したバンプおよびこのバンプよりも高さが低い表面配線を形成する工程とを含むことを特徴とする半導体チップの製造方法である。
【００１４】
この方法によれば、表面保護膜上に、内部配線の上面と凹部の底面との段差分だけバンプよりも高さの低い表面配線を形成することができる。
請求項６記載の発明は、上記表面保護膜を積層する工程と上記開口部および凹部を形成する工程との間に、上記表面保護膜の表面を平坦化する工程をさらに含むことを特徴とする請求項５記載の半導体チップの製造方法である。
【００１５】
この方法のように、表面保護膜に開口部および凹部を形成する前に、表面保護膜の表面を平坦化しておけば、たとえば、表面保護膜に開口部および凹部を形成するためのフォトリソグラフィ工程の露光時に焦点ずれなどを生じるおそれがない。ゆえに、開口部および凹部を精密に形成することができ、その結果、バンプおよび表面配線を正確な位置に形成することができる。
【００１６】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体チップが適用された半導体装置の概略構成を示す図解的な断面図である。この半導体装置は、いわゆるチップ・オン・チップ構造を有しており、親チップ１の表面１１に子チップ２を重ね合わせて接合した後、これらを樹脂封止してパッケージ３に納めることによって構成されている。
【００１７】
親チップ１は、たとえばシリコンチップからなっている。親チップ１の表面１１は、親チップ１の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁性を有する表面保護膜で覆われている。この表面保護膜上には、外部接続用の複数のパッド１２が、表面１１の周縁付近に露出して配置されている。外部接続用パッド１２は、ボンディングワイヤ４１によってリードフレーム４２に接続されている。また、表面保護膜上には、内部配線に電気接続された複数個のバンプＢＭが設けられている。
【００１８】
子チップ２は、たとえばシリコンチップからなっている。子チップ２の表面２１は、子チップ２の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁性を有する表面保護膜で覆われている。この表面保護膜上には、内部配線に接続された複数個のバンプＢＳが設けられている。
【００１９】
子チップ２は、表面２１を親チップ１の表面１１に対向させた、いわゆるフェースダウン方式で親チップ１に接合されている。子チップ２のバンプＢＳは、親チップ１のバンプＢＭを考慮した位置に設けられており、子チップ２は、バンプＢＳがそれぞれ対応する親チップ１のバンプＢＭに接続されることにより、親チップ１の上方に支持されるとともに、親チップ１と電気的に接続されている。
【００２０】
図２は、親チップ１の表面付近の構成および製造工程を示す断面図である。親チップ１の基体をなす半導体基板（図示せず）上には、たとえば酸化シリコンで構成される層間絶縁膜１３が形成されており、この層間絶縁膜１３上に内部配線１４Ａ，１４Ｂ，１４Ｃが配設されている。層間絶縁膜１３および内部配線１４Ａ，１４Ｂ，１４Ｃの表面は、たとえば窒化シリコンで構成される表面保護膜１５で覆われている。表面保護膜１５には、内部配線１４Ａ，１４Ｂ，１４Ｃに対向し、内部配線１４Ａ，１４Ｂ，１４Ｃの一部をそれぞれ露出させるための開口部１６Ａ，１６Ｂ，１６Ｃが形成されている。
【００２１】
開口部１６Ａ，１６Ｂ上には、それぞれバンプＢＭ１，ＢＭ２が***して形成されている。バンプＢＭ１，ＢＭ２は、たとえば金、プラチナ、銀、パラジウムまたはイリジウムなどの耐酸化性を有する材料を用いて、ほぼ同じ高さに形成されている。また、バンプＢＭ２には、表面保護膜１５上に配設された表面配線１７の一端が接続されており、この表面配線１７の他端は、開口部１６Ｃを介して内部配線１４Ｃに接続されている。つまり、内部配線１４Ｂと内部配線１４Ｃとは、バンプＢＭ２および表面配線１７によって電気的に接続されている。表面配線１７は、バンプＢＭ１，ＢＭ２と同じ材料で構成されており、バンプＢＭ１，ＢＭ２よりも低く形成されている。
【００２２】
バンプＢＭ１，ＢＭ２および表面配線１７を形成する際には、まず、図２(a) に示すように、フォトリソグラフィ技術により、表面保護膜１５に開口部１６Ａ，１６Ｂ，１６Ｃを形成する。次に、図２(b) に示すように、開口部１６Ａ，１６Ｂ，１６Ｃが形成された表面保護膜１５の表面に、スパッタ法によってバリアメタル膜１８およびシード膜１９を形成する。バリアメタル膜１８は、シード膜１９を構成する金属が表面保護膜１５中に拡散するのを防止するためのものである。たとえば、バンプＢＭ１，ＢＭ２が金で構成される場合には、バリアメタル膜１８はチタンタングステンで構成され、シード膜１９は金で構成されるとよい。
【００２３】
次いで、図２(c) に示すように、バンプＢＭ１，ＢＭ２を形成すべき領域、すなわち開口部１６Ａ，１６Ｂに対向する領域以外のシード膜１９上にレジストパターンＲＰ１を形成した後、バンプＢＭ１，ＢＭ２の材料を用いた電解メッキを行う。これにより、レジストパターンＲＰ１から露出したシード膜１９上、すなわち開口部１６Ａ，１６Ｂに対向するシード膜１９上にのみメッキが成長し、開口部１６Ａ，１６Ｂ上にそれぞれバンプＢＭ１，ＢＭ２が形成される。
【００２４】
その後、図２(d) に示すように、シード膜１９上のレジストパターンＲＰ１を除去する。そして、図２(e) に示すように、表面配線１７を形成すべき領域以外のシード膜１９上に、新たなレジストパターンＲＰ２を形成した後、表面配線１７の材料を用いた電解メッキを行う。これにより、レジストパターンＲＰ２から露出したシード膜１９上にのみメッキが成長し、このシード膜１９上に、一端がバンプＢＭ２に接続され、他端が開口部１６Ｃを介して内部配線１４Ｃに接続された表面配線１７が形成される。なお、表面配線１７を形成するためのメッキ時間は、バンプＢＭ１，ＢＭ２を形成するためのメッキ時間よりも短く設定される。
【００２５】
そして、シード膜１９上のレジストパターンＲＰ２を除去した後、バンプＢＭ１，ＢＭ２および表面配線１７のいずれにも接していない不要なシード膜１９をエッチングによって除去し、さらにシード膜１９の除去によって露出したバリアメタル膜１８をエッチングによって除去することにより、開口部１６Ａ，１６Ｂ上にそれぞれ***したバンプＢＭ１，ＢＭ２と、これらのバンプＢＭ１，ＢＭ２よりも低く形成された表面配線１７とを得ることができる。
【００２６】
以上のように、この実施形態によれば、親チップ１の表面には、子チップ２との電気接続のためのバンプＢＭ（ＢＭ１，ＢＭ２）と、内部配線１４Ｂ，１４Ｃを電気接続する表面配線１７とが設けられており、この表面配線１７はバンプＢＭよりも低く形成されている。したがって、子チップ２の表面に形成されたバンプＢＳが親チップ１の表面配線１７に接触するおそれがなく、親チップ１と子チップ２との所望しない電気接続がなされるおそれがない。
【００２７】
なお、以上では親チップ１の構成を中心に説明したが、図１に示すように、子チップ２の表面にも表面配線２２が配設されていてもよい。この場合、子チップ２の表面配線２２も、親チップ１の表面配線１７と同様に、バンプＢＳよりも低く形成されることが好ましい。こうすることにより、親チップ１のバンプＢＭが子チップ２の表面配線２２に接触することを防止でき、親チップ１と子チップ２との所望しない電気接続を防ぐことができる。
【００２８】
図３は、バンプＢＭおよび表面配線１７の他の製造方法を工程順に示す断面図である。この図３において、図２に示す各部に相当する部分には、図２の場合と同一の参照符号を付して示す。
上述した図２に示す製造方法では、バンプＢＭ１，ＢＭ２が形成された後に、表面配線１７が形成されるとしたが、この図３に示す製造方法では、表面配線１７が形成された後に、バンプＢＭ１，ＢＭ２が形成される。
【００２９】
具体的に説明すると、まず、図３(a) に示すように、フォトリソグラフィ技術により、表面保護膜１５に開口部１６Ａ，１６Ｂ，１６Ｃが形成される。次に、図３(b) に示すように、開口部１６Ａ，１６Ｂ，１６Ｃが形成された表面保護膜１５の表面に、スパッタ法によってバリアメタル膜１８およびシード膜１９が形成される。そして、バンプＢＭ１，ＢＭ２を形成すべき領域および表面配線１７を形成すべき領域以外のシード膜１９上にレジストパターンＲＰ３が形成された後、バンプＢＭ１，ＢＭ２および表面配線１７の材料を用いた電解メッキが行われる。これにより、レジストパターンＲＰ３から露出したシード膜１９上にのみメッキが成長し、開口部１６Ａ，１６Ｂ上にそれぞれバンプＢＭ１，ＢＭ２の一部が形成されるとともに、バンプＢＭ２の一部と内部配線１４Ｃとを接続するように表面配線１７が形成される。
【００３０】
次いで、図３(c) に示すように、バンプＢＭ１，ＢＭ２を形成すべき領域、すなわち開口部１６Ａ，１６Ｂに対向する領域以外の表面上に、新たなレジストパターンＲＰ４が形成された後、バンプＢＭ１，ＢＭ２の材料を用いた電解メッキが行われる。これにより、開口部１６Ａ，１６Ｂに対向する領域上にメッキがさらに成長し、開口部１６Ａ，１６Ｂ上に、それぞれ表面配線１７よりも高く***したバンプＢＭ１，ＢＭ２が形成される。
【００３１】
以上のように、この図３に示す製造方法によっても、バンプＢＭ１，ＢＭ２よりも低く形成された表面配線１７を得ることができる。
図４は、バンプＢＭおよび表面配線１７のさらに他の製造方法を工程順に示す断面図である。この図４において、図２に示す各部に相当する部分には、図２の場合と同一の参照符号を付して示す。
【００３２】
この図４に示す製造方法では、バンプＢＭ１，ＢＭ２が、それぞれ内部配線１４Ａ，１４Ｂ上に***した状態に形成されるとともに、内部配線１４Ｂ，１４Ｃを電気接続する表面配線１７が、表面保護膜１５に埋め込まれた状態に形成される。
具体的に説明すると、まず、内部配線１４Ａ，１４Ｂ，１４Ｃ上に、表面保護膜１５が内部配線１４Ａよりも厚く積層される。そして、たとえばＣＭＰ（Chemical Mechanical Polishing ：化学的機械的研磨法) 処理が行われることにより、表面保護膜１５の表面が平坦化された後、図４(a) に示すように、フォトリソグラフィ技術により、表面保護膜１５に開口部１６Ａおよび凹部１６Ｄが形成される。開口部１６Ａは、内部配線１４Ａに臨んで形成され、凹部１６Ｄは、内部配線１４Ｂ，１４Ｃに跨った状態に形成される。これにより、開口部１６Ａを介して、内部配線１４Ａの一部が露出し、また凹部１６Ｄを介して、内部配線１４Ｂ，１４Ｃの一部および内部配線１４Ｂ，１４Ｃ間の表面保護膜１５の一部が露出する。
【００３３】
次に、開口部１６Ａおよび凹部１６Ｄが形成された表面保護膜１５の表面に、スパッタ法によってバリアメタル膜１８およびシード膜１９が形成される。そして、シード膜１９の表面全域に、バンプＢＭ１，ＢＭ２および表面配線１７の材料を用いた電解メッキが行われる。このメッキは、開口部１６Ａおよび凹部１６Ｄ内がメッキ材料で満たされるまで続けられ、これにより、シード膜１９上には、開口部１６Ａおよび凹部１６Ｄの深さよりも大きい膜厚を有する金属膜ＭＦが形成される。その後、ＣＭＰ処理が行われることにより、図４(b) に示すように、シード膜１９上に形成された金属膜ＭＦの表面が平坦化される。
【００３４】
次いで、図４(c) に示すように、バンプＢＭ１，ＢＭ２を形成すべき領域、すなわち内部配線１４Ａ，１４Ｂに対向する領域以外の金属膜ＭＦ上にレジストパターンＲＰ５が形成された後、バンプＢＭ１，ＢＭ２の材料を用いた電解メッキが行われる。これにより、レジストパターンＲＰ５を介して露出した金属膜ＭＦ上にのみメッキが成長する。そして、レジストパターンＲＰ５が除去された後、ウエットエッチングが行われて、表面保護膜１５上の不要な金属膜ＭＦ、シード膜１９およびバリアメタル膜１８が除去される。これにより、内部配線１４Ａ，１４Ｂ上に***したバンプＢＭ１，ＢＭ２が得られるとともに、表面保護膜１５に埋め込まれた表面配線１７が得られる。
【００３５】
以上のように、この図４に示す製造方法によっても、バンプＢＭ１，ＢＭ２よりも低く形成された表面配線１７を得ることができる。
なお、この図４に示す製造方法では、平坦化された金属膜ＭＦ上にレジストパターンＲＰ５が形成されるとしたが、ＣＭＰ処理によって開口部１６Ａおよび凹部１６Ｄ外の金属膜ＭＦをすべて除去し、これにより露出したシード膜１９上にレジストパターンＲＰ５が形成されてもよい。
【００３６】
また、ＣＭＰ処理で金属膜ＭＦとともに開口部１６Ａおよび凹部１６Ｄ外のシード膜１９およびバリアメタル膜１８を除去し、開口部１６Ａおよび凹部１６Ｄ内に残された金属膜ＭＦ上に選択的にメッキを堆積させることにより、バンプＢＭ１，ＢＭ２が形成されてもよい。
なお、以上の説明では、表面配線１７は内部配線１４Ｂ，１４Ｃを電気接続するものであるとしたが、表面配線１７は、必ずしも内部配線１４Ｂ，１４Ｃを電気接続するものでなくてもよい。たとえば、表面配線１７は、半導体基板の表面に形成されたソース領域やドレイン領域などの拡散領域に接続されたものであってもよい。
【００３７】
また、表面配線１７をバンプＢＭよりも低く形成する方法は、上述した各製造方法に限定されず、さらに他の製造方法が適用されてもよい。
たとえば、図５に示すように、内部配線５１上に表面保護膜５２を積層した後、この表面保護膜５２に、内部配線５１の一部を露出させるための開口部５３、およびこの開口部５３に連続した凹部５４を形成する。そして、開口部５３および凹部５４外の表面保護膜５２上にレジストパターンを形成した後、このレジストパターンから露出した開口部５３および凹部５４内に、バンプＢＭおよび表面配線１７の材料を用いた電解メッキを施すことにより、バンプＢＭおよび表面配線１７が形成されてもよい。この場合、内部配線５１の上面と凹部５４の底面との段差分だけ、内部配線５１上のバンプＢＭよりも凹部５４内の表面配線１７を低く形成することができる。
【００３８】
さらに、図６に示すように、内部配線５１上の表面保護膜５２を平坦化した後に、開口部５３および凹部５４を形成してもよい。こうすれば、表面保護膜５２に開口部５３および凹部５４を形成するためのフォトリソグラフィ工程の露光時に焦点ずれなどを生じるおそれがなく、開口部５３および凹部５４を精密に形成することができる。なお、表面保護膜５２の平坦化は、たとえば、表面保護膜５２がＨＤＰ(High Density Plasma) 法またはＳＯＧ（Spin On Glass)法で形成されることにより達成されてもよいし、表面保護膜５２がプラズマＣＶＤ(Chemical Vapor Deposition) 法により形成された後に、ＣＭＰ処理が施されることにより達成されてもよい。
【００３９】
また、親チップ１および子チップ２は、いずれもシリコンからなるチップであるとしたが、シリコンの他にも、化合物半導体（たとえばガリウム砒素半導体など）やゲルマニウム半導体などの他の任意の半導体材料を用いた半導体チップであってもよい。この場合に、親チップ１の半導体材料と子チップ２の半導体材料は、同じでもよいし異なっていてもよい。
【００４０】
さらに、上述の実施形態では、チップ・オン・チップ構造を取り上げたが、この発明に係る半導体チップは、半導体チップの表面をプリント配線基板に対向させて接合するフリップ・チップ・ボンディング構造にも適用できる。
その他、特許請求の範囲に記載された事項の範囲内で、種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体チップが適用された半導体装置の概略構成を示す図解的な断面図である。
【図２】上記半導体チップの表面付近の構成および製造工程を示す断面図である。
【図３】半導体チップの他の製造方法を工程順に示す断面図である。
【図４】半導体チップのさらに他の製造方法を工程順に示す断面図である。
【図５】半導体チップのさらに他の製造方法を説明するための断面図である。
【図６】図５に示す半導体チップの製造方法の変形例を説明するための断面図である。
【図７】従来の表面配線を有する半導体チップの問題点を説明するための断面図である。
【符号の説明】
１ 親チップ（半導体チップ）
１１ 表面（固体表面に対向する表面）
１４Ａ，１４Ｂ，１４Ｃ 内部配線
１５ 表面保護膜
１６Ａ，１６Ｂ 開口部
１６Ｄ 凹部
１７ 表面配線
２ 子チップ（固体）
２１ 表面（固体表面）
５１ 内部配線
５２ 表面保護膜
５３ 開口部
５４ 凹部
ＢＭ，ＢＭ１，ＢＭ２ バンプ
ＭＦ 金属膜
Claims (6)
- 固体表面に接合される半導体チップであって、
上記固体表面に対向する表面に形成された表面保護膜と、
この表面保護膜上に***して形成され、当該半導体チップと上記固体とを電気的に接続するためのバンプと、
上記表面保護膜に形成された凹部に設けられ、上記バンプよりも高さが低く形成された表面配線とを含むことを特徴とする半導体チップ。 - 固体表面に接合される半導体チップを製造するための方法であって、
当該半導体チップの基体をなす半導体基板上に内部配線を配設する工程と、
上記内部配線上に表面保護膜を積層する工程と、
上記表面保護膜に上記内部配線の一部を露出させるための開口部を形成する工程と、
上記開口部を介して露出した内部配線上に選択的にメッキを堆積させることにより、上記表面保護膜の表面に対して***したバンプを形成する工程と、
上記開口部外の表面保護膜上の予め定める領域に選択的にメッキを堆積させることにより、上記バンプよりも高さの低い表面配線を形成する工程とを含むことを特徴とする半導体チップの製造方法。 - 半導体基板上に内部配線を配設する工程と、
上記内部配線上に表面保護膜を積層する工程と、
上記表面保護膜に上記内部配線の一部を露出させるための開口部を形成する工程と、
上記開口部を介して露出した内部配線上および上記開口部外の表面保護膜上の予め定める領域に選択的にメッキを堆積させることにより、バンプの一部および表面配線を形成する工程と、
上記バンプの一部をなす部分上にメッキをさらに選択的に堆積させることにより、上記表面保護膜の表面に対して***したバンプを完成する工程とを含むことを特徴とする半導体チップの製造方法。 - 半導体基板上に内部配線を配設する工程と、
上記内部配線上に表面保護膜を積層する工程と、
上記表面保護膜に凹部および上記内部配線の一部を露出させるための開口部を形成する工程と、
上記開口部および凹部内にそれぞれバンプの一部および表面配線を形成する工程と、
上記開口部内に形成された上記バンプの一部をなす部分上に選択的にメッキを堆積させることにより、上記表面保護膜の表面に対して***したバンプを完成する工程とを含むことを特徴とする半導体チップの製造方法。 - 半導体基板上に内部配線を配設する工程と、
上記内部配線上に表面保護膜を積層する工程と、
上記表面保護膜に上記内部配線の一部を露出させるための開口部および上記内部配線の上面よりも低い底面を有する凹部を形成する工程と、
上記開口部および凹部内に選択的にメッキを堆積させることにより、それぞれ上記表面保護膜の表面に対して***したバンプおよびこのバンプよりも高さが低い表面配線を形成する工程とを含むことを特徴とする半導体チップの製造方法。 - 上記表面保護膜を積層する工程と上記開口部および凹部を形成する工程との間に、上記表面保護膜の表面を平坦化する工程をさらに含むことを特徴とする請求項５記載の半導体チップの製造方法。
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