KR20080021397A - 플래시 메모리 장치 및 그의 프로그램 방법 - Google Patents

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KR20080021397A
KR20080021397A KR1020060084770A KR20060084770A KR20080021397A KR 20080021397 A KR20080021397 A KR 20080021397A KR 1020060084770 A KR1020060084770 A KR 1020060084770A KR 20060084770 A KR20060084770 A KR 20060084770A KR 20080021397 A KR20080021397 A KR 20080021397A
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Abstract

본 발명은 플래시 메모리 장치 및 그의 프로그램 방법에 관한 것으로, 다수의 비트라인 쌍에 연결된 다수의 메모리 셀을 포함하는 메모리 셀 어레이; 상기 다수의 비트라인 쌍에 각각 연결되며, 상기 메모리 셀들에 데이터를 프로그램하거나, 상기 메모리 셀에 프로그램된 데이터를 리드하는 다수의 페이지 버퍼; 다수의 Y-디코더 구동 신호에 상기 다수의 페이지 버퍼 중 적어도 하나의 데이터 입력 패스를 형성하는 Y-디코더부; 및 상기 다수의 비트쌍에 각각 연결되며, 데이터 입력 동작시 상기 페이지 버퍼를 통해 다수의 메모리 셀로 입력되는 데이터를 래치하고, 상기 Y 디코더부의 구동신호에 의해 래치된 데이터를 출력하는 래치부를 포함한다.
래치, 컨트롤러 레지스터, 페이지 버퍼, verify

Description

플래시 메모리 장치 및 그의 프로그램 방법{Flash memory device and program method thereof}
도 1은 플래시 메모리 장치와 컨트롤러 레지스터의 구성을 나타낸 블록도이다.
도 2는 본 발명의 실시 예에 따른 플래시 메모리 장치의 구성을 나타낸 블록도이다.
도 3는 도 2의 래치부의 상세 회로도이다.
도 4는 본 발명의 실시 예에 따른 플래시 메모리 장치의 프로그램 방법의 동작 순서도이다.
*도면의 주요 부분의 간단한 설명*
100 : 플래시 메모리 장치 110 : 메모리 셀 어레이
120 : 페이지 버퍼 130 : Y 디코더
140 : 래치부 200 : 컨트롤러
본 발명은 플래시 메모리 장치에 관한 것으로, 프로그램되는 데이터를 임시 저장할 수 있는 래치를 구비한 플래시 메모리 장치 및 그의 프로그램 방법에 관한 것이다.
일반적인 플래시 메모리 장치는 비휘발성 특성과 전기적인 소거 및 프로그램 특성을 동시에 확보할 수 있어 여러 가지 반도체 메모리 소자에 응용되고 있다.
플래시 메모리 장치는 짧은 시간 동안 대용량의 데이터를 프로그램하거나 독출하기 위해 다수개의 페이지 버퍼를 사용하고 있으며, 외부의 데이터 라인으로부터 입출력되는 데이터를 상기 다수 개의 페이지 버퍼를 통해 셀 어레이에 프로그램하고, 검증하며 리드하고, 소거한다.
상기 플래시 메모리 장치는 데이터를 프로그램할 때, 먼저 페이지 버퍼가 데이터 라인을 통해 컨트롤러의 레지스터로부터 데이터를 래치한다. 그리고 페이지 버퍼에 래치된 데이터를 메모리 셀에 제공한다.
도 1은 플래시 메모리 장치와 컨트롤러 레지스터의 구성을 나타낸 블록도이다.
도 1을 참조하면, 플래시 메모리 장치(10)는 메모리 셀 어레이(11)와, 다수의 페이지 버퍼(PB0 내지 PBn)와, Y 디코더(12)를 포함한다. 그리고 Y 디코더(12)는 컨트롤러(20)와 페이지 버퍼(PB0 내지 PBn)를 연결한다. 도 1은 플래시 메모리 장치(10)와 컨트롤러(20)의 일부 회로만을 간략화 하여 도시하였다.
메모리 셀 어레이(11)는 다수의 비트라인 (BL0 내지 BLn)에 연결된 다수의 메모리 셀들(미도시)을 포함한다. 상기 비트라인(BL0 내지 BLn)은 각각 오드(odd)와 이븐(even)의 한 쌍을 이루어 구성되며, 두 개의 비트 라인중 하나만이 선택된 다.
상기 비트라인(BL0 내지 BLn)에 각각 페이지 버퍼(PB0 내지 PBn)가 각각 연결되어, 비트라인(BL0 내지 BLn)을 통해 메모리 셀에 데이터를 프로그램하거나, 독출하고, 소거한다.
Y 디코더(12)는 입출력 라인(YA<0> 내지 YA<n>)을 통하여 다수의 페이지버퍼(PB0 내지 PBn)에 연결된다. Y 디코더(12)는 다수의 Y 디코더 구동신호(미도시)에 응답하여 다수의 페이지 버퍼(PB0 내지 PBn) 중 선택된 페이지 버퍼(PB0 내지 PBn )에 데이터 입력 패스를 형성하여 데이터라인(IO)으로부터 입력되는 데이터를 전송한다.
상기 데이터라인(IO)에 연결되는 컨트롤러(20)는 레지스터(미도시)를 포함하며, 이 레지스터에 메모리 셀 어레이(11)에 프로그램할 데이터가 임시 저장된다.
상기 레지스터는 2K 바이트(Bytes), 1K 바이트, 512 바이트, 256 바이트 등 다양한 크기가 있으며, 레지스터에 임시 저장된 데이터가 프로그램 동작시에 상기 페이지 버퍼(PB0 내지 PBn)에 전달된다. 페이지 버퍼(PB0 내지 PBn)에 전달된 데이터는 비트라인(BL0 내지 BLn)을 통해 메모리 셀 어레이(11)에 전달된다.
메모리 셀 어레이(11)에 데이터를 프로그램한 후, 프로그램이 제대로 되었는지 검증을 수행하는데, 이를 위해서 플래시 메모리 장치의 리드(read) 동작에 의해 각각의 셀의 데이터를 페이지 버퍼(PB0 내지 PBn)가 리드하고, 리드된 페이지 버퍼(PB0 내지 PBn)의 데이터와, 상기 레지스터에 임시 저장된 데이터를 콘트롤러(20)에 의해 비교함으로써 정상 프로그램이 되었는지를 판단한다.
상기 검증시, 상기 페이지 버퍼(PB0 내지 PBn)의 크기와 레지스터의 크기가 같은 경우는 각각의 페이지 버퍼(PB0 내지 PBn)에 리드된 데이터와 레지스터에 임시 저장된 데이터를 비교하여 검증하는 데에 문제가 없으나, 상기 페이지 버퍼(PB0 내지 PBn)의 크기보다 작은 크기의 레지스터가 구성되는 경우는 문제가 발생한다.
예를 들어 레지스터는 512 바이트의 크기를 가지는 반면에, 페이지 버퍼(PB0 내지 PBn)는 2K 바이트의 크기를 가지면, 페이지 버퍼(PB0 내지 PBn)에 4번의 데이터를 입력하여 프로그램 동작을 실시하여야 한다. 이때, 상기 레지스터는 가장 최근에 입력된 데이터만을 저장하고 있기 때문에, 4번의 데이터 입력 중 가장 마지막 번째 데이터만을 저장하고 있게 된다. 따라서 검증 동작에서 마지막 4번째로 입력한 데이터에 대한 검증을 할 수 있으나, 그 앞에 프로그램한 데이터에 대한 검증이 불가능하여 프로그램 결함(fail)이 발생한 셀을 확인 할 수 없는 문제가 발생한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 장치에 구성되는 페이지 버퍼의 크기와, 데이터 입력을 위한 컨트롤러의 레지스터의 크기가 다를 경우, 메모리 셀 어레이에 프로그램한 데이터의 검증이 가능하도록 하는 플래시 메모리 장치 및 그의 프로그램 방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 플래시 메모리 장치는,
다수의 비트라인 쌍에 연결된 다수의 메모리 셀을 포함하는 메모리 셀 어레 이; 상기 다수의 비트라인 쌍에 각각 연결되며, 상기 메모리 셀들에 데이터를 프로그램하거나, 상기 메모리 셀에 프로그램된 데이터를 리드하는 다수의 페이지 버퍼; 다수의 Y-디코더 구동 신호에 상기 다수의 페이지 버퍼 중 적어도 하나의 데이터 입력 패스를 형성하는 Y-디코더부; 및 상기 다수의 비트쌍에 각각 연결되며, 데이터 입력 동작시 상기 페이지 버퍼를 통해 다수의 메모리 셀로 입력되는 데이터를 래치하고, 상기 Y 디코더부의 구동신호에 의해 래치된 데이터를 출력하는 래치부를 포함한다.
상기 래치부는, 상기 다수의 비트쌍으로부터 데이터를 래치하여 임시 저장할 수 있는 다수의 래치들을 포함하며,
상기 래치는, 제어신호에 의해 구동되며 어느 하나의 비트라인과 데이터의 임시 저장을 위한 래치 회로 사이에 접속되는 다수의 제 1 NMOS 트랜지스터와; 상기 Y 디코더부의 어느 한 구동신호에 의해 동작하며 상기 래치 회로와, 공통데이터 입출력 라인 사이에 접속되는 다수의 제 2NMOS 트랜지스터와; 리셋신호에 의해 상기 래치 회로를 초기화하기 위한 다수의 제 3 NMOS 트랜지스터를 포함한다.
또한, 본 발명에 따른 플래시 메모리 장치의 프로그램 방법은,
플래시 메모리 장치의 프로그램 동작을 수행하는 단계; 및 상기 프로그램 동작시 비트라인을 통해 각각의 메모리 셀 어레이 프로그램되는 데이터 임시 저장수단에 저장하는 단계; 메모리 셀 어레이에 각각 프로그램된 데이터에 대한 프로그램 검증을 수행하는 단계; 및 상기 프로그램 검증이 실패한 경우, 상기 플래시 메모리 장치의 페이지 버퍼의 크기와 데이터 입력을 위한 컨트롤러의 레지스터 크기가 다 른 경우 상기 임시저장 수단의 데이터를 참조하는 단계;를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시 예에 따른 플래시 메모리 장치의 구성을 나타낸 블록도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 메모리 셀 어레이(110)와, 다수의 페이지 버퍼(120)들과, Y 디코더(130) 및 래치부(140)를 포함한다. 그리고 Y 디코더(130)는 레지스터를 포함하는 컨트롤러(200)와 페이지 버퍼(120)들을 연결한다. 도 2는 상기 플래시 메모리 장치(100)와, 컨트롤러(200)의 일부 회로만을 간략화 하여 도시하였다.
메모리 셀 어레이(110)는 다수의 비트라인(BL0 내지 BLn)에 연결된 다수의 메모리 셀들(미도시)을 포함한다. 상기 비트라인(BL0 내지 BLn)은 각각 오드(odd)와 이븐(even)의 한 쌍씩 구성되며 두 개의 비트라인 중 어느 하나의 라인만이 선택되어 동작한다. 상기 비트라인(BL0 내지 BLn)은 각각 페이지 버퍼(120)에 연결된다.
페이지 버퍼(120)는 Y 디코더(130)에 의해 데이터 입출력 라인(IO)에서 전달되는 데이터를 비트라인(BL0 내지 BLn)을 통해 메모리 셀들에 제공하거나, 메모리 셀에 저장된 데이터를 리드한다.
Y 디코더(120)는 구동신호(Y0 내지 Yn; 미도시)에 의해 입출력라인(YA<0> 내지 YA<n>)을 통하여 다수의 페이지 버퍼(120) 중 선택된 페이지 버퍼(130)에 데이터 입력 패스를 형성하고, 데이터 입출력 라인(IO)으로부터 입력되는 데이터를 전송한다.
상기 데이터 입출력 라인(IO)에 연결되는 컨트롤러(200)에 포함된 레지스터(미도시)는 메모리 셀 어레이(110)에 프로그램할 데이터를 임시 저장한다.
또한 래치부(140)는 상기 비트라인(BL0 내지 BLn)과 연결되어 메모리 셀 어레이(110)에 저장되는 데이터를 래치하며, Y 디코더(130)의 구동신호(Y0 내지 Yn)에 의하여 래치한 데이터를 데이터 입출력 라인(IO)을 통해 컨트롤러 레지스터(200)로 전달한다.
상기 래치부(140)는 페이지 버퍼(130)의 크기와 컨트롤러(200)에 포함된 레지스터의 크기가 다를 경우 프로그램 검증을 위해 동작하도록 제어할 수 있으며, 초기화를 위한 리셋 신호(미도시)와, 데이터 래치를 위한 제어신호(미도시)에 의해 동작한다.
도 3는 도 2의 래치부의 상세 회로도이다.
도 4를 참조하면, 래치부(140)는 메모리 셀 어레이(110)의 각각의 비트라인(BL0 내지 BLn)으로부터 데이터를 래치하여 임시 저장하는 다수개의 래치(141)들을 포함하고 있다. 상기 다수개의 래치(141)들이 저장하고 있는 데이터는 Y 디코더(130)의 신호(Y0 내지 Yn)에 따라 데이터 입출력 라인(IO)을 통해 컨트롤러(200) 로 전송된다.
상기 래치부(140)는 제어신호(EQ_CONTROL)의 신호에 의해 동작되는 다수개의 NMOS 트랜지스터(N1)들의 각각의 드레인에 각각의 비트라인(BL0 내지 BLn)이 연결되고, 각각의 소스라인에 다수개의 래치(141)의 노드 A가 각각 연결된다.
각각의 래치(141)는 노드 A와 입력단이 연결되고, 노드 B와 출력단이 연결된 인버터(IN1)와, 상기 노드 B와 입력단과 연결되고, 노드 A와 출력단이 연결된 인버터(IN2)를 포함하여 구성된다. 즉 인버터(IN1)의 출력단과 인버터(IN2)의 입력단이 연결되고, 인버터(IN2)의 출력단과 인버터(IN1)의 입력단이 연결되는 구성이다.
그리고 각각의 래치(141)의 노드 B는 Y 디코더의 신호(Y0 내지 Yn)를 각각 구동신호로 하는 다수의 NMOS 트랜지스터(N3)의 드레인과 연결되고, 상기 다수의 NMOS 트랜지스터(N3)들의 소스는 모두 데이터 입출력 라인(IO)에 공통 연결된다.
상기의 래치(141)는 리셋(RESET) 신호에 의하여 데이터 래치 전에 초기화되고, 제어신호(EQ_CONTROL)에 의하여 비트라인(BL0 내지 BLn)의 데이터를 래치하여 저장할 수 있도록 구성된다. 그리고 다수의 NMOS 트랜지스터(N3)들은 Y 디코더의 신호(Y0 내지 Yn)에 따라 순차적으로 또는 임의의 순서로 데이터 입출력 라인(IO)을 통해 래치(141)에 저장된 데이터가 컨트롤러로 전송되도록 연결된다.
상기의 래치부(140)의 동작을 간략히 설명하면 다음과 같다.
상기 도 2 및 도 3에서 설명한 바와 같이, 플래시 메모리 장치의 메모리 셀 어레이(110)에 데이터를 프로그램하기 위해서 동작 명령이 주어지면, 컨트롤러(200)는 프로그램하기 위한 데이터를 입력받아 레지스터(미도시)에 임시저장하 고, 저장된 데이터를 페이지 버퍼(120)로 전달한다. 상기 페이지 버퍼(120)에 데이터 전달 이후에, 래치부(140)에는 리셋신호가 인가되어 모든 래치(141)가 리셋된다.
그리고 페이지 버퍼(120)는 전달받은 데이터를 메모리 셀 어레이(110)에 프로그램하기 위해 비트라인으로 데이터를 전달한다. 이와 동시에 비트라인을 통해 메모리 셀 어레이(120)에 전달되는 데이터는 제어신호(EQ_CONTROL)에 의해 각각의 래치(141)에 래치된다.
이후에 프로그램이 종료된 후, 만약 컨트롤러(200)의 레지스터와 페이지 버퍼(120)의 크기가 같다면 래치부(100)는 다시 리셋 되어 초기화된다. 그러나 컨트롤러(200)의 레지스터와 페이지 버퍼(120)의 크기가 다르다면, Y-디코더(130) 신호(Y0 내지 Yn)에 의하여 다수의 래치(141)들에 저장되어 있는 데이터가 순차적 또는 임의의 순서에 의해 컨트롤러(200)의 레지스터로 전달됨으로써, 프로그램 검증을 할 수 있도록 한다.
한편, 컨트롤러(200)의 레지스터와 페이지 버퍼(120)의 크기가 같은 경우, 상기 제어신호(EQ_CONTROL)를 이용하여 래치부(140)가 동작 하지 않도록 하여 불필요한 래치 동작을 줄일 수도 있다.
도 4는 본 발명의 실시 예에 따른 플래시 메모리 장치의 입력 데이터 래치 방법의 동작 순서도이다.
도 4는 참조하면, 플래시 메모리 장치(100)에 데이터를 프로그램하기 위해서는 우선 프로그램을 위한 데이터가 컨트롤러(200)의 레지스터에 입력된다(S401). 그리고 컨트롤러(200)의 레지스터에 입력된 데이터는 프로그램 명령에 따라 페이지 버퍼(120)에 전달된다. 페이지 버퍼(120)에 컨트롤러(200)의 레지스터의 데이터가 모두 전달된 이후에, 래치부(140)의 모든 래치(141)들은 리셋 신호에 의해 초기화된다(S402, S403). 이후에 페이지 버퍼(120)에 저장된 데이터는 비트라인을 통해 선택된 메모리 셀에 제공된다.
한편 상기 페이지 버퍼(120)의 데이터가 비트라인을 통해 메모리 셀로 제공되는 과정에서, 각각의 비트라인과 연결되어 있는 래치부(140)의 각각의 래치(141)는 비트라인으로부터 데이터를 래치한다(S404).
플래시 메모리 장치(100)에 프로그램 동작이 완료된 이후에는, 정상적으로 프로그램이 되었는지를 판단하기 위한 검증 명령이 내려지고(S405), 컨트롤러(200)의 레지스터의 크기와 페이지 버퍼(120)의 크기가 같은지 여부를 판단한다(S406).
단계S406의 판단결과, 컨트롤러(200)의 레지스터의 크기와 페이지 버퍼(120)의 크기가 같다면, 프로그램 검증을 수행한다(S408). 그러나 컨트롤러(200)의 레지스터의 크기와 페이지 버퍼(120)의 크기가 다른 경우, 컨트롤러(200)의 레지스터의 크기에 따라 래치부(140)에 래치되었던 데이터가 데이터 입출력 라인(IO)을 통해 컨트롤러(200)의 레지스터로 전달된 후 검증 동작을 수행한다(S407, S408).
여기서 검증동작을 간략히 설명하면, 프로그램이 완료된 후 페이지 버퍼(120)는 비트라인을 통해 프로그램했던 셀의 데이터를 다시 읽어온다. 그리고 컨트롤러(200)는 레지스터에 임시 저장되어 있는 데이터와 상기 페이지 버퍼(120)가 읽어온 데이터를 비교하여 동일한지 여부를 판단하여 검증을 수행한다.
따라서, 단계 S407에서 컨트롤러(200)의 레지스터가 페이지 버퍼(120)의 크기와 다른 경우, 예를 들어 페이지 버퍼(120)의 크기가 2K 바이트인 반면에, 컨트롤러(200)의 레지스터의 크기가 512바이트인 경우, 플래시 메모리 장치(100)의 한 페이지의 데이터 프로그램을 위해서 컨트롤러(200)의 레지스터는 4번에 걸쳐 데이터를 저장하고 페이지 버퍼(120)에 전송하는 과정을 거치게 된다.
프로그램이 끝난 후, 상기 컨트롤러(200)의 레지스터는 마지막 4번째의 데이터만을 임시 저장한 상태가 된다. 따라서 앞서 3번에 걸쳐 페이지 버퍼(120)로 전송한 데이터는 래치부(140)로부터 전달받는다.
즉, 각각의 비트라인에 대응되게 연결되는 래치부(140)의 래치(141)들로부터 데이터를 전송받아 컨트롤러(200)의 레지스터에 임시저장한 후, 검증을 하도록 한다. 가정한 바와 같이 컨트롤러(300)의 레지스터가 512바이트 이므로, 래치부(140)의 데이터 역시 4번에 나누어 전송받고 검증을 수행하는 과정을 반복함으로써 모든 데이터의 프로그램 검증을 수행할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 장치 및 그의 프 로그램 방법은 플래시 메모리 장치의 페이지 버퍼와 데이터 입력을 위한 컨트롤러 레지스터의 크기가 다른 경우, 각 비트라인에 프로그램되는 데이터를 래치할 수 있는 래치부를 추가 구성함으로써 프로그램 검증을 할 수 있도록 한다.

Claims (6)

  1. 다수의 비트라인 쌍에 연결된 다수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 다수의 비트라인 쌍에 각각 연결되며, 상기 메모리 셀들에 데이터를 프로그램하거나, 상기 메모리 셀에 프로그램된 데이터를 리드하는 다수의 페이지 버퍼;
    다수의 Y-디코더 구동 신호에 상기 다수의 페이지 버퍼 중 적어도 하나의 데이터 입력 패스를 형성하는 Y-디코더부; 및
    상기 다수의 비트쌍에 각각 연결되며, 데이터 입력 동작시 상기 페이지 버퍼를 통해 다수의 메모리 셀로 입력되는 데이터를 래치하고, 상기 Y 디코더부의 구동신호에 의해 래치된 데이터를 출력하는 래치부
    를 포함하는 플래시 메모리 장치.
  2. 제 1항에 있어서,
    상기 래치부는, 상기 다수의 비트쌍으로부터 데이터를 래치하여 임시 저장할 수 있는 다수의 래치들을 포함하며,
    상기 래치는,
    제어신호에 의해 구동되며 어느 하나의 비트라인과 데이터의 임시 저장을 위한 래치 회로 사이에 접속되는 다수의 제 1 NMOS 트랜지스터와;
    상기 Y 디코더부의 어느 한 구동신호에 의해 동작하며 상기 래치 회로와, 공통데이터 입출력 라인 사이에 접속되는 다수의 제 2NMOS 트랜지스터와;
    리셋신호에 의해 상기 래치 회로를 초기화하기 위한 다수의 제 3 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.
  3. 플래시 메모리 장치의 프로그램 동작을 수행하는 단계; 및
    상기 프로그램 동작시 비트라인을 통해 각각의 메모리 셀 어레이 프로그램되는 데이터 임시 저장수단에 저장하는 단계;
    메모리 셀 어레이에 각각 프로그램된 데이터에 대한 프로그램 검증을 수행하는 단계; 및
    상기 프로그램 검증이 실패한 경우, 상기 플래시 메모리 장치의 페이지 버퍼의 크기와 데이터 입력을 위한 컨트롤러의 레지스터 크기가 다른 경우 상기 임시저장 수단의 데이터를 참조하는 단계;
    를 포함하는 플래시 메모리 장치의 프로그램 방법.
  4. 제 3항에 있어서,
    상기 프로그램 동작을 수행하기 전에, 상기 임시 저장수단을 초기화하는 단계를 더 포함하는 플래시 메모리 장치의 프로그램 방법.
  5. 제 3항에 있어서,
    상기 플래시 메모리 장치의 페이지 버퍼의 크기와 데이터 입력을 위한 컨트롤러의 레지스터 크기가 같은 경우, 상기 컨트롤러의 레지스터에 임시 저장된 데이터를 참조하는 단계를 더 포함하는 플래시 메모리 장치의 프로그램 방법.
  6. 제 3항에 있어서,
    상기 프로그램 검증 동작 이후에, 상기 임시 저장수단을 초기화 하는 단계를 더 포함하는 플래시 메모리 장치의 프로그램 방법.
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