JP4050292B2

JP4050292B2 - 電子制御装置

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Publication number: JP4050292B2
Application number: JP2005262384A
Authority: JP
Inventors: 光司橋本; 勝也中本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2005-09-09
Filing date: 2005-09-09
Publication date: 2008-02-20
Anticipated expiration: 2025-09-09
Also published as: DE102006012987B4; JP2007071840A; DE102006012987A1

Description

この発明は、エンジン制御装置或いは変速機制御装置等の例えば車載電子制御装置において、多数の電気負荷或いは入力センサが接続される共通母線に対する断線検出機能を有する電子制御装置に関するものである。

従来の電気負荷の給電制御回路において、負荷配線の断線・短絡異常を検出して、少なくとも異常報知を含む何らかの異常処理を行うことは広く実用されている。例えば、特許文献１「ソレノイドの故障検出装置」によれば、ソレノイドである電気負荷をトランジスタによって給電制御するものにおいて、トランジスタの開閉制御指令と電気負荷に対する給電電圧レベルとを対比することによって、電気負荷の断線・短絡異常の有無を識別判定する概念が開示されている。

また、特許文献２「インテリジェントパワースイッチ装置」によれば、電流ミラー回路に設けられた電流検出抵抗を用いて、メイントランジスタのＯＮ/ＯＦＦ制御を行なって過電流制限を行なうと共に、温度検出素子を用いてメイントランジスタの過熱遮断を行なうＮ-ＭＯＳ型の電界効果トランジスタが開示されている。

一方、入力センサ回路の断線・短絡検出に関しても多様な手段が用いられている。例えば、特許文献３「スイッチおよびそれを備えた情報検出装置、ならびにコネクタ接続状態検出装置」によれば、導通状態と非導通状態とを切り換えるスイッチ素子の両側を入出力端子対とするスイッチにおいて、当該スイッチ素子に対して並列に接続された電気的素子を備えることで、前記入出力端子対間に入力される入力信号に対して、前記スイッチ素子が導通状態にあるＯＮ状態および前記スイッチ素子が非導通状態にあるＯＦＦ状態に加えて、故障状態に応じた出力信号を出力するように構成する手段が開示されている。

特開平８−２９３４１４号公報（段落００２４〜００２８、図２）特開２０００−３１２１４２号公報（要約、図１）特開平１１−２８３４５６号公報（要約、図１）

従来の特許文献１や特許文献３によれば、電気負荷や入力センサ自体の断線・短絡異常に加えて、共通配線（コモン線）を含めた各部の配線異常も検出できるようになっているが、多数の電気負荷又は入力センサの一端が接続されるコモン線である共通母線部分が断線すると、全ての入出力制御機能が喪失される問題点がある。
また、特許文献２によれば、電気負荷に接続された過熱自己保持型半導体スイッチであるパワートランジスタにおいて、過電流発生時にパワートランジスタを通電遮断することに主眼があり、断線・短絡異常の検出については論及されていない。

この発明は、前述のような問題点を解消するためになされたもので、外部の多数の電気負荷又は入力センサの一端が接続された共通母線部分のどこかで断線異常が発生しても、断線箇所が一箇所であれば正常な入出力制御が続行できると共に、速やかに異常状態を検出して異常報知を行なうことができる電子制御装置を提供することを目的とする。

この発明に係わる電子制御装置は、プログラムメモリに格納された制御プログラムの内容と入力センサの動作状態とに応動して、電気負荷を駆動制御するマイクロプロセッサを備え、外部電源から給電される電子制御ユニットと、複数の前記電気負荷又は入力センサの一端が順次接続される環状共通母線と、第一・第二の共通端子と、点検用開閉素子と、素子電圧監視回路と、異常検出手段と、及び異常処理手段とを備える電子制御装置であって、前記第一の共通端子は前記電子制御ユニットの正負の電源端子のいずれか一方に接続されていると共に、前記環状共通母線を介して前記第二の共通端子に接続され、前記第二の共通端子と前記第一の共通端子とは前記点検用開閉素子を介して接続されると共に、前記第二の共通端子はバイアス抵抗を介して前記電子制御ユニットの正負の電源端子の他方に接続されており、前記点検用開閉素子は前記電子制御ユニットの正負の電源端子のいずれか一方の位置にあって、前記点検用開閉素子の開閉動作に応動して前記第一・第二の共通端子間を接続又は分離する開閉素子であり、前記素子電圧監視回路は前記第二の共通端子に接続される側の前記点検用開閉素子の端子電位の大小を測定する回路であり、前記異常検出手段は前記点検用開閉素子を一時的に開路したときの前記素子電圧監視回路による測定電位が前記電子制御ユニットの正負の電源端子の他方の電位に相当しておれば、前記環状共通母線が断線していると判定し、前記異常処理手段は上記異常検出手段の断線判定に応動して異常報知を行なうようにしたものである。

この発明の電子制御装置によれば、多数の電気負荷又は入力センサの一端が接続された環状共通母線のどこか一箇所で断線が発生した場合に、その発生場所の如何によらず全ての電気負荷又は入力センサが正常に動作持続することができる簡易な多重安全機能を備えると共に、点検用開閉素子を一時的に開路してみることによって異常状態を検出し、断線異常が発生すると異常報知を行なうことにより、保守点検を促すことができて安全性を向上させることができる効果がある。
なお、点検用開閉素子を第二の共通端子側のみに設けた場合には、環状共通母線の正常状態にあっては、大部分の電流が電圧降下の少ない第一の共通端子に流れ、点検用開閉素子に流れる電流が少ないので、その発熱も抑制される効果がある。

実施の形態１．
（１）構成の詳細な説明
図１はこの発明の実施の形態１である電子制御装置を示す回路ブロック図である。図１において、電子制御ユニット100は、例えば自動車用エンジン制御装置を構成するものであり、その正側給電端子110と負側給電端子109間に設けた車載バッテリである外部電源101から電源リレーの出力接点102を介して駆動電源が接続されるようになっている。出力接点102は図示しない電源スイッチが閉路されると直ちに閉路するが、電源スイッチを開路しても所定の遅延時間は電子制御ユニット100への給電が持続するような遅延復帰動作を行うようになっている。

密閉筐体に収納された電子制御ユニット100の外部には、警報表示器103と、電気負荷30a〜30nとON/OFF動作を行う各種の入力センサ40a〜40nとを含む負荷・センサ群105と、アナログ信号を発生する各種のアナログセンサ106とが設置され、各入出力機器は図示しない着脱コネクタを介して電子制御ユニット100に接続されている。電気負荷30a〜30nや入力センサ40a〜40nの負側端子は、環状共通母線59の一端57から他端58にかけて順次接続され、環状共通母線59の一端57は、電子制御ユニット100の第一の共通端子107に接続され、環状共通母線59の他端58は、電子制御ユニット100の第二の共通端子108に接続されている。なお、実施の形態１では第一・第二の共通端子107，108は、それぞれコネクタの２ピンが並列使用され接触信頼性を高める構成となっている。

電子制御ユニット100の内部の構成として、定電圧電源回路111は、正の電源端子Ｖbに供給された外部電源101の電源電圧ＤＣ10〜16Ｖをもとにして、制御電圧Ｖcc＝５Ｖを発生し、後述のマイクロプロセッサ120を初めとする各部に安定化電圧を供給するようになっている。デジタル入力インタフェース回路114は、入力センサ40a〜40nとマイクロプロセッサ120のデジタル入力ポートとの間に接続され、電圧レベルの変換機能とノイズフィルタ機能を包含する回路となっている。なお、入力センサ40a〜40nの正側端子はプルアップ抵抗114a〜114nを介して正の電源端子Ｖbに接続されている。

アナログ入力インタフェース回路116は、アナログ入力センサ106とマイクロプロセッサ120のアナログ入力ポートとの間に接続され、ノイズフィルタ機能を包含する回路となっている。マイクロプロセッサ120は、演算処理用のＲＡＭメモリ121、例えば不揮発フラッシュメモリであるプログラムメモリ122、多チャンネルＡＤ変換器126、例えば不揮発ＥＥＰＲＯＭメモリであるデータメモリ129と協働するよう互いにバス接続されている。プログラムメモリ122には、電子制御ユニット100としての入出力制御プログラム122aに加えて、図２で後述する異常検出手段210となる異常検出プログラム122bや、異常処理手段218となる異常処理プログラム122cなどが格納されている。

正の電源端子Ｖbと電気負荷30aの正側端子間に接続された駆動制御回路130aは、駆動トランジスタ131と電気負荷30aに並列接続された転流ダイオード133を備えている。ＰＮＰ型のパワートランジスタである駆動トランジスタ131のエミッタ/ベース端子間には開路用安定抵抗134が接続され、ベース端子はベース抵抗135と補助トランジスタ136を介して負の電源端子に接続されたグランド回路GNDに接続されている。補助トランジスタ136は駆動抵抗137を介してマイクロプロセッサ120の駆動指令出力端子DR1に接続され、NPN型トランジスタである補助トランジスタ136のベース/エミッタ端子間には開路用安定抵抗138が接続されている。

正の電源端子Ｖbと電気負荷30nの正側端子間に接続された駆動制御回路130nは、前記駆動制御回路130aと全く同様に構成され、マイクロプロセッサ120の駆動指令出力端子DRnに接続されている。なお、駆動制御回路130a〜130nは、電気負荷30a〜30nに対して単に給電/停止のON/OFF動作を行うものであるか、または電源電圧の変動に対応して所望の負荷電圧を供給するためにON/OFFデューティ制御を行なう場合の制御回路を示している。

点検制御回路190は、第二の共通端子108とグランド回路GND間に接続された点検用開閉素子191と、Ｎチャンネル電界効果型パワートランジスタである点検用開閉素子191のゲート端子とマイクロプロセッサ120の点検指令出力端子CH1との間に接続された駆動抵抗193と、ゲート/ソース端子間に接続された開路用安定抵抗194とを備えている。点検用開閉素子191の正端子であるドレーン端子は、バイアス抵抗195を介して正の電源端子Ｖbに接続されると共に、監視入力抵抗となるベース抵抗197を介して素子電圧監視回路となるトランジスタ198を駆動し、NPN型トランジスタであるトランジスタ198のコレクタ端子はプルアップ抵抗199を介して制御電源端子Ｖccに接続されると共に、マイクロプロセッサ120の監視信号入力端子MN1に接続されている。

なお、第一の共通端子107は電子制御ユニット100内のグランド回路GNDに直接接続されており、このグランド回路GNDは負側給電端子109を介して外部電源101の負側端子に接続されている。また、電気負荷30a〜30nに対する環状共通母線と入力センサ40a〜40nに対する環状共通母線とを分離して、それぞれに点検制御回路190を設けるようにしてもよい。

（２）作用動作の詳細な説明
次に、図１のとおりに構成されたこの発明の実施の形態１である電子制御装置の作用・動作について、図２に示すフローチャートに基づいて説明する。図１の構成において、出力接点102が閉路すると、マイクロプロセッサ120は、定電圧電源回路111から給電されて動作を開始し、入力センサ40a〜40n、106の動作状態や信号レベルと、入出力制御プログラム122aの内容に応動して、駆動制御回路130a〜130nの通電制御が行なわれ、電気負荷30a〜30nに対する駆動制御が実行される。

マイクロプロセッサ120の点検指令CH1の論理レベルは常時は「Ｈ」となっていて、点検用開閉素子191は常時は閉路しており、その結果として万一負荷・センサ群105内の環状共通母線59がどこかで断線した場合、又は第一の共通端子107の接続ピンが２端子共に接続不良であった場合、又は第二の共通端子108の接続ピンが２端子共に接続不良であった場合などの負線断線異常が発生すると、断線位置を境として一方の電気負荷群の負荷電流や入力センサのセンサ電流は第一の共通端子107からグランド回路GNDへ流入し、他方の電気負荷群の負荷電流や入力センサのセンサ電流は第二の共通端子108から点検用開閉素子191を介してグランド回路GNDへ流入するので、各電気負荷30a〜30nや入力センサ40a〜40nは正常接続状態を持続することができるようになっている。

一方、マイクロプロセッサ120の点検指令CH1は異常検出プログラム122bに基づいて、定期的に一瞬だけ論理レベル「Ｌ」となり、点検用開閉素子191が一瞬開路するようになっている。点検用開閉素子191が開路したときに、負線断線異常が発生していると、点検用開閉素子191の正端子（ドレーン端子）の電位はバイアス抵抗195によってプルアップされて電源電圧Ｖbにほぼ等しくなり、素子電圧監視回路であるトランジスタ198がバイアス抵抗195と監視入力抵抗であるベース抵抗197を介して通電駆動され、マイクロプロセッサ120の監視信号MN1は、論理レベル「Ｌ」となって負線異常状態を感知するものとなっている。

なお、点検用開閉素子191が開路したときに、負線断線異常が発生していないときには、点検用開閉素子191の正端子（ドレーン端子）は第二の共通端子108から環状共通母線59を経由して第一の共通端子107を介してグランド回路GNDに接続されており、素子電圧監視回路であるトランジスタ198は不動通となって、マイクロプロセッサ120の監視信号MN1は論理レベル「Ｈ」を維持し、負線正常状態を感知するものとなっている。

上述した点検動作のフローチャートを示す図２において、工程200はマイクロプロセッサ120による環状共通母線59の異常判定動作の開始ステップであり、この開始ステップは例えば100msに一回程度の割合で定期的に活性化されるようになっている。続く工程201は、点検指令CH1の論理レベルを「Ｈ」から「Ｌ」に変更し、点検用開閉素子191を開路するステップ、続く工程202は例えば１ms程度の応答待ちを行なうステップであり、この待ち時間の間で点検制御回路190は、点検用開閉素子191が開路したことに伴う論理変化を完了するようになっている。

続く工程203は監視信号MN1の論理レベルが「Ｌ」になったかどうかを判定し、その判定がNOであれば工程205へ移行し、YESであれば工程204へ移行するようになっている。工程204は工程200が定期的に活性化されて、工程203の判定がYESとなるルーチンを通過する都度に、エラーカウンタの現在値に例えば１を加算するエラー発生回数の計数処理ステップとなっている。工程205は工程204で加算計数されていたエラーカウンタの現在値を例えば０に初期化リセットするステップである。

工程204又は工程205に続いて実行される工程206は、工程201で論理レベル「Ｌ」にされていた点検指令CH1の論理レベルを「Ｈ」に戻すステップ、続く工程207は工程204で計数されたエラーカウンタの現在値が例えば３を超過したがどうかを判定するステップであり、未超過であれば動作終了工程209へ移行し、超過しておれば工程208へ移行するようになっている。

工程208では異常発生確定を記憶するために、ＲＡＭメモリ121内に設けられた異常フラグをセットし、続く工程215では異常報知指令DSPを発生して警報・表示器103を作動させると共に、必要に応じて電気負荷30a〜30nの駆動停止を行なうステップとなっている。続く工程216は異常発生履歴を保存するタイミングであるかどうかの判定工程であり、当該判定工程216は例えば電源スイッチが開路された後の所定の遅延給電期間であるときにYESの判定を行なって、工程217へ移行し、電源スイッチが閉路されているときにはNOの判定を行なって工程209へ移行するようになっている。

工程217では工程208でＲＡＭメモリ121に記憶された異常発生情報が不揮発データメモリ129へ転送保存され、その後に電子制御ユニット100への給電が停止されるようになっている。工程207や工程216の判定がNOであったとき、又は工程217に続いて動作終了工程209へ移行するが、電源スイッチが閉路されているときには所定時間の待機を行なって、その間に他の制御プログラムを実行してから初期工程200へ移行するようになっている。工程215〜工程217で構成された工程ブロック218は異常処理手段となるものである。
また、工程201から工程208で構成された工程ブロック210は異常検出手段となるものである。

なお、工程204で加算計数されるエラーカウンタは減算カウンタにすることも可能であり、この場合には工程205では初期値として例えば３がセットされ、エラーカウンタの現在値が０まで減少すると工程207が異常発生確定判定を行なうようにすればよい。また、電源スイッチが投入された直後ではエラーカウンタや異常発生記憶用の異常フラグはリセットされるようになっている。

（３）要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態１による電子制御装置は、プログラムメモリ122に格納された制御プログラム122ａの内容と入力センサ40a〜40n，106の動作状態とに応動して、電気負荷30a〜30nを駆動制御するマイクロプロセッサ120を有し、外部電源101から給電される電子制御ユニット100と、複数の前記電気負荷又は入力センサの一端が順次接続される環状共通母線59と、第一・第二の共通端子107，108と、点検用開閉素子191と、素子電圧監視回路198と、異常検出手段210と、及び異常処理手段218とを備えている。前記第一の共通端子107は前記電子制御ユニット100の正負の電源端子のいずれか一方に接続されていると共に、前記環状共通母線59を介して前記第二の共通端子108に接続され、前記第二の共通端子108と前記第一の共通端子107とは前記点検用開閉素子191を介して接続されると共に、前記第二の共通端子108はバイアス抵抗195を介して前記電子制御ユニット100の正負の電源端子の他方に接続されている。

前記点検用開閉素子191は前記電子制御ユニット100の正負の電源端子のいずれか一方の位置にあって、前記点検用開閉素子191の開閉動作に応動して前記第一・第二の共通端子107，108間を接続又は分離する開閉素子であり、前記素子電圧監視回路198は前記第二の共通端子108に接続される側の前記点検用開閉素子191の端子電位の大小を測定する回路であり、前記異常検出手段210は前記点検用開閉素子191を一時的に開路したときの前記素子電圧監視回路198による測定電位が前記電子制御ユニット100の正負の電源端子の他方の電位に相当しておれば、前記環状共通母線59が断線していると判定し、前記異常処理手段218は上記異常検出手段210の断線判定に応動して異常報知を行なう。

又、前記プログラムメモリ122は前記異常検出手段210となるプログラム122ｂと前記異常処理手段218となるプログラム122ｃを包含し、前記マイクロプロセッサ120は前記点検用開閉素子191に対して点検指令CH1を供給すると共に、前記素子電圧監視回路198による監視情報は前記マイクロプロセッサ120に入力されるものである。
従って、異常検出のためのハードウエア構成が単純化され、装置全体が小型安価になる。特徴がある。

又、前記第一の共通端子107は前記電子制御ユニット100の負の電源端子に接続されたグランド回路に直接接続されていると共に、複数の前記電気負荷30ａ〜30ｎの一端が順次接続される前記環状共通母線59を介して前記第二の共通端子108に接続され、前記第二の共通端子108は前記点検用開閉素子191を介して前記電子制御ユニット100のグランド回路に接続されると共に、バイアス抵抗195を介して正電位電源回路に接続されており、
前記点検用開閉素子191の負端は前記グランド回路に接続されていると共に、正端は前記第二の共通端子108から前記環状共通母線59と第一の共通端子107を介して前記グランド回路に接続され、前記異常検出手段210は前記点検用開閉素子191を一時的に開路したときの前記正端電位が所定閾値以上であれば、前記環状共通母線59が断線していると判定する。従って、上流駆動形式の電気負荷に対して、グランド配線の信頼性を向上することができる。

又、前記第一の共通端子107は前記電子制御ユニット100の負の電源端子に接続されたグランド回路に直接接続されていると共に、複数の前記入力センサ40a〜40nの一端が順次接続される前記環状共通母線59を介して前記第二の共通端子108に接続され、
前記第二の共通端子108は前記点検用開閉素子191を介して前記電子制御ユニット100のグランド回路に接続されると共に、バイアス抵抗195を介して正電位電源回路に接続されており、
前記点検用開閉素子191の負端は前記グランド回路に接続されていると共に、正端は前記第二の共通端子108から前記環状共通母線59と第一の共通端子107を介して前記グランド回路に接続され、前記異常検出手段210は前記点検用開閉素子191を一時的に開路したときの前記正端電位が所定閾値以上であれば、前記環状共通母線59が断線していると判定する。
従って、シンクタイプの入力センサに対して、グランド配線の信頼性を向上することができる。

実施の形態２．
（１）構成の詳細な説明
図３はこの発明の実施の形態２である電子制御装置を示す回路ブロック図である。なお、図３のものはこの発明をＤＣ５Ｖ系の電気負荷とアナログ入力センサに対して適用したものであると共に、環状共通母線の断線異常のほかに点検用開閉素子の短絡・破断異常の検出が行なえるようになっている。
図３において、電子制御ユニット300は例えば自動車用エンジン制御装置を構成するものであり、その正側給電端子310と負側給電端子309間には、車載バッテリである外部電源301から電源リレーの出力接点302を介して駆動電源が接続されるようになっている。出力接点302は図示しない電源スイッチが閉路されると直ちに閉路するが、電源スイッチを開路しても所定の遅延時間は電子制御ユニット300への給電が持続するような遅延復帰動作を行うようになっている。

密閉筐体に収納された電子制御ユニット300の外部には、警報表示器303と、ＤＣ12Ｖ系の電気負荷とON/OFF動作の入力センサである負荷・センサ群305aと、ＤＣ５Ｖ系の電気負荷50a〜50nとアナログ入力センサ60a〜60nとを含む負荷・センサ群305bとが設置され、各入出力機器は図示しない着脱コネクタを介して電子制御ユニット300に接続されている。電気負荷50a〜50nやアナログ入力センサ60a〜60nの負側端子は環状共通母線59の一端57から他端58にかけて順次接続され、環状共通母線59の一端57は電子制御ユニット300の第一の共通端子307に接続され、環状共通母線59の他端58は電子制御ユニット300の第二の共通端子308に接続されている。

電子制御ユニット300の内部の構成として、定電圧電源回路311は正の電源端子Ｖbに供給された外部電源301の電源電圧ＤＣ10〜16Ｖをもとにして、制御電圧Ｖcc＝５Ｖを発生し、後述のマイクロプロセッサ320を初めとする各部に安定化電圧を供給するようになっている。デジタル出力インタフェース回路313は、負荷・センサ群305aとマイクロプロセッサ320のデジタル出力ポートとの間に接続され、電圧レベルの変換を行なうパワートランジスタとなっている。

デジタル入力インタフェース回路314は負荷・センサ群305aとマイクロプロセッサ320のデジタル入力ポートとの間に接続され、電圧レベルの変換とノイズフィルタ機能を包含する回路となっている。デジタル出力インタフェース回路315は電気負荷50a〜50nの駆動トランジスタのベース回路とマイクロプロセッサ320の駆動指令出力端子DR1〜DRnとの間に接続されている。なお、電気負荷50a〜50nの駆動トランジスタは定電圧電源回路311の出力端子である正の電源端子Ｖccに接続されている。

アナログ入力インタフェース回路316はアナログ入力センサ60a〜60nとマイクロプロセッサ320のアナログ入力ポートAI1〜AInとの間に接続され、ノイズフィルタ機能を包含する回路となっている。なお、アナログ入力センサ60aは、例えば図示しないアクセルペダルの踏込み度合いを検出するためのポテンショメータ（可変抵抗）であって、当該ポテンショメータには制御電源電圧Ｖccが印加され、摺動端子から得られる出力電圧がアナログ信号としてマイクロプロセッサ320に供給され多チャンネルＡＤ変換器326によってデジタル変換されるようになっている。

マイクロプロセッサ320は演算処理用のＲＡＭメモリ321、例えば不揮発フラッシュメモリであるプログラムメモリ322、多チャンネルＡＤ変換器326、例えば不揮発ＥＥＰＲＯＭメモリであるデータメモリ329と協働するよう互いにバス接続されている。プログラムメモリ322には、電子制御ユニット300としての入出力制御プログラム322aに加えて、図４，図５で後述する異常検出手段410，510となる異常検出プログラム322bや、異常処理手段518となる異常処理プログラム322cなどが格納されている。

点検制御回路390は第二の共通端子308とグランド回路GND間に接続された点検用開閉素子391と、ＮＰＮ型パワートランジスタである点検用開閉素子391のコレクタ端子に直列接続された逆流阻止ダイオード392と、ベース端子とマイクロプロセッサ320の点検指令出力端子CH2との間に接続された駆動抵抗393と、ベース/エミッタ端子間に接続された開路用安定抵抗394とを備えている。点検用開閉素子391の正端子であるコレクタ端子は、バイアス抵抗395を介して定電圧電源回路311の出力端子である正の電源端子Ｖccに接続されると共に、逆流阻止ダイオード392には分圧抵抗396が並列接続され、コレクタ端子の電位は監視入力抵抗397を介してマイクロプロセッサ320の監視信号入力端子MN2に接続されている。

この監視入力信号MN2は多チャンネルＡＤ変換器326によってデジタル値に変換され、マイクロプロセッサ320内で大中小のレベルの判定が行なわれるようになっている。なお、第一の共通端子307は電子制御ユニット300内のグランド回路GNDに直接接続されており、このグランド回路GNDは負側給電端子309を介して外部電源301の負側端子に接続されている。また、電気負荷50a〜50nに対する環状共通母線と入力センサ60a〜60nに対する環状共通母線とを分離して、それぞれに点検制御回路390を設けるようにしてもよい。この場合、アナログ入力センサに対する環状共通母線が接続される第一・第二の共通端子には、それぞれ点検用開閉素子と逆流阻止ダイオードを接続して、環状共通母線が断線したときの分断母線の電圧レベルを均一化するようにしても良い。

（２）作用動作の詳細な説明
次に、図３のとおりに構成されたこの発明の実施の形態２である電子制御装置の作用・動作について、図４・図５に示すフローチャートに基づいて説明する。図３の構成において、出力接点302が閉路するとマイクロプロセッサ320は定電圧電源回路311から給電されて動作を開始し、各部入力センサ（305aと60a〜60n）の動作状態や信号レベルと入出力制御プログラム322aの内容に応動して、各部電気負荷（305aと50a〜50n）に対する駆動制御が実行される。

マイクロプロセッサ320の点検指令CH2の論理レベルは、常時は「Ｈ」となっていて、点検用開閉素子391は常時は閉路しており、その結果として、万一負荷・センサ群305b内の環状共通母線59がどこかで断線した場合、又は第一の共通端子307の接続ピンが接続不良であった場合、又は第二の共通端子308の接続ピンが接続不良であった場合などの負線断線異常が発生すると、断線位置を境として一方の負荷・センサ群の負荷電流やセンサ電流は第一の共通端子307からグランド回路GNDへ流入し、他方の負荷・センサ群の負荷電流やセンサ電流は第二の共通端子308から逆流阻止ダイオード392，点検用開閉素子391を介してグランド回路GNDへ流入するので、電気負荷50a〜50nやアナログ入力センサ60a〜60nは正常状態を持続することができるようになっている。

一方、マイクロプロセッサ320の点検指令CH2は異常検出プログラム322bに基づいて定期的に一瞬だけ論理レベルが「Ｌ」となり、点検用開閉素子391が一瞬開路するようになっている。点検用開閉素子391が開路したときに負線断線異常が発生していると、点検用開閉素子391の正端子（コレクタ端子）の電位はバイアス抵抗395によってプルアップされて電源電圧Ｖccにほぼ等しくなり、マイクロプロセッサ320の監視信号MN2は高電圧レベルとなって負線異常状態を感知するものとなっている。なお、点検用開閉素子391が開路したときに負線断線異常が発生していないときには、点検用開閉素子391の正端子（コレクタ端子）はバイアス抵抗395と分圧抵抗396によって分圧された中間電圧レベルとなっていて、マイクロプロセッサ320の監視信号MN2は負線正常状態を感知するものとなっている。

しかし、点検用開閉素子391が閉路できないような破断異常である場合には、点検指令CH2の論理レベルを「Ｈ」にしても点検用開閉素子391の正端電位が低電圧レベルにならず、逆に、点検用開閉素子391が開路できないような短絡異常である場合には、点検指令CH2の論理レベルを「Ｌ」にしても、点検用開閉素子391の正端電位が高電圧レベル又は中間電圧レベルにならないので、環状共通母線59の断線異常以外に点検用開閉素子391の素子異常の状態も検出できるようになっている。

上述した点検動作の前半フローチャートを示す図４において、工程400はマイクロプロセッサ320による環状共通母線59の異常判定動作の開始ステップであり、この開始ステップは、例えば100msに一回程度の割合で定期的に活性化されるようになっている。続く工程401は点検指令CH2の論理レベルを「Ｈ」から「Ｌ」に変更し、点検用開閉素子391を開路するステップ、続く工程402は例えば１ms程度の応答待ちを行なうステップであり、この待ち時間の間で点検制御回路390は点検用開閉素子391が開路したことに伴う論理変化を完了するようになっている。

続く工程403aは監視信号MN2の電圧レベルが中間電圧「Ｍ」になったかどうかを判定し、その判定がYESであれば工程405へ移行し、NOであれば工程403bへ移行するようになっている。工程403bは監視信号MN2の電圧レベルが高電圧「Ｈ」になったかどうかを判定し、その判定がYESであれば工程404aへ移行し、NOであって低電圧「Ｌ」であれば工程404bへ移行するようになっている。なお、ここでいう中間電圧はバイアス抵抗395の抵抗値Ｒ395、分圧抵抗396の抵抗値をＲ396としたときに、分圧電圧であるＶd＝Ｖcc×Ｒ396/（Ｒ395＋R396）を中心とした±10％の範囲の電圧（0.9×Ｖd〜1.1×Ｖd）を言う。また、中間電圧を超える電圧領域を高電圧、中間電圧未満の電圧領域を低電圧と言う。

従って、工程404aに移行するのは負線断線異常であり、工程404bへ移行するのは点検用開閉素子391の短絡異常であり、工程405へ移行するのは点検用開閉素子391の開路指令に対する点検では異常が発見できない正常状態のときである。工程404aは工程400が定期的に活性化されて、工程403aの判定がNO、工程403bの判定がYESとなるルーチンを通過する都度に第一のエラーカウンタCNT1の現在値に例えば３を加算する負線断線異常発生回数の計数処理ステップとなっている。工程404bは工程400が定期的に活性化されて、工程403aの判定がNO、工程403bの判定がNOとなるルーチンを通過する都度に第二のエラーカウンタCNT2の現在値に例えば３を加算する素子異常発生回数の計数処理ステップとなっている。

工程405は工程404a，404bで加算計数されていたエラーカウンタCNT1，CNT2の現在値から例えば１を減算するステップであり、エラーカウンタCNT1，CNT2の現在値は０以下にはならないように減算規制されている。工程404a，工程404b又は工程405に続いて実行される工程406は、工程401で論理レベル「Ｌ」にされていた点検指令CH2の論理レベルを「Ｈ」に戻すステップ、続く工程407は工程404a，404bで計数されたエラーカウンタCNT1，CNT2の現在値が例えば11を超過したがどうかを判定するステップであり、未超過であれば、図５の工程502へ移行し、超過しておれば工程408へ移行するようになっている。

工程408では異常発生確定を記憶するために、エラーカウンタCNT1，CNT2のそれぞれに対応して、超過したエラーカウンタに対してＲＡＭメモリ321内に設けられた該当異常フラグをセットしてから図５の工程502へ移行する。なお、工程404a，404b，405で構成された工程ブロック409はエラーカウンタに対する加減算手段となるものである。また、工程401から工程408によって構成された工程ブロック410は異常検出手段の前半部分に相当している。

点検動作の後半フローチャートを示す図５において、工程502は例えば１ms程度の応答待ちを行なうステップであり、この待ち時間の間で点検制御回路390は工程406によって点検用開閉素子391が閉路駆動されたことに伴う論理変化を完了するようになっている。続く工程503aは監視信号MN2の電圧レベルが低電圧「Ｌ」になったかどうかを判定し、その判定がYESであれば工程505へ移行し、NOであれば工程503bへ移行するようになっている。工程503bは監視信号MN2の電圧レベルが高電圧「Ｈ」になったかどうかを判定し、その判定がYESであれば工程504aへ移行し、NOであって中間電圧「Ｍ」れば工程504bへ移行するようになっている。

従って、工程504aに移行するのは負線断線異常と点検用開閉素子391の破断異常とが同時発生している状態であり、工程504bへ移行するのは点検用開閉素子391の破断異常であり、工程505へ移行するのは点検用開閉素子391の閉路指令に対する点検では異常が発見できない正常状態のときである。工程504aは工程400が定期的に活性化されて、工程503aの判定がNO、工程503bの判定がYESとなるルーチンを通過する都度に第一のエラーカウンタCNT1と第二のエラーカウンタCNT2の現在値に例えば３を加算する異常発生回数の計数処理ステップとなっている。工程504bは工程400が定期的に活性化されて、工程503aの判定がNO、工程503bの判定がNOとなるルーチンを通過する都度に第二のエラーカウンタCNT2の現在値に例えば３を加算する素子異常発生回数の計数処理ステップとなっている。

工程505は工程504a，504bで加算計数されていたエラーカウンタCNT1，CNT2の現在値から例えば１を減算するステップであり、エラーカウンタCNT1，CNT2の現在値は０以下にはならないように減算規制されている。なお、負線断線異常を検出するためのエラーカウンタCNT1は工程404aと工程504aで加算計数されるのに対し、素子異常を検出するためのエラーカウンタCNT2は工程404bと工程504a，504bで加算計数され、いずれも工程405又は工程505を通過する都度に減算処理が行われるようになっている。

工程504a，工程504b又は工程505に続いて実行される工程507は、工程504a，504bで計数されたエラーカウンタCNT1，CNT2の現在値が例えば11を超過したがどうかを判定するステップであり、未超過であれば工程513へ移行し、超過しておれば工程508へ移行するようになっている。工程508では異常発生確定を記憶するために、エラーカウンタCNT1，CNT2のそれぞれに対応して、超過したエラーカウンタに対してＲＡＭメモリ321内に設けられた該当異常フラグをセットしてから工程513へ移行する。なお、工程504a，504b，505で構成された工程ブロック509はエラーカウンタに対する加減算手段となるものである。また、工程502から工程508によって構成された工程ブロック510は異常検出手段の後半部分に相当している。

工程513では工程408又は工程508によって異常フラグがセットされているかどうかを判定し、異常フラグがセットされていなければ、動作終了工程514へ移行し、異常フラグがセットされていると工程515へ移行するようになっている。工程515では異常報知指令DSPを発生して警報・表示器303を作動させると共に、必要に応じて電気負荷の駆動停止を行なうステップとなっている。続く工程516は異常発生履歴を保存するタイミングであるかどうかの判定工程であり、当該判定工程516は例えば電源スイッチが開路された後の所定の遅延給電期間であるときにYESの判定を行なって工程517へ移行し、電源スイッチが閉路されているときにはNOの判定を行なって工程514へ移行するようになっている。

工程517では工程408又は工程508でＲＡＭメモリ321に記憶されたエラーカウンタCNT1，CNT2のそれぞれに対応する異常発生情報が不揮発データメモリ329へ転送保存され、その後に電子制御ユニット300への給電が停止されるようになっている。工程513や工程516の判定がNOであったとき、又は工程517に続いて動作終了工程514へ移行するが、電源スイッチが閉路されているときには所定時間の待機を行なって、その間に他の制御プログラムを実行してから初期工程400へ移行するようになっている。工程515〜工程517で構成された工程ブロック518は異常処理手段となるものである。

なお、工程404a，404bや工程504a，504bで加算計数されるエラーカウンタCNT1やCNT2は減算カウンタにすることも可能であり、この場合には工程405，505による加算上限は例えば13とし、エラーカウンタの現在値が０まで減少すると工程408，508が異常発生確定判定を行なうようにすればよい。また、このような減算カウンタ方式の場合には電源スイッチが投入された直後ではエラーカウンタは初期値13がセットされ、異常発生記憶用の異常フラグはリセットされるようになっている。

（３）要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態２による電子制御ユニット300は、プログラムメモリ322に格納された制御プログラム322ａの内容と入力センサ60a〜60n，305aの動作状態とに応動して、電気負荷50a〜50n，305aを駆動制御するマイクロプロセッサ320を有し、外部電源301から給電される電子制御ユニット300と、複数の前記電気負荷50a〜50n又は入力センサ60a〜60nの一端が順次接続される環状共通母線59と、第一・第二の共通端子307，308と、点検用開閉素子391と、素子電圧監視回路（多チャンネルＡＤ変換器）326と、異常検出手段410，510と、及び異常処理手段518とを備えている。前記第一の共通端子307は前記電子制御ユニット300の正負の電源端子のいずれか一方に接続されていると共に、前記環状共通母線59を介して前記第二の共通端子308に接続され、前記第二の共通端子308と前記第一の共通端子307とは前記点検用開閉素子391を介して接続されると共に、前記第二の共通端子308はバイアス抵抗395を介して前記電子制御ユニット300の正負の電源端子の他方に接続されている。

又、前記プログラムメモリ322は前記異常検出手段410，510となるプログラム322ｂと前記異常処理手段518となるプログラム322ｃを包含し、前記マイクロプロセッサ320は前記点検用開閉素子391に対して点検指令CH2を供給すると共に、前記素子電圧監視回路326による監視情報は前記マイクロプロセッサ320に入力されるものである。
従って、異常検出のためのハードウエア構成が単純化され、装置全体が小型安価になる。

又、前記第一の共通端子307は前記電子制御ユニット300の負の電源端子に接続されたグランド回路に直接接続されていると共に、複数の前記電気負荷50a〜50nの一端が順次接続される前記環状共通母線59を介して前記第二の共通端子308に接続され、前記第二の共通端子308は前記点検用開閉素子391を介して前記電子制御ユニット300のグランド回路に接続されると共に、バイアス抵抗395を介して正電位電源回路に接続されており、前記点検用開閉素子391の負端は前記グランド回路に接続されていると共に、正端は前記第二の共通端子308から前記環状共通母線59と第一の共通端子307を介して前記グランド回路に接続され、前記異常検出手段410は前記点検用開閉素子391を一時的に開路したときの前記正端電位が所定閾値以上であれば、前記環状共通母線59が断線していると判定する。
従って、上流駆動形式の電気負荷に対して、グランド配線の信頼性を向上することができる。

又、前記第一の共通端子307は前記電子制御ユニット300の負の電源端子に接続されたグランド回路に直接接続されていると共に、複数の前記入力センサ60a〜60nの一端が順次接続される前記環状共通母線59を介して前記第二の共通端子308に接続され、前記第二の共通端子308は前記点検用開閉素子391を介して前記電子制御ユニット300のグランド回路に接続されると共に、バイアス抵抗395を介して正電位電源回路に接続されており、前記点検用開閉素子391の負端は前記グランド回路に接続されていると共に、正端は前記第二の共通端子308から前記環状共通母線59と第一の共通端子107を介して前記グランド回路に接続され、前記異常検出手段410は前記点検用開閉素子391を一時的に開路したときの前記正端電位が所定閾値以上であれば、前記環状共通母線59が断線していると判定する。
従って、グランドコモンタイプのアナログセンサに対して、グランド配線の信頼性を向上することができる。

また、前記点検用開閉素子391の正端と前記バイアス抵抗395との接続点と、前記第二の共通端子308間には逆流阻止ダイオード392が接続され、前記逆流阻止ダイオード392には分圧抵抗396が並列接続されていると共に、前記異常検出手段410，510は前記点検用開閉素子391を開路したときと閉路したときに対応した一対の素子異常識別手段403b，503bを包含し、前記素子異常識別手段403b，503bは前記点検用開閉素子391に開路指令を与えたときの正端電位が所定値未満であることによって前記点検用開閉素子391が開路できない短絡異常であると判定し、前記点検開閉素子391に閉路指令を与えたときの正端電位が前記バイアス抵抗395と分圧抵抗396による分圧電圧に相当した電位であることによって、前記点検用開閉素子391が閉路できない破断異常であると判定する
従って、環状共通母線の断線異常の検出のみならず、点検用開閉素子の異常状態も検出できる。

前記素子電圧監視回路は多チャンネルＡＤ変換器326を有し、前記多チャンネルＡＤ変換器326は前記点検用開閉素子391の監視端電位に比例した電圧のデジタル変換値を前記マイクロプロセッサ320に入力するものとなっている。
従って、アナログ入力センサ用に使用されている多チャンネルＡＤ変換器を利用して高精度に素子電圧の監視が行なえると共に、判定閾値レベルをプログラムメモリに格納された制御定数によって手軽に変更調整することができる。

前記異常検出手段410，510は前記点検用開閉素子391を開路したときと閉路したときに対応した一対の加減算手段409，509と異常発生確定手段408，508とを有し、前記加減算手段409，509は前記異常検出手段410，510が異常ありと判定したときには第二の変分値を加算又は減算すると共に、前記異常検出手段410，510が異常なしと判定したときには第一の変分値を減算又は加算して相互に相殺するように現在値メモリに対する加減算補正を行い、異常なし判定が継続したときには所定の正常側限界値において前記第一の変分値による加減算補正を停止する手段であり、前記異常発生確定手段408，508は前記第一・第二の変分値の累積によって前記加減算手段409，509の現在値が所定の異常側限界値の域外となったときに異常検出信号を発生する手段であり、前記第二の変分値は第一の変分値よりも大きな値であって、しかも前記異常側限界値と正常側限界値との差である許容累積値よりも小さな値として設定されている

従って、点検用開閉素子を開路したときや閉路したときにおける様々な異常検出結果を合成して異常発生の確定を行なうことができる。また、散発的・慢性的エラーに対して過敏な異常判定を行わないようにするために、許容累積値を十分に大きな値にしておいても、一旦致命的・継続的な障害が発生すると、第一の変分値よりも大きな値である第二の変分値によって、速やかに加減算手段の現在値が異常側限界値の域外となって異常発生が確定されるので、安全・高信頼度の制御装置を得ることができる。

前記異常検出手段410，510に付加された異常処理手段518は、異常報知手段515を包含し、前記異常報知手段515は前記異常発生確定手段408，508が異常検出信号を発生したことに伴って、異常報知指令を発生する手段である。
従って、ノイズ誤動作等による誤判定で妄りに異常警報を発生することがなく、断線異常が発生すると速やかに異常報知を行なって保守点検を促すことができて安全性を向上することができる。

前記異常検出手段410，510に付加された異常処理手段518は、異常履歴保存手段517を包含し、前記異常履歴保存手段517は前記異常発生確定手段408，508が異常検出信号を発生したときに異常内容に応じた識別記憶を行うと共に、電源遮断時には前記環状共通母線の断線異常であったのか素子異常であったのかを識別して前記マイクロプロセッサ320を介して不揮発データメモリ329に転送保存する手段となっている。
従って、外部ツールによって異常履歴情報を読み出して、異常内容に応じた点検・保守を効率的に行なうことができると共に、異常履歴情報は電源遮断されても保存されている特徴がある。

実施の形態３．
（１）構成の詳細な説明
図６はこの発明の実施の形態３である電子制御装置を示す回路ブロック図である。なお、図６のものは図１のものと略同様に構成されているが、環状共通母線の断線異常のほかに点検用開閉素子の短絡・破断異常の検出が行なえると共に、点検用開閉素子の過電流保護回路が付加された構成となっている。
図６において、電子制御ユニット600は例えば自動車用エンジン制御装置を構成するものであり、その正側給電端子610と負側給電端子609間には、車載バッテリである外部電源601から電源リレーの出力接点602を介して駆動電源が接続されるようになっている。出力接点602は図示しない電源スイッチが閉路されると直ちに閉路するが、電源スイッチを開路しても所定の遅延時間は電子制御ユニット600への給電が持続するような遅延復帰動作を行うようになっている。

密閉筐体に収納された電子制御ユニット600の外部には、警報表示器603と、電気負荷30a〜30nとON/OFF動作を行う各種の入力センサ40a〜40nとを含む負荷・センサ群605と、アナログ信号を発生する各種のアナログ入力センサ606とが設置され、各入出力機器は図示しない着脱コネクタを介して電子制御ユニット600に接続されている。電気負荷30a〜30nや入力センサ40a〜40nの負側端子は環状共通母線59の一端57から他端58にかけて順次接続され、環状共通母線59の一端57は電子制御ユニット600の第一の共通端子607に接続され、環状共通母線59の他端58は電子制御ユニット600の第二の共通端子608に接続されている。

電子制御ユニット600の内部の構成として、図示しない定電圧電源回路は正の電源端子Ｖbに供給された外部電源601の電源電圧ＤＣ10〜16Ｖをもとにして制御電圧Ｖcc＝５Ｖを発生し、後述のマイクロプロセッサ620を初めとする各部に安定化電圧を供給するようになっている。図示しないデジタル入力インタフェース回路は入力センサ40a〜40nとマイクロプロセッサ620のデジタル入力ポートとの間に接続され、電圧レベルの変換機能とノイズフィルタ機能を包含する回路となっている。なお、入力センサ40a〜40nの正側端子は図示しないプルアップ抵抗を介して正の電源端子Ｖbに接続されている。

アナログ入力インタフェース回路616はアナログ入力センサ606とマイクロプロセッサ620のアナログ入力ポートとの間に接続され、ノイズフィルタ機能を包含する回路となっている。マイクロプロセッサ620は演算処理用のＲＡＭメモリ621、例えば不揮発フラッシュメモリであるプログラムメモリ622、多チャンネルＡＤ変換器626、例えば不揮発ＥＥＰＲＯＭメモリであるデータメモリ629と協働するよう互いにバス接続されている。プログラムメモリ622には、電子制御ユニット600としての入出力制御プログラム622aに加えて、図７，図８で後述する異常検出手段710，810となる異常検出プログラム622bや、異常処理手段818となる異常処理プログラム622cなどが格納されている。

正の電源端子Ｖbと電気負荷30a〜30nの正側端子間には図示しない駆動制御回路が接続され、マイクロプロセッサ620の駆動指令出力によって駆動制御されるようになっている。
点検制御回路690は第二の共通端子608とグランド回路GND間に接続された点検用開閉素子691と、Ｎチャンネル電界効果型パワートランジスタである点検用開閉素子691のドレーン端子と第二の共通端子608間に接続された逆流阻止ダイオード692と、ドレーン/ゲート端子に接続された電圧抑制ダイオード693と電流ミラー回路に接続された電流検出抵抗694を備えている。

定電流制御回路90aは第一の駆動抵抗91aとＮ-ＭＯＳ電界効果型トランジスタである導通制御トランジスタ92によって構成されており、導通制御トランジスタ92のドレーン端子は第一の駆動抵抗91aを介してパワートランジスタ691のゲート端子に接続され、第一の駆動抵抗91aと直列接続された第二の駆動抵抗91bはマイクロプロセッサ620の点検指令出力端子CH3に接続され、導通制御トランジスタ92のソース端子はグランド回路GNDに接続され、ゲート端子は電流検出抵抗694に接続されている。

なお、定電流制御回路90aは電流検出抵抗694の検出電圧に応動する導通制御トランジスタ92と協働して、パワートランジスタ691に流れる負荷電流がパワートランジスタ691の定格電流に対応した所定の基準電流値Ｉrよりも大きな値である制限閾値電流Ｉc以上の電流とならないようにパワートランジスタ691の導通状態を線形制御して、環状共通母線59の断線と天絡異常が発生したときにパワートランジスタ691の両端電圧を所定の論理判定電圧以上の値に維持する負帰還制御回路となっている。

電流検出抵抗694はパワートランジスタ691のドレーン電流に比例した微小電流が流れる電流ミラー回路に直列接続されていて、電流検出抵抗694はパワートランジスタ691に基準電流Ｉrが流れているときに第一の両端電圧Ｅ1＝Ｒr×Ｉr/ｎを発生し、パワートランジスタ691に制限閾値電流Ｉcが流れているときに第二の両端電圧Ｅ2＝Ｒr×Ｉc/ｎを発生するように構成されている。但し、Ｒrは電流検出抵抗694の抵抗値、ｎは電流ミラー比となっていて、第一の両端電圧Ｅ1は導通制御トランジスタ92のゲートオフ電圧Ｖoff（例えばＤＣ２Ｖ）以下の値に設定され、第二の両端電圧Ｅ2は導通制御トランジスタ92のゲートオン電圧Ｖon（例えばＤＣ４Ｖ）以上の値に設定されている。

過熱遮断回路90bはＮ−ＭＯＳ電界効果型トランジスタである遮断制御トランジスタ93と比較増幅器94と温度検出素子96とを主体として構成されていて、遮断制御トランジスタ93のドレーン端子は第一・第二の駆動抵抗91a，91bの接続点に接続され、ソース端子はグランド回路GNDに接続され、ゲート端子は比較増幅器94の出力端子に接続されている。温度検出素子96は分圧抵抗95と直列接続されてマイクロプロセッサ620の点検指令出力端子CH3とグランド回路GND間に接続されている。比較増幅器94の反転入力端子には基準電圧97が印加され、非反転入力端子は温度検出素子96と分圧抵抗95の接続点に接続されると共に、正帰還抵抗98を介して比較増幅器94の出力端子に接続されている。

なお、温度検出素子96はパワートランジスタ691の近傍温度を検出するものであって、温度上昇に伴って比較増幅器94の非反転入力の電位が上昇し、やがて反転入力端子に印加された基準電圧97の値を超えると比較増幅器94の出力論理がハイレベルとなって遮断制御トランジスタ93が閉路し、その結果パワートランジスタ691が開路するようになっている。比較増幅器94の出力論理がハイレベルになると、正帰還抵抗98を介して非反転入力端子の電圧が上昇し、比較増幅器94の出力論理がハイレベルに維持されるようになっている。

点検用開閉素子であるパワートランジスタ691のドレーン端子はバイアス抵抗695を介して正の電源端子Ｖbにプルアップ接続されており、逆流阻止ダイオード692には分圧抵抗696が並列接続されている。分圧抵抗697a，697bと698a，698bは駆動電源電圧Ｖbに比例した第一・第二の閾値電圧Ｖ1，Ｖ2を発生して、第一・第二の比較判定回路699a，699bの比較入力端子に入力されている。第一・第二の比較判定回路699a，699bの他方の比較入力端子は点検用開閉素子691のドレーン端子に接続され、比較出力端子はマイクロプロセッサ620の監視信号入力端子MN3a，MN3bに接続されている。なお、第一・第二の比較判定回路699a，699bは素子電圧監視回路となるものであって、監視信号MN3a，MN3bの論理レベルの組み合わせによって、監視電圧の大・中・小のレベルが判定できるようになっている。

（２）作用動作の詳細な説明
図６のとおりに構成された実施の形態３電子制御装置の作用・動作について、図７，図８に示すフローチャートに基づいて説明する。まず、図６において、出力接点602が閉路すると、マイクロプロセッサ620は図示しない定電圧電源回路から給電されて動作を開始し、入力センサ40ａ〜40ｎ，606の動作状態や信号レベルと入出力制御プログラム622ａの内容に応動して電気負荷30ａ〜30ｎに対する駆動制御が実行される。

マイクロプロセッサ620の点検指令CH3の論理レベルは常時は「Ｈ」となっていて、点検用開閉素子691は常時は閉路しており、その結果として万一負荷・センサ群605内の環状共通母線59がどこかで断線した場合、又は第一の共通端子607の接続ピンが接続不良であった場合、又は第二の共通端子608の接続ピンが接続不良であった場合などの負線断線異常が発生すると、断線位置を境として一方の負荷・センサ群の負荷電流やセンサ電流は第一の共通端子607からグランド回路GNDへ流入し、他方の負荷・センサ群の負荷電流やセンサ電流は第二の共通端子608から逆流阻止ダイオード692，点検用開閉素子691を介してグランド回路GNDへ流入するので、電気負荷30ａ〜30ｎや入力センサ40ａ〜40ｎは正常状態を持続することができるようになっている。

一方、マイクロプロセッサ620の点検指令CH3は異常検出プログラム622ｂに基づいて、定期的に一瞬だけ論理レベル「Ｌ」となり、点検用開閉素子691が一瞬開路するようになっている。点検用開閉素子691が開路したときに負線断線異常が発生していると、点検用開閉素子691の正端子（ドレーン端子）の電位はバイアス抵抗695によってプルアップされて電源電圧Ｖｂにほぼ等しくなり、マイクロプロセッサ620の監視信号MN3aは高電圧レベルとなって負線異常状態を感知するものとなっている。
なお、点検用開閉素子691が開路したときに負線断線異常が発生していないときは、点検用開閉素子691の正端子（ドレーン端子）はバイアス抵抗695と分圧抵抗696によって分圧された中間電圧レベルとなっていて、マイクロプロセッサ620の監視信号MN3bは高電圧レベルとなって負線正常状態を感知するものとなっている。

しかし、点検用開閉素子691が閉路できないような破線異常である場合には点検指令CH3の論理レベルを「Ｈ」にしても点検用開閉素子691の正端電位が低電圧レベルにならず、逆に、点検用開閉素子691が開路できないような短絡異常である場合には点検指令CH3の論理レベルを「Ｌ」にしても、点検用開閉素子691の正端電位が高電圧レベル又は中間電圧レベルにならないので、環状共通母線59の断線異常以外に点検用開閉素子691の素子異常状態も検出できるようになっている。
また、環状共通母線59の断線状態において環状共通母線59の他端58が正の電源線に混触する天絡異常が発生した場合には、点検指令CH3の論理レベルが「Ｈ」であるにも関わらず点検用開閉素子691の正端子（ドレーン端子）の電位が「Ｈ」レベルとなり、天絡異常状態が検出されようになっている。

上述した点検動作の前半フローチャートを示す図７において、工程700はマイクロプロセッサ620による環状共通母線59の異常判定動作の開始ステップであり、この開始ステップは例えば100msに一回程度の割合で定期的に活性化されるようになっている。続く工程701は点検指令CH3の論理レベルを「Ｈ」から「Ｌ」に変更し、点検用開閉素子691を開路するステップ、続く工程702は例えば１ms程度の応答待ちを行なうステップであり、この待ち時間の間で点検制御回路690は点検用開閉素子691が開路したことに伴う論理変化を完了するようになっている。続く工程703aは監視信号MN3a，MN3abの論理状態が中間電圧「Ｍ」になったかどうかを判定し、その判定がYESであれば工程705へ移行し、NOであれば工程703bへ移行するようになっている。

工程703bは監視信号MN3aの論理状態が高電圧「Ｈ」になったかどうかを判定し、その判定がYESであれば工程704aへ移行し、NOであって低電圧「Ｌ」であれば工程704bへ移行するようになっている。なお、ここでいう中間電圧はバイアス抵抗695の抵抗値Ｒ695、分圧抵抗696の抵抗値をＲ696としたときに分圧電圧であるＶd＝Ｖb×Ｒ696/（Ｒ695＋R696）を中心とした±10％の範囲の電圧（0.9×Ｖd〜1.1×Ｖd）を言う。中間電圧を超える高電圧領域では監視信号MN3aの論理レベルが「Ｈ」となり、中間電圧未満の低電圧領域では監視信号MN3bの論理レベルが「Ｌ」となり、中間電圧領域では監視信号MN3aの論理レベルは「Ｌ」、監視信号MN3bの論理レベルは「Ｈ」となるようになっている。

従って、工程704aに移行するのは負線断線異常であり、工程704bへ移行するのは点検用開閉素子691の短絡異常であり、工程705へ移行するのは点検用開閉素子691の開路指令に対する点検では異常が発見できない正常状態のときである。工程704aは工程700が定期的に活性化されて、工程703aの判定がNO、工程703bの判定がYESとなるルーチンを通過する都度に第一のエラーカウンタCNT1の現在値に例えば１を加算する負線断線異常発生回数の計数処理ステップとなっている。工程704bは工程700が定期的に活性化されて、工程703aの判定がNO、工程703bの判定がNOとなるルーチンを通過する都度に第二のエラーカウンタCNT2の現在値に例えば1を加算する素子異常発生回数の計数処理ステップとなっている。工程705はエラーカウンタCNT1，CNT2に対する第一のリセットフラグであり、後述の工程805によって第二のリセットフラグもセットされると工程812によってエラーカウンタCNT1，CNT2がリセットされ、現在値が０になるようになっている。

工程704a，工程704b又は工程705に続いて実行される工程706は、工程701で論理レベル「Ｌ」にされていた点検指令CH3の論理レベルを「Ｈ」に戻すステップ、続く工程707は工程704a，704bで計数されたエラーカウンタCNT1，CNT2の現在値が例えば３を超過したがどうかを判定するステップであり、未超過であれば図８の工程802へ移行し、超過しておれば工程708へ移行するようになっている。
工程708では異常発生確定を記憶するために、エラーカウンタCNT1，CNT2のそれぞれに対応して、超過したエラーカウンタに対してＲＡＭメモリ621内に設けられた異常フラグをセットしてから図８の工程802へ移行する。なお、工程704a，704bで構成された工程ブロック709はエラーカウンタに対する計数手段となるものである。また、工程701から工程708によって構成された工程ブロック710は異常検出手段の前半部分に相当している。

点検動作の後半フローチャートを示す図８において、工程802は例えば１ms程度の応答待ちを行なうステップであり、この待ち時間の間で点検制御回路690は工程706によって点検用開閉素子691が閉路駆動されたことに伴う論理変化を完了するようになっている。続く工程803aは監視信号MN3bの論理レベルが「Ｌ」であるかどうかを判定し、その判定がYESであれば低電圧状態であるとして工程805へ移行し、NOであれば工程803bへ移行するようになっている。工程803bは監視信号MN3aの論理レベルが「Ｈ」であるかかどうかを判定し、その判定がYESであれば高電圧状態であるとして工程804aへ移行し、NOであれば中間電圧状態であるとして工程804bへ移行するようになっている。

従って、工程804aに移行するのは負線断線異常であってしかも天絡異常が発生している状態であり、工程804bへ移行するのは点検用開閉素子691の破断異常であり、工程805へ移行するのは点検用開閉素子691の閉路指令に対する点検では異常が発見できない正常状態のときである。工程804aは工程700が定期的に活性化されて、工程803aの判定がNO、工程803bの判定がYESとなるルーチンを通過する都度に第一・第二のエラーカウンタCNT1，CNT2の現在値に例えば１を加算する異常発生回数の計数処理ステップとなっている。工程804bは工程700が定期的に活性化されて、工程803aの判定がNO、工程803bの判定がNOとなるルーチンを通過する都度に第二のエラーカウンタCNT2の現在値に例えば１を加算する素子異常発生回数の計数処理ステップとなっている。

工程805はエラーカウンタCNT1，CNT2に対する第二のリセットフラグであり、前述の工程705によって第一のリセットフラグもセットされると、工程812によってエラーカウンタCNT1，CNT2がリセットされ、現在値が０になるようになっている。なお、負線断線異常を検出するためのエラーカウンタCNT1は工程704aと工程804aで加算計数されるのに対し、素子異常を検出するためのエラーカウンタCNT2は工程704bと工程804a，804bで加算計数され、いずれも工程705と工程805で第一・第二のリセットフラグがセットされたことによって工程812でリセット処理が行われるようになっている。

工程806は工程804a又は工程804bに続いて実行されて、点検指令CH3の論理レベルを「Ｌ」にして点検用開閉素子691に開路指令を与えるステップ、工程805又は工程806に続いて実行される工程807は、工程804a，804bで計数されたエラーカウンタCNT1，CNT2の現在値が例えば３を超過したがどうかを判定するステップであり、未超過であれば工程811へ移行し、超過しておれば工程808へ移行するようになっている。
工程808では異常発生確定を記憶するために、エラーカウンタCNT1，CNT2のそれぞれに対応して、超過したエラーカウンタに対してＲＡＭメモリ621内に設けられた異常フラグをセットしてから工程811へ移行する。
なお、工程804a，804bで構成された工程ブロック809はエラーカウンタに対する計数手段となるものである。また、工程802から工程808によって構成された工程ブロック810は異常検出手段の後半部分に相当している。

工程811では工程705及び工程805によってリセットフラグがセットされているかどうかを判定し、共にセットされておれば工程812へ移行してエラーカウンタCNT1，CNT2の現在値をリセットすると共に、工程705，805でセットされた第一・第二のリセットフラグをリセットする。工程811の判定がNOであるか、又は工程812に続いて実行される工程813では、工程708又は工程808によって異常フラグがセットされているかどうかを判定し、異常フラグがセットされていなければ動作終了工程814へ移行し、異常フラグがセットされていると工程815へ移行するようになっている。

工程815では異常報知指令DSPを発生して警報・表示器603を作動させると共に、必要に応じて電気負荷の駆動停止を行なうステップとなっている。続く工程816は異常発生履歴を保存するタイミングであるかどうかの判定工程であり、当該判定工程816は例えば電源スイッチが開路された後の所定の遅延給電期間であるときにYESの判定を行なって工程817へ移行し、電源スイッチが閉路されているときにはNOの判定を行なって工程814へ移行するようになっている。工程817では工程708又は工程808でＲＡＭメモリ621に記憶されたエラーカウンタCNT1，CNT2のそれぞれに対応する異常発生情報が不揮発データメモリ629へ転送保存され、その後に電子制御ユニット600への給電が停止されるようになっている。

工程813や工程816の判定がNOであったとき、又は工程817に続いて動作終了工程814へ移行するが、電源スイッチが閉路されているときには所定時間の待機を行なって、その間に他の制御プログラムを実行してから初期工程700へ移行するようになっている。工程815〜工程817で構成された工程ブロック818は異常処理手段となるものである。なお、工程704a，704bや工程804a，804bで加算計数されるエラーカウンタCNT1やCNT2は減算カウンタにすることも可能であり、この場合には工程812によってリセットされる初期値は例えば３とし、エラーカウンタの現在値が０まで減少すると工程708，808が異常発生確定判定を行なうようにすればよい。この場合、電源スイッチが投入された直後ではエラーカウンタは初期値３がセットされ、異常発生記憶用の異常フラグはリセットされるようになっている。

（３）要点と特徴
以上の説明で明らかなとおり、実施の形態３による電子制御ユニット600は、プログラムメモリ622に格納された制御プログラム622ａの内容と入力センサ40a〜40n、606の動作状態とに応動して、電気負荷30a〜30nを駆動制御するマイクロプロセッサ620を有し、外部電源601から給電される電子制御ユニット600と、複数の前記電気負荷30a〜30n又は入力センサ40a〜40nの一端が順次接続される環状共通母線59と、第一・第二の共通端子607，608と、点検用開閉素子691と、素子電圧監視回路699a，699bと、異常検出手段710，810と、及び異常処理手段818とを備える電子制御装置であって、前記第一の共通端子607は前記電子制御ユニット600の正負の電源端子のいずれか一方に接続されていると共に、前記環状共通母線59を介して前記第二の共通端子608に接続され、前記第二の共通端子608と前記第一の共通端子607とは前記点検用開閉素子691を介して接続されると共に、前記第二の共通端子608はバイアス抵抗695を介して前記電子制御ユニット600の正負の電源端子の他方に接続されており、前記点検用開閉素子691は前記電子制御ユニット600の正負の電源端子のいずれか一方の位置にあって、前記点検用開閉素子691の開閉動作に応動して前記第一・第二の共通端子607，608間を接続又は分離する開閉素子であり、前記素子電圧監視回路699a，699bは前記第二の共通端子608に接続される側の前記点検用開閉素子691の端子電位の大小を測定する回路であり、前記異常検出手段710，810は前記点検用開閉素子691を一時的に開路したときの前記素子電圧監視回路699a，699bによる測定電位が前記電子制御ユニット600の正負の電源端子の他方の電位に相当しておれば、前記環状共通母線59が断線していると判定し、前記異常処理手段818は上記異常検出手段710，810の断線判定に応動して異常報知を行なう。

また、前記点検用開閉素子691は電流検出抵抗694と定電流制御回路90aと過熱遮断回路90bとを備え、ドレーン端子を正端子とし、ソース端子を負端子とするたＮチャンネル電界効果型のパワートランジスタによって構成されていると共に、前記異常検出手段710，810は素子異常識別手段703b，803bを包含している。
前記定電流制御回路90aは電流検出抵抗694の検出電圧に応動する導通制御トランジスタ92を備え、前記パワートランジスタ691に流れる電流が前記パワートランジスタ691の定格電流に対応した所定の基準電流値よりも大きな値である制限閾値電流以上の電流とならないように前記パワートランジスタ691の導通状態を線形制御して、前記環状共通母線59の断線状態において前記第二の共通端子608側の配線が電源線に混触する天絡異常が発生したときに前記パワートランジスタ691の両端電圧を所定の論理判定電圧以上の値に維持する負帰還制御回路となっている。

前記電流検出抵抗694は前記パワートランジスタ691のドレーン電流に比例した微小電流が流れる電流ミラー回路に直列接続されていて、前記電流検出抵抗694は前記パワートランジスタ691に前記基準電流が流れているときに第一の両端電圧を発生し、前記パワートランジスタ691に前記制限閾値電流が流れているときに第二の両端電圧を発生するように構成され、前記第一の両端電圧は前記導通制御トランジスタ92のゲートオフ電圧以下の値に設定され、前記第二の両端電圧は前記導通制御トランジスタ92のゲートオン電圧以上の値に設定されている。

前記過熱遮断回路90bは前記パワートランジスタ691の近傍温度を検出する温度検出素子96と遮断制御トランジスタ93とを備え、前記パワートランジスタ691の近傍温度が所定温度を超過したときに、前記パワートランジスタ691を遮断する比較制御回路となっている。前記素子異常識別手段803bは前記点検用開閉素子であるパワートランジスタ691に閉路指令を与えたときの正端子電位が所定値以上であるときに前記パワートランジスタ691が閉路できない破断異常であるか前記天絡異常による過電流通電状態であると判定する手段となっている。

従って制御出力信号の論理レベルと状態検出信号の論理レベルとの組合わせによって断線異常状態・天絡異常状態の有無の判定を行なうことができると共に、天絡異常が発生したときにパワートランジスタが断続動作せず、パワートランジスタの両端電圧が所定の論理判定電圧以上で安定しているので、異常状態の検出が安定動作して速やかに異常の有無を判定することができる。
また、天絡異常が発生したときに、パワートランジスタが制限閾値電流以下となるように線形制御されているので、パワートランジスタをＯＮ/ＯＦＦ制御する方式に比べてパワートランジスタに与える過電流ストレスが軽減されると共に、パワートランジスタで発生する電力損失が大きくなるので速やかに過熱遮断回路が動作して、パワートランジスタの焼損を防止することができる。
更に、電流検出抵抗による電力損失を大幅に低減して発熱を抑制することができると共に、簡易な制御回路によってパワートランジスタの通電電流を線形制御することができる。

前記素子異常識別手段803bには異常開路指令手段806が付加されており、当該異常開路指令手段806は、前記素子異常識別手段803bが環状共通母線59の天絡異常又は点検用開閉素子691の破断異常を検出したときに作用して、前記点検用開閉素子691に開路指令を供給する手段となっている。
従って、環状共通母線に天絡異常が発生したときに、点検用開閉素子が焼損するのを防止することができる。

前記素子電圧監視回路は第一・第二の比較判定回路699a，699bを包含している。前記第一・第二の比較判定回路699a，699bは前記点検用開閉素子691の監視端電位に比例した電圧と前記電子制御ユニット600内の電源電圧に比例した第一・第二の閾値電圧Ｖ1，Ｖ2とを比較して、当該比較結果を前記マイクロプロセッサ620に入力する回路となっている。前記第一の閾値電圧Ｖ1は前記電源電圧よりも低く、前記電源電圧を前記バイアス抵抗695と分圧抵抗696によって分圧した電圧よりも高い電圧であり、前記第二の閾値電圧Ｖ2は前記電源電圧を前記バイアス抵抗695と分圧抵抗696によって分圧した電圧よりも低い電圧となっている。
従って、多チャンネルＡＤ変換器を使用したものに比べて、アナログ入力点数が削減できると共に、マイクロプロセッサによる比較判定のための制御負担を軽減することができる。

前記異常検出手段710，810は前記点検用開閉素子691を開路したときと閉路したときに対応した一対の計数手段709，809とリセット手段812と異常発生確定手段708，808とを有している。前記計数手段709，809は前記異常検出手段710，810が前記点検用開閉素子691を開路した後、又は閉路した後に異常ありと判定したときには、現在値を増加又は減少するエラーカウンタとなっている。前記リセット手段812は前記異常検出手段710，810が前記点検用開閉素子691を開路した後、又は閉路した後に共に異常なしと判定したときには、前記エラーカウンタの現在値を初期値にリセットする手段となっている。前記異常発生確定手段708，808は前記エラーカウンタの現在値が所定の異常側限界値の域外となったときに異常検出信号を発生する手段となっている。
従って、点検用開閉素子を開路したときや閉路したときにおける様々な異常検出結果を合成して異常発生の確定を行なうことができる。

前記異常検出手段710，810に付加された異常処理手段818は異常報知手段815を包含し、前記異常報知手段815は前記異常発生確定手段708，808が異常検出信号を発生したことに伴って、警報・表示器603等に対する異常報知指令DSPを発生する手段となっている。
前記異常検出手段710，810に付加された異常処理手段818は更に異常履歴保存手段817を包含し、当該異常履歴保存手段817は前記異常発生確定手段708，808が異常検出信号を発生したときに異常内容に応じた識別記憶を行うと共に、電源遮断時には少なくとも断線異常であったのか素子異常であったのかを識別して前記マイクロプロセッサ620を介して不揮発データメモリ629に転送保存する手段となっている。

実施の形態４．
（１）構成の詳細な説明
図９はこの発明の実施の形態４である電子制御装置を示す回路ブロック図である。なお、図９のものは図１のものと略同様に構成されているが、環状共通母線の断線異常のほかに点検用開閉素子の短絡・破断異常の検出が行なえると共に、環状共通母線が正の電源線として使用される形式のものとなっている。
図９において、電子制御ユニット900は例えば自動車用エンジン制御装置を構成するものであり、その正側給電端子910と負側給電端子909間には車載バッテリである外部電源901から電源リレーの出力接点902を介して駆動電源が接続されるようになっている。出力接点902は図示しない電源スイッチが閉路されると直ちに閉路するが、電源スイッチを開路しても所定の遅延時間は電子制御ユニット900への給電が持続するような遅延復帰動作を行うようになっている。

密閉筐体に収納された電子制御ユニット900の外部には、警報表示器903と、ＤＣ12Ｖ系の電気負荷70a〜70nとON/OFF動作の入力センサ80a〜80nとを包含した負荷・センサ群905と、アナログ入力センサ906とが設置され、各入出力機器は図示しない着脱コネクタを介して電子制御ユニット900に接続されている。電気負荷70a〜70nや入力センサ80a〜80nの正側端子は環状共通母線79の一端77から他端78にかけて順次接続され、環状共通母線79の一端77は電子制御ユニット900の第一の共通端子907に接続され、環状共通母線79の他端78は電子制御ユニット900の第二の共通端子908に接続されている。

電子制御ユニット900の内部の構成として、定電圧電源回路911は正の電源端子Ｖbに供給された外部電源901の電源電圧ＤＣ10〜16Ｖをもとにして制御電圧Ｖcc＝５Ｖを発生し、後述のマイクロプロセッサ920を初めとする各部に安定化電圧を供給するようになっている。アナログ入力インタフェース回路916はアナログ入力センサ906とマイクロプロセッサ920のアナログ入力ポートとの間に接続され、ノイズフィルタ機能を包含する回路となっている。デジタル入力インタフェース回路918は入力センサ80a〜80nとマイクロプロセッサ920のデジタル入力ポートDI1〜DInとの間に接続され、電圧レベルの変換とノイズフィルタ機能を包含する回路となっている。

なお、プルダウン抵抗918a〜918nは入力センサ80a〜80nの負側端子とグランド回路GND間に接続されている。デジタル出力インタフェース回路となる駆動制御回路970a〜970nは電気負荷70a〜70nの負側端子とグランド回路GND間に接続された駆動トランジスタ971と、電気負荷70a〜70nに並列接続された転流ダイオード973と、NPN型パワートランジスタである駆動トランジスタ971のベース/エミッタ端子間に接続された開路用安定抵抗974と、マイクロプロセッサ920の駆動指令出力端子DR1〜DRnと駆動トランジスタ971のベース端子との間に接続された駆動抵抗975とを備えている。

マイクロプロセッサ920は演算処理用のＲＡＭメモリ921、例えば不揮発フラッシュメモリであるプログラムメモリ922、多チャンネルＡＤ変換器926、例えば不揮発ＥＥＰＲＯＭメモリであるデータメモリ929と協働するよう互いにバス接続されている。プログラムメモリ922には電子制御ユニット900としての入出力制御プログラム922aに加えて、異常検出手段となる異常検出プログラム922bや、異常処理手段となる異常処理プログラム922cなどが格納されている。

点検制御回路990は第二の共通端子908と正の電源端子Ｖb間に接続された点検用開閉素子991と、ＰＮＰ型パワートランジスタである点検用開閉素子991のコレクタ端子に直列接続された逆流阻止ダイオード992と、ベース端子とグランド回路GND間に接続されたベース抵抗993aと補助トランジスタ993bとの直列回路と、ＮＰＮ型トランジスタである補助トランジスタ993bのベース端子とマイクロプロセッサ920の点検指令出力端子CH4との間に接続された駆動抵抗993cと、点検用開閉素子991のベース/エミッタ端子間に接続された開路用安定抵抗994aと、補助トランジスタ993bのベース/エミッタ端子間に接続された開路用安定抵抗994bとを備えている。

点検用開閉素子991のコレクタ端子とグランド回路GND間にはバイアス抵抗995が接続され、逆流阻止ダイオード992には分圧抵抗996が並列接続され、バイアス抵抗995には互いに直列接続された分圧抵抗997a，997bとが並列接続され、分圧抵抗997a，997bの接続点とマイクロプロセッサ920の監視信号入力端子MN４間には監視入力抵抗997cとが接続されている。この監視入力信号MN4は多チャンネルＡＤ変換器926によってデジタル値に変換され、マイクロプロセッサ920内で大中小のレベルの判定が行なわれるようになっている。なお、第一の共通端子907は電子制御ユニット900内の正の電源端子Ｖbに直接接続されており、電子制御ユニット900内のグランド回路GNDは負側給電端子909を介して外部電源901の負側端子に接続されている。また、電気負荷70a〜70nに対する環状共通母線と入力センサ80a〜80nに対する環状共通母線とを分離して、それぞれに点検制御回路990を設けるようにしてもよい。

（２）作用動作の詳細な説明
図９において、出力接点902が閉路すると、マイクロプロセッサ920は定電圧電源回路911から給電されて動作を開始し、入力センサ80a〜80n、906の動作状態や信号レベルと入出力制御プログラム922aの内容に応動して電気負荷70a〜70nに対する駆動制御が実行される。

マイクロプロセッサ920の点検指令CH4の論理レベルは常時は「Ｈ」となっていて、点検用開閉素子991は常時は閉路しており、その結果として万一負荷・センサ群905内の環状共通母線79がどこかで断線した場合、又は第一の共通端子907の接続ピンが接続不良であった場合、又は第二の共通端子908の接続ピンが接続不良であった場合などの正線断線異常が発生すると、断線位置を境として一方の負荷・センサ群の負荷電流やセンサ電流は第一の共通端子907から負荷・センサを経由してグランド回路GNDへ流入し、他方の負荷・センサ群の負荷電流やセンサ電流は正の電源端子Ｖbから点検用開閉素子991，逆流阻止ダイオード992，第二の共通端子908から負荷・センサを経由してグランド回路GNDへ流入するので、電気負荷70a〜70nや入力センサ80a〜80nは正常状態を持続することができるようになっている。

一方、マイクロプロセッサ920の点検指令CH4は異常検出プログラム922bに基づいて定期的に一瞬だけ論理レベル「Ｌ」となり、点検用開閉素子991が一瞬開路するようになっている。点検用開閉素子991が開路したときに正線断線異常が発生していると、点検用開閉素子991の負端子（コレクタ端子）の電位はバイアス抵抗995によってプルダウンされてグランドレベルとなり、マイクロプロセッサ920の監視信号MN4は低電圧レベルとなって正線異常状態を感知するものとなっている。なお、点検用開閉素子991が開路したときに正線断線異常が発生していないときには、点検用開閉素子991の負端子（コレクタ端子）は分圧抵抗996とバイアス抵抗995とによって分圧された中間電圧レベルとなっていて、マイクロプロセッサ920の監視信号MN4は正線正常状態を感知するものとなっている。

しかし、点検用開閉素子991が閉路できないような破断異常である場合には、点検指令CH4の論理レベルを「Ｈ」にしても、点検用開閉素子991の負端電位が高電圧レベルにならず、逆に、点検用開閉素子991が開路できないような短絡異常である場合には点検指令CH4の論理レベルを「Ｌ」にしても、点検用開閉素子991の負端電位が低電圧レベル又は中間電圧レベルにならないので、環状共通母線79の断線異常以外に点検用開閉素子991の素子異常の状態も検出できるようになっている。この実施の形態における制御動作のフローチャートは図４，図５の場合と略同様であり、プログラムメモリ922は異常検出手段となる異常検出プログラム922aに付加された素子異常識別手段となる制御プログラムを備えている。

（３）要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態４による電子制御ユニット900は、プログラムメモリ922に格納された制御プログラム922ａの内容と入力センサ80a〜80n、906の動作状態とに応動して、電気負荷70a〜70nを駆動制御するマイクロプロセッサ920を有し、外部電源901から給電される電子制御ユニット900と、複数の前記電気負荷70a〜70n又は入力センサ80a〜80nの一端が順次接続される環状共通母線79と、第一・第二の共通端子907，908と、点検用開閉素子991と、素子電圧監視回路（多チャンネルＡＤ変換器）926と、異常検出手段と、及び異常処理手段とを備える電子制御装置であって、前記第一の共通端子907は前記電子制御ユニット900の正負の電源端子のいずれか一方に接続されていると共に、前記環状共通母線79を介して前記第二の共通端子908に接続され、前記第二の共通端子908と前記第一の共通端子907とは前記点検用開閉素子991を介して接続されると共に、前記第二の共通端子908はバイアス抵抗995を介して前記電子制御ユニット900の正負の電源端子の他方に接続されており、前記点検用開閉素子991は前記電子制御ユニット900の正負の電源端子のいずれか一方の位置にあって、前記点検用開閉素子991の開閉動作に応動して前記第一・第二の共通端子907，908間を接続又は分離する開閉素子であり、前記素子電圧監視回路926は前記第二の共通端子908に接続される側の前記点検用開閉素子991の端子電位の大小を測定する回路であり、前記異常検出手段は前記点検用開閉素子991を一時的に開路したときの前記素子電圧監視回路926による測定電位が前記電子制御ユニット900の正負の電源端子の他方の電位に相当しておれば、前記環状共通母線79が断線していると判定し、前記異常処理手段は上記異常検出手段の断線判定に応動して異常報知を行なう。

前記プログラムメモリ922は前記異常検出手段となるプログラム922ｂと異常処理手段となるプログラム922ｃを包含している。前記マイクロプロセッサ920は前記点検用開閉素子991に対して点検指令CH4を供給すると共に、前記素子電圧監視回路（多チャンネルＡＤ変換器）926による監視情報は前記マイクロプロセッサ920に入力されるようになっている。

前記第一の共通端子907は前記電子制御ユニット900の正の電源端子Ｖbに接続されていると共に、前記電子制御ユニット900の複数の前記電気負荷70a〜70nの一端が順次接続される環状共通母線79を介して前記第二の共通端子908に接続されている。前記第二の共通端子908と前記第一の共通端子907とは前記点検用開閉素子991を介して接続されると共に、前記第二の共通端子908はバイアス抵抗995を介して前記電子制御ユニット900の負の電源回路GNDに接続されている。
前記点検用開閉素子991は前記電子制御ユニット900の正の電源端子Ｖbの位置にあって、前記点検用開閉素子991の開閉動作に応動して前記第一・第二の共通端子907，908間を接続又は分離する開閉素子となっている。前記異常検出手段は前記点検用開閉素子991を一時的に開路したときの前記第二の共通端子908の電位が前記電子制御ユニット900の負の電源回路GNDの電位に相当しておれば、前記環状共通母線79が断線していると判定する断線異常検出手段を包含している。
従って、プラスコモン配線の電気負荷に対しても環状共通母線を設けることができる。なお、プラスコモン配線の電気負荷の場合には、電気負荷の駆動用開閉素子は安価なＮＰＮトランジスタ又はＮチャンネル型電界効果トランジスタを使用することができる。

前記第一の共通端子907は前記電子制御ユニット900の正の電源端子Ｖbに接続されていると共に、前記電子制御ユニット900の複数の前記入力センサ80a〜80nの一端が順次接続される環状共通母線79を介して前記第二の共通端子908に接続されている。前記第二の共通端子908と前記第一の共通端子907とは前記点検用開閉素子991を介して接続されると共に、前記第二の共通端子908はバイアス抵抗995を介して前記電子制御ユニット900の負の電源回路GNDに接続されている。
前記点検用開閉素子991は前記電子制御ユニット900の正の電源端子Ｖbの位置にあって、前記点検用開閉素子991の開閉動作に応動して前記第一・第二の共通端子907，908間を接続又は分離する開閉素子となっている。
前記異常検出手段は前記点検用開閉素子991を一時的に開路したときの前記第二の共通端子908の電位が前記電子制御ユニット900の負の電源回路GNDの電位に相当しておれば、前記環状共通母線79が断線していると判定する断線異常検出手段を包含している。
従って、プラスコモン配線の入力センサに対しても環状共通母線を設けることができる。

前記点検用開閉素子991の負端と前記バイアス抵抗995との接続点と前記第二の共通端子908間には逆流阻止ダイオード992が接続され、前記逆流阻止ダイオード992には分圧抵抗996が並列接続されていると共に、前記異常検出手段は前記点検用開閉素子991を開路したときと閉路したときに対応した一対の異常検出手段と素子異常識別手段を包含している。
前記素子異常識別手段は前記点検用開閉素子991に開路指令を与えたときの負端電位が所定値以上であることによって当該開閉素子が開路できない短絡異常であると判定し、前記点検開閉素子991に閉路指令を与えたときの負端電位が前記バイアス抵抗995と分圧抵抗996による分圧電圧に相当した電位であることによって当該点検用開閉素子991が閉路できない破断異常であると判定する手段となっている。
従って、断線異常の検出のみならず、点検用開閉素子の異常状態も検出できる。

前記素子電圧監視回路は多チャンネルＡＤ変換器926を包含し、前記多チャンネルＡＤ変換器926は前記点検用開閉素子991の監視端電位に比例した電圧のデジタル変換値を前記マイクロプロセッサ920に入力するものとなっている。

この発明の実施の形態１である電子制御装置を示す回路ブロック図である。実施の形態１である電子制御装置の動作を説明するフローチャートである。この発明の実施の形態２である電子制御装置を示す回路ブロック図である。実施の形態２である電子制御装置の動作を説明する前半フローチャートである。実施の形態２である電子制御装置の動作を説明する後半フローチャートである。この発明の実施の形態３である電子制御装置を示す回路ブロック図である。実施の形態３である電子制御装置の動作を説明する前半フローチャートである実施の形態３である電子制御装置の動作を説明する後半フローチャートである。この発明の実施の形態４である電子制御装置を示す回路ブロック図である。

符号の説明

30a〜30n 電気負荷（12Ｖ系） 40a〜40n 入力センサ（ON/OFF）
59，79 環状共通母線 50a〜50n 電気負荷（５Ｖ系）
60a〜60n 入力センサ（アナログ） 70a〜70n 電気負荷（12Ｖ系）
80a〜80n 入力センサ（ON/OFF） 90a 定電流制御回路
90b 過熱遮断回路 92 導通制御トランジスタ
93 遮断制御トランジスタ 96 温度検出素子

100，300，600，900 電子制御ユニット
101，301，601，901 外部電源
103，303，603，903 警報・表示器
105，305b，605，905 負荷・センサ群
106，606，906 入力センサ（アナログ）
107，307，607，907 第一の共通端子
108，308，608，908 第二の共通端子
120，320，620，920 マイクロプロセッサ
122，322，622，922 プログラムメモリ

122a，322a，622a，922a 制御プログラム
122b，322b，622b，922b 異常検出プログラム
122c，322c，622c，922c 異常処理プログラム
126，326，626，926 多チャンネルＡＤ変換器
129，329，629，929 不揮発データメモリ
190，390，690,990 点検制御回路
191，391，691，991 点検用開閉素子
392，692，992 逆流阻止ダイオード

198 素子電圧監視回路
694 電流検出抵抗
195，395，695，995 バイアス抵抗
396，696，996 分圧抵抗
397，997c 素子電圧監視回路（監視入力抵抗）
699a 素子電圧監視回路（第一の比較判定回路）
699b 素子電圧監視回路（第二の比較判定回路）

403b，503b，703b，803b 素子異常識別手段
215，515，815 異常報知手段
806 異常開路指令手段
217，517，817 異常履歴保存手段
208，408，508，708，808 異常発生確定手段
409，509 加減算手段
709，809 計数手段

210 異常検出手段（122b） 410 異常検出手段（322b）
510 異常検出手段（322b） 710 異常検出手段（622b）
810 異常検出手段（622b） 812 リセット手段
218 異常処理手段（122c） 518 異常処理手段（322c）
818 異常処理手段（622c）
Ｖb 正の電源端子（駆動電源） GND 負の電源端子（グランド回路）
Ｖcc 正の電源端子（制御電源）Ｖ1 第一の閾値電圧
Ｖ2 第二の閾値電圧

Claims

プログラムメモリに格納された制御プログラムの内容と入力センサの動作状態とに応動して、電気負荷を駆動制御するマイクロプロセッサを有し、外部電源から給電される電子制御ユニットと、
複数の前記電気負荷又は入力センサの一端が順次接続される環状共通母線と、
第一・第二の共通端子と、
点検用開閉素子と、
素子電圧監視回路と、
異常検出手段と、及び
異常処理手段とを備える電子制御装置であって、
前記第一の共通端子は前記電子制御ユニットの正負の電源端子のいずれか一方に接続されていると共に、前記環状共通母線を介して前記第二の共通端子に接続され、
前記第二の共通端子と前記第一の共通端子とは前記点検用開閉素子を介して接続されると共に、前記第二の共通端子はバイアス抵抗を介して前記電子制御ユニットの正負の電源端子の他方に接続されており、
前記点検用開閉素子は前記電子制御ユニットの正負の電源端子のいずれか一方の位置にあって、前記点検用開閉素子の開閉動作に応動して前記第一・第二の共通端子間を接続又は分離する開閉素子であり、
前記素子電圧監視回路は前記第二の共通端子に接続される側の前記点検用開閉素子の端子電位の大小を測定する回路であり、
前記異常検出手段は前記点検用開閉素子を一時的に開路したときの前記素子電圧監視回路による測定電位が前記電子制御ユニットの正負の電源端子の他方の電位に相当しておれば、前記環状共通母線が断線していると判定し、
前記異常処理手段は上記異常検出手段の断線判定に応動して異常報知を行なうようにしたことを特徴とする電子制御装置。
前記プログラムメモリは前記異常検出手段となるプログラムと前記異常処理手段となるプログラムを包含し、
前記マイクロプロセッサは前記点検用開閉素子に対して点検指令を供給すると共に、前記素子電圧監視回路による監視情報は前記マイクロプロセッサに入力されるものであることを特徴とする請求項１記載の電子制御装置。
前記第一の共通端子は前記電子制御ユニットの負の電源端子に接続されたグランド回路に直接接続されていると共に、複数の前記電気負荷の一端が順次接続される前記環状共通母線を介して前記第二の共通端子に接続され、
前記第二の共通端子は前記点検用開閉素子を介して前記電子制御ユニットのグランド回路に接続されると共に、バイアス抵抗を介して正電位電源回路に接続されており、
前記点検用開閉素子の負端は前記グランド回路に接続されていると共に、正端は前記第二の共通端子から前記環状共通母線と第一の共通端子を介して前記グランド回路に接続され、前記異常検出手段は前記点検用開閉素子を一時的に開路したときの前記正端電位が所定閾値以上であれば、前記環状共通母線が断線していると判定することを特徴とする請求項１又は請求項２記載の電子制御装置。
前記第一の共通端子は前記電子制御ユニットの負の電源端子に接続されたグランド回路に直接接続されていると共に、複数の前記入力センサの一端が順次接続される前記環状共通母線を介して前記第二の共通端子に接続され、
前記第二の共通端子は前記点検用開閉素子を介して前記電子制御ユニットのグランド回路に接続されると共に、バイアス抵抗を介して正電位電源回路に接続されており、
前記点検用開閉素子の負端は前記グランド回路に接続されていると共に、正端は前記第二の共通端子から前記環状共通母線と第一の共通端子を介して前記グランド回路に接続され、前記異常検出手段は前記点検用開閉素子を一時的に開路したときの前記正端電位が所定閾値以上であれば、前記環状共通母線が断線していると判定することを特徴とする請求項１又は請求項２記載の電子制御装置。
前記点検用開閉素子の正端と前記バイアス抵抗との接続点と、前記第二の共通端子間には逆流阻止ダイオードが接続され、前記逆流阻止ダイオードには分圧抵抗が並列接続されていると共に、前記異常検出手段は前記点検用開閉素子を開路したときと閉路したときに対応した一対の素子異常識別手段を包含し、
前記素子異常識別手段は前記点検用開閉素子に開路指令を与えたときの正端電位が所定値未満であることによって前記点検用開閉素子が開路できない短絡異常であると判定し、前記点検開閉素子に閉路指令を与えたときの正端電位が前記バイアス抵抗と分圧抵抗による分圧電圧に相当した電位であることによって、前記点検用開閉素子が閉路できない破断異常であると判定することを特徴とする請求項３又は請求項４記載の電子制御装置。
前記点検用開閉素子は電流検出抵抗と定電流制御回路と過熱遮断回路とを備え、ドレーン端子を正端子とし、ソース端子を負端子とするＮチャンネル電界効果型のパワートランジスタによって構成されていると共に、前記異常検出手段は素子異常識別手段を包含し、前記定電流制御回路は前記電流検出抵抗の検出電圧に応動する導通制御トランジスタを備え、前記パワートランジスタに流れる電流が前記パワートランジスタの定格電流に対応した所定の基準電流値よりも大きな値である制限閾値電流以上の電流とならないように前記パワートランジスタの導通状態を線形制御して、前記環状共通母線の断線状態において前記第二の共通端子側の配線が電源線に混触する天絡異常が発生したときに前記パワートランジスタの両端電圧を所定の論理判定電圧以上の値に維持する負帰還制御回路であり、
前記電流検出抵抗は前記パワートランジスタのドレーン電流に比例した微小電流が流れる電流ミラー回路に直列接続されていて、当該電流検出抵抗は前記パワートランジスタに前記基準電流が流れているときに第一の両端電圧を発生し、前記パワートランジスタに前記制限閾値電流が流れているときに第二の両端電圧を発生するように構成され、
前記第一の両端電圧は前記導通制御トランジスタのゲートオフ電圧以下の値に設定され、前記第二の両端電圧は前記導通制御トランジスタのゲートオン電圧以上の値に設定され、前記過熱遮断回路は前記パワートランジスタの近傍温度を検出する温度検出素子と遮断制御トランジスタとを備え、前記パワートランジスタの近傍温度が所定温度を超過したときに、前記パワートランジスタを遮断する比較制御回路であり、
前記素子異常識別手段は前記点検用開閉素子であるパワートランジスタに閉路指令を与えたときの正端子電位が所定値以上であるときに前記パワートランジスタが閉路できない破断異常であるか前記天絡異常による過電流通電状態であると判定する手段であることを特徴とする請求項３〜請求項５のいずれか１項に記載の電子制御装置。
前記素子異常識別手段には異常開路指令手段が付加されており、
前記異常開路指令手段は前記素子異常識別手段が環状共通母線の天絡異常又は点検用開閉素子の破断異常を検出したときに作用して、前記点検用開閉素子に開路指令を供給する手段であることを特徴とする請求項６記載の電子制御装置。
前記第一の共通端子は前記電子制御ユニットの正の電源端子に接続されていると共に、前記電気負荷の一端が順次接続される環状共通母線を介して前記第二の共通端子に外部接続され、
前記第二の共通端子と前記第一の共通端子とは前記点検用開閉素子を介して接続されると共に、前記第二の共通端子はバイアス抵抗を介して前記電子制御ユニットの負の電源回路に接続されており、
前記点検用開閉素子は前記電子制御ユニットの正の電源端子の位置にあって、前記点検用開閉素子の開閉動作に応動して前記第一・第二の共通端子間を接続又は分離する開閉素子であり、
前記異常検出手段は前記点検用開閉素子を一時的に開路したときの前記第二の共通端子の電位が前記電子制御ユニットの負の電源回路の電位に相当しておれば、前記環状共通母線が断線していると判定する断線異常検出手段を包含していることを特徴とする請求項１又は請求項２記載の電子制御装置。
前記第一の共通端子は前記電子制御ユニットの正の電源端子に接続されていると共に、前記入力センサの一端が順次接続される環状共通母線を介して前記第二の共通端子に接続され、
前記第二の共通端子と前記第一の共通端子とは前記点検用開閉素子を介して接続されると共に、前記第二の共通端子はバイアス抵抗を介して前記電子制御ユニットの負の電源回路に接続されており、
前記点検用開閉素子は前記電子制御ユニットの正の電源端子の位置にあって、前記点検用開閉素子の開閉動作に応動して前記第一・第二の共通端子間を接続又は分離する開閉素子であり、
前記異常検出手段は前記点検用開閉素子を一時的に開路したときの前記第二の共通端子の電位が前記電子制御ユニットの負の電源回路の電位に相当しておれば、前記環状共通母線が断線していると判定する断線異常検出手段を包含していることを特徴とする請求項１又は請求項２記載の電子制御装置。
前記点検用開閉素子の負端と前記バイアス抵抗との接続点と前記第二の共通端子間には逆流阻止ダイオードが接続され、前記逆流阻止ダイオードには分圧抵抗が並列接続されていると共に、前記異常検出手段は前記点検用開閉素子を開路したときと閉路したときに対応した一対の素子異常識別手段を包含し、
前記素子異常識別手段は前記点検用開閉素子に開路指令を与えたときの負端電位が所定値以上であることによって前記点検用開閉素子が開路できない短絡異常であると判定し、前記点検開閉素子に閉路指令を与えたときの負端電位が前記バイアス抵抗と分圧抵抗による分圧電圧に相当した電位であることによって前記点検用開閉素子が閉路できない破断異常であると判定する手段であることを特徴とする請求項８又は請求項９に記載の電子制御装置。
前記素子電圧監視回路は多チャンネルＡＤ変換器を有し、前記多チャンネルＡＤ変換器は前記点検用開閉素子の監視端電位に比例した電圧のデジタル変換値を前記マイクロプロセッサに入力するものであることを特徴とする請求項５又は請求項１０記載の電子制御装置。
前記素子電圧監視回路は第一・第二の比較判定回路を有し、前記第一・第二の比較判定回路は前記点検用開閉素子の監視端電位に比例した電圧と前記電子制御ユニットの電源電圧に比例した第一・第二の閾値電圧とを比較して、当該比較結果を前記マイクロプロセッサに入力する回路であり、
前記第一の閾値電圧は前記電源電圧よりも低く、前記電源電圧を前記バイアス抵抗と前記分圧抵抗によって分圧した電圧よりも高い電圧であり、
前記第二の閾値電圧は前記電源電圧を前記バイアス抵抗と前記分圧抵抗によって分圧した電圧よりも低い電圧であることを特徴とする請求項５又は請求項１０記載の電子制御装置。
前記異常検出手段は前記点検用開閉素子を開路したときと閉路したときに対応した一対の加減算手段と異常発生確定手段とを有し、
前記加減算手段は前記異常検出手段が異常ありと判定したときには第二の変分値を加算又は減算すると共に、前記異常検出手段が異常なしと判定したときには第一の変分値を減算又は加算して相互に相殺するように現在値メモリに対する加減算補正を行い、異常なし判定が継続したときには所定の正常側限界値において前記第一の変分値による加減算補正を停止する手段であり、
前記異常発生確定手段は前記第一・第二の変分値の累積によって前記加減算手段の現在値が所定の異常側限界値の域外となったときに異常検出信号を発生する手段であり、前記第二の変分値は第一の変分値よりも大きな値であって、しかも前記異常側限界値と正常側限界値との差である許容累積値よりも小さな値として設定されていることを特徴とする請求項１〜請求項１２のいずれか１項に記載の電子制御装置。
前記異常検出手段は前記点検用開閉素子を開路したときと閉路したときに対応した一対の計数手段とリセット手段と異常発生確定手段とを有し、
前記計数手段は前記異常検出手段が前記点検用開閉素子を開路した後、又は閉路した後に異常ありと判定したときには、現在値を増加又は減少するエラーカウンタであり、
前記リセット手段は前記異常検出手段が前記点検用開閉素子を開路した後、又は閉路した後に、異常なしと判定したときには、前記エラーカウンタの現在値を初期値にリセットする手段であり、
前記異常発生確定手段は前記エラーカウンタの現在値が所定の異常側限界値の域外となったときに異常検出信号を発生する手段であることを特徴とする請求項１〜請求項１２のいずれか１項に記載の電子制御装置。
前記異常検出手段に付加された異常処理手段は、異常報知手段を包含し、
前記異常報知手段は前記異常発生確定手段が異常検出信号を発生したことに伴って、異常報知指令を発生する手段であることを特徴とする請求項１３又は請求項１４記載の電子制御装置。
前記異常検出手段に付加された異常処理手段は、異常履歴保存手段を包含し、
前記異常履歴保存手段は前記異常発生確定手段が異常検出信号を発生したときに異常内容に応じた識別記憶を行うと共に、前記環状共通母線の断線異常であったのか素子異常であったのかを識別して前記マイクロプロセッサを介して不揮発データメモリに転送保存する手段であることを特徴とする請求項１３〜請求項１５のいずれか１項に記載の電子制御装置。