JP4046645B2 - 半導体デバイス及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体デバイス及びその製造方法に関し、特に半導体素子が複数個形成されたウエハーを、所定厚さの個別の半導体チップに分離し、かつ半導体チップに配線接続用トレンチを形成する工程に関する。
【0002】
【従来の技術】
半導体デバイスは、公知の拡散、フォトリソグラフィー、エッチング、CVD、PVD等の技術を用い、半導体ウエハーに半導体素子を作り込む工程(通常は前半工程と呼ばれる)と、半導体ウエハー上の半導体素子を個々の半導体チップに切断して分割し、その半導体チップにリードフレームやTAB等を接続してパッケージ化する工程(通常は後半工程と呼ばれる)に大別できる。
半導体デバイスの製造コストの低減を図るため、前半工程においては、半導体素子の微細化とウエハーの大口径化を行い、一ウエハー当り半導体チップの取れ数の向上を図っている。また、後半工程においては、実装密度の向上やモールドを用いないベアチップ実装を行っている。
【0003】
また、近年、ロジック系デバイスの高速化や電子機器の小型化に伴い、一つのパッケージに複数の半導体チップを実装する、システム・イン・パッケージ(SIP)技術が普及しつつある。特に、高速化に対応するという点では、従来のチップ毎の個別パッケージや、複数のチップ機能を一チップに組み込むシステム・オン・チップ(SOC)に比べ有利と言われている。デバイス設計・試作期間短縮や、半導体チップサイズ縮小による前半工程での歩留まり向上などにも有利であり、大変注目されている。
【0004】
従来の後半工程では、ウエハーの裏面を、砥石により研削し、所定の厚さまで薄層化(機械研磨)する工程と、ダイシングによりに切断して分割する工程によって、個々の半導体チップを得ていた。
しかし、ウエハーの大口径化、半導体チップの薄層化に伴い、上記薄層化・分割方法を用いると、研削面に生じるマイクロクラックによるチッピングや、ダイシングによるチッピングが生じ易く、抗折強度低下につながっていた。また、ダイシングのための半導体チップ間の間隔(スクライブライン幅)も縮小できなかった。
【0005】
これらの問題を解決するため、ウエハー表面にレジストパターンを設け、ドライエッチングすることにより、チップ分割用やチップ接続用のトレンチを形成する手法(例えば、特許文献1参照)や、機械研磨後、ドライエッチングにより所定の厚さまで薄層化加工する手法(例えば、特許文献2、3、4参照)が知られている。
【0006】
【特許文献1】
特開2002−25948号公報
【特許文献2】
特開2001−257186号公報
【特許文献3】
特開2001−257247号公報
【特許文献4】
特開2001−257248号公報
【0007】
【発明が解決しようとする課題】
しかしながら、上記特許文献1の手法では、チップ分割・薄層化のためウエハー裏面を機械研磨することが必要であり、チッピングによる抗折強度低下が依然生じ易い。
また、上記特許文献2、3、4の手法では、機械研磨によるチッピングで抗折強度低下が依然生じ易い。また、機械研磨時はウエハー表面にバックグラインドテープを、ダイシング時にはウエハー裏面にダイシングテープを貼り付ける必要が生じる。また、ドライエッチングと、機械研磨とダイシングの工程間では、真空と大気の間で搬送が必要であり、搬送中ウエハー割れが生じ易い。
【0008】
本発明の主要な目的の1つは、ウエハーから、薄層化されかつトレンチが形成された半導体チップを容易に効率よく形成する半導体デバイスの製造方法、及びこの製造方法により製造された半導体デバイスを提供することを目的とする。
【0009】
【課題を解決するための手段】
かくして、本発明によれば、ウエハーの半導体素子形成側の表面にトレンチを形成するドライエッチングと、前記ウエハーの裏面全面を薄層化するドライエッチングが、同じ雰囲気中で同時に行われる半導体デバイスの製造方法であって、前記トレンチが、チップ分割用トレンチ、配線接続用トレンチ及びキャパシタ形成用トレンチのうちの少なくとも前記チップ分割用トレンチ及び前記配線接続用トレンチであり、前記ドライエッチングは、前記配線接続用トレンチの幅が前記チップ分割用トレンチの幅よりも広く設定して行われると共に、前記チップ分割用トレンチの形成が前記ウエハーの裏面まで所定厚みを残した時点で終了し、ドライエッチング後に、ウエハーをチップ分割用トレンチに沿って半導体チップ毎に分割する半導体デバイスの製造方法が提供される。
【0010】
ここで、本発明において、半導体デバイスとしては、トランジスタ、ダイオード、キャパシタ、抵抗、配線、インダクタ等の半導体素子、あるいはこれらの半導体素子を組み合わせた回路などが形成されたチップ状半導体デバイスが挙げられる。
また、本発明において、ドライエッチングにて形成されるウエハー表面のトレンチは、上述のようにチップ分割用トレンチ、配線接続用トレンチ及びキャパシタ形成用トレンチのうちの少なくとも前記チップ分割用トレンチ及び前記配線接続用トレンチであり、これらの各種トレンチを2つ以上同時に形成するようにしてもよい。
【0011】
本発明によれば、ウエハー表面における分割前の複数のチップ相当領域の間隔(スクライブライン幅)の縮小による一ウエハー当りの半導体チップの取れ数の向上と、機械研磨やダイシングによるチッピング防止を図ることができ、歩留まりを向上させることができる。また、半導体チップの個片化、薄層化と同時に、配線接続用トレンチやキャパシタ形成用トレンチの同時形成が可能となり、半導体デバイスの生産効率を向上させることができる。すなわち、半導体チップの薄層化、積層化による高密度・高機能半導体チップ実装を生産性良く実現することができる。
【0012】
【発明の実施の形態】
本発明の半導体デバイスの製造方法において、ウエハー表面の複数のチップ相当領域には、公知の半導体前半工程プロセスによって所望の半導体素子や電極等を形成し、電極以外の領域にパッシベーション膜を形成することができる。また、その後のドライエッチングの前に、電極及びパッシベーション膜の表面に、公知のフォトリソグラフィー技術を用いて、レジスト膜を形成し、かつレジスト膜の表面におけるチップ分割用トレンチを形成する位置、配線接続用トレンチを形成する位置及びキャパシタ形成用トレンチを形成する位置のうちの少なくとも1つにレジスト開口部を形成することができる。
【0013】
本発明において、(1)ドライエッチングは、チップ分割用トレンチがウエハーを貫通することにより半導体チップ毎に分割することができる、あるいは(2)ドライエッチングは、チップ分割用トレンチの形成がウエハーの裏面まで所定厚みを残した時点で完了することができる。
上記(1)の場合、ドライエッチングと同時に、チップ分割工程を行うことができる。一方上記(2)の場合は、ドライエッチング後、必要時にウエハーをチップ分割用トレンチに沿って半導体チップ毎に分割することができる。
また、上記(1)(2)の場合に配線接続用トレンチも同時に形成するに際しては、配線接続用トレンチはウエハーを貫通するようにドライエッチングが行われることが望ましい。つまり、(1)では配線接続用トレンチとチップ分割用トレンチの両方がウエハーを貫通した時点で終了し、(2)では配線接続用トレンチがウエハーを貫通し、かつチップ分割用トレンチがウエハーの裏面まで所定厚みを残した時点で終了するように、チップ分割用トレンチ、配線接続用トレンチ等を形成するための各レジスト開口部の幅の比率や、ドライエッチングの各種設定条件等を最適値に設定することが望ましい。
【0014】
本発明において、ドライエッチングとしては、プラズマエッチング、気相エッチング、反応性イオンエッチング、スパッタエッチング、イオンビームエッチング等を挙げることができ、特に限定されるものではないが、ウエハーの材質、要求されるトレンチの加工精度等の条件によって好ましいドライエッチングが選択される。例えば、シリコンウエハーでは、F系ガス、CL系ガスとしてSF6、CF4、C2F6、C3F8、Cl2等をエッチングガスとして用いるドライエッチングを採用することができる。
【0015】
本発明において、上記(2)の場合、以下の▲1▼▲2▼▲3▼▲4▼▲5▼のようにすることが好ましい。
▲1▼配線接続用トレンチの幅は、チップ分割用トレンチの幅よりも広く設定することが好ましい。つまり、ドライエッチングでは、シリコン加工に当るイオンがレジスト開口部の狭い間隙に入射することができなくなる問題(マイクロローディング効果)があり、マイクロローディング効果によって接続用トレンチ7を貫通させた時点で、分割用トレンチ6も貫通させてしまうと、ウエハー全体の強度が著しく低下し、ハンドリングに支障を来たしてしまう。そのため、具体的には配線接続用トレンチを形成するためのレジスト開口部の幅を、チップ分割用トレンチを形成するためのレジスト開口部の幅よりも広く設定することにより、接続用トレンチ7を貫通させた時点で、分割用トレンチ6を貫通させないようにすることができ、それによってウエハー全体の強度をある程度維持させ、ハンドリングに支障を来たさないようにすることができる。
【0016】
▲2▼エッチング完了後のチップ分割用トレンチの中心線の基板断面積が、接続用トレンチの中心線の基板断面積より十分大きく設定する。このようにすれば、接続用トレンチを割らずに、チップ分割用トレンチに沿って確実にかつ容易に割ることができ、分割不良を防止することができる。
【0017】
▲3▼配線接続用トレンチは、チップ分割用トレンチを挟んで略線対称的に形成されることが好ましい。ここで、配線接続用トレンチ及び/又はチップ分割用トレンチは、略同一直線上に延びる溝状に形成された場合と、有底筒状の孔が略同一直線上にミシン目状に並んで形成された場合の両方を含み、上記「略線対称的」は、配線接続用トレンチ及び/又はチップ分割用トレンチが、上記有底筒状の孔がミシン目状に並んだ状態も線として考えた場合も包含している。
配線接続用トレンチが、チップ分割用トレンチを挟んで略線対称的に形成されていない場合は、チップ分割の際、チップ分割用トレンチに近い方の接続用トレンチに力が加わって割れるおそれがあるため、略線対称的な配置とすることによりチップ分割用トレンチに力を集中させて分割不良を防止することができる。なお、トレンチは、チップ分割用トレンチとしては、一般的なストレート形状(線状)の溝の他にも、有底筒状の孔をミシン目状に複数並列させてもよい。この有底筒状の孔の形状は円形、三角形、方形等でもよく、三角形、方形等の角部を有する形状の場合は、複数の孔のそれぞれの角部を同一直線上に配置することにより分割する際の力を同一直線上に集中させ易くなる。
【0018】
▲4▼チップ分割用トレンチは、略同一直線上に配置されてウエハーの端面から端面までパターニングされることが好ましい。このようにすることによって、ウエハーの状態からチップ分割を行うに際して、端面から端面まで全部を容易に割ることができ、チップ分割の効率化を図ることができる。
【0019】
▲5▼チップ分割用トレンチは、ウエハーのへき開が容易な方向に沿って形成されることが好ましい。例えば、シリコンウエハーの場合、へき解容易方向は結晶面方位の [100]方向であるため、チップ分割用トレンチは[100]方向に沿って形成し、かつ複数のチップ分割用トレンチを[100]方向に平行に配置することが好ましい。このようにすれば、分割不良を防止してウエハーを容易にチップ毎に分割することができる。
【0020】
本発明において、上記(1)のドライエッチングの後に、各半導体チップの裏面をウエットエッチングするのも好ましく、あるいは上記(2)のドライエッチングの後に、ウエハーの裏面をウエットエッチングするのも好ましい。このウエットエッチングによって、ドライエッチングの際にウエハー裏面に生じた結晶欠陥層を除去し、実装時の抗折強度を確保することができる。なお、このウエットエッチングに際しては、例えばシリコンウエハーの場合、フッ酸と硝酸の混合液を好適に用いることができる。
【0021】
本発明は、別の観点によれば、半導体デバイスの製造方法により製造された、高密度・高機能半導体チップ実装に適した半導体デバイスを提供することができる。
以下、本発明の実施の形態を図面に基づいて詳説する。
【0022】
[実施の形態1]
図1は本発明の実施の形態1の半導体デバイスの製造方法を説明する工程説明図であり、図2は図1(c)の平面図である。
【0023】
本発明の半導体デバイスの製造に際しては、図1(a)に示すように、厚さT1が625μmのシリコンウエハー1の表面のチップ相当領域に公知の半導体前半工程プロセスによってトランジスター、ダイオード回路等を形成した能動領域2と、電極としてのAlパッド3を形成する。そして、図1(b)に示すように、Alパッド3以外の領域に公知の技術によって膜厚1μmのパッシベーション膜4を形成する。
【0024】
次に、図1(b)に示すように、Alパッド3及びパッシベーション膜4の表面に、公知のフォトリソグラフィー技術により、膜厚T2が25μmのレジスト膜5を形成すると共に、チップ分割用トレンチ及び配線接続用トレンチを形成する位置にレジスト開口部5a、5bを開口させる。このとき、レジスト開口部5aは、チップ相当領域間に格子状に、かつ開口幅W1が5μmとして形成される。また、レジスト開口部5bは、チップ相当領域内の外周縁に沿って所定間隔で複数個形成され、その形状は円形であり、開口幅(径)W2は10μmである。
【0025】
次に、図1(c)に示すように、公知のシリコンドライエッチング技術を用いて、ウエハー1の表面と裏面を同時にエッチングする。ガス圧は0.001〜1Torr、ガス種はSF6、CF4、C2F6、C3F8、O2、Cl2が用いられる。シリコンドライエッチングでは、反応性イオン8により、ウエハー1の表面にはチップ分割用トレンチ6及び配線接続用トレンチ7が形成され、それと同時に裏面全面がエッチングされる。
【0026】
ドライエッチングの進行に伴い、図1(c)(d)に示すように、チップ分割用トレンチ6が貫通して、個別の半導体チップ9に分割され、かつ配線接続用トレンチ7が貫通し、チップ厚さT3が120μmとなったところでドライエッチングが完了する。
【0027】
次に、図1(e)に示すように、公知技術のアッシングを用いて、レジスト膜5を剥離し、ドライエッチングにより生じたチップ9裏面の結晶欠陥層を、ウエットエッチングにより除去する。このウエットエッチングには、フッ酸及び硝酸の混合液が用いられる。
【0028】
以上の工程により、幅(径)W2:10μmの複数個の配線接続用トレンチ7を備え、厚さT3が120μmまで薄層化された個別の半導体チップ9が形成される。
【0029】
[実施の形態2]
図3は本発明の実施の形態2の半導体デバイスの製造方法を説明する図であって、ドライエッチング終了時のウエハー表面の要部を示す平面図であり、図4は同実施の形態2におけるドライエッチング終了時に形成された各トレンチの形状、寸法、配置を説明する図であり、図5はアスペクト比の定義を説明する図であり、図6はシリコンドライエッチングレートのアスペクト比依存性の例を示すグラフ図であり、図7はウエハーの表面と裏面を同時にドライエッチングしたときのエッチング量のエッチング時間依存性の例を示すグラフ図である。なお、図3〜図5において、実施の形態1と同様の要素には同一の符号を付している。
【0030】
この実施の形態2の半導体デバイスの製造に際しては、ドライエッチングの前工程のレジストパターン形成において、配線接続用トレンチ17を形成する位置に、円形のレジスト開口部15bを形成するが、チップ分割用トレンチ16を形成する位置には、複数個の円形のレジスト開口部15aをミシン目状に形成する。この場合、略同一線状に配置された複数個のレジスト開口部15aを挟んで、線対称的に複数個のレジスト開口部15bを配置する。
【0031】
また、ドライエッチングは、ウエハー1の表面と裏面を同時にエッチングするが、図4(a)に示すように、配線接続用トレンチ17がウエハー1を貫通し、かつチップ分割用トレンチ16がウエハー1の裏面まで所定厚みT4を残した時点で終了する。なお、この場合のドライエッチングのガス圧、ガス種は、実施の形態1と同様とすることができる。その後、従来公知のアッシングによりレジスト膜15を除去し、従来公知の方法(例えば、ウエハー端面よりチップ分割用トレンチに沿って力を加える)により、ウエハー1を各チップ単位に分割する。
【0032】
ところで、図5と図6に示すように、一般的にドライエッチングが進行するとアスペクト比は大きくなり、アスペクト比が大きくなるにつれ、ドライエッチングレートは低下する。これは、シリコン加工に当るイオンがレジスト開口部の狭い間隙に入射することができなくなる問題(マイクロローディング効果)が発生することによる。つまり、トレンチを深く形成していくにつれてエッチング効率が低下する。したがって、チップ分割用トレンチがウエハーを貫通するある程度以前に、配線接続用トレンチがウエハーを貫通できるように、チップ分割用トレンチ形成位置のレジスト開口部の幅よりも、配線接続用トレンチ形成のレジスト開口部の幅よりもある程度大きくする必要がある。
【0033】
そのため、本実施の形態2では、チップ分割用トレンチ形成位置のレジスト開口部15aの幅W3を5μmに設定し、これよりも配線接続用トレンチ形成位置のレジスト開口部15bの幅W4を50μmと大きく設定することにより、配線接続用トレンチ17がウエハー1を貫通し、その時点でチップ分割用トレンチ16がウエハー1の裏面まで所定厚みT4を残した位置まで到達するようにしている(図4参照)。
【0034】
図7は実施の形態2におけるウエハーの表面と裏面を同時にドライエッチングしたときのエッチング量のエッチング時間依存性を示すグラフ図である。図7に示すように、本実施の形態2のドライエッチングに際しては、ウエハー裏面は、全面エッチングするため、エッチングレートは一定である。配線接続用トレンチ17が裏面まで貫通したとき、エッチングを終了する。ドライエッチング前のシリコンウエハーの厚さは625μmである。ドライエッチング終了後、アッシングによりレジスト膜15を除去して得られたウエハー1の厚さT5は300μm、チップ分割用トレンチ16の幅W3は10μm、分割用トレンチ16の深さD1は185μm、配線接続用トレンチ7の幅W4は50μmである(図4参照)。
【0035】
このようにして得られるウエハー1の第1の条件として、図4(b)に示すように、チップ分割用トレンチ16の幅Lstと接続用トレンチ17の幅Lctの関係は、上述したように、
Lst<Lct
である事が必要である。マイクロローディング効果により、接続用トレンチ17を貫通させた時点で、分割用トレンチ16を貫通させないためである。これは、チップ分割用トレンチ16が完全に貫通してしまうと、ウエハー1全体の強度が著しく低下し、ハンドリングに支障を来たすからである。この実施の形態2では、
Lct=50[μm]
Lst=10[μm]
としている。
第2の条件として、エッチング完了後のチップ分割用トレンチ16の中心線P1の基板断面積が、接続用トレンチ17の中心線P2の基板断面積より十分小さい必要がある。即ち、
m(Lst×T4+Sst×T5)<<n(Sct×T5)
Lst:分割用トレンチ16の幅
T4:分割用トレンチ底部残膜
Sst:分割用トレンチ間隔
T5:ウエハー残厚
Sct:接続用トレンチ間隔
このとき、m、nはそれぞれ1チップ1辺当りの分割用トレンチ個数、接続用トレンチ個数である。これは、接続用トレンチ17を割らずに、チップ分割用トレンチ16に沿って割らなければならないからである。実施の形態2の場合、
Lst=10[μm]
T4=115[μm]
Sst=5[μm]
T5=300[μm]
Sct=250[μm]
m=1000、n=50(チップ1辺10mm)
m(Lst×T4+Sst×T5)=2650000
n(Sct×T5)=3750000
となる。
第3の条件として、接続用トレンチ17(中心線P2)は、チップ分割用トレンチ16の中心線P1に対し線対称に配置されていることが必要である。これは、線対称でないと、チップ分割の際、接続用トレンチ17に力がかからないようにするためである。
第4の条件として、同一直線上(中心線P1)に並ぶ複数のチップ分割用トレンチ16は、ウエハー1の端面から端面までパターニングされている事が必要である。これは、ウエハーの状態からチップ分割を行うには、端面から端面まで全部を容易に割る必要があるからである。
第5の条件として、チップ分割用トレンチ16はウエハー1のへき開が容易な方向に沿って形成されることが必要である。例えば、シリコンウエハーの場合、へき解容易方向は結晶面方位の[100]方向であるため、チップ分割用トレンチは[100]方向に沿って形成し、かつ複数のチップ分割用トレンチを[100]方向に平行に配置することが必要である。
【0036】
[実施の形態3]
本発明の手法を応用した例を図8に示す。この場合、図1(a)の状態にシリコンウエハー1上に、バンプ20を介して半導体子チップ29を接続する。次いで、上記実施の形態1、2と同様に、フォトリソグラフィー技術により、レジスト膜25を形成すると共に、チップ分割用トレンチ及び配線接続用トレンチを形成する位置にそれぞれレジスト開口部25a、25bを開口させる。その後、ウエハー1の表面と裏面を同時にドライエッチングを行い、反応性イオン28により、ウエハー1の表面にチップ分割用トレンチ26及び配線接続用トレンチ27を形成し、それと同時に裏面全面を薄層化する。これにより、ウエハーレベルで半導体子チップ29を一括接続したウエハーから、個片化、薄層化、積層化した半導体チップを効率よく製造することが可能になる。
【0037】
[実施の形態4]
本発明の手法を応用した別の例を図9に示す。この場合、レジスト膜35におけるチップ分割用トレンチ36及び接続用トレンチ37を形成する位置レジスト開口部35a、35bを形成すると共に、キャパシタ形成用トレンチ31を形成する位置にレジスト開口35cを設ける。その後、上記実施の形態1、2と同様に、ウエハー1の表面と裏面を同時にドライエッチングを行い、反応性イオン38により、ウエハー1の表面にチップ分割用トレンチ26、配線接続用トレンチ27及びキャパシタ形成用トレンチ31を形成し、それと同時に裏面全面を薄層化する。これにより、ウエハーの個片化、薄層化と同時に、キャパシタ形成に用いる深いトレンチを形成することができる。
【0038】
[他の実施の形態]
上記実施の形態2では、チップ分割用トレンチは、同一直線上に複数個の有底筒状の孔として複数個並んで形成された場合を例示したが、1本の溝状にチップ分割用トレンチを形成してもよい。なお、この場合も、上述した第1〜5の条件を満たすことが、チップ分割不良を生じずに正確かつ容易にチップ分割を行える上で好ましい。
【0039】
【発明の効果】
本発明によれば、ウエハー表面における分割前の複数のチップ相当領域の間隔(スクライブライン幅)の縮小による一ウエハー当りの半導体チップの取れ数の向上と、機械研磨やダイシングによるチッピング防止を図ることができ、歩留まりを向上させることができる。また、半導体チップの個片化、薄層化と同時に、配線接続用トレンチやキャパシタ形成用トレンチの同時形成が可能となり、半導体デバイスの生産効率を向上させることができる。すなわち、半導体チップの薄層化、積層化による高密度・高機能半導体チップ実装を生産性良く実現することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1の半導体デバイスの製造方法を説明する工程説明図である。
【図2】図1(c)の平面図である。
【図3】本発明の実施の形態2の半導体デバイスの製造方法を説明する図であって、ドライエッチング終了時のウエハー表面の要部を示す平面図である。
【図4】同実施の形態2におけるドライエッチング終了時に形成された各トレンチの形状、寸法、配置を説明する図である。
【図5】アスペクト比の定義を説明する図である。
【図6】シリコンドライエッチングレートのアスペクト比依存性の例を示すグラフ図である。
【図7】ウエハーの表面と裏面を同時にドライエッチングしたときのエッチング量のエッチング時間依存性の例を示すグラフ図である。
【図8】本発明の手法を応用した例を示す断面図である
【図9】本発明の手法を応用した別の例を示す断面図である。
【符号の説明】
1 ウエハー
2 能動領域
3 Alパッド
4 パッシベーション膜
5、15、25、35 レジスト膜
5a、15a、25a、35a レジスト開口部(チップ分割用トレンチの形成位置)
5b、15b、25b、35b レジスト開口部(配線接続用トレンチの形成位置)
35c レジスト開口部(キャパシタ形成用トレンチの形成位置)
6、16、26、36 チップ分活用トレンチ
7、17、27、37 配線接続用トレンチ
31 キャパシタ形成用トレンチ
Claims (10)
- ウエハーの半導体素子形成側の表面にトレンチを形成するドライエッチングと、前記ウエハーの裏面全面を薄層化するドライエッチングが、同じ雰囲気中で同時に行われる半導体デバイスの製造方法であって、
前記トレンチが、チップ分割用トレンチ、配線接続用トレンチ及びキャパシタ形成用トレンチのうちの少なくとも前記チップ分割用トレンチ及び前記配線接続用トレンチであり、
前記ドライエッチングは、前記配線接続用トレンチの幅が前記チップ分割用トレンチの幅よりも広く設定して行われると共に、前記チップ分割用トレンチの形成が前記ウエハーの裏面まで所定厚みを残した時点で終了し、ドライエッチング後に、ウエハーをチップ分割用トレンチに沿って半導体チップ毎に分割することを特徴とする半導体デバイスの製造方法。 - 前記配線接続用トレンチは、前記ドライエッチングにより前記ウエハーを貫通する請求項1に記載の半導体デバイスの製造方法。
- 前記ドライエッチングは、前記チップ分割用トレンチが前記ウエハーを貫通することにより半導体チップ毎に分割する請求項1又は2に記載の半導体デバイスの製造方法。
- 前記配線接続用トレンチは、前記チップ分割用トレンチを挟んで線対称的に形成される請求項2に記載の半導体デバイスの製造方法。
- 前記チップ分割用トレンチは、略同一直線上に配置されて前記ウエハーの端面から端面までパターニングされる請求項2又は4に記載の半導体デバイスの製造方法。
- 前記チップ分割用トレンチは、前記ウエハーのへき開が容易な方向に沿って形成される請求項2、4又は5に記載の半導体デバイスの製造方法。
- 前記ドライエッチングの後に、前記各半導体チップの裏面又は前記ウエハーの裏面をウエットエッチングする請求項1〜6の何れか1つに記載の半導体デバイスの製造方法。
- 前記ウエットエッチングは、フッ酸と硝酸の混合液を用いる請求項7に記載の半導体デバイスの製造方法。
- 前記ドライエッチングの前に、フォトリソグラフィー技術により、前記ウエハーの表面にレジスト膜を形成し、かつ該レジスト膜の表面におけるチップ分割用トレンチを形成する位置、配線接続用トレンチを形成する位置及びキャパシタ形成用トレンチを形成する位置のうちの少なくとも1つにレジスト開口部を形成する請求項1〜8の何れか1つに記載の半導体デバイスの製造方法。
- 請求項1〜9の何れか1つに記載の半導体デバイスの製造方法により製造されたことを特徴とする半導体デバイス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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