KR100568862B1 - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 신뢰성을 증대 또는 극대화할 수 있는 반도체 소자의 콘택 형성방법에 관한 것으로, 그의 형성방법은, 반도체 소자의 콘택 형성방법에 있어서, 제1 층간 절연막에 의해 전기적으로 서로 절연되는 제1 패드 및 제2 패드가 형성된 반도체 기판 상에서 상기 제2 패드에 선택적으로 연결되는 스토리지 노드 콘택을 형성하고, 제2 층간 절연막 또는 스페이서에 의해 상기 스토리지 전극용 콘택 노드에 전기적으로 절연되고 상기 제1 패드에 전기적으로 연결되는 비트 라인을 형성하여 이루어진다.
스토리지 노드 콘택, 비트 라인(bit line), 워드 라인(word line), 스페이서(spacer), 콘택홀(contact hole)

Description

반도체 소자의 콘택 형성방법{Method for forming contact on semiconductor device}
도1은 본 발명에 따른 반도체 소자의 콘택을 개략적으로 나타낸 DRAM 셀의 부분 평면도.
도2 내지 도10은 본 발명에 따른 반도체 소자의 콘택 형성방법을 설명하기 위하여 도1의 Ⅰ∼Ⅰ'선을 취하여 나타낸 공정 사시도들.
*도면의 주요부분에 대한 부호의 설명*
50 : 소자 분리막 52 : 채널
54 : 스토리지 노드 콘택 56 : 비트 라인 콘택
58 : 워드 라인 60 : 반도체 기판
62 : 채널 불순물 영역 64 : 게이트 절연막
66 : 게이트 전극 68 : 금속층
70 : 게이트 상부 절연막 72 : 게이트 스택
74 : 제1 불순물 영역 76 : 제1 스페이서
78 : 제2 불순물 영역 80 : 제1 층간 절연막
82a : 제1 패드 82b : 제2 패드
84 : 스토리지 노드 콘택 라인 86 : 제2 층간 절연막
88 : 그루브 90 : 제2 스페이서
92 : 비트 라인 94 : 캡핑막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 상세하게는 비트라인을 형성한 후에 캐패시터를 형성하는 캐패시터 오버 비트라인(Capacitor Over Bitline; COB) 구조에서의 반도체 소자 콘택 형성방법에 관한 것이다.
최근, 반도체소자의 고집적화에 따라 단위 면적당 메모리 셀이 차지하는 셀 사이즈도 급격하게 감소하고 있고, 반도체 메모리소자인 디램(DRAM)의 경우 셀 사이즈가 1.5㎛2 이하로 줄어드는 추세에 있다. 이와 같은 셀 사이즈의 축소는 단위 셀을 구성하는 도전층 사이의 간격을 줄임으로써 가능하게 된다. 특히, 디램에서는 높은 집적도 때문에 게이트전극 사이의 간격이 디자인 룰(design rule)에 따른 최소 피쳐 사이즈(minimum feature size) 이하로 되어가고 있으며, 비트라인과 드레인영역 사이의 콘택(이하, "비트라인 콘택" 또는 "다이렉트 콘택(Direct Contact; DC)이라 칭함) 또는 스토리지전극과 소오스영역 사이의 콘택(이하, "스토리지 노드 콘택" 또는 "베리드 콘택(Buried Contact; BC)이라 칭함)을 형성하기 위한 콘택홀 도 최소 피쳐 사이즈 정도로 작아지고 있다.
이와 같이, 반도체소자가 고집적화 됨에 따라 하부 배선층과 상부 배선층을 연결시키는 콘택홀과 그 인접한 배선들과의 간격이 감소하고, 또한 상기 콘택홀의 어스펙트비(aspect ratio)도 증가한다. 따라서, 다층 배선구조를 채용하는 고집적 반도체소자에서 사진식각(photolithography) 공정을 이용하여 콘택홀을 형성할 때 원하는 공정을 재현성 있게 실현하는 것이 점점 어렵게 되어, 어느 정도 한계에 도달하게 되었다. 따라서, 이러한 다층 배선구조를 채용하는 고집적 반도체소자에서 일반적인 포토레지스트 패턴만을 사용하여 사진식각(photolithography) 공정을 진행할 수 없기 때문에 선택 식각비가 서로 다른 절연막을 이용한 자기 정렬 콘택(Self-Aligned Contact ; SAC) 방법의 연구 개발이 대두되고 있다.
한편, 비트 라인을 형성한 후에 캐패시터를 형성하는 캐패시터 오버 비트라인(Capacitor Over Bitline; COB) 구조의 경우, 비트라인 사이로 캐패시터의 스토리지 전극과 반도체기판의 활성영역을 연결하는 스토리지 노드 콘택을 형성하여야 한다. 이 스토리지 노드 콘택을 콘택 플러그 타입(contact plug type)으로 형성할 경우 0.2㎛이하의 디자인 룰에서는 스토리지 노드 콘택과 비트라인 사이의 단락(short)이 불가피하게 된다.
따라서, 선택 식각비가 서로 다른 절연막을 이용한 자기 정렬 콘택(Self-Aligned Contact ; SAC) 방법으로 스토리지 노드 콘택과 비트라인 사이의 단락을 방지하기 위한 일 예가 미국 특허 5,879,986호에 개시되어 있다. 이와 같은 자기 정렬 콘택 방법에 따르면, 비트 라인을 형성한 후 결과물의 전면에 실리콘 질화막 을 증착하고 패터닝하여 상기 비트 라인의 상부 및 측면에 스페이서를 형성하고, 상기 비트 라인 사이를 실리콘 산화막으로 매립한 후 자기 정렬 방법으로 콘택홀을 형성한다.
하지만, 이와 같은 자기 정렬 콘택 방법을 이용한 종래기술에 따른 반도체 소자의 콘택 형성방법은 다음과 같은 문제점이 있었다.
첫째, 종래 기술에 따른 반도체 소자의 콘택 형성방법은 비트라인 사이의 간격을 줄일 경우, 상기 비트 라인 사이에 형성되는 상기 실리콘 산화막의 전체 두께가 높아짐에 따라 어스펙트비(aspect ratio)가 커지게 되고, 상기 실리콘 산화막의 식각 시 상기 비트 라인 측벽에 형성된 실리콘 질화막이 과식각되거나 손상되어 이후 상기 비트라인과 스토리지 노드 콘택이 단락될 수 있기 때문에 소자의 신뢰성을 떨어뜨릴 수 있다.
둘째, 종래 기술에 따른 반도체 소자의 콘택 형성방법은 상기 비트 라인과 스토리지 노드 콘택의 단락을 방지하기 위해 상기 비트 라인 측벽에 형성되는 스페이서용 실리콘 질화막을 두껍게 형성할 경우, 상기 산화막으로 매립시 보이드가 발생하거나, 상기 스토리지 노드 콘택을 위한 콘택홀을 형성하기 난이해질 수 있기 때문에 콘택 불량을 야기할 수 있다.
본 발명이 이루고자 하는 목적은, 스페이서 용 실리콘 질화막의 과도한 식각으로 인한 상기 비트라인과 스토리지 노드 콘택의 단락을 방지하여 소자의 신뢰성 을 증대 또는 극대화할 수 있는 반도체 소자의 콘택 형성방법을 제공하는 데 있다.
본 발명의 다른 목적은, 상기 비트 라인 측벽에 형성되는 스페이서용 실리콘 질화막을 두껍게 형성하더라도 콘택 불량을 방지 또는 최소화할 수 있는 반도체 소자의 콘택 형성방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따른반도체 소자의 콘택 형성방법은, 제1 층간 절연막에 의해 전기적으로 서로 절연되는 제1 패드 및 제2 패드가 형성된 반도체 기판 상에서 상기 제2 패드에 선택적으로 연결되는 스토리지 노드 콘택를 형성하고, 제2 층간 절연막 또는 스페이서에 의해 상기 스토리지 노드 콘택에 전기적으로 절연되고 상기 제1 패드에 전기적으로 연결되는 비트 라인을 형성함을 특징으로 한다.
본 발명의 다른 양상은, 반도체 소자의 콘택 형성방법에 있어서, 제1 층간 절연막이 형성된 반도체 기판 상에 콘택홀을 통해 전기적으로 절연되는 제1 패드 및 제2 패드를 형성하는 단계와, 제1 패드 및 제2 패드가 형성된 반도체 기판 상에 상기 제2 패드를 선택적으로 연결하는 스토리지 노드 콘택 라인을 형성하는 단계와, 상기 스토리지 노드 콘택 라인이 형성된 상기 반도체 기판 상에 제2 층간 절연막을 형성하는 단계와, 상기 제1 패드가 선택적으로 노출되도록 상기 제2 층간 절연막을 제거하여 일방향의 그루브를 형성하는 단계와, 상기 그루브에 교차되는 상기 스토리지 노드 콘택 라인을 제거하여 스토리지 전극용 콘택을 분리하는 단계와, 상기 그루브의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 상기 그루브의 바닥에 비트 라인을 형성하는 단계와, 상기 비트 라인이 형성된 반도체 기판의 전면에 비트 라인 절연용 캡핑막을 형성하고, 상기 전극이 노출되도록 상기 캡핑막을 제거하여 상기 반도체 기판을 평탄화하는 단계를 포함하는 방법이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 설명되는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 '상부'에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도1은 본 발명에 따른 반도체 소자의 콘택을 개략적으로 나타낸 DRAM 셀의 부분 평면도이다.
도1에 도시한 바와 같이, 본 발명에 따른 반도체 소자의 콘택은 소자 분리막(50)에 의해 정의되는 반도체 기판의 활성영역(A)에 복수개의 게이트 전극으로부터 형성되는 일방향의 채널(52)에 의해 T자 모양의 마주보는 양단부의 소스 영역(S) 상부에 스토리지 노드 콘택(54)이 형성되고, 상기 T자 모양의 세로축 돌출부의 공통 드레인 영역(D) 상부에 비트 라인 콘택(56)이 형성된다.
여기서, 상기 T자 모양의 각 단부에 형성되는 스토리지 노드 콘택(54) 및 비트 라인 콘택(56)은 반도체 기판의 상기 셀 영역 전체에 대하여 설계목적에 따라 가로 및 세로 방향으로 동일한 간격을 두고 배열되거나, 서로 지그재그 형태로 쉬프트하여 배열될 수 있다. 또한, 본 실시예에서는 후술하는 바와 같이 COB(Capacitor Over Bitline) 구조를 갖는 DRAM에 대한 것으로써, 상기 게이트 전극은 일방향의 워드 라인(58)에 의해 전기적으로 연결되며, 상기 워드 라인에 직교하는 비트 라인(도8의 92)이 형성된다.
이와 같이 구성된 본 발명에 따른 반도체 소자의 콘택 형성방법을 설명하면 다음과 같다.
도2 내지 도10은 본 발명에 따른 반도체 소자의 콘택 형성방법을 설명하기 위하여 도1의 Ⅰ∼Ⅰ'선을 취하여 나타낸 공정 사시도들이다.
도2에 도시한 바와 같이, 반도체 기판(60)의 활성영역(A)을 정의하기 위해 통상의 소자 분리방법인 트렌치 공정 또는 LOCOS 공정을 이용하여 소자 분리막(50)을 형성한다. 다음, 상기 반도체 기판(60)에 N형 또는 P형 불순물을 이온주입하여 활성영역의 표면으로부터 소정 깊이까지 채널 불순물 영역(62)을 형성하고, 상기 채널 불순물 영역(62)이 형성된 반도체 기판(60)의 전면에 실리콘 산화막을 이용하여 게이트 절연막(64)을 형성한다. 이후, 상기 게이트 절연막(64)이 형성된 반도체 기판(60)의 전면에 도전성 불순물을 포함하는 폴리 실리콘막을 이용하여 게이트 전극(66)을 형성하고, 상기 게이트 전극(66)이 형성된 반도체 기판(60)의 전면에 텅스텐 실리사이드 또는 티타늄 실리사이드와 같은 금속층(68)을 형성하고, 상기 금 속층(68)이 형성된 반도체 기판(60)의 전면에 실리콘 질화막 또는 실리콘 산질화막을 이용하여 게이트 상부 절연막(70)을 형성한다. 이때, 상기 폴리 실리콘막, 상기 실리콘 질화막 및 실리콘 산질화막은 저압 화학기상증착법(Low Pressure CVD;LPCVD) 또는 플라즈마 화학기상증착법(Plasma Enhanced CVD; PECVD) 등을 이용하여 상기 폴리 실리콘막을 형성한다. 그리고, 통상의 사진식각공정을 이용하여 상기 소스/드레인 영역의 반도체 기판(60) 표면을 노출시키고, 게이트 영역(도1의 G)에 게이트 스택(72)을 형성한다. 이후, 상기 게이트 스택(72)을 이온주입 마스크로 사용하여 N형 또는 P형 불순물을 이온주입하여 상기 소스/드레인 영역(S/D)에 제1 불순물 영역(74)을 형성한다. 상기 제1 불순물 영역(74)이 형성된 반도체 기판(60) 상에 소정 두께의 실리콘 질화막을 형성하고, 수직 식각특성이 우수한 건식식각방법을 이용하여 상기 소스/드레인 영역(S/D)의 상기 반도체 기판(60) 표면이 노출되도록 상기 실리콘 질화막을 제거하여 상기 게이트 스택(72)의 측벽에 제1 스페이서(76)를 형성한다. 그리고, 상기 제1 스페이서(76)를 이온주입 마스크로 사용하여 자기 정렬방법으로 상기 소스/드레인 영역(S/D)에 P형 또는 N형 도전성 불순물을 이온주입하여 제2 불순물 영역(78)을 형성한다. 다음, 제2 불순물 영역(78)이 형성된 반도체 기판(60) 상에 실리콘 산화막을 이용하여 제1 층간 절연막(80)을 형성한다. 그리고, 상기 제1 층간 절연막(80)이 형성된 반도체 기판(60) 상에 통상의 사진식각공정을 이용하여 상기 소스/드레인 영역(S/D)의 반도체 기판(60) 표면이 노출되도록 상기 제1 층간 절연막(80)을 제거하여 콘택홀을 형성한다. 상기 콘택홀이 형성된 반도체 기판(60)의 반도체 기판(60)의 전면에 도전성 불순물을 포함 하는 폴리 실리콘막을 형성하고, 화학기계적 연마 방법을 이용하여 상기 제1 층간 절연막(80)이 노출되도록 상기 폴리 실리콘막을 제거하여 상기 제1 콘택홀을 통해 상기 소스/드레인 영역의 반도체 기판(60) 표면과 전기적으로 연결되는 제1 패드(82a) 및 제2 패드(82b)를 형성한다. 이때, 상기 제1 패드 및 제2 패드(82a, 82b)는 상기 T자 모양의 각 단부에 형성된다. 도시하지 않았지만, 상기 제2 불순물 영역(78)이 형성된 반도체 기판(60)의 전면에 도전성 불순물을 포함하는 제1 폴리 실리콘막을 형성하고, 상기 게이트 상부 절연막이 노출되도록 화학기계적 연마 방법으로 상기 제1 폴리 실리콘막을 제거하여 상기 반도체 기판(60)을 평탄화시키고, 상기 제1 폴리 실리콘막이 형성된 반도체 기판(60)의 전면에 제1 층간 절연막(80)을 형성하고, 상기 제1 층간 절연막(80)을 제거하여 상기 제1 콘택홀을 형성하고, 상기 제 1 콘택홀이 형성된 반도체 기판(60)의 전면에 제2 폴리 실리콘막을 형성하고, 상기 제1 층간 절연막(80)이 노출되도록 상기 제2 폴리실리콘막을 제거하여 상기 소스/드레인 영역에 제1 패드(82a) 및 제2 패드(82b)를 형성할 수도 있다.
도3에 도시한 바와 같이, 상기 제1 패드(82a) 및 제2 패드(82b)가 형성된 반도체 기판(60) 상에 도전성 불순물을 포함하는 폴리 실리콘막을 형성하고, 상기 폴리 실리콘막이 형성된 반도체 기판(60)의 전면에 포토레지스트를 도포하고, 포토 공정을 이용하여 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각마스크로 사용하여 상기 폴리 실리콘막을 제거하여 스토리지 노드 콘택 라인(84)을 형성한다. 예컨대, 상기 폴리 실리콘막은 저압 화학기상증착방법 또는 플라즈마 화학기상증착방법을 이용하여 상기 반도체 기판(60)의 전면에 약 1500Å 내지 약 3000 Å정도의 두께를 갖도록 형성된다. 또한, 상기 스토리지 노드 콘택 라인(84)은 상기 워드 라인(58)에 평행하도록 형성되고, 상기 제2 패드(82b)를 선택적으로 연결하도록 형성된다. 도시하지는 않았지만, 상기 제2 패드(82b)에 전기적으로 연결되는 스토리지 노드 콘택 라인(84)의 형성과 동시에 상기 스토리지 노드 콘택 라인(84)과 평행한 방향으로 상기 제1 패드(82a)를 선택적으로 연결하는 더미 라인을 더 형성할 수도 있다.
도4에 도시한 바와 같이, 상기 스토리지 노드 콘택 라인(84)이 형성된 반도체 기판(60) 상에 제2 층간 절연막(86)을 형성한다. 이때, 상기 제2 층간 절연막(86)은 상기 실리콘 산화막을 이용하여 화학기상증착 방법으로 약 2000Å 내지 약 5000Å정도의 두께를 갖도록 형성되고, 이후 비트 라인(도8의 92)을 형성하기 위한 하드 마스크막의 역할을 한다.
도5에 도시한 바와 같이, 상기 제2 층간 절연막(86)이 형성된 반도체 기판(60) 상에 포토레지스트를 도포하고, 포토 공정을 이용하여 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각마스크로 사용하여 건식식각 방법으로 상기 제1 층간 절연막(80)이 노출되도록 상기 제2 층간 절연막(86)을 제거하여 상기 스토리지 노드 콘택 라인(84)에 직교하는 그루브(88)를 형성한다. 이때, 상기 그루브(88)는 건식 식각 시 상기 스토리지 노드 콘택 라인(84)의 폴리 실리콘과 선택비를 갖는 C4F6 또는 C5F8과 같은 반응가스를 이용하여 상기 제2 층간 절연막(86)을 제거함으로써, 상기 제2 층간 절연막(86)의 두께만큼의 깊이를 갖고, 약 1000Å 내지 약 3000Å정도의 폭을 갖도록 형성된다. 또한, 상기 제1 패드(82a)를 선택적으로 연결하는 더미 라인을 형성할 경우, 상기 그루브(88)의 형성 시 상기 제2 층간 절연막(86)의 두께보다 작은 깊이로 상기 그루브(88)를 형성할 수도 있다.
도6에 도시한 바와 같이, 상기 그루브(88)에 의해 노출되는 상기 스토리지 노드 콘택 라인(84)을 건식식각으로 제거하여 스토리지 노드 콘택(54)을 분리한다. 이때, 상기 건식식각 시 CL2 또는 SF6 또는 HBr와 같은 반응가스를 사용하여 상기 스토리지 노드 콘택 라인(84)의 상기 폴리 실리콘막을 제거한다. 상기 그루브(88)에 의해 노출되는 상기 스토리지 노드 콘택 라인(84)의 제거 시 상기 더미 라인을 식각하여 상기 제1 패드(82a)를 노출시켜야 한다. 물론, 상기 더미 라인의 제거 시 상기 제1 패드(82a)의 크기보다 상기 그루브(88)의 폭이 더 커야한다.
도7에 도시한 바와 같이, 상기 스토리지 노드 콘택(54)이 분리된 반도체 기판(60) 상에 실리콘 질화막을 형성하고, 상기 실리콘 질화막을 건식식각으로 제거하여 상기 그루브(88)의 측벽에서 상기 스토리지 노드 콘택(54)을 전기적으로 절연시키는 제2 스페이서(90)를 형성한다. 이때, 상기 제2 스페이서(132)는 상기 실리콘 질화막의 형성 시 상기 그루브(88)의 측벽과 같은 홈에서 스탭 커버리지(step coverage)가 우수하도록 형성하고, 상기 건식식각의 수직 특성을 이용하여 상기 제2 층간 절연막(86) 또는 제1 층간 절연막(80)의 평탄면 보다 상기 그루브(88)의 측벽에서 상기 스토리지 노드 콘택(84) 및 더미 라인을 절연시킨다.
예컨대, 상기 실리콘 질화막은 약 150Å 내지 약 300Å정도의 두께를 갖도록 형성하고, 건식식각 시 상기 실리콘 질화막은 CH2F 또는 CHF3 또는 CF4와 반응가스를 사용하여 제거된다. 또한, 상기 제2 스페이서(90)가 형성되는 상기 그루브(88)는 적어도 약 800Å이상의 폭을 갖도록 형성된다.
따라서, 본 발명에 따른 반도체 소자의 콘택 형성방법은 스토리지 노드 콘택(54)을 형성한 후 제2 스페이서(90)를 형성하여 이후 상기 제2 스페이서(90)에 의해 전기적으로 절연되어 상기 그루브(88) 내에 형성되는 비트 라인(도8의 92)과 상기 스토리지 노드 콘택(54)의 단락을 방지할 수 있기 때문에 소자의 신뢰성을 증대 또는 극대화할 수 있다.
도8에 도시한 바와 같이, 상기 제2 스페이서(90)가 형성된 상기 반도체 기판(60)의 전면에 텅스텐(W) 또는 알루미늄과 같은 도전성 금속막을 형성하고, 상기 제2 층간 절연막(86) 상에 형성된 도전성 금속막을 건식식각으로 제거하여 상기 그루브(88)의 바닥에서 적어도 800Å정도 이상의 두께를 갖는 비트 라인(92)을 형성한다. 이때, 상기 도전성 금속막은 스퍼터링 또는 MBE 또는 열증착 방법을 사용하여 형성된다. 또한, 상기 비트 라인(92)은 상기 제2 스페이서(90)에 의해 상기 스토리지 노드 콘택(54)에 전기적으로 절연되며, 상기 스토리지 노드 콘택(54)에 비해 적어도 약 700Å이상의 단차를 갖고 작은 두께를 갖도록 형성된다.
한편, 상기 제2 스페이서(92)를 형성한 후, 상기 비트 라인을 형성함으로 상기 제2 스페이서(92)가 두껍게 형성되더라도 상기 제2 스페이서(92)를 통해 상기 제1 패드(82a)가 노출되면 상기 제1 패드(82a)와 상기 비트 라인을 연결시킬 수 있 기 때문에 콘택 불량을 방지 또는 최소화할 수 있다.
따라서, 본 발명에 따른 반도체 소자의 콘택 형성방법은, 종래의 비트 라인 자기정렬방법으로 콘택을 형성하지 않고, 스토리지 노드 콘택(54)을 먼저 형성한 후 상기 제2 층간 절연막(86) 및 상기 제2 스페이서(90)에 의해 상기 스토리지 노드 콘택(54)으로부터 전기적으로 절연되는 비트 라인(92)을 형성하여 콘택 불량을 방지 또는 최소화할 수 있다.
도9에 도시한 바와 같이, 상기 비트 라인(92)이 형성된 반도체 기판(60)의 전면에 실리콘 질화막을 저온 화학기상증착 또는 플라즈마 화학기상증착방법으로 약 1500Å 내지 약 3000Å정도의 두께를 갖는 캡핑막(94)을 형성한다. 이때, 상기 비트 라인(94)은 상기 제1 패드(82a)에 선택적으로 연결되고, 상기 그루브(88) 내의 측벽에 형성되는 제2 스페이서(90)와 상기 비트 라인(92)의 상부에 형성되는 상기 캡핑막(94)에 의해 전기적으로 절연된다.
도10에 도시한 바와 같이, 상기 캡핑막(94)이 형성된 반도체 기판(60)을 화학 기계적 연마 또는 에치백하고 상기 스토리지 노드 콘택(54)이 노출되도록 상기 캡핑막(94), 제2 층간 절연막(86)을 제거하여 반도체 기판(60)을 평탄화시킨다.
이어서, 상기 스토리지 노드 콘택(54)이 형성된 상기 반도체 기판(60) 상에 통상의 방법에 따라 소정 두께의 희생 산화막을 형성하고, 상기 희생 산화막을 패터닝하여 상기 스토리지 노드 콘택(54)이 노출되는 트렌치를 형성하고, 상기 트렌치가 형성된 반도체 기판(60)의 전면에 스토리지 전극, 유전막 및 플레이트 전극등을 순차적으로 형성하여 반도체 메모리 소자의 제작을 완료한다.
이상 본 발명의 실시예들에 대해 상세히 설명하였으나, 본 발명은 상기한 실시예들에 한정되지 않으며, 본 발명이 속하는 기술적 사상 내에서 당업자에 의해 많은 변형 및 개량이 가능하다. 특히, 상기 스토리지 노드 콘택 라인(84) 및 더미 라인은 다양한 형태로 배열될 수 있으며, 상기 스토리지 노드 콘택 라인(84) 및 더미 라인을 구성하는 도전성 불순물을 포함하는 폴리 실리콘 이외에도 본 발명의 요지 범위내에서 다양하게 선택하여 사용할 수 있음은 물론이다. 또한, 상기 비트라인(92)을 형성하기 위한 그루브는 상기 제2 층간 절연막(86) 또는 제1 층간 절연막을 제거하여 형성되는 것으로 그 깊이가 다양하게 선택하여 형성될 수 있음은 물론이다.
이상 상술한 바와 같이, 본 발명에 따른 반도체 소자의 콘택 형성방법은, 스토리지 노드 콘택을 형성한 후 제2 스페이서를 형성하고, 상기 제2 스페이서)에 의해 전기적으로 절연되어 그루브 내에 형성되는 비트 라인과 상기 스토리지 노드 콘택의 단락을 방지할 수 있기 때문에 소자의 신뢰성을 증대 또는 극대화할 수 있는 효과가 있다.
또한, 본 발명에 따른 반도체 소자의 콘택 형성방법은, 스토리지 노드 콘택을 형성한 후 제2 스페이서를 형성하기 때문에 상기 제2 스페이서가 두껍게 형성되더라도 콘택 불량을 방지 또는 최소화할 수 있는 효과가 있다.

Claims (18)

  1. 반도체 소자의 콘택 형성방법에 있어서,
    제1 층간 절연막에 의해 전기적으로 서로 절연되는 제1 패드 및 제2 패드가 형성된 반도체 기판 상에서 상기 제2 패드에 선택적으로 연결되는 스토리지 노드 콘택를 형성하고, 제2 층간 절연막 또는 스페이서에 의해 상기 스토리지 노드 콘택에 전기적으로 절연되고 상기 제1 패드에 전기적으로 연결되는 비트 라인을 형성함을 특징으로 하는 방법.
  2. 제1 항에 있어서,
    상기 스토리지 노드 콘택의 형성 단계는
    상기 제1 패드 및 제2 패드가 형성된 상기 반도체 기판 상에 도전성 물질을 형성하고 상기 제2 패드를 선택적으로 연결하도록 상기 도전성 물질을 패터닝하여 스토리지 노드 콘택 라인을 형성하는 단계와,
    상기 스토리지 노드 콘택 라인이 형성된 상기 반도체 기판 상에 상기 제2 층간 절연막을 형성하는 단계와,
    상기 제1 패드를 선택적으로 연결하도록 상기 제2 층간 절연막을 제거하여 상기 스토리지 노드 콘택 라인에 교차되는 그루브를 형성하는 단계와,
    상기 그루브에 의해 노출되는 상기 스토리지 노드 콘택 라인을 제거하여 스 토리지 노드 콘택을 분리하는 단계와,
    상기 스토리지 노드 콘택을 절연하기 위해 상기 그루브의 측벽에 스페이서를 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  3. 제1 항에 있어서,
    상기 비트 라인은 상기 스토리지 노드 콘택보다 작은 두께를 갖도록 형성함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  4. 반도체 소자의 콘택 형성방법에 있어서,
    제1 층간 절연막이 형성된 반도체 기판 상에 콘택홀을 통해 전기적으로 절연되는 제1 패드 및 제2 패드를 형성하는 단계와,
    제1 패드 및 제2 패드가 형성된 반도체 기판 상에 상기 제2 패드를 선택적으로 연결하는 스토리지 노드 콘택 라인을 형성하는 단계와,
    상기 스토리지 노드 콘택 라인이 형성된 상기 반도체 기판 상에 제2 층간 절연막을 형성하는 단계와,
    상기 제1 패드가 선택적으로 노출되도록 상기 제2 층간 절연막을 제거하여 일방향의 그루브를 형성하는 단계와,
    상기 그루브에 교차되는 상기 스토리지 노드 콘택 라인을 제거하여 스토리지 전극용 콘택을 분리하는 단계와,
    상기 그루브의 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서가 형성된 상기 그루브의 바닥에 비트 라인을 형성하는 단계와,
    상기 비트 라인이 형성된 반도체 기판의 전면에 비트 라인 절연용 캡핑막을 형성하고, 상기 전극이 노출되도록 상기 캡핑막을 제거하여 상기 반도체 기판을 평탄화하는 단계를 포함함을 특징으로 하는 방법.
  5. 제4 항에 있어서,
    상기 스토리지 노드 콘택라인은 약 1500Å 내지 약 3000Å정도의 두께를 갖도록 형성함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  6. 제4 항에 있어서,
    상기 스토리지 노드 콘택라인은 도전성 불순물로 도핑된 폴리 실리콘을 이용하여 형성함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  7. 제4 항에 있어서,
    상기 제1 또는 제2 층간 절연막은 실리콘 산화막을 사용하여 형성함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  8. 제4 항에 있어서,
    상기 제2 층간 절연막은 약 2000Å 내지 약 5000Å정도의 두께를 갖도록 형성함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  9. 제4 항에 있어서,
    상기 그루브는 약 1000Å 내지 약 2000Å정도의 오픈임계치수를 갖도록 형성함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  10. 제4 항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 그루브가 형성된 반도체 기판의 전면에 절연막을 형성하는 단계와,
    상기 절연막을 건식식각방법으로 식각하여 상기 그루브의 측벽에 스페이서를 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  11. 제10 항에 있어서,
    상기 절연막은 실리콘 질화막을 사용함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  12. 제10 항에 있어서,
    상기 절연막은 약 150Å 내지 약 300Å정도의 두께를 갖도록 형성함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  13. 제4 항에 있어서,
    상기 비트 라인을 형성하는 단계는,
    상기 스페이서가 형성된 반도체 기판의 전면에 도전성 물질을 형성하는 단계와,
    상기 제2 층간 절연막 상의 상기 도전성 물질을 제거하여 상기 그루브의 바닥에 소정 두께를 갖는 비트 라인을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  14. 제13 항에 있어서,
    상기 도전성 물질은 텅스텐 또는 알루미늄임을 특징으로 하는 반도체 소자의 콘택 형성방법.
  15. 제13 항에 있어서,
    상기 도전성 물질은 건식식각방법을 이용하여 제거함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  16. 제13 항에 있어서,
    상기 비트 라인은 약 800Å정도의 두께를 갖도록 형성함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  17. 제4 항에 있어서,
    상기 캡핑막은 실리콘 질화막을 사용함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  18. 제4 항에 있어서,
    상기 반도체 기판의 평탄화는 화학 기계적 연마 방법을 이용하여 이루어짐을 특징으로 하는 반도체 소자의 콘택 형성방법.
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