JP7101593B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、例えば逆導通ＩＧＢＴなど、スイッチング素子およびダイオードを備える半導体装置に関するものである。
一般に、電力制御用の半導体装置（パワーデバイス）には、耐圧保持能力、安全動作領域（動作時に素子が破壊に至らないための電流・電圧領域）の保証など、様々な要求があり、その中の一つに低損失化がある。パワーデバイスの低損失化は、装置の小型化、軽量化などの効果があり、ひいてはエネルギー消費低減による地球環境への配慮へつながる効果がある。さらに、これらの特性を、できる限り低コストで実現することが要求されている。このような要求に応える一つの手段として、ＩＧＢＴの特性と、フリーホイールダイオード（ＦＷＤ）として機能するダイオードの特性とを一つのチップで実現する逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ；Reverse-Conducting Insulated Gate Bipolar Transistor）が提案されている。
逆導通ＩＧＢＴには幾つかの技術的課題があり、その一つは、ダイオード動作時のリカバリ損失が大きいことである。逆導通ＩＧＢＴでは、ＩＧＢＴ動作時の特性の一部とダイオード動作時の特性の一部とにトレードオフの関係があり、リカバリ損失を低減させる構造をとると、別の特性が悪化するなどの問題が生じる。
この問題の解決を図るための技術が種々提案されている。例えば特許文献１には、逆導通ＩＧＢＴにおいて、ダイオードのアノード領域の深さを浅く、不純物濃度を薄くすることで、ダイオードのリカバリ電流を減らす技術が提案されている。しかし、この技術では、アノード領域を形成するための工程が別途必要であるため、製造コストの増大が問題となる。さらに、ダイオードのアノード領域とＩＧＢＴのチャネルドープ領域とが共用されているため、ＩＧＢＴのＲＢＳＯＡ（逆バイアス安全動作領域）が悪化するなどの問題がある。
また、例えば特許文献２には、ダイオード領域にダメージ層（ライフタイム制御層）を設けることで、ダイオードのリカバリ電流を減らす技術が提案されている。この技術でも、ダメージ層を形成する工程を追加する必要があるため、製造コストの増大が問題となる。さらに、ダメージ層が形成されていないＩＧＢＴ領域からの電流の流れ込みにより、ダメージ層の効果が十分に働かなくなるという問題もある。
特開平３－２３８８７１号公報 特開２００８－１９２７３７号公報
前述のように、特許文献１，２の逆導通ＩＧＢＴは、ダイオード動作時のリカバリ損失を低減できるが、その見返りとして、ＩＧＢＴの耐量（ＲＢＳＯＡ耐量など）の低下や、ＩＧＢＴ領域からの電流の影響によるリカバリ損失の増大などの問題が生じる。
本発明は以上のような課題を解決するためになされたものであり、スイッチング素子およびダイオードを備える半導体装置において、スイッチング素子の耐量の低下を抑制しつつ、ダイオード動作時のリカバリ損失を低減させることを目的とする。
本発明に係る半導体装置は、半導体基板の表側の表層部に形成された第１導電型のチャネルドープ層、前記チャネルドープ層を貫通するように前記半導体基板の表側の表面に形成されたトレンチ内に埋め込まれたゲート電極、前記チャネルドープ層の表層部に選択的に形成され、前記チャネルドープ層よりも不純物濃度の高い第１導電型の第１拡散層、前記チャネルドープ層の表層部に選択的に形成された第２導電型のソース層、および、前記半導体基板の表側の表面上に形成され、前記ソース層ならびに前記第１拡散層に接続する電極、を有するスイッチング素子と、前記第１拡散層と前記半導体基板の裏側の表層部に形成された第２導電型の第２拡散層との間に形成されるダイオードと、を備え、前記チャネルドープ層の一部は、前記半導体基板の表側の表面に達して前記電極に接続しており、前記ゲート電極はストライプ状に複数形成されており、前記半導体基板の表側の表面において、前記第１拡散層、前記ソース層および前記チャネルドープ層のそれぞれは、隣り合う２つの前記ゲート電極の両方のトレンチに接しており、前記チャネルドープ層と前記ソース層との間には前記第１拡散層が介在し、前記チャネルドープ層と前記ソース層とは隣接しない。
本発明によれば、スイッチング素子において、半導体基板の表面に達するチャネルドープ層が形成される分、第１拡散層の面積が小さくなり、第１拡散層からダイオードに流れ込む電流が抑制されるため、ダイオードのリカバリ損失が低減される。また、半導体基板の表面において、チャネルドープ層とソース層とが隣接しないことで、寄生サイリスタの動作が抑えられ、スイッチング素子のＲＢＳＯＡ耐量の低下が抑制される。
実施の形態１に係る半導体装置の平面図である。 実施の形態１に係る半導体装置のセル領域の平面図である。 実施の形態１に係る半導体装置のセル領域の断面図である。 実施の形態１に係る半導体装置のセル領域の断面図である。 実施の形態１に係る半導体装置のセル領域の断面図である。 実施の形態２に係る半導体装置の平面図である。 実施の形態２に係る半導体装置のセル領域の平面図である。 実施の形態２に係る半導体装置のセル領域の断面図である。 実施の形態２に係る半導体装置のセル領域の断面図である。 実施の形態２に係る半導体装置のセル領域の断面図である。 実施の形態３に係る半導体装置の平面図である。 実施の形態３に係る半導体装置のセル領域の平面図である。 実施の形態３に係る半導体装置のセル領域の断面図である。 実施の形態３に係る半導体装置のセル領域の断面図である。 実施の形態３に係る半導体装置のセル領域の断面図である。 実施の形態４に係る半導体装置の平面図である。 実施の形態４に係る半導体装置のセル領域の平面図である。 実施の形態４に係る半導体装置のセル領域の断面図である。 実施の形態５に係る半導体装置の平面図である。 実施の形態５に係る半導体装置のセル領域の平面図である。 実施の形態５に係る半導体装置のセル領域の断面図である。 実施の形態６に係る半導体装置のセル領域の断面図である。 実施の形態６に係る半導体装置のセル領域の断面図である。 実施の形態６に係る半導体装置のセル領域の断面図である。 実施の形態７に係る半導体装置のセル領域の断面図である。 実施の形態７に係る半導体装置のセル領域の断面図である。 実施の形態７に係る半導体装置のセル領域の断面図である。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置１００である逆導通ＩＧＢＴの半導体チップの平面図である。図１のように、半導体装置１００は、逆導通ＩＧＢＴの主電極１７が形成された主電極領域１０１と、逆導通ＩＧＢＴの制御電極であるゲートパッド１８が形成されたゲートパッド領域１０２と、半導体装置１００の終端構造（例えばガードリング等）が形成された外周領域１０３とを含んでいる。
主電極１７の下には、逆導通ＩＧＢＴを構成するＩＧＢＴのセルおよびダイオードのセルが形成されている。つまり、主電極領域１０１は、ＩＧＢＴセルおよびダイオードセルが形成されたセル領域である（以下、主電極領域１０１を「セル領域」ということもある）。
図１に示すように、主電極領域１０１は、ＩＧＢＴセルの形成領域であるＩＧＢＴ領域１０１ａと、ダイオードセルの形成領域であるダイオード領域１０１ｂとに分けられる。すなわち、ＩＧＢＴ領域１０１ａおよびダイオード領域１０１ｂは、平面視で互いに区分けされたブロック状の領域となっている。
図２は、半導体装置１００のセル領域（主電極領域１０１）におけるＩＧＢＴ領域１０１ａとダイオード領域１０１ｂとの境界部分を拡大した平面図であり、半導体基板表面の構成を示している。つまり、図２では、半導体基板上に形成された主電極１７などは図示されていない。また、図３～図５は、半導体装置１００のセル領域の断面図であり、図３は図２のＡ１－Ａ２線に沿った断面に対応し、図４は図２のＢ１－Ｂ２線に沿った断面に対応し、図５は図２のＣ１－Ｃ２線に沿った断面に対応している。
図３～図５に示すように、半導体装置１００は、半導体基板に形成された第２導電型（ｎ型）のｎ－型ドリフト層１と、半導体基板の表側（図３～図５における上側）の表層部に形成された第１導電型（ｐ型）のｐ型チャネルドープ層２とを備えている。ｎ－型ドリフト層１およびｐ型チャネルドープ層２は、ＩＧＢＴ領域１０１ａおよびダイオード領域１０１ｂに渡って形成されており、ｎ－型ドリフト層１はｐ型チャネルドープ層２の下に形成されている。
ｐ型チャネルドープ層２の表層部には、ｎ－型ドリフト層１よりも不純物濃度の高い第２導電型のｎ＋型ソース層３と、ｐ型チャネルドープ層２よりも不純物濃度の高い第１導電型の第１拡散層であるｐ＋型拡散層４とが、それぞれ選択的に形成されている。
ｎ＋型ソース層３はＩＧＢＴ領域１０１ａに形成されており、ｐ＋型拡散層４は、ＩＧＢＴ領域１０１ａおよびダイオード領域１０１ｂの両方に形成されている。また、図５のように、ＩＧＢＴ領域１０１ａには、ｎ＋型ソース層３もｐ＋型拡散層４も形成されていない部分があり、その部分ではｐ型チャネルドープ層２が半導体基板の表側の表面に達している。ここで、図２に示すように、半導体基板の表側の表面において、ｐ型チャネルドープ層２とｎ＋型ソース層３との間にｐ＋型拡散層４が介在しており、ｐ型チャネルドープ層２とｎ＋型ソース層３とが隣接しないように構成されている。
半導体基板の表側には、ｎ－型ドリフト層１に達するトレンチが形成されている。当該トレンチの内壁および底にはゲート絶縁膜５が形成されており、ゲート絶縁膜５の上に、トレンチに埋め込まれたゲート電極６が形成されている。また、ゲート絶縁膜５の上にはキャップ絶縁膜７が形成されている。
図３のように、ＩＧＢＴ領域１０１ａにおいて、ゲート絶縁膜５が埋め込まれたトレンチは、ｎ＋型ソース層３とその下のｐ型チャネルドープ層２とに隣接するように配設されている。つまり、ｎ＋型ソース層３とその下のｐ型チャネルドープ層２は、ゲート絶縁膜５を介してゲート電極６と隣接している。ＩＧＢＴのオン動作時には、ゲート電極６に隣接するｐ型チャネルドープ層２の部分に、ｎ－型ドリフト層１とｎ＋型ソース層３との間の電流経路となるチャネルが形成される。
図２のように、ゲート電極６はストライプ状に配設されている。つまり、ゲート電極６は複数設けられており、それらは一方向に延びて互いに平行に配設されている。ＩＧＢＴ領域１０１ａは、複数のゲート電極６によって、複数のＩＧＢＴセルに分割されている。
なお、実施の形態１では、ダイオード領域１０１ｂにも、ゲート絶縁膜５およびゲート電極６と同様の構成を持つ埋め込み絶縁膜１５および埋め込み電極１６が形成されている。ダイオード領域１０１ｂは、埋め込み電極１６によって、複数のダイオードセルに分割されている。埋め込み電極１６は、ｎ＋型ソース層３に隣接しないため、ＩＧＢＴのオン、オフを制御するゲート電極としては機能しない。
一方、ｎ－型ドリフト層１の下側には、ＩＧＢＴ領域１０１ａおよびダイオード領域１０１ｂに渡って、第２導電型のｎ型バッファ層８が形成されている。
さらに、半導体基板の裏側（図３～図５における下側）の表層部、すなわちｎ型バッファ層８の表層部には、ＩＧＢＴ領域１０１ａに、第１導電型のｐ＋型コレクタ層９が形成されており、ダイオード領域１０１ｂに、第２導電型の第２拡散層であるｎ＋型カソード層１０が形成されている。
ＩＧＢＴ領域１０１ａに形成されたｎ－型ドリフト層１、ｐ型チャネルドープ層２、ｎ＋型ソース層３、ｐ＋型拡散層４、ゲート絶縁膜５、ゲート電極６、ｎ型バッファ層８、およびｐ＋型コレクタ層９により、スイッチング素子としてのＩＧＢＴが構成される。また、ダイオード領域１０１ｂに形成されたｎ－型ドリフト層１、ｐ型チャネルドープ層２、ｐ＋型拡散層４、ｎ型バッファ層８、およびｎ＋型カソード層１０により、ダイオードが構成される。つまり、ダイオードは、アノード層として機能するｐ＋型拡散層４とｎ＋型カソード層１０との間に形成される。
半導体基板の表側の表面上には、ＩＧＢＴのエミッタ電極１１が形成されている。エミッタ電極１１はＩＧＢＴ領域１０１ａおよびダイオード領域１０１ｂに渡って形成されており、ＩＧＢＴ領域１０１ａのｎ＋型ソース層３およびｐ＋型拡散層４に接続するだけでなく、ダイオード領域１０１ｂのｐ＋型拡散層４にも接続している。よって、エミッタ電極１１は、ダイオードのアノード電極としても機能する。先に述べたように、ＩＧＢＴ領域１０１ａのｐ型チャネルドープ層２の一部分は、半導体基板の表側の表面に達しており、図５のように、ｐ型チャネルドープ層２の半導体基板表面に達した部分は、エミッタ電極１１と接続している。
半導体基板の裏側の表面上には、ＩＧＢＴのコレクタ電極１２が形成されている。コレクタ電極１２は、ＩＧＢＴ領域１０１ａおよびダイオード領域１０１ｂに渡って形成されており、ＩＧＢＴ領域１０１ａのｐ＋型コレクタ層９に接続するだけでなく、ダイオード領域１０１ｂのｎ＋型カソード層１０にも接続している。よって、エミッタ電極１１は、ダイオードのカソード電極としても機能する。
なお、エミッタ電極１１は、図１に示した主電極１７となる。また、ゲート絶縁膜５は、不図示の領域において、図１に示したゲートパッド１８に接続されている。
半導体装置１００がＩＧＢＴとして動作するとき（以下「ＩＧＢＴ動作時」という）には、ＩＧＢＴ領域１０１ａにおいて、ゲート電極６に隣接するｐ型チャネルドープ層２にチャネルが形成され、ｎ－型ドリフト層１とｎ＋型ソース層３との間が導通する。よって、コレクタ電極１２から、ｐ＋型コレクタ層９、ｎ型バッファ層８、ｎ－型ドリフト層１、ｐ型チャネルドープ層２（チャネル領域）およびｎ＋型ソース層３を経て、エミッタ電極１１へと電流が流れる。
また、半導体装置１００がダイオードとして動作するとき（以下「ダイオード動作時」という）には、ダイオード領域１０１ｂのｐ型チャネルドープ層２とｐ＋型拡散層４が、ダイオードのアノードとして機能し、エミッタ電極１１から、ｐ＋型拡散層４、ｐ型チャネルドープ層２、ｎ－型ドリフト層１、ｎ型バッファ層８、ｎ＋型カソード層１０を経て、コレクタ電極１２へと電流が流れる。
このように、半導体装置１００は、ＩＧＢＴとしての動作と、当該ＩＧＢＴに逆並列に接続したダイオードとしての動作との両方を実現できる逆導通ＩＧＢＴとして機能する。
なお、本実施の形態において、半導体基板はシリコン（Ｓｉ）、ゲート絶縁膜５およびキャップ絶縁膜７はシリコン酸化膜（ＳｉＯ２）、ゲート電極６および埋め込み電極１６はＮ型のポリシリコン、エミッタ電極１１およびコレクタ電極１２はアルミニウムを含む金属で、それぞれ形成されている。
次に、実施の形態１に係る半導体装置１００の特徴およびそれによって得られる効果について説明する。以下の説明では、エミッタ電極１１と半導体基板との接続部分、つまり、半導体基板の表面におけるエミッタ電極１１と接する部分を「コンタクト部」と称す。図３～図５に示すコンタクト部１３は、エミッタ電極１１と半導体基板との接続部分の全体を指している。すなわち、コンタクト部１３は、エミッタ電極１１とＩＧＢＴ領域１０１ａの半導体基板との接続部分、および、エミッタ電極１１とダイオード領域１０１ｂの半導体基板との接続部分の両方を含んでいる。また、コンタクト部１３は、エミッタ電極１１とｐ型チャネルドープ層２との接続部分、エミッタ電極１１とｎ＋型ソース層３との接続部分、および、エミッタ電極１１とｐ＋型拡散層４との接続部分のいずれをも含んでいる。
実施の形態１に係る半導体装置１００では、ＩＧＢＴ領域１０１ａにおいて、図５のようにｐ型チャネルドープ層２の一部がコンタクト部１３に達しており、且つ、当該コンタクト部１３において、ｐ型チャネルドープ層２とｎ＋型ソース層３とが隣接しないように、図２の如くｐ型チャネルドープ層２とｎ＋型ソース層３との間にｐ＋型拡散層４が介在している。また、コンタクト部１３において、ｐ型チャネルドープ層２とｎ＋型ソース層３との間に介在するｐ＋型拡散層４が、第１導電型（ｐ型）の不純物濃度が最も高い部分を含んでいる。
さらに、ｐ型チャネルドープ層２の厚さ（半導体基板の表側の表面からの深さ）および不純物濃度は、ＩＧＢＴ領域１０１ａおよびダイオード領域１０１ｂに渡って一様であり、且つ、ｐ＋型拡散層４の厚さおよび不純物濃度も、ＩＧＢＴ領域１０１ａおよびダイオード領域１０１ｂに渡って一様である。
このような構造は、一般的な逆導通型ＩＧＢＴ（ｐ型チャネルドープ層２の表層部の全体にｎ＋型ソース層３またはｐ＋型拡散層４が形成されており、ｐ型チャネルドープ層２がコンタクト部１３に達しない構造）の製造方法において、ｎ＋型ソース層３またはｐ＋型拡散層４を形成するための転写マスクのパターンを変更することによって形成することができる。つまり、実施の形態１に係る逆導通型ＩＧＢＴは、一般的な逆導通型ＩＧＢＴの製造方法に対し、新たな工程を追加することなく形成することができ、製造コストの増大を抑制することができる。
半導体装置１００のダイオード動作時には、主たる電流は、ダイオード領域１０１ｂのｐ＋型拡散層４から正孔が注入されることによって流れるが、その近傍に位置するＩＧＢＴ領域１０１ａのｐ＋型拡散層４が形成する寄生ダイオードからも多量の正孔が注入されると、それが原因となってリカバリ損失が増大する。実施の形態１に係る半導体装置１００では、ＩＧＢＴ領域１０１ａに、半導体基板の表面に達するｐ型チャネルドープ層２が形成される分、一般的な逆導通型ＩＧＢＴに比べて、ＩＧＢＴ領域１０１ａに形成されるｐ＋型拡散層４の面積は小さいため、寄生ダイオードの影響が抑制され、リカバリ損失が低減される。
また、実施の形態１の半導体装置１００では、ＩＧＢＴ領域１０１ａの一部で、ｐ＋型拡散層４よりも不純物濃度の低いｐ型チャネルドープ層２がエミッタ電極１１に接続している。例えば、ＩＧＢＴ領域１０１ａのｐ型領域とエミッタ電極１１とのコンタクト抵抗が高い場合、半導体装置１００のＩＧＢＴ動作時に、ｎ＋型ソース層３、ｐ型チャネルドープ層２、ｎ－型ドリフト層１およびｐ＋型コレクタ層９で形成される寄生サイリスタが動作することでＩＧＢＴの可制御電流が下がり、ＲＢＳＯＡが小さくなる（ＲＢＳＯＡ耐量が低下する）という問題が生じる。実施の形態１の半導体装置では、コンタクト部１３において、ｎ＋型ソース層３のすぐ横には不純物濃度の高いｐ＋型拡散層４を配置しており、エミッタ電極１１とのコンタクト抵抗が比較的高いｐ型チャネルドープ層２がｎ＋型ソース層３に隣接しないように構成されている。この構成により、寄生サイリスタが動作することを防止でき、ＲＢＳＯＡ耐量の低下を抑制することができる。
なお、ｐ＋型拡散層４の幅は、不純物の拡散距離を考慮して設定することが望ましい。ｐ＋型拡散層４の形成は、写真製版技術で形成したマスクを用いたイオン注入により、半導体基板に選択的にｐ型の不純物を注入し、さらに熱処理を行って不純物を必要な深さまで拡散することによって行われる。不純物を注入した領域の端部では、不純物が深さ方向だけでなく横方向へも拡散する。通常、横方向への拡散距離は深さ方向の拡散距離の０．７～０．８倍程度である。そのため、ｐ＋型拡散層４の幅を適切に形成するためには、ｐ＋型拡散層４の幅が、ｐ＋型拡散層４の接合深さの７割以上の大きさを持つように設計するとよい。
このように、実施の形態１に係る半導体装置１００によれば、ＩＧＢＴの耐量の低下および製造工程数の増加を抑制しつつ、ダイオード動作時のリカバリ損失を低減させることができる。
＜実施の形態２＞
図６は、実施の形態２に係る半導体装置１００である逆導通ＩＧＢＴの半導体チップの平面図である。図７は、実施の形態２に係る半導体装置１００のセル領域（主電極領域１０１）におけるＩＧＢＴ領域１０１ａとダイオード領域１０１ｂとの境界部分を拡大した平面図であり、半導体基板表面の構成を示している。また、図８～図１０は、実施の形態２に係る半導体装置１００のセル領域の断面図であり、図８は図７のＤ１－Ｄ２線に沿った断面に対応し、図９は図７のＥ１－Ｅ２線に沿った断面に対応し、図１０は図７のＦ１－Ｆ２線に沿った断面に対応している。なお、図６～図１０において、図１～図５に示した要素と同様の機能を有する要素には同一符号を付しており、ここではそれらの詳細な説明は省略する。
実施の形態２の半導体装置１００においても、実施の形態１と同様に、ｐ型チャネルドープ層２の一部は、半導体基板の表側の表面（コンタクト部１３）に達してエミッタ電極１１に接続している。また、コンタクト部１３において、ｐ型チャネルドープ層２とｎ＋型ソース層３との間にはｐ＋型拡散層４が介在し、ｐ型チャネルドープ層２とｎ＋型ソース層３とは隣接しない。
実施の形態２では、ＩＧＢＴ領域１０１ａにおいて、ｐ型チャネルドープ層２のエミッタ電極１１に接続する部分（コンタクト部１３に達する部分）は、全てのＩＧＢＴセルに形成されるのではなく、一部のＩＧＢＴセルにのみ形成される。より具体的には、ＩＧＢＴ領域１０１ａにおいて、ｐ型チャネルドープ層２のエミッタ電極１１に接続する部分は、少なくともダイオード領域１０１ｂに隣接するＩＧＢＴセルに形成される。図７～図１０の例では、ｐ型チャネルドープ層２のエミッタ電極１１に接続する部分は、ダイオード領域１０１ｂに隣接するＩＧＢＴセルにのみ形成されている。
このように、一部のＩＧＢＴセルのみにおいてｐ型チャネルドープ層２がエミッタ電極１１に接続する構成でも、ＩＧＢＴ領域１０１ａのｐ＋型拡散層４の面積が減ることで、実施の形態１と同様に、寄生ダイオードの動作が減少し、ダイオード動作時のリカバリ損失が低減する効果が得られる。また、ＩＧＢＴ領域１０１ａのコンタクト部１３において、ｎ＋型ソース層３のすぐ横に不純物濃度の高いｐ＋型拡散層４が配置され、ｐ型チャネルドープ層２がｎ＋型ソース層３に隣接しないように構成されていることで、寄生サイリスタが動作することを防止でき、ＩＧＢＴ動作時のＲＢＳＯＡ耐量の低下を抑制することができる。
図７～図１０の例では、ｐ型チャネルドープ層２のエミッタ電極１１に接続する部分は、ダイオード領域１０１ｂに隣接する一列のＩＧＢＴセルにのみ形成されているが、ダイオード領域１０１ｂに近い側から複数列のＩＧＢＴセルに形成されてもよい。ｐ型チャネルドープ層２のエミッタ電極１１に接続する部分が配置される範囲は、ＩＧＢＴ領域１０１ａとダイオード領域１０１ｂとの境界から、ＩＧＢＴ領域１０１ａに向けて、半導体基板の厚みと同じ距離ないしはその２倍程度の距離までの領域を含むことが好ましい。そうすることにより、上記の範囲が、半導体装置１００の通電時にキャリアが広がる領域を網羅でき、効果的に寄生ダイオードの動作を抑制することができる。
また、実施の形態２の半導体装置１００も、一般的な逆導通型ＩＧＢＴの製造方法に対し、ｎ＋型ソース層３またはｐ＋型拡散層４を形成するための転写マスクのパターンを変更することで形成可能であり、製造工程数の増加が必要でないため、製造コストの増大を抑制することができる。
＜実施の形態３＞
図１１は、実施の形態３に係る半導体装置１００である逆導通ＩＧＢＴの半導体チップの平面図である。図１２は、実施の形態３に係る半導体装置１００のセル領域（主電極領域１０１）におけるＩＧＢＴ領域１０１ａとダイオード領域１０１ｂとの境界部分を拡大した平面図であり、半導体基板表面の構成を示している。また、図１３～図１５は、実施の形態３に係る半導体装置１００のセル領域の断面図であり、図１３は図１２のＧ１－Ｇ２線に沿った断面に対応し、図１４は図１２のＨ１－Ｈ２線に沿った断面に対応し、図１５は図１２のＩ１－Ｉ２線に沿った断面に対応している。なお、図１１～図１５において、図１～図５に示した要素と同様の機能を有する要素には同一符号を付しており、ここではそれらの詳細な説明は省略する。
実施の形態３の半導体装置１００においても、実施の形態１と同様に、ｐ型チャネルドープ層２の一部は、半導体基板の表側の表面（コンタクト部１３）に達してエミッタ電極１１に接続している。また、コンタクト部１３において、ｐ型チャネルドープ層２とｎ＋型ソース層３との間にはｐ＋型拡散層４が介在し、ｐ型チャネルドープ層２とｎ＋型ソース層３とは隣接しない。
実施の形態３では、ダイオード領域１０１ｂにも、ｐ＋型拡散層４が形成されておらず、ｐ型チャネルドープ層２が半導体基板の表面に達してエミッタ電極１１に接続する部分が設けられている。図１２～図１５に示す例では、ダイオード領域１０１ｂにはｐ＋型拡散層４が市松模様（千鳥状）に形成されており、ｐ型チャネルドープ層２のエミッタ電極１１に接続する部分も、市松の模様に配置されている。
実施の形態３の半導体装置１００によれば、ＩＧＢＴ領域１０１ａは実施の形態１と同様の構成であるため、実施の形態１と同様の効果が得られる。さらに、ダイオード領域１０１ｂにおいて、コンタクト部１３の一部にｐ型チャネルドープ層２が形成されているため、ダイオードのアノード領域の実質的な不純物濃度は低くなり、それにより、ダイオード動作時のリカバリ損失が低減される効果が得られる。
一般的に、ダイオードの特性には順方向降下電圧（Ｖｆ）とリカバリ損失（Ｅｒｒ）とにはトレードオフの関係があり、リカバリ損失を減らすにはアノードのｐ型不純物濃度を下げることが効果的であり、順方向降下電圧を下げるにはアノードのｐ型不純物を上げることが効果的である。よって、ダイオード領域１０１ｂにおけるｐ型チャネルドープ層２のエミッタ電極１１に接続する部分の面積は、ダイオードに要求される特性に応じて決定するとよい。
また、実施の形態３では、ダイオード領域１０１ｂのｐ＋型拡散層４を一様な市松模様に配置したが、これは、ダイオード動作時にダイオード領域１０１ｂに流れる電流を２次元的にできるだけ均一にするためである。
これを応用し、例えば、ダイオード領域１０１ｂにおいて、ＩＧＢＴ領域１０１ａに近い領域ほどｐ＋型拡散層４の密度（面積比率）を低くする（言い換えれば、ＩＧＢＴ領域１０１ａに近い領域ほどｐ型チャネルドープ層２のエミッタ電極１１に接続する部分の面積比率を高くする）ことで、ＩＧＢＴ領域１０１ａとダイオード領域１０１ｂとの境界に近傍におけるアノードの実質的なｐ型不純物濃度を下げることができる。そのような構成では、導通時のＩＧＢＴとダイオードとの境界における導電率変調が小さくなり、ＩＧＢＴのダイオードへの寄生動作が低減するという効果が得られる。
本実施の形態のように、ダイオード領域１０１ｂに複数のダイオードセルが設けられる場合、ＩＧＢＴ領域１０１ａに隣接するダイオードセルにおけるｐ＋型拡散層４の面積比率を、ＩＧＢＴ領域１０１ａに隣接しないダイオードセルにおけるｐ＋型拡散層４の面積比率よりも低くするとよい。
＜実施の形態４＞
図１６は、実施の形態４に係る半導体装置１００である逆導通ＩＧＢＴの半導体チップの平面図である。図１７は、実施の形態４に係る半導体装置１００のセル領域（主電極領域１０１）におけるＩＧＢＴ領域１０１ａとダイオード領域１０１ｂとの境界部分を拡大した平面図であり、半導体基板表面の構成を示している。また、図１８は、実施の形態４に係る半導体装置１００のセル領域の断面図であり、図１７のＪ１－Ｊ２線に沿った断面に対応している。なお、図１６～図１８において、図１～図５に示した要素と同様の機能を有する要素には同一符号を付しており、ここではそれらの詳細な説明は省略する。
実施の形態４の半導体装置１００では、ＩＧＢＴ領域１０１ａにおいて、複数のＩＧＢＴセルがストライプ状に区画されている。すなわち、ｎ＋型ソース層３は、ストライプ状のゲート電極６のトレンチに沿って延在している。また、実施の形態１と同様に、ｐ型チャネルドープ層２の一部は、半導体基板の表側の表面（コンタクト部１３）に達してエミッタ電極１１に接続している。また、コンタクト部１３において、ｐ型チャネルドープ層２とｎ＋型ソース層３との間にはｐ＋型拡散層４が介在し、ｐ型チャネルドープ層２とｎ＋型ソース層３とは隣接しない。その結果、図１７のように、ＩＧＢＴ領域１０１ａの半導体基板の表側の表面において、ｐ型チャネルドープ層２のエミッタ電極１１に接続する部分は、ｐ＋型拡散層４に挟まれるため、ｐ＋型拡散層４のみに隣接することになる。
実施の形態４の半導体装置１００においても、ＩＧＢＴ領域１０１ａのコンタクト部１３におけるｐ型チャネルドープ層２、ｎ＋型ソース層３、ｐ＋型拡散層４は実施の形態１と同様の上記特徴を有しているため、実施の形態１と同様の効果が得られる。
また、実施の形態４では、ｐ＋型拡散層４をｎ＋型ソース層３よりも深く形成しており、ｐ＋型拡散層４とｎ＋型ソース層３とが隣接する部分で、ｐ＋型拡散層４の一部をｎ＋型ソース層３の下にまで延在させている。この構成により、ＭＯＳチャネル部分に影響しない領域（ゲート絶縁膜５から離間した領域）のｎ＋型ソース層３の直下においてｐ型不純物濃度が高くなるため、寄生サイリスタの動作が抑制され、可制御電流が向上してＲＢＳＯＡが拡大する効果が得られる。
なお、他の実施の形態に係る半導体装置１００においても、ｐ＋型拡散層４をｎ＋型ソース層３よりも深く形成し、ＭＯＳチャネル部分に影響しない領域のｎ＋型ソース層３の下にｐ＋型拡散層４の一部を延在させれば、同様の効果が得られる。
＜実施の形態５＞
図１９は、実施の形態５に係る半導体装置１００である逆導通ＩＧＢＴの半導体チップの平面図である。図２０は、実施の形態５に係る半導体装置１００のセル領域（主電極領域１０１）におけるＩＧＢＴ領域１０１ａとダイオード領域１０１ｂとの境界部分を拡大した平面図であり、半導体基板表面の構成を示している。また、図２１は、実施の形態５に係る半導体装置１００のセル領域の断面図であり、図２０のＫ１－Ｋ２線に沿った断面に対応している。なお、図１９～図２１において、図１～図５に示した要素と同様の機能を有する要素には同一符号を付しており、ここではそれらの詳細な説明は省略する。
実施の形態５の半導体装置１００では、ＩＧＢＴ領域１０１ａにおいて、複数のＩＧＢＴセルが格子状に区画されている。すなわち、ｎ＋型ソース層３は、格子状のゲート電極６のトレンチに沿ってフレーム状に形成されている。また、実施の形態１と同様に、ｐ型チャネルドープ層２の一部は、半導体基板の表側の表面（コンタクト部１３）に達してエミッタ電極１１に接続している。また、コンタクト部１３において、ｐ型チャネルドープ層２とｎ＋型ソース層３との間にはｐ＋型拡散層４が介在し、ｐ型チャネルドープ層２とｎ＋型ソース層３とは隣接しない。その結果、半導体基板の表側の表面において、ｐ型チャネルドープ層２のエミッタ電極１１に接続する部分は、各ＩＧＢＴセルの中央部に位置し、ｐ＋型拡散層４に囲まれるため、ｐ＋型拡散層４のみに隣接することになる。
実施の形態５の半導体装置１００においても、ＩＧＢＴ領域１０１ａのコンタクト部１３におけるｐ型チャネルドープ層２、ｎ＋型ソース層３、ｐ＋型拡散層４は実施の形態１と同様の上記特徴を有しているため、実施の形態１と同様の効果が得られる。
＜実施の形態６＞
実施の形態６では、半導体装置１００のダイオード領域１０１ｂにおいて、アノード層となるｐ＋型拡散層４およびｐ型チャネルドープ層２の下のｎ－型ドリフト層１に、過剰キャリアの再結合を促進するダメージ層を設ける。
図２２～図２４は、実施の形態６に係る半導体装置１００のセル領域の断面図である。ここでは、実施の形態１の半導体装置１００に対し、ダイオード領域１０１ｂにダメージ層１４を形成した例を示す。すなわち、図２２は図２のＡ１－Ａ２線に沿った断面に対応し、図２３は図２のＢ１－Ｂ２線に沿った断面に対応し、図２４は図２のＣ１－Ｃ２線に沿った断面に対応している。
実施の形態６の半導体装置１００において、ＩＧＢＴ領域１０１ａの構成は実施の形態１と同様であるため、実施の形態１と同様の効果が得られる。また、ダイオード領域１０１ｂに、過剰キャリアの再結合を促進させるためのダメージ層１４を設けられていることで、ダイオード動作時のリカバリ損失を低減させる効果が高められる。
なお、ダメージ層１４が形成されていないＩＧＢＴ領域１０１ａからの電流の流れ込みが多いと、ダメージ層１４の効果が低減するおそれがある。しかし本実施の形態では、ＩＧＢＴ領域１０１ａに、半導体基板の表面に達するｐ型チャネルドープ層２が形成される分、ＩＧＢＴ領域１０１ａに形成されるｐ＋型拡散層４の面積は小さいため、ＩＧＢＴ領域１０１ａからの電流は抑制されるため、ダメージ層１４の効果低減を防止することができる。
ただし、実施の形態６の半導体装置１００の製造には、ダメージ層１４の形成工程が必要となる。ダメージ層１４の形成工程は、例えば次のような手順で行うことができる。
まず、ダイオード領域１０１ｂ以外の領域を覆い、ダメージ層１４の形成領域が開口された、一定の厚みを持つマスク（例えば金属マスク等）で半導体基板を覆った上で、プロトン（Ｈ＋）等の荷電粒子を照射する。それにより、ＩＧＢＴ領域１０１ａへの荷電粒子の導入を抑えつつ、ダイオード領域１０１ｂの特定の深さに結晶欠陥層を形成できる。その後、半導体基板に熱処理を加えることで、所望の電気特性が得られるように再結合の量が調整されたダメージ層１４を形成することができる。
本実施の形態では、アノード層（ｐ＋型拡散層４およびｐ型チャネルドープ層２）の近くの深さに局所的にダメージ層１４を形成した例を示したが、ダイオード領域１０１ｂ全体にダメージ層１４を形成することも可能である。ダメージ層１４を形成する深さは、荷電粒子のエネルギーに応じて決めることができ、所望の特性に応じて調整すればよい。
ここでは、実施の形態１の半導体装置１００にダメージ層１４を設けた構成を示したが、実施の形態６のダメージ層１４は、実施の形態１以外の半導体装置１００にも適用可能である。
＜実施の形態７＞
実施の形態７では、半導体装置１００のダイオード領域１０１ｂに設けられた埋め込み電極１６を、エミッタ電極１１に接続させる。
図２５～図２７は、実施の形態７に係る半導体装置１００のセル領域の断面図である。ここでは、実施の形態１の半導体装置１００に対し、ダイオード領域１０１ｂの埋め込み絶縁膜１５の上のキャップ絶縁膜７を省略し、埋め込み絶縁膜１５をエミッタ電極１１に接続された例を示す。すなわち、図２５は図２のＡ１－Ａ２線に沿った断面に対応し、図２６は図２のＢ１－Ｂ２線に沿った断面に対応し、図２７は図２のＣ１－Ｃ２線に沿った断面に対応している。
実施の形態６の半導体装置１００において、ＩＧＢＴ領域１０１ａの構成は実施の形態１と同様であるため、実施の形態１と同様の効果が得られる。また、ダイオード領域１０１ｂの埋め込み絶縁膜１５がエミッタ電位に固定されることで半導体チップ全体のゲート容量が下がり、ダイオード動作時のリカバリ損失を低減させることができる。
また実施の形態６は、実施の形態１の製造方法に対し、埋め込み絶縁膜１５および埋め込み電極１６が形成されるトレンチのパターンと、キャップ絶縁膜７のパターンを変更するだけでよく、製造工程の追加は不要である。
ここでは、実施の形態１の半導体装置１００に対して埋め込み絶縁膜１５をエミッタ電極１１に接続させた構成を示したが、実施の形態７は、実施の形態１以外の半導体装置１００にも適用可能である。
＜変形例＞
以上の各実施の形態では、第１導電型をｐ型、第２導電型をｎ型としたが、これを逆にして、第１導電型をｎ型、第２導電型をｐ型とすることも可能である。
各実施の形態では、半導体装置の例として、ＩＧＢＴおよびダイオードを備える逆導通ＩＧＢＴを示したが、半導体装置は、例えばＭＯＳＦＥＴなど、内部にダイオード構造を有するスイッチング素子であってもよい。また、ゲート電極の構造はトレンチ型に限られず、平面型（プレーナ型）平面型であってもよい。
さらに、ｐ型チャネルドープ層２の直下にｎ－型ドリフト層１よりも不純物濃度の高いｎ型のキャリアストア層を形成した構造であっても、ここまでに示した各実施の形態と同様の効果を得ることが可能である。
さらに、半導体基板、絶縁膜（ゲート絶縁膜５およびキャップ絶縁膜７）、電極（エミッタ電極１１およびコレクタ電極１２）の材料も上で例示したものに限られない。例えば半導体基板の材料は、ＳｉＣや、窒化ガリウム系材料、ダイヤモンド等のワイドバンドギャップ半導体でもよい。また、電極は、複数の材料を組み合わせて構成することも可能である。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ ｎ－型ドリフト層、２ ｐ型チャネルドープ層、３ ｎ＋型ソース層、４ ｐ＋型拡散層、５ ゲート絶縁膜、６ ゲート電極、７ キャップ絶縁膜、８ ｎ型バッファ層、９ ｐ＋型コレクタ層、１０ ｎ＋型カソード層、１１ エミッタ電極、１２ コレクタ電極、１３ コンタクト部、１４ ダメージ層、１５ 埋め込み絶縁膜、１６ 埋め込み電極、１７ 主電極、１８ ゲートパッド、１００ 半導体装置、１０１ 主電極領域、１０２ ゲートパッド領域、１０１ａ ＩＧＢＴ領域、１０１ｂ ダイオード領域、１０３ 外周領域。

Claims (10)

  1. 半導体基板の表側の表層部に形成された第１導電型のチャネルドープ層、
    前記チャネルドープ層を貫通するように前記半導体基板の表側の表面に形成されたトレンチ内に埋め込まれたゲート電極、
    前記チャネルドープ層の表層部に選択的に形成され、前記チャネルドープ層よりも不純物濃度の高い第１導電型の第１拡散層、
    前記チャネルドープ層の表層部に選択的に形成された第２導電型のソース層、および、
    前記半導体基板の表側の表面上に形成され、前記ソース層ならびに前記第１拡散層に接続する電極、
    を有するスイッチング素子と、
    前記第１拡散層と前記半導体基板の裏側の表層部に形成された第２導電型の第２拡散層との間に形成されるダイオードと、
    を備え、
    前記チャネルドープ層の一部は、前記半導体基板の表側の表面に達して前記電極に接続しており、
    前記ゲート電極はストライプ状に複数形成されており、前記半導体基板の表側の表面において、前記第１拡散層、前記ソース層および前記チャネルドープ層のそれぞれは、隣り合う２つの前記ゲート電極の両方のトレンチに接しており、前記チャネルドープ層と前記ソース層との間には前記第１拡散層が介在し、前記チャネルドープ層と前記ソース層とは隣接しない、
    半導体装置。
  2. 前記半導体基板の表側の表面において、前記チャネルドープ層と前記ソース層との間の前記第１拡散層は、第１導電型の不純物濃度が最も高い部分である、
    請求項１に記載の半導体装置。
  3. 前記第１拡散層は、前記ソース層よりも深く形成されており、前記ソース層と隣接する部分で前記第１拡散層が前記ソース層の下にまで延在している、
    請求項１または請求項２に記載の半導体装置。
  4. 前記スイッチング素子は、前記半導体基板の裏側の表層部に形成された第１導電型のコレクタ層を含むＩＧＢＴである、
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記半導体基板には、前記ＩＧＢＴが形成されたＩＧＢＴ領域と、前記ダイオードが形成されたダイオード領域とが、平面視で互いに区分けして配置されており、
    前記チャネルドープ層の前記電極に接続する部分は、少なくともＩＧＢＴ領域に形成されている、
    請求項４に記載の半導体装置。
  6. 半導体基板の表側の表層部に形成された第１導電型のチャネルドープ層、
    前記チャネルドープ層の表層部に選択的に形成され、前記チャネルドープ層よりも不純物濃度の高い第１導電型の第１拡散層、
    前記チャネルドープ層の表層部に選択的に形成された第２導電型のソース層、および、
    前記半導体基板の表側の表面上に形成され、前記ソース層ならびに前記第１拡散層に接続する電極、
    を有するスイッチング素子と、
    前記第１拡散層と前記半導体基板の裏側の表層部に形成された第２導電型の第２拡散層との間に形成されるダイオードと、
    を備え、
    前記チャネルドープ層の一部は、前記半導体基板の表側の表面に達して前記電極に接続しており、
    前記半導体基板の表側の表面において、前記チャネルドープ層と前記ソース層との間には前記第１拡散層が介在し、前記チャネルドープ層と前記ソース層とは隣接せず、
    前記スイッチング素子は、前記半導体基板の裏側の表層部に形成された第１導電型のコレクタ層を含むＩＧＢＴであり、
    前記半導体基板には、前記ＩＧＢＴが形成されたＩＧＢＴ領域と、前記ダイオードが形成されたダイオード領域とが、平面視で互いに区分けして配置されており、
    前記チャネルドープ層の前記電極に接続する部分は、少なくともＩＧＢＴ領域に形成されており、
    前記ＩＧＢＴ領域には、複数の前記ＩＧＢＴのセルが格子状に区画されており、
    前記ＩＧＢＴ領域の前記半導体基板の表側の表面において、前記チャネルドープ層の前記電極に接続する部分は、前記第１拡散層のみに隣接している、
    半導体装置。
  7. 前記チャネルドープ層の前記電極に接続する部分は、少なくとも前記ダイオード領域に隣接する前記ＩＧＢＴのセルに形成されている、
    請求項５または請求項６に記載の半導体装置。
  8. 前記ダイオード領域においても、前記チャネルドープ層の一部は、前記半導体基板の表側の表面に達して前記電極に接続している、
    請求項５から請求項７のいずれか一項に記載の半導体装置。
  9. 半導体基板の表側の表層部に形成された第１導電型のチャネルドープ層、
    前記チャネルドープ層の表層部に選択的に形成され、前記チャネルドープ層よりも不純物濃度の高い第１導電型の第１拡散層、
    前記チャネルドープ層の表層部に選択的に形成された第２導電型のソース層、および、
    前記半導体基板の表側の表面上に形成され、前記ソース層ならびに前記第１拡散層に接続する電極、
    を有するスイッチング素子と、
    前記第１拡散層と前記半導体基板の裏側の表層部に形成された第２導電型の第２拡散層との間に形成されるダイオードと、
    を備え、
    前記チャネルドープ層の一部は、前記半導体基板の表側の表面に達して前記電極に接続しており、
    前記半導体基板の表側の表面において、前記チャネルドープ層と前記ソース層との間には前記第１拡散層が介在し、前記チャネルドープ層と前記ソース層とは隣接せず、
    前記スイッチング素子は、前記半導体基板の裏側の表層部に形成された第１導電型のコレクタ層を含むＩＧＢＴであり、
    前記半導体基板には、前記ＩＧＢＴが形成されたＩＧＢＴ領域と、前記ダイオードが形成されたダイオード領域とが、平面視で互いに区分けして配置されており、
    前記チャネルドープ層の前記電極に接続する部分は、少なくともＩＧＢＴ領域に形成されており、
    前記ダイオード領域においても、前記チャネルドープ層の一部は、前記半導体基板の表側の表面に達して前記電極に接続しており、
    前記ダイオード領域において、前記チャネルドープ層の前記電極に接続する部分の面積比率は、前記ＩＧＢＴ領域に近い領域ほど高い、
    半導体装置。
  10. 前記ＩＧＢＴ領域および前記ダイオード領域の前記チャネルドープ層の下に形成された第２導電型のドリフト層と、
    前記ダイオード領域の前記ドリフト層に形成されたダメージ層と、
    をさらに備える、
    請求項５から請求項９のいずれか一項に記載の半導体装置。
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