JP5346259B2 - 半導体集積回路 - Google Patents

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Description

本発明は半導体集積回路に関し、特に電源ノイズ低減に関する。
半導体集積回路において、送受信回路間のデータ転送に用いられる各信号線上に電源ノイズが発生し、送受信回路間のデータ転送が正しく行われないという問題がある。この電源ノイズを低減するために、当該信号線上のインピーダンスを低く抑えることが求められている。
そのため、各送受信回路のデータ受信用の信号線上にはＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）等の電源ノイズを低減する対策が施されている（非特許文献１）。特に送受信回路間で双方向にデータ転送が行われる双方向用信号線に対しては、各送受信回路において、データ受信時にはＯＤＴ機能をオンし、データ受信時以外にはＯＤＴ機能をオフするようなターミネーション回路が備えられている。
ＪＥＤＥＣ ＳＴＡＮＤＡＲＤ，ＤＤＲ２ ＳＤＲＡＭ ＳＰＥＣＩＦＩＣＡＴＩＯＮ ＪＥＳＤ７９−２Ｅ（Ｒｅｖｉｓｉｏｎ ｏｆ ＪＥＳＤ７９−２Ｄ），Ａｐｒｉｌ ２００８，ＪＥＤＥＣ ＳＯＬＩＤ ＳＴＡＴＥ ＴＥＣＨＮＯＬＯＧＹ ＡＳＳＯＣＩＡＴＩＯＮ
従来技術では、双方向用信号線を介した各送受信回路間のデータ転送において、データ受信側となる受信側回路がデータ受信後にＯＤＴ機能をオンからオフにした場合、電源電圧の急な変動により双方向用信号線上に電源ノイズが発生する。この電源ノイズが収束する前に、受信側回路がさらに別のデータを受信するためにＯＤＴ機能をオフからオンした場合、当該データがこの電源ノイズの影響を受ける。そのため従来技術では、データの送受信を精度良く行うことができないという問題があった。
本発明にかかる半導体集積回路は、信号線を介してデータの送受信が行われる第１及び第２の送受信回路を備え、前記第１の送受信回路は、第１の電源と前記信号線との間に設けられた第１の抵抗と、当該第１の抵抗に流れる電流のオンオフを制御する第１のスイッチと、を有する第１のターミネーション回路と、データ受信時には前記第１のスイッチをオンし、データ送信時には前記第１のスイッチをオフし、データ受信後にさらに別のデータを受信する場合には、先の前記データ受信後から第１の所定の期間前記第１のスイッチをオンし続けるように、前記第１のターミネーション回路に対して第１の制御信号を出力する制御回路と、を備える。
上述のような回路構成により、電源ノイズを低減することができるため、データの送受信を精度良く行うことができる。
本発明により、データの送受信を精度良く行うことが可能な半導体集積回路を提供することができる。
本発明の実施の形態１にかかる半導体集積回路を示す図である。 本発明の実施の形態１にかかる半導体集積回路を示す図である。 本発明の実施の形態１にかかる半導体集積回路の動作を示すタイミングチャートである。 本発明の実施の形態２にかかる半導体集積回路を示す図である。
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、必要に応じて重複説明は省略される。
実施の形態１
本発明の実施の形態１について図面を参照して説明する。なお本発明は、第１の送受信回路と、第２の送受信回路と、第１及び第２の送受信回路間で双方向にデータ転送が行われる信号線（以下、単に「双方向用信号線」と称す）と、を備え、電源ノイズ対策としてＯＤＴ機能を有する回路に対して適用可能である。本実施の形態では、ＳｏＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）回路とＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路とを備え、両回路間で双方向用信号線を介してデータ転送が行われる場合を例に説明する。
図１は、本発明の実施の形態１にかかる半導体集積回路である。図１に示す回路は、ＳｏＣ回路（第１の送受信回路）１００とＳＤＲＡＭ回路（第２の送受信回路）１０１とを備える。これら両回路間のデータ転送は、ＤＤＲ（Ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）規格によって行われている。
まず、本実施の形態１の回路構成について説明する。ＳｏＣ回路１００は、２ビット幅のクロックＣＫと、クロックＣＫの差動信号である２ビット幅のクロックＣＫＢと、をＳＤＲＡＭ回路１０１に対して出力する。また、ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１の各アドレスに対するコマンドが含まれる１６ビット幅の制御信号ＣＭＤを、当該ＳＤＲＡＭ回路１０１に対して出力する。なお、ＳＤＲＡＭ回路１０１は、クロックＣＫ／ＣＫＢに同期して制御信号ＣＭＤを取り込む。
また、ＳｏＣ回路１００とＳＤＲＡＭ回路１０１との間では、３２ビット幅のデータＤＱと、４ビット幅のストローブ信号ＤＱＳ及びその差動信号ＤＱＳＢと、が双方向に送受信される。なお、データ受信側となる受信側回路は、ストローブ信号ＤＱＳ／ＤＱＳＢに同期して受信データＤＱを取り込む。なお便宜上、上記の各信号名は、それぞれ信号線名も表すものとする。
図２は、図１の回路のうち、１ビットの双方向用信号線（ストローブ信号線ＤＱＳ［３：０］／ＤＱＳＢ［３：０］，データ信号線ＤＱ［３１：０］のうちいずれか１ビットの信号線）とそれに対応する周辺回路のみを図示している。ここでは、この１ビットの双方向用信号線がデータ信号線ＤＱ［０］である場合を例に説明する。データ信号線ＤＱ［０］は、前述のようにＳｏＣ回路１００とＳＤＲＡＭ１０１との間に接続される。
ＳｏＣ回路１００は、外部端子２０１と、バッファ２０２と、バッファ２０３と、ＯＤＴ機能を有するターミネーション回路（第１のターミネーション回路）２０４と、ターミネーション回路２０４のＯＤＴ機能のオンオフを制御する制御信号（第１の制御信号）２００を出力する制御回路２０５と、インバータ２０６と、を備える。ターミネーション回路２０４は、抵抗（第１の抵抗）２０７と、抵抗２０８と、スイッチ（第１のスイッチ）２０９と、スイッチ２１０と、を有する。また、スイッチ２０９はＰチャネルＭＯＳトランジスタであって、スイッチ２１０はＮチャネルＭＯＳトランジスタである場合を例に説明する。
ＳｏＣ回路１００において、データ信号線ＤＱ［０］は、外部端子２０１を介して、バッファ２０２の入力端子とバッファ２０３の出力端子とに接続される。
また、外部端子２０１とバッファ２０２との間にターミネーション回路２０４が設けられる。ターミネーション回路２０４において、高電位側電源端子ＶＤＤと、外部端子２０１とバッファ２０２とを接続する信号線上のノードＮ１と、の間にスイッチ２０９及び抵抗２０７とが直列に接続される。低電位側電源端子ＶＳＳとノードＮ１との間にスイッチ２１０と抵抗２０８とが直列に接続される。より具体的には、スイッチ２０９のソース端子は高電位側電源端子ＶＤＤに接続される。スイッチ２０９のドレイン端子は抵抗２０７の一端に接続される。抵抗２０７の他端は抵抗２０８の一端に接続される。抵抗２０８の他端はスイッチ２１０のドレイン端子に接続される。スイッチ２１０のソース端子は低電位側電源端子ＶＳＳに接続される。抵抗２０７の他端と抵抗２０８の一端とがノードＮ１に共通接続される。なお、高電位側電源端子ＶＤＤとノードＮ１との間に直列に接続されたスイッチ２０９及び抵抗２０７は、接続関係を入れ替えても良い。同様に低電位側電源端子ＶＳＳとノードＮ１との間に直列に接続されたスイッチ２１０と抵抗２０８とは、接続関係を入れ替えても良い。
バッファ２０２の出力端子は、制御回路２０５の入力端子ＩＮに接続される。バッファ２０３の入力端子は、制御回路２０５の出力端子ＯＵＴに接続される。制御回路２０５の出力端子Ｃ１は、スイッチ２０９のゲート端子に接続されるとともに、スイッチ２１０のゲート端子にインバータ２０６を介して接続される。このような周辺回路の構成は、他の双方向用信号線にも採用されている。なお、制御回路２０５は各双方向用信号線に共通に設けられる。
次に、本実施の形態１の動作について説明する。ＳｏＣ回路１００がＳＤＲＡＭ回路１０１からのデータを受信（リード）する場合について説明する。まず、ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１に対して制御信号ＣＭＤを出力する。その後、ＳＤＲＡＭ回路１０１は、例えば、制御信号ＣＭＤによって指定されたアドレスのデータＤＱとストローブ信号ＤＱＳ／ＤＱＳＢとをＳｏＣ回路１００に対して送信する。このとき、ＳＤＲＡＭ回路１０１から送信されるデータＤＱは、所定のバースト長を有する。
ＳｏＣ回路１００は、対応する信号線、外部端子２０１、及びバッファ２０２を介して各信号を受信する。なお、ＳｏＣ回路１００は、データＤＱをストローブ信号ＤＱＳ／ＤＱＳＢに同期して受信する。ＳｏＣ回路１００が受信したデータは、制御回路２０５やその他の周辺回路（不図示）に入力される。ＳｏＣ回路１００が制御信号ＣＭＤを送信してからデータＤＱの受信を開始するまでの期間をリードレイテンシ（ＲＬ）と称す。
ここでＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１からのデータ受信時において、データ信号線ＤＱ上及びストローブ信号線ＤＱＳ／ＤＱＳＢ上に発生する電源ノイズを抑制するために、対応するターミネーション回路２０４のＯＤＴ機能をオンする。つまり、ＳｏＣ回路１００は、制御回路２０５からの制御信号（第１の制御信号）２００に基づいて各ターミネーション回路２０４に含まれるスイッチ２０９，２１０をオンし、対応する信号線上のノードを所定の電位（例えば、高電位側電源ＶＤＤの１／２の電位）にする。それにより、ＳｏＣ回路１００は、受信データに含まれる電源ノイズを低減し、データの受信を精度良く行うことができる。
ＳｏＣ回路１００がＳＤＲＡＭ回路１０１に対してデータを送信（ライト）する場合について説明する。まず、ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１に対して制御信号ＣＭＤを出力する。その後、ＳｏＣ回路１００は、データＤＱ及びストローブ信号ＤＱＳ／ＤＱＳＢをＳＤＲＡＭ回路１０１に対して送信する。このとき、ＳｏＣ回路１００から送信されるデータＤＱは、所定のバースト長を有する。
そして、ＳＤＲＡＭ回路１０１は、データＤＱをストローブ信号ＤＱＳ／ＤＱＳＢに同期して受信する。データＤＱは、例えば、制御信号ＣＭＤによって指定されたアドレスに書き込まれる。なお、ＳｏＣ回路１００が制御信号ＣＭＤを送信してからデータＤＱの送信を開始するまでの期間をライトレイテンシ（ＷＬ）と称す。
ここでＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１へのデータ送信時において、対応するターミネーション回路２０４のＯＤＴ機能をオフする。つまり、ＳｏＣ回路１００は、制御回路２０５からの制御信号２００に基づいて各ターミネーション回路２０４に含まれるスイッチ２０９，２１０をオフし、バッファ２０３及び外部端子２０１を介してＳＤＲＡＭ回路１０１に対して送信するデータの電位を減衰させないようにする。それにより、ＳｏＣ回路１００は、データの送信を精度良く行うことができる。
このようにＳｏＣ回路１００は、ＳｏＣ回路１００がＳＤＲＡＭ回路１０１からのデータを受信するリードモードと、ＳｏＣ回路１００がＳＤＲＡＭ回路１０１に対してデータを送信するライトモードと、を制御信号ＣＭＤによって切り替える。また、ＳｏＣ回路１００は、１クロックＣＫ周期分のデータ長を有する制御信号ＣＭＤを所定の間隔で出力する。
例えば、ＳｏＣ回路１００は、リード／ライトモードでデータを受信／送信し、その後所定の間隔をおいて、再び同じモードで別のデータを送受信する。あるいは、ＳｏＣ回路１００は、リード／ライトモードでデータを受信／送信し、その後所定の間隔をおいて、当該モードと異なるモードで別のデータを送受信する。このようなデータの送受信が繰り返される。
ここで本実施の形態では、ＳｏＣ回路１００がリードモードでデータを受信し、その後所定の間隔をおいて、再びリードモードで別のデータを受信する場合に特徴を有する。このときの動作について、図３を用いて説明する。
まず、ＳｏＣ回路１００は、ＳＤＲＡＭ回路１０１に対して制御信号ＣＭＤ（図３のＡ；以下、単に「リードコマンドＡ」と称す）を出力する。ＳＤＲＡＭ回路１０１は、リードレイテンシＲＬ（図３のＣ）の期間を経て、所定のバースト長を有するデータＤＱ（図３のＤ）と、それに対応するストローブ信号ＤＱＳ／ＤＱＳＢと、をＳｏＣ回路１００に対して送信する。
ここでＳｏＣ回路１００は、双方向用信号線（データ信号線ＤＱ及びストローブ信号線ＤＱＳ／ＤＱＳＢ）を介してデータを受信する場合、各信号線に対応するターミネーション回路のＯＤＴ機能をオンする。
ＳｏＣ回路１００は、リードコマンドＡを出力後、所定の間隔（図３のＢ）をおいて、リードコマンドＥ（図３のＥ）を出力する。ＳＤＲＡＭ回路１０１は、リードレイテンシＲＬ（図３のＦ）の期間を経て、所定のバースト長を有するデータＤＱ（図３のＧ）と、それに対応するストローブ信号ＤＱＳ／ＤＱＳＢと、をＳｏＣ回路１００に対して送信する。
このとき、ＳｏＣ回路１００に設けられた制御回路２０５は、リードコマンド（Ａ，Ｅ）の間隔Ｂと、リードレイテンシＲＬ（Ｃ，Ｆ）と、データＤＱのバースト長（Ｄ，Ｇ）と、に基づいて、データＤＱが転送されていない期間（Ｈ）を求める。それにより、制御回路２０５は、データＤＱが転送されていない期間（Ｈ）、ターミネーション回路２０４のＯＤＴ機能をオフするか否かを判定する。そして制御回路２０５は、その判定結果に基づいてターミネーション回路２０４に対して制御信号２００を出力する。期間（Ｈ）が予め設定されたしきい値以下の場合には、期間（Ｈ）中、ターミネーション回路２０４はＯＤＴ機能をオンし続ける（図３のＩ）。一方、期間（Ｈ）が予め設定されたしきい値を超える場合には、期間（Ｈ）中、ターミネーション回路２０４はＯＤＴ機能をオンからオフに切り換える。
リードモードが連続する場合において、データ転送が行われない期間中、ターミネーション回路２０４がＯＤＴ機能をオンし続けた場合、当該ターミネーション回路２０４に対応する双方向用信号線上にはＯＤＴ機能のオンからオフへの切り替えによる電源ノイズは発生しない。そのため、ＳｏＣ回路１００は、従来問題となっていた電源ノイズの影響を低減し、データの受信を精度良く行うことができる。
一方、リードモードが連続する場合において、データ転送が行われていない期間（例えば、図３のＨ）がしきい値を超える場合、データ転送が行われない期間中、ターミネーション回路２０４はＯＤＴ機能をオンからオフへ切り替える。つまり、ＳｏＣ回路１００は、ＯＤＴ機能のオンからオフへの切り替えによる電源ノイズが収束するのに十分な期間経過後に、再び当該ターミネーション回路２０４のＯＤＴ機能をオフからオンへ切り換えることができる。そのため、ＳｏＣ回路１００は、電源ノイズの影響を低減し、データの受信を精度良く行うことができる。なお、ＯＤＴ機能をオンからオフへ切り替えるタイミングは、次のデータ受信が開始されるまでに電源ノイズが収束するのであればいつでも良い。
このように、本実施の形態にかかる半導体集積回路は、受信側回路（例えばＳｏＣ回路１００）が連続してデータを受信する場合において、データ受信の間隔に応じて当該受信側回路のＯＤＴ機能のオンオフを制御する。つまり、データ受信の間隔に応じて、当該受信側回路のＯＤＴ機能をオンし続けるか、オンからオフに切り換えるかを制御する。それにより、本実施の形態にかかる半導体集積回路は、電源ノイズの影響を低減し、データの送受信を精度良く行うことができる。
実施の形態２
実施の形態１では、ＳｏＣ回路１００がターミネーション回路２０４を備えた場合を例に説明したが、本実施の形態では、ＳＤＲＡＭ回路にもターミネーション回路を備えた場合について説明する。
図４は、図２のＳＤＲＡＭ回路１０１にさらにターミネーション回路（第２のターミネーション回路）２１５を備えた回路である。図４は、１ビットの双方向用信号線（ストローブ信号線ＤＱＳ［３：０］／ＤＱＳＢ［３：０］，データ信号線ＤＱ［３１：０］のうちいずれか１ビットの信号線）とそれに対応する周辺回路のみを図示している。
図４に示す回路は、ＳｏＣ回路１００とＳＤＲＡＭ回路１０２とを備える。ＳＤＲＡＭ回路１０２は、ＳＤＲＡＭ部２１１と、外部端子２１２と、バッファ２１３と、バッファ２１４と、ターミネーション回路２１５と、インバータ２１６と、を備える。また、ターミネーション回路２１５は、抵抗（第２の抵抗）２１７と、抵抗２１８と、スイッチ（第２のスイッチ）２１９と、スイッチ２２０と、を有する。ＳｏＣ回路１００の回路構成及び動作は、実施の形態１の場合と同様であるため説明を省略する。また、ＳＤＲＡＭ回路１０２に備えられたＯＤＴ機能に関連する各回路の接続関係及び動作については、ＳｏＣ回路１００の場合と異なる部分のみ説明する。
ＳＤＲＡＭ回路１０２は、ＳｏＣ回路１００からのデータ受信時において、データ信号線ＤＱ上及びストローブ信号線ＤＱＳ／ＤＱＳＢ上に発生する電源ノイズを抑制するために、対応するターミネーション回路２１５のＯＤＴ機能をオンする。つまり、ＳＤＲＡＭ回路１０２は、制御回路２０５からの制御信号（第２の制御信号）２２１に基づいて各ターミネーション回路２１５に含まれるスイッチ２１９，２２０をオンし、対応する信号線上のノードを所定の電位（例えば、高電位側電源ＶＤＤの１／２の電位）にする。それにより、ＳＤＲＡＭ回路１０２は、受信データに含まれる電源ノイズを低減し、データの受信を精度良く行うことができる。
また、ＳＤＲＡＭ回路１０２は、ＳｏＣ回路１００へのデータ送信時において、対応するターミネーション回路２１５のＯＤＴ機能をオフする。つまり、ＳＤＲＡＭ回路１０２は、制御回路２０５からの制御信号２２１に基づいて各ターミネーション回路２１５に含まれるスイッチ２１９，２２０をオフし、バッファ２１４及び外部端子２１２を介してＳｏＣ回路１００に対して送信するデータの電位を減衰させないようにする。それにより、ＳＤＲＡＭ回路１０２は、データの受信を精度良く行うことができる。その他、ＳＤＲＡＭ回路１０２のＯＤＴ機能に関連する各回路の接続関係及び動作については、ＳｏＣ回路１００の場合と同様であるため、説明を省略する。
このような回路構成により、本実施の形態では、双方向用信号線を介した各送受信回路のデータ転送において、送受信回路のうちいずれの回路が受信側回路となった場合でも、当該受信側回路のＯＤＴ機能を制御することにより、データの送受信を精度良く行うことができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、半導体集積回路が１つのＳＤＲＡＭ回路を備えた場合について説明したが、これに限られない。半導体集積回路が複数のＳＤＲＡＭ回路を備えた回路構成にも適宜変更可能である。
また上記実施の形態では、受信側回路（例えばＳｏＣ回路１００）が連続してデータを受信する場合において、制御回路２０５が、アドレスコマンド間隔、リードレイテンシＲＬ、データＤＱのバースト長、に基づいて制御信号（例えば制御信号２００）を出力する場合について説明したが、これに限られない。データ受信間隔に応じたＯＤＴ機能の制御が可能であれば、上記情報のうち少なくとも１つの情報（例えばアドレスコマンド間隔）に基づいて制御信号（例えば制御信号２００）を出力するような回路構成にも適宜変更可能である。
また、ターミネーション回路は上記実施の形態に示す回路に限られない。所定の電位（例えば、高電位側電源ＶＤＤの１／２の電位）を有する電源（第１の電源）端子と、対応する双方向用信号線上のノードと、の間に直列に接続された抵抗及びスイッチを有する回路構成にも適宜変更可能である。
１００ ＳｏＣ回路
１０１ ＳＤＲＡＭ回路
１０２ ＳＤＲＡＭ回路
２００ 制御信号
２０１ 外部端子
２０２ バッファ
２０３ バッファ
２０４ ターミネーション回路
２０５ 制御回路
２０６ インバータ
２０７ 抵抗
２０８ 抵抗
２０９ スイッチ
２１０ スイッチ
２１１ ＳＤＲＡＭ部
２１２ 外部端子
２１３ バッファ
２１４ バッファ
２１５ ターミネーション回路
２１６ インバータ
２１７ 抵抗
２１８ 抵抗
２１９ スイッチ
２２０ スイッチ
２２１ 制御信号

Claims (10)

  1. 信号線を介してデータの送受信が行われる第１及び第２の送受信回路を備え、
    前記第１の送受信回路は、
    第１の電源と前記信号線との間に設けられた第１の抵抗と、当該第１の抵抗に流れる電流のオンオフを制御する第１のスイッチと、を有する第１のターミネーション回路と、
    データ受信時には前記第１のスイッチをオンし、データ送信時には前記第１のスイッチをオフし、データ受信後にさらに別のデータを受信する場合において、先のデータ受信後から別のデータを受信するまでのデータ受信間隔が第１閾値以下である場合には、前記第１のスイッチをオンし続け、前記データ受信間隔が前記第１閾値を超える場合には、前記第１のスイッチをオンからオフに切り替えるように、前記第１のターミネーション回路に対して第１の制御信号を出力する制御回路と、を備えた半導体集積回路。
  2. 前記データ受信間隔は、前記第１の送受信回路が前記第２の送受信回路に対してデータ受信のコマンドを出力後さらに別のデータ受信のコマンドを出力するまでの期間に基づいて決定される、請求項１に記載の半導体集積回路。
  3. 前記データ受信間隔は、前記第１の送受信回路が前記第２の送受信回路に対してデータ受信のコマンドを出力してからデータ受信を開始するまでのレイテンシに基づいて決定される、請求項１又は２に記載の半導体集積回路。
  4. 前記データ受信間隔は、前記第１の送受信回路が受信するデータのバースト長に基づいて決定される、請求項１〜３のいずれか一項に記載の半導体集積回路。
  5. 前記第２の送受信回路は、
    前記第１の電源と前記信号線との間に設けられた第２の抵抗と、当該第２の抵抗に流れる電流のオンオフを制御する第２のスイッチと、を有する第２のターミネーション回路を備え、
    前記制御回路は、前記第２の送受信回路のデータ受信時には前記第２のスイッチをオンし、前記第２の送受信回路のデータ送信時には前記第２のスイッチをオフし、前記第２の送受信回路がデータ受信後にさらに別のデータを受信する場合において、先のデータ受信後から別のデータを受信するまでの所定期間が第２閾値以下である場合には、前記所定期間前記第２のスイッチをオンし続けるように、前記第２のターミネーション回路に対して第２の制御信号を出力する、請求項１〜４のいずれか一項に記載の半導体集積回路。
  6. 前記所定期間は、前記第２の送受信回路のデータ受信間隔である、請求項５に記載の半導体集積回路。
  7. 前記第２の送受信回路のデータ受信間隔は、前記第１の送受信回路が前記第２の送受信回路に対してデータ送信のコマンドを出力後さらに別のデータ送信のコマンドを出力するまでの期間に基づいて決定される、請求項６に記載の半導体集積回路。
  8. 前記第２の送受信回路のデータ受信間隔は、前記第１の送受信回路が前記第２の送受信回路に対してデータ送信のコマンドを出力してからデータ送信を開始するまでのレイテンシに基づいて決定される、請求項６又は７に記載の半導体集積回路。
  9. 前記第２の送受信回路のデータ受信間隔は、前記第２の送受信回路が受信するデータのバースト長に基づいて決定される、請求項６〜８のいずれか一項に記載の半導体集積回路。
  10. 前記制御回路は、前記第２の送受信回路がデータ受信後にさらに別のデータを受信する場合において、前記所定期間が前記第２閾値を超える場合には、前記第２のスイッチをオンからオフに切り替えるように前記第２の制御信号を出力する、請求項５〜９のいずれか一項に記載の半導体集積回路。
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